KR20220037053A - 내부 보호층 및 외부 보호층을 포함하는 하부 전극을 갖는 반도체 소자 - Google Patents
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Abstract
반도체 소자는 기판 상의 랜딩 패드, 외부 보호층, 상기 외부 보호층 내부의 도전층, 및 상기 도전층 내부의 내부 보호층을 포함하며 상기 랜딩 패드 상에 배치되는 하부 전극, 상기 하부 전극의 측면에 연결되며 서포터 홀을 포함하는 제1 서포터 패턴, 상기 하부 전극과 상기 제1 서포터 패턴의 표면 상에 배치되는 유전층, 및 상기 유전층 상에 배치되는 상부 전극을 포함한다. 상기 외부 보호층은 티타늄 산화물을 포함하고, 상기 도전층은 티타늄 질화물을 포함하며, 상기 내부 보호층은 티타늄 실리콘 질화물을 포함한다. 횡단면도에서, 상기 외부 보호층은 상기 유전층과 상기 도전층 사이에 배치되며 원호 형상을 갖는다.
Description
본 개시의 기술적 사상은 내부 보호층 및 외부 보호층을 포함하는 하부 전극을 갖는 반도체 소자에 관한 것이다.
반도체 소자의 고집적화 및 소형화 요구에 따라 반도체 소자의 커패시터의 크기 또한 미세화 되고 있다. 이에 따라, 미세한 패턴 내에 배치되는 커패시터가 소정의 캐패시턴스를 확보하기 위해 고종횡비를 갖는 하부 전극이 요구된다. 따라서, 공정 중에 하부 전극의 쓰러짐을 방지하기 위한 기술이 요구된다.
본 개시의 기술적 사상의 실시예들에 따른 과제는, 내부 보호층 및 외부 보호층을 포함하는 하부 전극을 포함하는 반도체 소자를 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판상의 랜딩 패드, 외부 보호층, 상기 외부 보호층 내부의 도전층, 및 상기 도전층 내부의 내부 보호층을 포함하며 상기 랜딩 패드 상에 배치되는 하부 전극, 상기 하부 전극의 측면에 연결되며 서포터 홀을 포함하는 제1 서포터 패턴, 상기 하부 전극과 상기 제1 서포터 패턴의 표면상에 배치되는 유전층, 및 상기 유전층 상에 배치되는 상부 전극을 포함할 수 있다. 상기 외부 보호층은 티타늄 산화물을 포함하고, 상기 도전층은 티타늄 질화물을 포함하며, 상기 내부 보호층은 티타늄 실리콘 질화물을 포함할 수 있다. 횡단면도에서, 상기 외부 보호층은 상기 유전층과 상기 도전층 사이에 배치되며 원호 형상을 가질 수 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판상의 랜딩 패드, 상기 랜딩 패드 상의 제1 하부 전극 및 상기 제1 하부 전극 상의 제2 하부 전극을 포함하는 하부 전극 구조체, 상기 제1 하부 전극과 상기 제2 하부 전극 사이의 매립층, 상기 하부 전극 구조체의 측면에 연결되며 서포터 홀을 포함하는 제1 서포터 패턴, 상기 하부 전극 구조체와 상기 제1 서포터 패턴의 표면상에 배치되는 유전층, 및 상기 유전층 상에 배치되는 상부 전극을 포함할 수 있다. 상기 제1 하부 전극은 제1 외부 보호층, 상기 제1 외부 보호층 내부의 제1 도전층, 및 상기 제1 도전층 내부의 제1 내부 보호층을 포함할 수 있다. 상기 제2 하부 전극은 제2 외부 보호층, 상기 제2 외부 보호층 내부의 제2 도전층, 및 상기 제2 도전층 내부의 제2 내부 보호층을 포함할 수 있다. 상기 제1 외부 보호층 및 상기 제2 외부 보호층은 티타늄 산화물을 포함하고, 상기 제1 도전층 및 상기 제2 도전층은 티타늄 질화물을 포함하며, 상기 제1 내부 보호층 및 상기 제2 내부 보호층은 티타늄 실리콘 질화물을 포함할 수 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판상의 랜딩 패드, 외부 보호층, 상기 외부 보호층 내부에 배치되며 U자 형상의 단면을 갖는 도전층, 및 상기 도전층 내부의 내부 보호층을 포함하며 상기 랜딩 패드 상에 배치되는 하부 전극, 상기 하부 전극의 측면에 연결되며 서포터 홀을 포함하는 제1 서포터 패턴, 상기 도전층과 상기 제1 서포터 패턴 사이에 배치되는 제1 금속층, 상기 제1 금속층은 수직 방향으로 상기 외부 보호층과 오버랩되고 상기 제1 금속층의 상면은 상기 제1 서포터 패턴의 상면보다 낮은 레벨에 위치하며, 상기 하부 전극과 상기 제1 서포터 패턴의 표면상에 배치되는 유전층, 및 상기 유전층 상에 배치되는 상부 전극을 포함할 수 있다. 상기 외부 보호층은 티타늄 산화물을 포함하고, 상기 도전층은 티타늄 질화물을 포함하며, 상기 내부 보호층은 티타늄 실리콘 질화물을 포함할 수 있다. 횡단면도에서, 상기 외부 보호층과 상기 제1 금속층은 원호 형상을 가지며, 상기 도전층을 둘러쌀 수 있다.
본 개시의 실시예들에 따르면, 하부 전극은 내부 보호층 및 외부 보호층을 포함하므로, 하부 전극의 휨 또는 무너짐이 방지 및 감소될 수 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 소자의 레이아웃이다.
도 2는 도 1에 도시된 반도체 소자의 선 I-I'을 따른 종단면도이다.
도 3은 도 2에 도시된 반도체 소자의 선 II-II'을 따른 횡단면도이다.
도 4 내지 도 10은 도 2에 도시된 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 11은 일 실시예에 따른 반도체 소자의 일부 확대도이다.
도 12는 일 실시예에 따른 반도체 소자의 종단면도이다.
도 13은 도 12에 도시된 반도체 소자의 선 II-II'을 따른 횡단면도이다.
도 14는 일 실시예에 따른 반도체 소자의 종단면도이다.
도 15는 도 14에 도시된 반도체 소자의 선 II-II'을 따른 횡단면도이다.
도 16은 일 실시예에 따른 반도체 소자의 일부 확대도이다.
도 17은 도 16에 도시된 반도체 소자의 선 III-III'을 따른 횡단면도이다.
도 18은 일 실시예에 따른 반도체 소자의 종단면도이다.
도 19는 도 18에 도시된 반도체 소자의 선 II-II'을 따른 횡단면도이다.
도 20 내지 도 22는 도 18에 도시된 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 23은 일 실시예에 따른 반도체 소자의 일부 확대도이다.
도 24는 도 23에 도시된 반도체 소자의 선 III-III'을 따른 횡단면도이다.
도 25는 일 실시예에 따른 반도체 소자의 종단면도이다.
도 26는 도 25에 도시된 반도체 소자의 선 II-II'을 따른 횡단면도이다.
도 27 및 도 28은 도 25에 도시된 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 29는 일 실시예에 따른 반도체 소자의 일부 확대도이다.
도 30은 도 29에 도시된 반도체 소자의 선 III-III'을 따른 횡단면도이다.
도 31은 일 실시예에 따른 반도체 소자의 종단면도이다.
도 32 내지 도 36은 도 31에 도시된 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 37은 본 개시의 일 실시예에 따른 반도체 소자의 종단면도이다.
도 2는 도 1에 도시된 반도체 소자의 선 I-I'을 따른 종단면도이다.
도 3은 도 2에 도시된 반도체 소자의 선 II-II'을 따른 횡단면도이다.
도 4 내지 도 10은 도 2에 도시된 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 11은 일 실시예에 따른 반도체 소자의 일부 확대도이다.
도 12는 일 실시예에 따른 반도체 소자의 종단면도이다.
도 13은 도 12에 도시된 반도체 소자의 선 II-II'을 따른 횡단면도이다.
도 14는 일 실시예에 따른 반도체 소자의 종단면도이다.
도 15는 도 14에 도시된 반도체 소자의 선 II-II'을 따른 횡단면도이다.
도 16은 일 실시예에 따른 반도체 소자의 일부 확대도이다.
도 17은 도 16에 도시된 반도체 소자의 선 III-III'을 따른 횡단면도이다.
도 18은 일 실시예에 따른 반도체 소자의 종단면도이다.
도 19는 도 18에 도시된 반도체 소자의 선 II-II'을 따른 횡단면도이다.
도 20 내지 도 22는 도 18에 도시된 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 23은 일 실시예에 따른 반도체 소자의 일부 확대도이다.
도 24는 도 23에 도시된 반도체 소자의 선 III-III'을 따른 횡단면도이다.
도 25는 일 실시예에 따른 반도체 소자의 종단면도이다.
도 26는 도 25에 도시된 반도체 소자의 선 II-II'을 따른 횡단면도이다.
도 27 및 도 28은 도 25에 도시된 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 29는 일 실시예에 따른 반도체 소자의 일부 확대도이다.
도 30은 도 29에 도시된 반도체 소자의 선 III-III'을 따른 횡단면도이다.
도 31은 일 실시예에 따른 반도체 소자의 종단면도이다.
도 32 내지 도 36은 도 31에 도시된 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 37은 본 개시의 일 실시예에 따른 반도체 소자의 종단면도이다.
도 1은 본 개시의 일 실시예에 따른 반도체 소자의 레이아웃이다. 도 2는 도 1에 도시된 반도체 소자의 선 I-I'을 따른 종단면도이다.
도 1 및 도 2를 참조하면, 반도체 소자(100)는 랜딩 패드(102), 패드 분리 절연층(104), 식각 저지층(110), 제1 서포터 패턴(131), 제2 서포터 패턴(133), 제3 서포터 패턴(135), 하부 전극(LE), 유전층(170) 및 상부 전극(TE)을 포함할 수 있다.
랜딩 패드들(102)은 패드 분리 절연층(104)에 매립될 수 있다. 랜딩 패드들(102)의 상면은 패드 분리 절연층(104)의 상면과 동일한 레벨에 위치할 수 있다. 그러나, 이에 제한되지 않으며, 일 실시예에서 랜딩 패드(102)의 상면은 패드 분리 절연층(104)의 상면보다 낮은 레벨에 위치할 수 있다. 랜딩 패드(102)는 하부 전극(LE)과 전기적으로 연결될 수 있다. 패드 분리 절연층(104)은 랜딩 패드들(102)을 전기적으로 절연시킬 수 있다. 랜딩 패드(102)는 도전성 물질을 포함할 수 있으며, 패드 분리 절연층(104)은 절연 물질을 포함할 수 있다. 랜딩 패드들(102) 및 패드 분리 절연층(104)은 후술되는 바와 같이 기판 상에 배치될 수 있다.
식각 저지층(110)은 패드 분리 절연층(104) 상에 배치될 수 있다. 식각 저지층(110)은 습식 식각 공정시 식각액이 하부 전극(LE)의 아래로 흘러들어가는 것을 방지하여 패드 분리 절연층(104)이 식각되는 것을 방지할 수 있다.
제1 서포터 패턴(131), 제2 서포터 패턴(133) 및 제3 서포터 패턴(135)은 하부 전극들(LE) 사이에 배치될 수 있다. 제1 서포터 패턴(131), 제2 서포터 패턴(133) 및 제3 서포터 패턴(135)은 수직 방향으로 서로 이격되어 배치될 수 있으며, 제1 서포터 패턴(131)은 제2 서포터 패턴(133) 상에 배치되고 제2 서포터 패턴(133)은 제3 서포터 패턴(135) 상에 배치될 수 있다. 제1 서포터 패턴(131)의 상면은 하부 전극(LE)의 상면과 공면을 이룰 수 있다. 제1 서포터 패턴(131), 제2 서포터 패턴(133) 및 제3 서포터 패턴(135)은 하부 전극들(LE)을 서로 연결하여 지지할 수 있다.
도 1에 도시된 바와 같이, 제1 서포터 패턴(131)은 일정한 간격으로 배치된 서포터 홀들(SH)을 포함할 수 있다. 제2 서포터 패턴(133) 및 제3 서포터 패턴(135)은 제1 서포터 패턴(131)의 서포터 홀들(SH)과 대응하는 개구부들을 포함할 수 있다. 예를 들어, 제2 서포터 패턴(133) 및 제3 서포터 패턴(135)의 개구부들은 제1 서포터 패턴(131)의 서포터 홀들(SH)과 수직 방향으로 정렬될 수 있다.
하부 전극들(LE)은 각각 랜딩 패드들(102) 상에 배치될 수 있으며, 랜딩 패드들(102)과 전기적으로 연결될 수 있다. 도 1을 참조하면, 상방에서 본 평면도에서 하부 전극들(LE)은 일정한 간격으로 배치될 수 있다. 일 실시예에서, 하부 전극들(LE)은 육각형의 중심 및 각 꼭지점들에 배치되는 허니컴(honeycomb) 구조를 가질 수 있다. 일 실시예에서, 하부 전극(LE)은 필라(pillar) 형상을 가질 수 있으나, 이에 제한되지 않는다.
도 2를 더 참조하면, 하부 전극(LE)은 외부 보호층(142), 도전층(150) 및 내부 보호층(160)을 포함할 수 있다. 외부 보호층(142)은 하부 전극(LE)의 둘레를 따라 배치될 수 있으며, 도전층(150)은 외부 보호층(142)의 내부에 외부 보호층(142)의 내벽을 따라 배치될 수 있다. 도전층(150)은 U자 형상의 단면을 가질 수 있다. 내부 보호층(160)은 도전층(150)의 내부를 채울 수 있다. 내부 보호층(160)의 하면은 도전층(150)의 하면보다 높은 레벨에 위치할 수 있다.
일 실시예에서, 외부 보호층(142)은 티타늄산화물을 포함할 수 있으며, 도전층(150)은 티타늄(Ti)을 포함할 수 있다. 외부 보호층(142)은 도전층(150)의 산화 또는 불균일 산화를 방지 및 감소시킬 수 있다. 일 실시예에서, 내부 보호층(160)은 티타늄 실리콘 산화물(TiSiN)을 포함할 수 있다. 내부 보호층(160)은 도전층(150)을 지지할 수 있다. 본 개시의 하부 전극(LE)은 도전층(150)의 외측 및 내측에 각각 외부 보호층(142) 및 내부 보호층(160)을 포함하여, 하부 전극(LE)의 휨 또는 무너짐이 방지 및 감소될 수 있다.
하부 전극(LE)은 또한 도전층(150)의 측면 및 하면을 부분적으로 덮는 제1 금속층(143), 제2 금속층(144), 제3 금속층(145), 및 하부 금속층(146)을 더 포함할 수 있다. 제1 금속층(143), 제2 금속층(144), 및 제3 금속층(145)은 외부 보호층(142) 사이에 개재될 수 있다. 예를 들어, 제1 금속층(143), 제2 금속층(144), 및 제3 금속층(145)은 외부 보호층(142)과 수직 방향으로 오버랩될 수 있다. 구체적으로, 제1 금속층(143)은 제1 서포터 패턴(131)과 도전층(150) 사이에 배치될 수 있으며, 제2 금속층(144)은 제2 서포터 패턴(133)과 도전층(150) 사이에 배치될 수 있으며, 제3 금속층(145)은 제3 서포터 패턴(135)과 도전층(150) 사이에 배치될 수 있다.
일 실시예에서, 제1 금속층(143)의 수직 길이는 제1 서포터 패턴(131)의 수직 길이보다 작을 수 있다. 예를 들어, 제1 금속층(143)의 하면은 제1 서포터 패턴(131)의 하면과 공면을 이룰 수 있으며, 제1 금속층(143)의 상면은 제1 서포터 패턴(131)의 상면보다 낮은 레벨에 위치할 수 있다. 제1 금속층(143) 상에는 외부 보호층(142)이 배치될 수 있다. 일 실시예에서, 제2 금속층(144) 및 제3 금속층(145)의 수직 길이는 각각 제2 서포터 패턴(133) 및 제3 서포터 패턴(135)의 수직 길이와 동일할 수 있다. 그러나, 이에 제한되지 않는다.
하부 금속층(146)은 랜딩 패드(102)와 도전층(150) 사이에 배치될 수 있다. 일 실시예에서, 하부 금속층(146)의 수평 폭은 도전층(150)의 수평 폭보다 클 수 있다. 하부 금속층(146)의 상면은 도전층(150) 및 외부 보호층(142)과 접할 수 있다.
유전층(170)은 하부 전극(LE)과 상부 전극(TE) 사이에 배치될 수 있다. 예를 들어, 식각 저지층(110), 하부 전극(LE), 제1 서포터 패턴(131), 제2 서포터 패턴(133) 및 제3 서포터 패턴(135)의 표면에 컨포멀하게 배치될 수 있다.
상부 전극(TE)은 유전층(170) 상에 배치될 수 있다. 상부 전극(TE)은 Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다. 일 실시예에서, 상부 전극(TE)은 TiN을 포함할 수 있다.
도 3은 도 2에 도시된 반도체 소자의 선 II-II'을 따른 횡단면도이다. 도 3을 참조하면, 횡단면도에서 하부 전극(LE)은 제1 서포터 패턴(131) 및 상부 전극(TE)에 둘러싸일 수 있다. 도전층(150)과 제1 서포터 패턴(131) 사이에는 제1 금속층(143)이 배치될 수 있으며, 도전층(150)과 상부 전극(TE) 사이에는 외부 보호층(142)이 배치될 수 있다. 다시 말해, 외부 보호층(142) 및 제1 금속층(143)은 둘레 방향으로 연장되는 원호 형상(arc shape)을 가지며 도전층(150)을 둘러쌀 수 있다. 도전층(150)의 외측면은 외부 보호층(142)의 내측면 및 제1 금속층(143)의 내측면과 접할 수 있다. 외부 보호층(142)의 둘레방향 단면은 제1 금속층(143)의 둘레방향 단면과 서로 접할 수 있다. 유전층(170)은 외부 보호층(142)과 상부 전극(TE) 사이 및 제1 서포터 패턴(131)과 상부 전극(TE) 사이에 배치될 수 있다. 도 3에는 외부 보호층(142)과 제1 금속층(143)의 직경 방향 두께가 동일한 것이 도시되어 있으나, 이에 제한되지 않는다. 일 실시예에서, 외부 보호층(142)의 직경 방향 두께가 제1 금속층(143)의 직경 방향 두께보다 클 수 있다.
도 4 내지 도 10는 본 개시의 일 실시예에 따른 반도체 소자(100)의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 4를 참조하면, 랜딩 패드(102), 패드 분리 절연층(104), 및 식각 저지층(110)이 제공될 수 있다. 랜딩 패드들(102) 사이에 패드 분리 절연층(104)이 배치될 수 있다. 식각 저지층(110)은 랜딩 패드들(102)과 패드 분리 절연층(104) 상에 형성될 수 있다. 랜딩 패드(102)는 도전성 물질을 포함할 수 있다. 예를 들어, 랜딩 패드(102)는 도핑된 폴리실리콘과 같은 도핑된 반도체 물질, WSi2와 같은 금속-반도체 화합물, TiN, TaN 과 같은 금속질화물 또는 Ti, W, Ta 과 같은 금속을 포함할 수 있다. 패드 분리 절연층(104)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 식각 저지층(110)은 제1 몰드층(120), 제2 몰드층(122) 및 제3 몰드층(124) 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 식각 저지층(110)은 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
식각 저지층(110) 상에, 마스크 층(M), 제1 서포터층(130), 제1 몰드층(120), 제2 서포터층(132), 제2 몰드층(122), 제3 서포터층(134), 및 제3 몰드층(124)이 형성될 수 있다. 예를 들어, 제1 서포터층(130)은 제2 서포터층(132) 위에 배치되고 제2 서포터층(132)은 제3 서포터층(134) 위에 배치될 수 있다. 제1 몰드층(120), 제2 몰드층(122), 및 제3 몰드층(124)은 각각 제1 서포터층(130), 제2 서포터층(132), 및 제3 서포터층(134)의 하부에 배치될 수 있다.
제1 몰드층(120), 제2 몰드층(122) 및 제3 몰드층(124)은 제1 서포터층(130), 제2 서포터층(132) 및 제3 서포터층(134)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 몰드층(120), 제2 몰드층(122) 및 제3 몰드층(124)은 실리콘 산화물을 포함할 수 있으며, 제1 서포터층(130), 제2 서포터층(132) 및 제3 서포터층(134)은 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
마스크 층(M)은 제1 서포터층(130)의 일부를 노출시킬 수 있다. 마스크 층(M)은 하부 전극(LE)이 배치되는 영역을 정의할 수 있다. 마스크 층(M)은 비정질카본 또는 폴리실리콘을 포함할 수 있다.
도 5를 참조하면, 식각 저지층(110), 제1 몰드층(120), 제1 서포터층(130), 제2 몰드층(122), 제2 서포터층(132), 제3 몰드층(124) 및 제3 서포터층(134)을 수직으로 관통하는 관통 홀(TH)이 형성될 수 있다.
관통 홀(TH)은 일정한 수평 폭을 가질 수 있으며, 다른 실시예에서 관통 홀(TH)은 상부에서 하부로 갈수록 수평 폭이 좁아지는 테이퍼 형상을 가질 수 있다. 관통 홀(TH)은 마스크 층(M)을 식각 마스크로 하는 건식 식각 공정에 의해 형성될 수 있다. 예를 들어, 제1 서포터층(130), 제1 몰드층(120), 제2 서포터층(132), 제2 몰드층(122), 제3 서포터층(134), 및 제3 몰드층(124)이 순차적으로 이방성 식각된 후에, 랜딩 패드(102)가 노출되도록 식각 저지층(110)이 일부 제거될 수 있다.
도 6을 참조하면, 관통 홀(TH)의 내부에 하부 전극(LE)이 형성될 수 있다. 하부 전극(LE)은 관통 홀(TH)의 내부에 예비 보호층(140), 도전층(150) 및 내부 보호층(160)을 순차적으로 증착하여 형성될 수 있다. 예를 들어, 예비 보호층(140), 도전층(150) 및 내부 보호층(160)은 화학 기상 증착(chemical vapor deposition; CVD), 원자층 증착(atomic layer deposition; ALD) 또는 PEALD(plasma enhanced ALD) 등의 공정으로 형성될 수 있다. 예비 보호층(140)은 관통 홀(TH)의 내벽을 따라 형성될 수 있으며, 랜딩 패드(102)와 접할 수 있다. 도전층(150)은 예비 보호층(140)의 내벽을 따라 형성될 수 있으며, U자 형상의 단면을 가질 수 있다. 내부 보호층(160)은 도전층(150)의 내부를 채울 수 있다. 일 실시예에서, 내부 보호층(160)의 내부에 수직 방향으로 연장되는 심(seam)이 형성될 수 있다.
일 실시예에서, 예비 보호층(140)은 Ti을 포함하고, 도전층(150)은 TiN을 포함하며, 내부 보호층(160)은 TiSiN을 포함할 수 있다. 하부 전극(LE) 형성 후 평탄화 공정이 진행될 수 있다. 상기 평탄화 공정 후에 하부 전극(LE)의 상면은 제1 서포터층(130)과 공면을 이룰 수 있으며, 마스크 층(M)이 제거될 수 있다.
도 7을 참조하면, 제1 서포터층(130)이 이방성 식각 공정에 의해 부분적으로 식각되어 제1 서포터 패턴(131)이 형성될 수 있다. 제1 서포터 패턴(131)은 서포터 홀(SH)을 포함할 수 있다. 상기 식각 공정시 제1 서포터 패턴(131)과 선택비를 갖는 하부 전극(LE)은 식각되지 않을 수 있다. 그러나 이에 제한되지 않으며, 다른 실시예에서, 하부 전극(LE)의 일부가 식각될 수도 있다. 제1 몰드층(120)은 제1 서포터 패턴(131)에 의해 부분적으로 노출될 수 있다.
도 8을 참조하면, 제1 몰드층(120)이 제거될 수 있다. 제1 몰드층(120)은 습식 식각 공정과 같은 등방성 식각 공정에 의해 제거될 수 있다. 예를 들어, 제1 몰드층(120)이 실리콘 산화물을 포함하는 경우, HF, NH4F 등을 포함하는 용액을 이용하여 식각 공정이 진행될 수 있다. 제1 몰드층(120)이 제거되어 제2 서포터층(132)이 노출될 수 있다. 식각 공정시, 제1 몰드층(120)과 선택비를 갖는 제1 서포터 패턴(131) 및 제2 서포터층(132)은 제거되지 않을 수 있다. 제1 몰드층(120)이 제거된 자리에 빈 공간(S)이 형성될 수 있으며, 하부 전극(LE)의 측면이 부분적으로 노출될 수 있다.
도 9를 참조하면, 제2 서포터층(132) 및 제3 서포터층(134)이 식각되어 각각 제2 서포터 패턴(133) 및 제3 서포터 패턴(135)이 형성될 수 있다. 또한, 제2 몰드층(122) 및 제3 몰드층(124)이 제거될 수 있다. 제2 몰드층(122), 제3 몰드층(124), 제2 서포터층(132) 및 제3 서포터층(134)의 식각 공정은 도 7 및 도 8에 설명된 바와 동일 또는 유사한 방법으로 수행될 수 있다. 제2 서포터 패턴(133) 및 제3 서포터 패턴(135)은 제1 서포터 패턴(131)과 동일하거나 유사한 패턴을 가질 수 있다. 제1 서포터 패턴(131), 제2 서포터 패턴(133), 및 제3 서포터 패턴(135)은 하부 전극(LE)이 넘어지지 않도록 지지할 수 있다. 빈 공간(S)은 제1 서포터 패턴(131), 제2 서포터 패턴(133), 및 제3 서포터 패턴(135)의 상면들 및 하면들을 노출시킬 수 있다.
도 10을 참조하면, 외부 보호층(142) 및 유전층(170)이 형성될 수 있다. 일 실시예에서, 외부 보호층(142)은 유전층(170)을 형성하는 공정에서 예비 보호층(140)이 산화되어 형성될 수 있다. 외부 보호층(142)은 티타늄 산화물을 포함할 수 있다. 다른 실시예에서, 유전층(170)이 형성되기 전에 예비 보호층(140)을 산화하는 공정이 별도로 수행될 수 있다. 예를 들어, 예비 보호층(140)의 산화 공정에는 O2, O3, H2O, 알코올 계열 물질, isoprene 알코올 계열, H2O2 등의 물질이 사용될 수 있다.
노출되지 않은 예비 보호층(140)의 일부분은 산화되지 않을 수 있다. 예를 들어, 예비 보호층(140)이 제1 서포터 패턴(131), 제2 서포터 패턴(133), 제3 서포터 패턴(135), 및 랜딩 패드(102)와 접하는 부분은 산화되지 않을 수 있다. 산화되지 않고 남은 부분은 제1 금속층(143), 제2 금속층(144), 제3 금속층(145), 및 하부 금속층(146)으로 지칭될 수 있다. 제1 금속층(143)은 제1 서포터 패턴(131)과 도전층(150) 사이에 배치될 수 있으며, 제2 금속층(144)은 제2 서포터 패턴(133)과 도전층(150) 사이에 배치될 수 있으며, 제3 금속층(145)은 제3 서포터 패턴(135)과 도전층(150) 사이에 배치될 수 있으며, 하부 금속층(146)은 랜딩 패드(102)와 도전층(150) 사이에 배치될 수 있다.
유전층(170)은 식각 저지층(110), 하부 전극(LE), 제1 서포터 패턴(131), 제2 서포터 패턴(133), 및 제3 서포터 패턴(135)의 표면을 따라 컨포멀하게 형성될 수 있다. 유전층(170)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물, SrTiO3(STO), BaTiO3, PZT, PLZT와 같은 페로브스카이트(perovskite) 구조의 유전 물질 또는 이들의 조합을 포함할 수 있다. 유전층(170)은 CVD, ALD 등의 공정을 통하여 형성될 수 있다.
다시 도 2를 참조하면, 상부 전극(TE)은 유전층(170) 상에 형성될 수 있으며, 하부 전극(LE), 제1 서포터 패턴(131), 제2 서포터 패턴(133), 및 제3 서포터 패턴(135)을 덮을 수 있다. 상부 전극(TE)은 하부 전극들(LE) 사이의 공간 및 제1 서포터 패턴(131), 제2 서포터 패턴(133), 및 제3 서포터 패턴(135) 사이의 공간들을 채울 수 있다. 하부 전극(LE), 유전층(170) 및 상부 전극(TE)은 커패시터로서의 기능을 할 수 있다. 상부 전극(TE)은 TiN을 포함할 수 있다. 상부 전극(TE)은 CVD, ALD 등의 공정을 통하여 형성될 수 있다.
도 11은 일 실시예에 따른 반도체 소자의 일부 확대도이다.
도 11을 참조하면, 반도체 소자(100a)는 외부 보호층(142) 및 유전층(170)을 포함할 수 있다. 외부 보호층(142)은 도전층(150)의 외측에 배치될 수 있으며, 상술한 바와 같이 외부 보호층(142)은 예비 보호층(140)이 산화되어 형성될 수 있다. 일 실시예에서, 산화 공정에 의해 외부 보호층(142)은 수직 방향으로 돌출하는 돌출부(142a)를 포함할 수 있다. 돌출부(142a)의 상단은 도전층(150) 및 내부 보호층(160)의 상면보다 높은 레벨에 위치할 수 있다.
유전층(170)은 하부 전극(LE) 및 제1 서포터 패턴(131)의 표면을 따라 배치될 수 있다. 일 실시예에서, 유전층(170)은 상기 외부 보호층(142)의 돌출부(142a)에 대응하는 돌출부(170a)를 포함할 수 있다. 예를 들어, 돌출부(170a)는 돌출부(142a)를 덮을 수 있다.
도 12는 일 실시예에 따른 반도체 소자의 종단면도이다. 도 13은 도 12에 도시된 반도체 소자의 선 II-II'을 따른 횡단면도이다.
도 12를 참조하면, 반도체 소자(100b)의 하부 전극(LE)은 도전층(150)의 측면 및 하면을 덮는 외부 보호층(142b), 제1 금속층(143b), 제2 금속층(144b), 제3 금속층(145b), 및 하부 금속층(146b)을 포함할 수 있다. 일 실시예에서, 각 제1 금속층(143b), 제2 금속층(144b), 및 제3 금속층(145b)의 수직 길이는 각 제1 서포터 패턴(131), 제2 서포터 패턴(133), 제3 서포터 패턴(135)의 수직 길이보다 작을 수 있다. 예를 들어, 제1 금속층(143b)의 하면은 제1 서포터 패턴(131)의 하면보다 높은 레벨에 위치할 수 있다. 제2 금속층(144b)의 상면은 제2 서포터 패턴(133)의 상면보다 낮은 레벨에 위치하며, 제2 금속층(144b)의 하면은 제2 서포터 패턴(133)의 하면보다 높은 레벨에 위치할 수 있다. 제3 금속층(145b)의 상면은 제3 서포터 패턴(135)의 상면보다 낮은 레벨에 위치하며, 제3 금속층(145b)의 하면은 제3 서포터 패턴(135)의 하면보다 높은 레벨에 위치할 수 있다.
일 실시예에서, 하부 금속층(146b)의 수평 폭은 하부 전극(LE)의 수평 폭보다 작을 수 있다. 하부 금속층(146b)의 측면은 외부 보호층(142b)의 측면과 접할 수 있다.
도 13을 참조하면, 횡단면도에서 외부 보호층(142b) 및 제1 금속층(143b)은 도전층(150)을 둘러쌀 수 있다. 일 실시예에서, 외부 보호층(142b)의 일부는 도전층(150)과 제1 서포터 패턴(131) 사이에 배치될 수 있다. 예를 들어, 외부 보호층(142b)과 제1 금속층(143b)의 경계면은 제1 서포터 패턴(131)의 내부에 위치할 수 있으며, 외부 보호층(142b)의 적어도 일부는 제1 서포터 패턴(131)과 접할 수 있다.
도 14는 일 실시예에 따른 반도체 소자의 종단면도이다. 도 15는 도 14에 도시된 반도체 소자의 선 II-II'을 따른 횡단면도이다.
도 14를 참조하면, 반도체 소자(100c)의 하부 전극(LE)은 제1 외부 보호층(140c), 제2 외부 보호층(142c), 제1 금속층(143c), 제2 금속층(144c), 제3 금속층(145c), 및 하부 금속층(146c)을 포함할 수 있다. 도 10을 참조하면, 예비 보호층(140)의 산화 공정에서 예비 보호층(140)이 전부 산화되지 않을 수 있다. 도 14에 도시된 제1 외부 보호층(140c)은 산화되지 않고 남은 예비 보호층(140)일 수 있다. 일 실시예에서, 제1 외부 보호층(140c)은 도전층(150)의 측면 및 하면을 덮을 수 있다. 제2 외부 보호층(142c)은 제1 외부 보호층(140c)의 측면을 덮을 수 있다. 제2 외부 보호층(142c)의 상면은 제1 외부 보호층(140c)의 상면보다 높은 레벨에 위치할 수 있다. 예를 들어, 제2 외부 보호층(142c)은 제1 외부 보호층(140c)의 상면을 덮을 수 있으며, 제2 외부 보호층(142c)의 상면은 도전층(150)의 상면과 공면을 이룰 수 있다.
제1 금속층(143c)은 제1 서포터 패턴(131)과 제1 외부 보호층(140c) 사이에 배치될 수 있으며, 제2 금속층(144c)은 제2 서포터 패턴(133)과 제1 외부 보호층(140c) 사이에 배치될 수 있으며, 제3 금속층(145c)은 제3 서포터 패턴(135)과 제1 외부 보호층(140c) 사이에 배치될 수 있다. 제1 금속층(143c), 제2 금속층(144c), 및 제3 금속층(145c)의 상면들 및 하면들은 외부 보호층(142)과 접할 수 있다. 하부 금속층(146c)은 랜딩 패드(102)와 도전층(150) 사이에 배치될 수 있으며, 하부 금속층(146c)의 상면은 외부 보호층(142)과 접할 수 있다. 제1 금속층(143c), 제2 금속층(144c), 제3 금속층(145c), 및 하부 금속층(146c)은 제1 외부 보호층(140c)과 물질적으로 연속할 수 있다. 예를 들어, 제1 금속층(143c), 제2 금속층(144c), 및 제3 금속층(145c)은 각각 제1 서포터 패턴(131), 제2 서포터 패턴(133), 및 제3 서포터 패턴(135)과 접하도록 제1 외부 보호층(140c)의 측면으로부터 수평 방향으로 돌출할 수 있다.
도 15를 참조하면, 횡단면도에서 제1 외부 보호층(140c) 및 제1 금속층(143c)은 도전층(150)을 둘러쌀 수 있다. 일 실시예에서, 제1 금속층(143c)은 도전층(150)과 제1 서포터 패턴(131) 사이에 배치될 수 있으며, 제1 외부 보호층(140c)은 도전층(150)과 상부 전극(TE) 사이에 배치될 수 있다. 제1 외부 보호층(140c)의 직경 방향 두께는 제1 금속층(143c)의 직경 방향 두께보다 작을 수 있다. 제2 외부 보호층(142c)은 원호 형상을 가질 수 있으며 제1 외부 보호층(140c)과 상부 전극(TE) 사이에 배치될 수 있다.
도 16은 일 실시예에 따른 반도체 소자의 일부 확대도이다. 도 17은 도 16에 도시된 반도체 소자의 선 III-III'을 따른 횡단면도이다.
도 16 및 도 17을 참조하면, 반도체 소자(100d)의 하부 전극(LE)은 복수의 도전층 및 복수의 내부 보호층을 포함할 수 있다. 일 실시예에서, 하부 전극(LE)은 하부 전극(LE)의 외측으로부터 내측으로 순서대로 제1 도전층(150d1), 제1 내부 보호층(160d1), 제2 도전층(150d2), 제2 내부 보호층(160d2), 제3 도전층(150d3), 및 제3 내부 보호층(160d3)을 포함할 수 있다. 횡단면도에서, 제1 도전층(150d1), 제1 내부 보호층(160d1), 제2 도전층(150d2), 제2 내부 보호층(160d2), 및 제3 도전층(150d3)은 링 형상을 가질 수 있으며, 제3 내부 보호층(160d3)의 원 형상을 가질 수 있다. 외부 보호층(142) 및 제1 금속층(143)은 원호 형상을 가질 수 있으며, 제1 도전층(150d1)을 둘러쌀 수 있다.
도 18은 일 실시예에 따른 반도체 소자의 종단면도이다. 도 19는 도 18에 도시된 반도체 소자의 선 II-II'을 따른 횡단면도이다.
도 18을 참조하면, 반도체 소자(100e)의 하부 전극(LE)은 외부 보호층(142e), 도전층(150), 및 내부 보호층(160)을 포함할 수 있다. 일 실시예에서, 외부 보호층(142e)은 도전층(150)의 측면 및 상면의 적어도 일부를 둘러쌀 수 있다. 예를 들어, 외부 보호층(142e)의 상면은 제1 서포터 패턴(131) 및 내부 보호층(160)의 상면들과 동일한 레벨에 위치할 수 있으며, 도전층(150)의 상면은 제1 서포터 패턴(131) 및 내부 보호층(160)의 상면들보다 낮은 레벨에 위치할 수 있다.
일 실시예에서, 도전층(150)은 제1 돌출부(150e1), 제2 돌출부(150e2), 제3 돌출부(150e3), 및 하부 돌출부(150e4)를 포함할 수 있다. 제1 돌출부(150e1), 제2 돌출부(150e2), 및 제3 돌출부(150e3)는 각각 제1 서포터 패턴(131), 제2 서포터 패턴(133), 및 제3 서포터 패턴(135)과 접하도록 도전층(150)의 측면으로부터 수평 방향으로 돌출할 수 있다. 제1 돌출부(150e1), 제2 돌출부(150e2), 및 제3 돌출부(150e3)의 상면들 및 하면들은 외부 보호층(142e)과 접할 수 있다. 하부 돌출부(150e4)는 도전층(150)의 하부에 배치될 수 있으며 도전층(150)의 측면으로부터 수평 방향으로 돌출할 수 있다. 하부 돌출부(150e4)의 상면은 외부 보호층(142e)과 접할 수 있다.
도 19를 참조하면, 횡단면도에서, 도전층(150)은 단차부를 갖는 원 형상일 수 있다. 예를 들어, 도전층(150)의 제1 돌출부(150e1)는 직경 방향으로 돌출할 수 있으며, 제1 서포터 패턴(131)과 접할 수 있다. 외부 보호층(142e)은 둘레 방향으로 연장되는 원호 형상을 가질 수 있으며, 도전층(150)과 상부 전극(TE) 사이에 배치될 수 있다. 외부 보호층(142e)은 제1 돌출부(150e1)와 접할 수 있다. 예를 들어, 외부 보호층(142e)의 둘레 방향 단면은 제1 돌출부(150e1)와 접할 수 있다.
도 20 내지 도 22는 도 18에 도시된 반도체 소자(100e)의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 9 및 도 20을 참조하면, 하부 전극(LE)은 U자 형상의 단면을 갖는 도전층(150) 및 도전층(150)의 내부를 채우는 내부 보호층(160)을 포함할 수 있다. 하부 전극(LE)의 측면, 제1 서포터 패턴(131), 제2 서포터 패턴(133), 및 제3 서포터 패턴(135)의 상면들 및 하면들은 빈 공간(S)에 노출될 수 있다.
도 21을 참조하면, 도전층(150)의 표면에 예비 보호층(140e)이 형성될 수 있다. 예비 보호층(140e)을 형성하는 것은 TiN을 포함하는 도전층(150)의 일부를 Ti로 환원하는 공정을 포함할 수 있다. 예를 들어, TiN을 H2 처리 또는 H2 plasma로 처리하여 Ti이 형성될 수 있다.
예비 보호층(140e)은 도 20에서 노출된 도전층(150)의 표면들을 따라 형성될 수 있다. 예를 들어, 예비 보호층(140e)은 도전층(150)의 측면 및 상면을 덮을 수 있다. 예비 보호층(140e)의 상면은 제1 서포터 패턴(131) 및 내부 보호층(160)의 상면들과 동일한 레벨에 위치할 수 있다.
일 실시예에서, 도전층(150)의 측면의 적어도 일부는 환원되지 않을 수 있다. 예를 들어, 도전층(150)은 제1 서포터 패턴(131), 제2 서포터 패턴(133), 및 제3 서포터 패턴(135)과 접하도록 도전층(150)의 측면으로부터 수평 방향으로 돌출하는 제1 돌출부(150e1), 제2 돌출부(150e2), 및 제3 돌출부(150e3)를 포함할 수 있다. 하부 돌출부(150e4)는 도전층(150)의 하부에 배치될 수 있으며 도전층(150)의 측면으로부터 수평 방향으로 돌출할 수 있다.
도 22를 참조하면, 외부 보호층(142e) 및 유전층(170)이 형성될 수 있다. 일 실시예에서, 외부 보호층(142e)은 유전층(170)을 형성하는 공정에서 예비 보호층(140e)이 산화되어 형성될 수 있다. 외부 보호층(142e)은 티타늄 산화물을 포함할 수 있다. 다른 실시예에서, 유전층(170)이 형성되기 전에 예비 보호층(140e)을 산화하는 공정이 별도로 수행될 수 있다.
다시 도 18을 참조하면, 상부 전극(TE)이 유전층(170) 상에 형성될 수 있으며, 하부 전극(LE), 제1 서포터 패턴(131), 제2 서포터 패턴(133), 및 제3 서포터 패턴(135)을 덮을 수 있다.
도 23은 일 실시예에 따른 반도체 소자의 일부 확대도이다. 도 24는 도 23에 도시된 반도체 소자의 선 III-III'을 따른 횡단면도이다.
도 23 및 도 24를 참조하면, 반도체 소자(100f)의 하부 전극(LE)은 복수의 도전층 및 복수의 내부 보호층을 포함할 수 있다. 일 실시예에서, 하부 전극(LE)은 하부 전극(LE)의 외측으로부터 내측으로 순서대로 제1 도전층(150f1), 제1 내부 보호층(160f1), 제2 도전층(150f2), 제2 내부 보호층(160f2), 제3 도전층(150f3), 및 제3 내부 보호층(160f3)을 포함할 수 있다. 횡단면도에서, 제1 내부 보호층(160f1), 제2 도전층(150f2), 제2 내부 보호층(160f2), 및 제3 도전층(150f3)은 링 형상을 가질 수 있으며, 제3 내부 보호층(160f3)의 원 형상을 가질 수 있다. 외부 보호층(142f) 및 제1 도전층(150f1)은 원호 형상을 가질 수 있으며, 제1 내부 보호층(160f1)을 둘러쌀 수 있다. 외부 보호층(142f)은 제1 내부 보호층(160f1)과 상부 전극(TE) 사이에 배치될 수 있으며, 제1 도전층(150f1)은 제1 서포터 패턴(131)과 접할 수 있다. 도 21 및 도 22를 참조하여 상술한 바와 같이, 외부 보호층(142f)은 제1 도전층(150f1)에 환원 공정 및 산화 공정을 처리하여 형성될 수 있다.
도 25는 일 실시예에 따른 반도체 소자의 종단면도이다. 도 26는 도 25에 도시된 반도체 소자의 선 II-II'을 따른 횡단면도이다.
도 25를 참조하면, 반도체 소자(100g)는 도전층(150)과 내부 보호층(160)을 포함하는 하부 전극(LE) 및 외부 보호층(142g)을 포함할 수 있다. 도전층(150)은 U자 형상을 단면을 가질 수 있으며, 내부 보호층(160)은 도전층(150)의 내부를 채울 수 있다. 일 실시예에서, 도전층(150)의 하면은 랜딩 패드(102)와 접할 수 있으며, 도전층(150)의 하면의 수평 폭은 랜딩 패드(102)의 상면의 수평 폭과 실질적으로 동일할 수 있다. 외부 보호층(142g)은 제1 서포터 패턴(131), 제2 서포터 패턴(133), 제3 서포터 패턴(135) 및 하부 전극(LE)의 표면을 따라 컨포멀하게 배치될 수 있다.
도 26을 참조하면, 횡단면도에서, 도전층(150) 및 내부 보호층(160)은 원 형상일 수 있다. 도전층(150)은 제1 서포터 패턴(131)과 접할 수 있다. 외부 보호층(142g)은 도전층(150) 및 제1 서포터 패턴(131)의 표면을 따라 배치될 수 있으며, 유전층(170)은 외부 보호층(142g)과 상부 전극(TE) 사이에 배치될 수 있다.
도 27 및 도 28은 도 25에 도시된 반도체 소자(100g)의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 9 및 도 27을 참조하면, 하부 전극(LE)은 U자 형상의 단면을 갖는 도전층(150) 및 도전층(150)의 내부를 채우는 내부 보호층(160)을 포함할 수 있다. 하부 전극(LE), 제1 서포터 패턴(131), 제2 서포터 패턴(133), 및 제3 서포터 패턴(135)을 노출시킨 후에, 외부 보호층(142g)이 증착될 수 있다. 외부 보호층(142g)은 하부 전극(LE), 제1 서포터 패턴(131), 제2 서포터 패턴(133), 및 제3 서포터 패턴(135)의 표면을 따라 컨포멀하게 형성될 수 있다.
도 28을 참조하면, 도 27의 결과물 상에 유전층(170)이 형성될 수 있다. 예를 들어, 유전층(170)은 외부 보호층(142g) 상에 컨포멀하게 형성될 수 있다.
다시 도 25를 참조하면, 유전층(170) 상에 상부 전극(TE)이 형성될 수 있다.
도 29는 일 실시예에 따른 반도체 소자의 일부 확대도이다. 도 30은 도 29에 도시된 반도체 소자의 선 III-III'을 따른 횡단면도이다.
도 29 및 도 30을 참조하면, 반도체 소자(100h)의 하부 전극(LE)은 복수의 도전층 및 복수의 내부 보호층을 포함할 수 있다. 일 실시예에서, 하부 전극(LE)은 하부 전극(LE)의 외측으로부터 내측으로 순서대로 제1 도전층(150h1), 제1 내부 보호층(160h1), 제2 도전층(150h2), 제2 내부 보호층(160h2), 제3 도전층(150h3), 및 제3 내부 보호층(160h3)을 포함할 수 있다. 횡단면도에서, 제1 도전층(150h1), 제1 내부 보호층(160h1), 제2 도전층(150h2), 제2 내부 보호층(160h2), 및 제3 도전층(150h3)은 링 형상을 가질 수 있으며, 제3 내부 보호층(160h3)의 원 형상을 가질 수 있다. 외부 보호층(142h)은 제1 도전층(150h1) 및 제1 서포터 패턴(131)의 표면을 따라 배치될 수 있으며, 유전층(170)은 외부 보호층(142h)과 상부 전극(TE) 사이에 배치될 수 있다.
도 31은 일 실시예에 따른 반도체 소자의 종단면도이다.
도 31을 참조하면, 반도체 소자(100i)는 제1 하부 전극(LE1) 및 제2 하부 전극(LE2)을 포함하는 하부 전극 구조체(LS)를 포함할 수 있다. 제1 하부 전극(LE1)은 랜딩 패드(102) 상에 배치될 수 있으며, 제1 외부 보호층(142i1), 제1 도전층(150i1), 및 제1 내부 보호층(160i1)을 포함할 수 있다. 제2 하부 전극(LE2)은 제1 하부 전극(LE1) 상에 배치될 수 있으며, 제2 외부 보호층(142i2), 제2 도전층(150i2), 및 제2 내부 보호층(160i2)을 포함할 수 있다. 제1 외부 보호층(142i1)과 제2 외부 보호층(142i2)은 물질적으로 연속할 수 있다.
반도체 소자(100i)는 제1 금속층(143), 제2 금속층(144), 제3 금속층(145), 하부 금속층(146), 및 매립층(147)을 더 포함할 수 있다. 제1 금속층(143)은 제1 서포터 패턴(131)과 제2 도전층(150i2) 사이에 배치될 수 있으며, 제2 금속층(144)은 제2 서포터 패턴(133)과 제2 도전층(150i2) 사이에 배치될 수 있다. 제3 금속층(145)은 제3 서포터 패턴(135)과 제1 도전층(150i1) 사이에 배치될 수 있다. 하부 금속층(146)은 랜딩 패드(102)와 제1 도전층(150i1) 사이에 배치될 수 있다. 매립층(147)은 제1 하부 전극(LE1)과 제2 하부 전극(LE2) 사이에 배치될 수 있다. 예를 들어, 매립층(147)의 하면은 제1 도전층(150i1) 및 제1 내부 보호층(160i1)의 상면들과 접할 수 있으며, 매립층(147)의 상면은 제2 도전층(150i2)의 하면과 접할 수 있다. 또한, 매립층(147)의 측면은 제1 외부 보호층(142i1)과 접할 수 있다.
도 32 내지 도 36은 도 31에 도시된 반도체 소자(100i)의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 32를 참조하면, 제3 몰드층(124) 및 제3 서포터층(134)을 관통하는 제1 하부 전극(LE1)이 랜딩 패드(102) 상에 형성될 수 있다. 제1 하부 전극(LE1)은 제1 예비 보호층(140i1), 제1 예비 보호층(140i1) 내부의 제1 도전층(150i1), 및 제1 도전층(150i1)의 내부를 채우는 제1 내부 보호층(160i1)을 포함할 수 있다. 제1 하부 전극(LE1) 형성 공정은 평탄화 공정을 포함할 수 있으며, 제1 하부 전극(LE1)의 상면은 제3 서포터 층의 상면과 동일한 레벨에 위치할 수 있다.
도 33을 참조하면, 도 32의 결과물 상에 제2 몰드층(122), 제2 서포터층(132), 제1 몰드층(120), 및 제1 서포터층(130)이 형성될 수 있다.
도 34를 참조하면, 제2 몰드층(122), 제2 서포터층(132), 제1 몰드층(120), 및 제1 서포터층(130)을 관통하는 제2 하부 전극(LE2)이 형성될 수 있다. 제2 하부 전극(LE2)은 제2 예비 보호층(140i2), 제2 예비 보호층(140i2) 내부의 제2 도전층(150i2), 및 제2 도전층(150i2)의 내부를 채우는 제2 내부 보호층(160i2)을 포함할 수 있다. 제2 하부 전극(LE2)은 제1 하부 전극(LE1)과 수직 방향으로 정렬될 수 있다. 제1 하부 전극(LE1) 및 제2 하부 전극(LE2)은 하부 전극 구조체(LS)를 이룰 수 있다.
도 35를 참조하면, 제1 몰드층(120), 제2 몰드층(122), 및 제3 몰드층(124)이 제거될 수 있다. 제1 서포터층(130), 제2 서포터층(132), 및 제3 서포터층(134)은 패터닝되어 제1 서포터 패턴(131), 제2 서포터 패턴(133), 및 제3 서포터 패턴(135)이 될 수 있다.
도 10 및 도 36을 참조하면, 제1 외부 보호층(142i1), 제2 외부 보호층(142i2), 및 유전층(170)이 형성될 수 있다. 일 실시예에서, 제1 외부 보호층(142i1) 및 제2 외부 보호층(142i2)은 유전층(170)을 형성하는 공정에서 각각 제1 예비 보호층(140i1) 및 제2 예비 보호층(140i2)이 산화되어 형성될 수 있다. 다른 실시예에서, 유전층(170)이 형성되기 전에 제1 예비 보호층(140i1) 및 제2 예비 보호층(140i2)을 산화하는 공정이 별도로 수행될 수 있다. 제1 외부 보호층(142i1)은 제2 외부 보호층(142i2)과 동일한 물질을 포함할 수 있으며, 제1 외부 보호층(142i1)은 제2 외부 보호층(142i2)과 물질적으로 연속할 수 있다.
노출되지 않은 제1 예비 보호층(140i1) 및 제2 예비 보호층(140i2)의 일부분은 산화되지 않을 수 있다. 도 10을 참조하면 설명된 바와 같이, 제1 금속층(143), 제2 금속층(144), 제3 금속층(145) 및 하부 금속층(146)이 제1 도전층(150i1) 및 제2 도전층(150i2)과 인접하게 배치될 수 있다. 매립층(147)은 제1 하부 전극(LE1)과 제2 하부 전극(LE2) 사이에 배치될 수 있다.
다시 도 31을 참조하면, 유전층(170) 상에 상부 전극(TE)이 형성될 수 있다.
도 37은 본 개시의 일 실시예에 따른 반도체 소자의 수직 단면도이다. 도 1 및 도 2와 동일하거나 유사한 구성에 대해서는 자세한 설명이 생략될 수 있다. 반도체 소자는 메모리 셀을 포함할 수 있다. 메모리 셀은 기판(10), 층간 절연층(20), 비트 라인 구조체(30), 리세스 필러(40), 스토리지 컨택(51), 컨택 버퍼층(55), 비트 라인 스페이서(60), 랜딩 패드 배리어 층(70), 및 패드 분리 절연층(104)을 포함할 수 있다.
기판(10)은 아이솔레이션 영역(15), 소스 영역(S) 및 드레인 영역(D)을 포함할 수 있다. 기판(10)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 기판(10)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 또는 SOI (silicon on insulator) 기판일 수 있다. 일 실시예에서, 기판은 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 아이솔레이션 영역(15)은 STI(shallow trench isolation) 구조를 가질 수 있으며, 절연 물질을 포함할 수 있다. 예를 들어, 아이솔레이션 영역(15)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 소스 영역(S) 및 드레인 영역(D)은 N형의 불순물을 포함할 수 있다.
층간 절연층(20)은 기판(10)의 상면에 배치될 수 있다. 일 실시예에서, 층간 절연층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
비트 라인 구조체(30)는 기판(10) 상에 배치될 수 있다. 예를 들어, 비트 라인 구조체(30)는 층간 절연층(20)의 상면에 배치되거나, 기판(10)의 상부를 일부 관통하여 배치될 수 있다. 비트 라인 구조체(30)는 순서대로 적층되는 비트 라인 컨택(31), 비트 라인 배리어 층(33), 비트 라인(35), 및 비트 라인 캡핑층(37)을 포함할 수 있다.
비트 라인 컨택(31)은 소스 영역(S)과 접할 수 있다. 비트 라인(35)은 비트 라인 컨택(31) 및 비트 라인 배리어 층(33)을 통해 소스 영역(S)과 전기적으로 연결될 수 있다. 비트 라인 컨택(31)은 도핑된 다결정 실리콘과 같은 전도체를 포함할 수 있다. 비트 라인 배리어 층(33)은 티타늄 질화물(TiN)과 같은 배리어 금속을 포함할 수 있다. 비트 라인(35)은 텅스텐(W)과 같은 금속을 포함할 수 있다. 비트 라인 캡핑층(37)은 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다.
리세스 필러(40)는 기판(10)의 상면에 형성된 컨택 리세스(R)의 내부를 채울 수 있다. 리세스 필러(40)는 비트 라인 구조체(30)에 인접하게 배치될 수 있다. 예를 들어, 리세스 필러(40)는 비트 라인 컨택(31)의 양측에 배치될 수 있다. 리세스 필러(40)의 상면은 층간 절연층(20)의 상면과 공면을 이룰 수 있다. 이너 스페이서(41)는 리세스 필러(40)의 하면 및 비트 라인 구조체(30)의 측면을 감싸도록 컨포멀하게 형성될 수 있다. 일 실시예에서, 리세스 필러(40)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 이너 스페이서(41)는 실리콘 질화물을 포함할 수 있다.
스토리지 컨택(51)은 비트 라인 구조체(30)와 인접하게 배치될 수 있으며, 기판(10)의 상부를 부분적으로 관통할 수 있다. 스토리지 컨택(51)은 드레인 영역(D)과 접할 수 있다. 컨택 버퍼층(55)은 스토리지 컨택(51) 상에 배치될 수 있다. 스토리지 컨택(51)은 도핑된 폴리실리콘과 같은 도전성 물질을 포함할 수 있다. 컨택 버퍼층(55)은 텅스텐 실리사이드(W-Si), 티타늄 실리사이드(Ti-Si), 탄탈륨 실리사이드(Ta-Si), 니켈 실리사이드(Ni-Si), 코발트 실리사이드(Co-Si), 또는 기타 다양한 금속 실리사이드 중 하나를 포함할 수 있다. 일 실시예에서, 컨택 버퍼층(55)은 티타늄 질화물(TiN) 같은 배리어 층을 포함할 수 있다.
비트 라인 스페이서(60)는 비트 라인 구조체(30)의 측면에 배치될 수 있다. 비트 라인 스페이서(60)는 이너 스페이서(61), 아우터 스페이서(63), 및 캡핑 스페이서(65)를 포함할 수 있다. 이너 스페이서(61)는 비트 라인 구조체(30)의 측면을 부분적으로 감싸며, 아우터 스페이서(63)는 이너 스페이서(61)의 외측에 배치될 수 있으며, 캡핑 스페이서(65)는 이너 스페이서(61) 및 아우터 스페이서(63) 상에 배치될 수 있다.
랜딩 패드 배리어 층(70)은 비트 라인 구조체(30)의 상면, 캡핑 스페이서(65)의 측면, 컨택 버퍼층(55)의 상면을 따라 컨포멀하게 형성될 수 있다. 랜딩 패드(102)는 랜딩 패드 배리어 층(70) 상에 배치될 수 있으며, 하부 전극들(LE)과 연결될 수 있다. 랜딩 패드 배리어 층(70)은 TiN, Ti/TiN, TiSiN, TaN 또는 WN 같은 배리어 금속을 포함할 수 있다.
패드 분리 절연층(104)은 인접하는 랜딩 패드들(102) 사이에 배치될 수 있으며, 랜딩 패드들(102)을 전기적으로 절연시킬 수 있다. 패드 분리 절연층(104)은 랜딩 패드들(102) 사이에서 비트 라인 스페이서(60)를 향하여 하향 돌출할 수 있다. 패드 분리 절연층(104)의 상면은 랜딩 패드(102)의 상면과 공면을 이룰 수 있다. 일 실시예에서, 패드 분리 절연층(104)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100 : 반도체 소자
102 : 랜딩 패드
104 : 패드 분리 절연층 110 : 식각 저지층
131 : 제1 서포터 패턴 133 : 제2 서포터 패턴
135 : 제3 서포터 패턴 LE : 하부 전극
140 : 예비 보호층 142 : 외부 보호층
143 : 제1 금속층 144 : 제2 금속층
145 : 제3 금속층 146 : 하부 금속층
150 : 도전층 160 : 내부 보호층
170 : 유전층 TE : 상부 전극
LS : 하부 전극 구조체 LE1 : 제1 하부 전극
LE2 : 제2 하부 전극 147 : 매립층
104 : 패드 분리 절연층 110 : 식각 저지층
131 : 제1 서포터 패턴 133 : 제2 서포터 패턴
135 : 제3 서포터 패턴 LE : 하부 전극
140 : 예비 보호층 142 : 외부 보호층
143 : 제1 금속층 144 : 제2 금속층
145 : 제3 금속층 146 : 하부 금속층
150 : 도전층 160 : 내부 보호층
170 : 유전층 TE : 상부 전극
LS : 하부 전극 구조체 LE1 : 제1 하부 전극
LE2 : 제2 하부 전극 147 : 매립층
Claims (10)
- 기판 상의 랜딩 패드;
외부 보호층, 상기 외부 보호층 내부의 도전층, 및 상기 도전층 내부의 내부 보호층을 포함하며 상기 랜딩 패드 상에 배치되는 하부 전극;
상기 하부 전극의 측면에 연결되며 서포터 홀을 포함하는 제1 서포터 패턴;
상기 하부 전극과 상기 제1 서포터 패턴의 표면 상에 배치되는 유전층; 및
상기 유전층 상에 배치되는 상부 전극을 포함하며,
상기 외부 보호층은 티타늄 산화물을 포함하고, 상기 도전층은 티타늄 질화물을 포함하며, 상기 내부 보호층은 티타늄 실리콘 질화물을 포함하며,
횡단면도에서, 상기 외부 보호층은 상기 유전층과 상기 도전층 사이에 배치되며 원호 형상을 갖는 반도체 소자. - 제1항에 있어서,
상기 도전층과 상기 제1 서포터 패턴 사이에 배치되는 제1 금속층을 더 포함하며,
상기 제1 금속층은 수직 방향으로 상기 외부 보호층과 오버랩되는 반도체 소자. - 제2항에 있어서,
횡단면도에서, 상기 제1 금속층은 원호 형상을 가지며,
상기 외부 보호층과 상기 제1 금속층은 상기 도전층을 둘러싸는 반도체 소자. - 제1항에 있어서,
상기 외부 보호층은 상기 도전층의 측면 및 하면을 덮는 제1 외부 보호층 및 상기 제1 외부 보호층의 측면을 덮는 제2 외부 보호층을 포함하는 반도체 소자. - 제4항에 있어서,
상기 하부 전극은 상기 도전층과 상기 제1 서포터 패턴 사이에 배치되는 금속층을 더 포함하며, 상기 금속층은 상기 제1 외부 보호층의 측면으로부터 수평 방향으로 돌출하여 상기 제1 서포터 패턴과 접하는 반도체 소자. - 제1항에 있어서,
상기 도전층은 제1 도전층 및 상기 제1 도전층의 내측에 배치되는 제2 도전층을 포함하고,
상기 내부 보호층은 상기 제1 도전층 및 상기 제2 도전층 사이에 배치되는 제1 내부 보호층 및 상기 제2 도전층의 내측에 배치되는 제2 내부 보호층을 포함하는 반도체 소자. - 제1항에 있어서,
상기 외부 보호층은 상기 도전층의 측면 및 상면의 적어도 일부를 덮는 반도체 소자. - 제7항에 있어서,
횡단면도에서, 상기 외부 보호층의 둘레 방향 단면은 상기 돌출부와 접하는 반도체 소자. - 기판 상의 랜딩 패드;
상기 랜딩 패드 상의 제1 하부 전극 및 상기 제1 하부 전극 상의 제2 하부 전극을 포함하는 하부 전극 구조체;
상기 제1 하부 전극과 상기 제2 하부 전극 사이의 매립층;
상기 하부 전극 구조체의 측면에 연결되며 서포터 홀을 포함하는 제1 서포터 패턴;
상기 하부 전극 구조체과 상기 제1 서포터 패턴의 표면 상에 배치되는 유전층; 및
상기 유전층 상에 배치되는 상부 전극을 포함하며,
상기 제1 하부 전극은 제1 외부 보호층, 상기 제1 외부 보호층 내부의 제1 도전층, 및 상기 제1 도전층 내부의 제1 내부 보호층을 포함하며,
상기 제2 하부 전극은 제2 외부 보호층, 상기 제2 외부 보호층 내부의 제2 도전층, 및 상기 제2 도전층 내부의 제2 내부 보호층을 포함하며,
상기 제1 외부 보호층 및 상기 제2 외부 보호층은 티타늄 산화물을 포함하고, 상기 제1 도전층 및 상기 제2 도전층은 티타늄 질화물을 포함하며, 상기 제1 내부 보호층 및 상기 제2 내부 보호층은 티타늄 실리콘 질화물을 포함하는 반도체 소자. - 제9항에 있어서,
상기 매립층의 하면은 상기 제1 도전층 및 상기 제1 내부 보호층의 상면과 접하며,
상기 매립층의 상면은 상기 제2 도전층의 하면과 접하는 반도체 소자.
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| KR20090028030A (ko) | 2007-09-13 | 2009-03-18 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| US7915135B2 (en) | 2009-04-30 | 2011-03-29 | United Microelectronics Corp. | Method of making multi-layer structure for metal-insulator-metal capacitor |
| KR101626954B1 (ko) | 2010-03-29 | 2016-06-03 | 삼성전자주식회사 | 반도체 장치의 캐패시터 제조 방법 및 이에 따라 제조된 반도체 장치의 캐패시터 |
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| KR102368099B1 (ko) | 2015-06-25 | 2022-02-25 | 삼성전자주식회사 | 커패시터 및 이를 포함하는 반도체 장치 |
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| KR20180007543A (ko) * | 2016-07-13 | 2018-01-23 | 삼성전자주식회사 | 반도체 소자 |
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2021
- 2021-04-20 US US17/235,369 patent/US11901291B2/en active Active
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