CN114512164A - 半导体存储器装置 - Google Patents

半导体存储器装置 Download PDF

Info

Publication number
CN114512164A
CN114512164A CN202111209532.2A CN202111209532A CN114512164A CN 114512164 A CN114512164 A CN 114512164A CN 202111209532 A CN202111209532 A CN 202111209532A CN 114512164 A CN114512164 A CN 114512164A
Authority
CN
China
Prior art keywords
bit line
spacer
pattern
storage node
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111209532.2A
Other languages
English (en)
Inventor
安智英
安容奭
金铉用
严敏燮
魏胄滢
李埈圭
崔允荣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN114512164A publication Critical patent/CN114512164A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供了一种半导体存储器装置。该半导体存储器装置包括：基底，包括限定在第一方向上延伸并且包括第一源极/漏极区和第二源极/漏极区的有源图案的器件隔离图案；字线，在与第一方向相交的第二方向上延伸；位线，位于字线上并且电连接到第一源极/漏极区，并且在与第一方向和第二方向相交的第三方向上延伸；位线间隔件，位于位线的侧壁上；存储节点接触件，电连接到第二源极/漏极区，并且跨位线间隔件与位线间隔开；以及介电图案，位于位线间隔件与存储节点接触件之间。位线间隔件包括覆盖位线的侧壁的第一间隔件和位于介电图案与第一间隔件之间的第二间隔件。

Description

半导体存储器装置
本申请要求于2020年11月16日在韩国知识产权局提交的第10-2020-0152715号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思涉及一种半导体存储器装置。
背景技术
半导体装置由于其小尺寸、多功能性和/或低制造成本而在电子产业中具有重要作用。半导体装置随着电子产业的发展而已经越来越高度集成。为了半导体装置的高集成度，半导体装置的图案的线宽正在减小。然而，新的曝光技术和/或昂贵的曝光技术正被用于高度集成的半导体装置的精细图案。因此，最近已经对新的集成技术进行了各种研究。
发明内容
本发明构思的一些示例实施例提供了一种具有改善的电特性的半导体存储器装置。
本发明构思的一些示例实施例提供了一种具有提高的可靠性的半导体存储器装置。
本发明构思的目的不限于以上提及的内容，并且根据下面的描述，本领域技术人员将清楚地理解以上未提及的其他目的。
根据本发明构思的一些示例实施例，半导体存储器装置可以包括：基底，包括限定在第一方向上延伸的有源图案的器件隔离图案，有源图案包括第一源极/漏极区和第二源极/漏极区；字线，在与第一方向相交的第二方向上延伸；位线，位于字线上，并且电连接到第一源极/漏极区，位线在与第一方向和第二方向两者相交的第三方向上延伸；位线间隔件，位于位线的侧壁上；存储节点接触件，电连接到第二源极/漏极区并且与位线间隔开，位线间隔件设置在位线与存储节点接触件之间；以及介电图案，位于位线间隔件与存储节点接触件之间。位线间隔件可以包括：第一间隔件，覆盖位线的侧壁；以及第二间隔件，位于介电图案与第一间隔件之间。
根据本发明构思的一些示例实施例，半导体存储器装置可以包括：基底，包括限定在第一方向上延伸的有源图案的器件隔离图案，有源图案包括第一源极/漏极区和第二源极/漏极区；字线，在与第一方向相交的第二方向上延伸；位线，位于字线上，并且电连接到第一源极/漏极区，位线在与第一方向和第二方向两者相交的第三方向上延伸；位线间隔件，位于位线的侧壁上；存储节点接触件，电连接到第二源极/漏极区并且与位线间隔开，位线间隔件设置在位线与存储节点接触件之间；介电栅栏，与字线竖直地叠置，并且位于存储节点接触件与另一存储节点接触件之间；以及介电图案，位于存储节点接触件与位线间隔件之间以及存储节点接触件与介电栅栏之间。当在平面图中观看半导体存储器装置时，介电图案可以具有四方环状结构或圆环状结构。
根据本发明构思的一些示例实施例，半导体存储器装置可以包括：基底，包括具有在第一方向上的长轴的有源图案，有源图案包括第一源极/漏极区和在第一方向上彼此间隔开的一对第二源极/漏极区，第一源极/漏极区设置在所述一对第二源极/漏极区之间，并且基底包括限定有源图案的器件隔离图案；字线，在与第一方向相交的第二方向上延伸；位线，位于字线上，并且电连接到第一源极/漏极区，位线在与第一方向和第二方向两者相交的第三方向上延伸；第一位线间隔件，位于位线的侧壁上；第一存储节点接触件，电连接到所述一对第二源极/漏极区中的一个第二源极/漏极区并且与位线间隔开，第一位线间隔件设置在第一存储节点接触件与位线之间；位线接触件，电连接到第一源极/漏极区；位线覆盖图案，位于位线上；接合垫，电连接到第一存储节点接触件；底部电极，位于接合垫上；以及介电图案，位于第一位线间隔件与第一存储节点接触件之间。第一位线间隔件可以包括：第一间隔件，覆盖位线的侧壁；以及第二间隔件，位于介电图案与第一间隔件之间。
附图说明
图1A示出了示出根据本发明构思的一些示例实施例的半导体存储器装置的平面图。
图1B示出了沿着图1A的线I-I'和II-II'截取的剖视图。
图2A至图10A示出了根据本发明构思的一些示例实施例的制造半导体存储器装置的方法的平面图。
图2B至图10B分别示出了沿着图2A至图10A的线I-I'和II-II'截取的剖视图。
具体实施方式
现在将参照附图详细地描述本发明构思的一些示例实施例，以帮助清楚地说明本发明构思。
图1A示出了示出根据本发明构思的一些示例实施例的半导体存储器装置的平面图。图1B示出了沿着图1A的线I-I'和II-II'截取的剖视图。
参照图1A和图1B，基底100可以在其中设置有限定有源图案ACT的器件隔离图案102。基底100可以是半导体基底，诸如硅基底、锗基底或硅-锗基底。器件隔离图案102可以包括例如氧化硅、氮化硅和氮氧化硅中的一种或更多种，或者可以由例如氧化硅、氮化硅和氮氧化硅中的一种或更多种形成。当在平面图中观看基底100(在下文中，被称为“在平面图中观看”)时，每个有源图案ACT可以具有条形形状，并且可以设置为使得其长轴位于与第二方向D2和与第二方向D2交叉的第三方向D3两者相交的第一方向D1上。例如，条形形状可以在第一方向D1上纵向延伸。第一方向D1至第三方向D3可以是位于与基底100的顶表面或基底100的底表面平行的相同的平面上的共面线。
基底100可以在其中设置有跨越有源图案ACT延伸的字线WL。字线WL可以在第二方向D2上延伸，并且可以沿着第三方向D3布置(即，在第三方向D3上彼此间隔开)。字线WL可以设置在形成在器件隔离图案102和有源图案ACT上的凹槽中。每条字线WL可以具有弯曲的底表面。本发明构思不限于此。例如，每条字线WL可以具有不平坦的底表面。器件隔离图案102上的字线WL的底表面可以比有源图案ACT上的字线WL的底表面低。字线WL可以包括导电材料或者可以由导电材料形成。例如，导电材料可以包括掺杂的半导体材料(掺杂的硅、掺杂的锗等)、导电金属氮化物(氮化钛、氮化钽等)、金属(钨、钛、钽等)和金属半导体化合物(硅化钨、硅化钴、硅化钛等)中的一种或可以由掺杂半的导体材料(掺杂的硅、掺杂的锗等)、导电金属氮化物(氮化钛、氮化钽等)、金属(钨、钛、钽等)和金属半导体化合物(硅化钨、硅化钴、硅化钛等)中的一种形成。栅极介电图案105可以置于字线WL与有源图案ACT之间以及字线WL与器件隔离图案102之间。栅极介电图案105可以包括从氧化硅、氮化硅、氮氧化硅和高k电介质中选择的至少一种，或者可以由从氧化硅、氮化硅、氮氧化硅和高k电介质中选择的至少一种形成。
字线覆盖图案110可以设置在每条字线WL上。字线覆盖图案110可以具有它们的沿着字线WL的纵向方向延伸的线性形状，并且可以覆盖字线WL的整个顶表面。例如，字线覆盖图案110可以包括氧化硅、氮化硅和氮氧化硅中的至少一种，或者可以由氧化硅、氮化硅和氮氧化硅中的至少一种形成。字线覆盖图案110可以具有与基底100的顶表面基本上共面的顶表面。
每个有源图案ACT可以在其上设置有第一杂质区112a和第二杂质区112b，第二杂质区112b跨第一杂质区112a彼此间隔开。第一杂质区112a可以在跨越一个有源图案ACT延伸的一对字线WL之间设置在所述一个有源图案ACT中。第二杂质区112b(例如，两个第二杂质区112b)可以设置在有源图案ACT中，并且可以跨一对字线WL彼此间隔开。例如，第一杂质区112a可以在一条字线WL的一侧上设置在有源图案ACT中，并且第二杂质区112b可以在所述一条字线WL的另一侧上设置在有源图案ACT中。第一杂质区112a可以包括其导电型与第二杂质区112b的杂质的导电型相同的杂质。
层间介电层120可以设置在基底100上。层间介电层120可以形成为包括氧化硅层、氮化硅层和氮氧化硅层中的一个或更多个的单层或多层。当在平面图中观看时，层间介电层120可以具有彼此间隔开的岛形状。层间介电层120可以形成为同时覆盖两个相邻的有源图案ACT的端部。基底100、器件隔离图案102和字线覆盖图案110可以在它们的上部部分处部分地凹陷，以形成第一凹槽122。当在平面图中观看时，第一凹槽122可以具有网格(或格子)形状。
基底100可以在其上设置有在第三方向D3上延伸并且在第二方向D2上彼此间隔开的位线BL。位线BL可以设置在层间介电层120上，并且可以跨字线覆盖图案110和字线WL延伸。每条位线BL可以包括第一位线图案150、位线阻挡图案151和第二位线图案152，或者可以由第一位线图案150、位线阻挡图案151和第二位线图案152形成。第一位线图案150可以包括掺杂杂质的多晶硅或未掺杂杂质的多晶硅，或者可以由掺杂杂质的多晶硅或未掺杂杂质的多晶硅形成。位线阻挡图案151可以包括金属硅化物层或可以由金属硅化物层形成。第二位线图案152可以包括金属材料或导电金属氮化物，或者可以由金属材料或导电金属氮化物形成。例如，金属材料可以包括从钨、钛、钽、铝、铜、镍和钴中选择的至少一种或可以由从钨、钛、钽、铝、铜、镍和钴中选择的至少一种形成，并且导电金属氮化物可以包括从氮化钛、氮化钽和氮化钨中选择的至少一种或可以由从氮化钛、氮化钽和氮化钨中选择的至少一种形成。位线覆盖图案155可以设置在每条位线BL上。位线覆盖图案155可以沿着位线BL在第三方向D3上延伸，以覆盖位线BL的顶表面。位线覆盖图案155可以包括介电材料或可以由介电材料形成。例如，位线覆盖图案155可以包括氮化物(例如，氮化硅)和氮氧化物(例如，氮氧化硅)中的一种或更多种，或者可以由氮化物(例如，氮化硅)和氮氧化物(例如，氮氧化硅)中的一种或更多种形成。
位线接触件DC可以设置在与位线BL相交的第一凹槽122中。位线接触件DC可以包括掺杂杂质的多晶硅或未掺杂杂质的多晶硅，或者可以由掺杂杂质的多晶硅或未掺杂杂质的多晶硅形成。每条位线BL可以通过位线接触件DC电连接到第一杂质区112a。根据一些示例实施例，第一位线图案150和位线接触件DC可以包括相同的材料或可以由相同的材料形成，并且可以彼此接触以构成单件。位线接触件DC可以穿透基底100的至少一部分，以接触第一杂质区112a。将理解的是，当元件被称为“连接”或“结合”到另一元件或“在”另一元件“上”时，该元件可以直接连接或结合到所述另一元件或直接在所述另一元件上，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件，或者被称为“接触”另一元件或“与”另一元件“接触”时，不存在中间元件。应当以类似的方式解释用于描述元件之间的关系的其他词语(例如，“在……之间”与“直接在……之间”、“与……相邻”与“与……直接相邻”等)。位线接触件DC可以具有比基底100的顶表面低的底表面。根据一些示例实施例，位线BL和位线接触件DC可以在第二方向D2上具有它们的宽度，并且位线BL的宽度可以与位线接触件DC的宽度基本上相同。在本说明书中，术语“宽度”可以指示沿着第二方向D2测量的距离。
第一凹槽122可以具有未被位线接触件DC占据的空的空间，并且下掩埋图案141可以设置在第一凹槽122的空的空间中。下掩埋图案141可以形成为包括从氧化硅层、氮化硅层和氮氧化硅层中选择的至少一种或由从氧化硅层、氮化硅层和氮氧化硅层中选择的至少一种形成的单层或多层。介电衬垫140可以置于下掩埋图案141与第一凹槽122的内侧壁之间以及下掩埋图案141与位线接触件DC之间。介电衬垫140可以包括相对于下掩埋图案141具有蚀刻选择性的介电材料或可以由相对于下掩埋图案141具有蚀刻选择性的介电材料形成。例如，下掩埋图案141可以包括氮化硅或可以由氮化硅形成，并且介电衬垫140可以包括氧化硅或可以由氧化硅形成。
存储节点接触件BC可以设置在每条位线BL的相对侧上。存储节点接触件BC可以跨它们的对应的位线BL彼此间隔开。存储节点接触件BC可以包括掺杂杂质的多晶硅或未掺杂杂质的多晶硅，或者可以由掺杂杂质的多晶硅或未掺杂杂质的多晶硅形成。存储节点接触件BC可以具有凹形底表面。介电栅栏300可以设置在存储节点接触件BC之间以及位线BL之间。例如，介电栅栏300可以设置在沿第三方向D3彼此间隔开的两个存储节点接触件BC之间以及沿第二方向D2彼此间隔开的两条位线BL之间。介电栅栏300可以包括介电材料(诸如氮化硅、氧化硅或氮氧化硅)或可以由介电材料(诸如氮化硅、氧化硅或氮氧化硅)形成。一条位线BL可以在其一侧上设置有沿着位线BL交替且重复地设置的存储节点接触件BC和介电栅栏300。介电栅栏300可以具有其高度(或水平)比每个存储节点接触件BC的顶端的高度(或水平)高的顶端。
第一间隔件210、气隙AG和第二间隔件230可以置于位线BL与存储节点接触件BC之间，如图1B的沿线I-I'截取的剖视图中所示。第一间隔件210、气隙AG和第二间隔件230可以统称为位线间隔件SP。例如，位线间隔件SP可以设置在位线BL的相对的侧壁中的每个上。第一间隔件210可以与位线BL的侧壁相邻，并且第二间隔件230可以与存储节点接触件BC相邻。气隙AG可以置于第一间隔件210与第二间隔件230之间。第一间隔件210、气隙AG和第二间隔件230可以沿着位线BL的侧表面延伸，并且还可以置于位线BL与介电栅栏300之间，如图1B的线II-II'截取的剖视图中所示。第一间隔件210和第二间隔件230可以包括相同的材料或可以由相同的材料形成。例如，第一间隔件210和第二间隔件230可以包括氮化硅或可以由氮化硅形成。存储节点接触件BC的顶表面可以比第二间隔件230的最上表面低，并且可以使第二间隔件230的上侧壁暴露。例如，第二间隔件230的上侧壁可以垂直地延伸超过存储节点接触件BC的顶表面。介电图案250可以具有其高度(或水平)比第二间隔件230的最上表面的高度(或水平)低的顶表面。第二间隔件230可以具有其高度(或水平)比位线BL的顶表面的高度(或水平)高的最上表面。气隙AG可以具有其高度(或水平)比位线BL的顶表面的高度(或水平)高的最上表面。第二间隔件230可以具有比第一间隔件210的底表面低的底表面。第二间隔件230的最上表面可以比第一间隔件210的最上表面低。第一间隔件210和第二间隔件230的这种构造可以增大用于形成将在下面讨论的接合垫LP的工艺裕度，并且改善接合垫LP与存储节点接触件BC彼此之间的连接。根据一些示例实施例，第一间隔件210可以具有处于与第二间隔件230的最上表面的高度(或水平)基本上相同的高度(或水平)的最上表面。
第一间隔件210可以延伸以覆盖位线接触件DC的侧壁以及第一凹槽122的内侧壁和底表面。第一间隔件210可以置于位线接触件DC与介电衬垫140之间、介电衬垫140与第一凹槽122的内侧壁之间、介电衬垫140与第一凹槽122的底表面之间以及字线覆盖图案110与介电衬垫140之间。例如，第一间隔件210可以置于基底100与介电衬垫140之间以及器件隔离图案102与介电衬垫140之间。
介电图案250可以置于位线间隔件SP与存储节点接触件BC之间。例如，介电图案250可以置于第二间隔件230与存储节点接触件BC之间。介电图案250可以覆盖第二间隔件230的侧壁和存储节点接触件BC的侧壁。介电图案250可以置于存储节点接触件BC与介电栅栏300之间。介电图案250可以覆盖介电栅栏300的侧壁。例如，当在平面图中观看时，介电图案250可以具有四方环状结构或圆环状结构。
介电图案250可以具有与存储节点接触件BC的顶表面基本上共面的顶表面。当在平面图中观看时，介电图案250可以围绕存储节点接触件BC。例如，介电图案250可以接触并围绕存储节点接触件BC的整个侧壁。介电图案250可以具有与基底100的顶表面基本上共面的底表面。例如，介电图案250的底表面可以与有源图案ACT的顶表面基本上共面。存储节点接触件BC可以具有台阶部。台阶部可以形成在基底100的顶表面上。与在与基底100的顶表面相邻的部分处相比，在与基底100的底表面相邻的部分处，存储节点接触件BC可以具有较大的宽度。介电图案250可以具有比第二间隔件230的宽度小的宽度。介电图案250可以包括与第一间隔件210和第二间隔件230的材料不同的材料或可以由与第一间隔件210和第二间隔件230的材料不同的材料形成。介电图案250可以包括氧化物(诸如氧化硅或氧化铪)或可以由氧化物(诸如氧化硅或氧化铪)形成。当涉及取向、布局、位置、形状、尺寸、量或其他量度时，如这里所使用的术语(诸如“相同”、“相等”、“平面”或“共面”)不一定是指完全相同的取向、布局、位置、形状、尺寸、量或其他量度，而是旨在涵盖在例如由于制造工艺可能发生的可接受变化内的几乎相同的取向、布局、位置、形状、尺寸、量或其他量度。除非上下文或其他陈述另外指出，否则术语“基本上”可以在这里用于强调该含义。例如，描述为“基本上相同”、“基本上相等”或“基本上平面”的术语可以是完全相同、完全相等或完全平面的，或者可以是在例如由于制造工艺而可能发生的可接受变化内的相同、相等或平面的。
在包括多晶硅的存储节点接触件与包括氮化硅的第二间隔件之间的界面处，会形成悬空键以增加存储节点接触件中的耗尽。例如，照射半导体存储器装置的具有高能量的α粒子会在多晶硅与氮化硅之间的界面处形成悬空键。这种悬空键的形成会导致存储节点接触件中的自由电子从其扩散离开的耗尽层扩展，并且因此存储节点接触件的有效宽度(即，存储节点接触件与接合垫之间的接触面积)减小，从而增大接合垫与存储节点接触件之间的接触电阻。短沟道效应会导致半导体存储器装置具有降低的可靠性和电特性。
根据本发明构思，因为可以包括氧化硅或氧化铪或者可以由氧化硅或氧化铪形成的介电图案250置于存储节点接触件BC与第二间隔件230之间，所以可以形成多晶硅与氧化硅或氧化铪之间的界面，并且在存储节点接触件BC与第二间隔件230之间的界面处，例如可以仅很少形成或者可以防止形成由于α粒子引起的悬空键。因此，可以防止在存储节点接触件BC处发生耗尽，并且可以避免存储节点接触件BC的有效宽度的减小。根据本发明构思的半导体存储器装置可以在可靠性和电特性上提高。
接合垫LP可以设置在存储节点接触件BC上。位线BL的一部分可以与接合垫LP竖直地叠置。存储节点接触件BC和接合垫LP可以用于实现有源图案ACT与形成在位线BL上的电容器底部电极BE之间的连接。接合垫LP可以设置为对应地与存储节点接触件BC叠置。接合垫LP可以包括金属材料(例如，钨)或可以由金属材料(例如，钨)形成。
导电阻挡层310可以置于存储节点接触件BC与接合垫LP之间、位线间隔件SP与接合垫LP之间以及位线BL与接合垫LP之间。导电阻挡层310可以共形地覆盖位线BL、存储节点接触件BC和位线间隔件SP。导电阻挡层310可以包括金属氮化物(诸如氮化钛或氮化钽)或可以由金属氮化物(诸如氮化钛或氮化钽)形成。
第二凹槽312可以形成在位线覆盖图案155上以及接合垫LP之间。第二凹槽312可以共享接合垫LP的侧壁作为其内侧壁。第二凹槽312可以具有与位线BL间隔开的底表面。第二凹槽312可以使接合垫LP的侧壁暴露。第二凹槽312可以在第二方向D2和第三方向D3上将接合垫LP彼此分开。
上掩埋图案320可以置于第二凹槽312中。上掩埋图案320可以填充接合垫LP之间的空间。上掩埋图案320可以具有与接合垫LP的顶表面基本上共面的顶表面。上掩埋图案320可以包括氧化硅、氮化硅或其组合，或可以由氧化硅、氮化硅或其组合形成。
根据本发明构思的一些示例实施例的半导体存储器装置可以包括数据存储元件。每个数据存储元件可以是电容器。例如，数据存储元件可以包括底部电极BE、覆盖底部电极BE的顶部电极TE以及底部电极BE与顶部电极TE之间的介电层330。底部电极BE可以设置在接合垫LP上。顶部电极TE可以是共同覆盖底部电极BE的共电极。根据一些示例实施例，每个底部电极BE可以具有中空圆柱形形状或柱形形状。介电层330可以共形地覆盖每个底部电极BE的顶表面和侧壁。
底部电极BE和顶部电极TE可以包括掺杂杂质的硅、金属和金属化合物中的一种，或者可以由掺杂杂质的硅、金属和金属化合物中的一种形成。介电层330可以是包括至少一种金属氧化物(诸如HfO2、ZrO2、Al2O3、La2O3、Ta2O3和TiO2)和/或钙钛矿介电材料(诸如SrTiO3(STO)、(Ba,Sr)TiO3(BST)、BaTiO3、PZT和PLZT)或者由至少一种金属氧化物(诸如HfO2、ZrO2、Al2O3、La2O3、Ta2O3和TiO2)和/或钙钛矿介电材料(诸如SrTiO3(STO)、(Ba,Sr)TiO3(BST)、BaTiO3、PZT和PLZT)形成的单层或单层的组合。
图2A至图10A示出了根据本发明构思的一些示例性实施例的制造半导体存储器装置的方法的平面图。图2B至图10B分别示出了沿着图2A至图10A的线I-I'和II-II'截取的剖视图。
参照图2A和图2B，可以在基底100中形成器件隔离图案102，从而限定有源图案ACT。例如，可以在基底100的单元阵列区域处形成沟槽，并且器件隔离图案102可以填充沟槽。可以通过使用浅沟槽隔离(STI)方法来形成器件隔离图案102。器件隔离图案102可以包括从氧化硅、氮化硅和氮氧化硅中选择的至少一种，或者可以由从氧化硅、氮化硅和氮氧化硅中选择的至少一种形成。当在平面图中观看时，每个有源图案ACT可以具有条形形状，并且其长轴可以位于与第二方向D2和与第二方向D2交叉的第三方向D3两者相交的第一方向D1上。例如，条形形状可以在第一方向D1上纵向延伸。第一方向D1至第三方向D3可以是位于与基底100的顶表面或基底100的底表面平行的相同的平面上的共面线。
可以在形成在基底100中的对应凹槽中形成字线WL。一对字线WL可以跨每个有源图案ACT延伸。所述一对字线WL可以将每个有源图案ACT分成第一源极/漏极区SDR1和一对第二源极/漏极区SDR2。可以在所述一对字线WL之间限定第一源极/漏极区SDR1，并且可以在每个对应的有源图案ACT的相对的边缘(即，端部部分)上限定所述一对第二源极/漏极区SDR2。
可以对基底100进行图案化，以形成在第二方向D2上线性延伸的凹槽。可以在形成有凹槽的基底100上形成栅极介电层。可以通过使用热氧化工艺、原子层沉积工艺或化学气相沉积工艺来形成栅极介电层。栅极介电层可以包括介电材料(例如，氧化硅、氮化硅和金属氧化物中的一种或更多种)或可以由介电材料(例如，氧化硅、氮化硅和金属氧化物中的一种或更多种)形成。可以在形成有栅极介电层的基底100上形成栅电极层。可以通过使用化学气相沉积工艺来形成栅电极层。栅电极层可以包括掺杂的半导体材料(掺杂的硅、掺杂的锗等)、导电金属氮化物(氮化钛、氮化钽等)、金属(钨、钛、钽等)和金属半导体化合物(硅化钨、硅化钴、硅化钛等)中的一种，或可以由掺杂的半导体材料(掺杂的硅、掺杂的锗等)、导电金属氮化物(氮化钛、氮化钽等)、金属(钨、钛、钽等)和金属半导体化合物(硅化钨、硅化钴、硅化钛等)中的一种形成。可以执行蚀刻工艺，使得栅电极层被蚀刻以在对应的凹槽中形成字线WL。可以继续蚀刻工艺，直到栅电极层在凹槽中具有一定厚度。可以去除栅极介电层的未被字线WL覆盖而暴露的部分，以形成栅极介电图案105。可以将栅极介电图案105形成为设置在字线WL与有源图案ACT之间和/或字线WL与器件隔离图案102之间。蚀刻工艺可以使器件隔离图案102的顶表面和有源图案ACT的顶表面暴露。可以在基底100上形成字线覆盖层，然后可以执行平坦化工艺以在每个凹槽中形成字线覆盖图案110。字线覆盖层可以包括介电材料(例如氮化硅)或可以由介电材料(例如氮化硅)形成。
参照图3A和图3B，可以将杂质注入每个有源图案ACT以形成第一杂质区112a和第二杂质区112b。可以通过离子注入工艺形成第一杂质区112a和第二杂质区112b。例如，第一杂质区112a和第二杂质区112b可以是掺杂有n型杂质的区域。与第二杂质区112b相比，第一杂质区112a可以相对较深地延伸到基底100中。可以分别在第一源极/漏极区SDR1和第二源极/漏极区SDR2中形成第一杂质区112a和第二杂质区112b。
可以在基底100的整个表面上形成层间介电层和第一位线层。第一位线层可以包括多晶硅或可以由多晶硅形成。第一位线层可以用作蚀刻掩模以对层间介电层、器件隔离图案102、基底100和字线覆盖图案110进行蚀刻，以同时形成第一凹槽122和初步层间介电层121。可以将初步层间介电层121形成为包括从氧化硅层、氮化硅层和氮氧化硅层中选择的至少一种或由从氧化硅层、氮化硅层和氮氧化硅层中选择的至少一种形成的单层或多层。当在平面图中观看时，初步层间介电层121可以成形为类似于彼此间隔开的多个岛。可以将初步层间介电层121形成为同时覆盖两个相邻的有源图案ACT的端部。当在平面图中观看时，第一凹槽122可以具有网格(或格子)形状。第一凹槽122可以使第一杂质区112a暴露。
可以在基底100的整个表面上形成位线接触层，位线接触层填充第一凹槽122。例如，位线接触层可以包括多晶硅或可以由多晶硅形成。可以使位线接触层经历平坦化工艺，以去除第一位线层上的位线接触层并且使第一位线层的顶表面暴露。可以在第一位线层和位线接触层上顺序地形成位线阻挡层、第二位线层和位线覆盖层。位线阻挡层可以包括金属硅化物层或可以由金属硅化物层形成。第二位线层可以包括金属(例如，钨、钛、钽、铝、铜、镍或钴)或导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)，或者可以由金属(例如，钨、钛、钽、铝、铜、镍或钴)或导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)形成。位线覆盖层可以包括氮化物(例如，氮化硅)和氮氧化物(例如，氮氧化硅)中的一种或更多种，或者可以由氮化物(例如，氮化硅)和氮氧化物(例如，氮氧化硅)中的一种或更多种形成。可以执行蚀刻工艺，使得位线覆盖层、第二位线层、位线阻挡层、第一位线层和位线接触层被顺序地蚀刻以分别形成位线覆盖图案155、第二位线图案152、位线阻挡图案151、第一位线图案150和位线接触件DC。第一位线图案150、位线阻挡图案151和第二位线图案152可以统称为位线BL。蚀刻工艺可以使初步层间介电层121的顶表面部分地暴露，并且还可以使第一凹槽122的内侧壁和底表面部分地暴露。
参照图4A和图4B，可以在基底100的整个表面上形成第一间隔件层。第一间隔件层可以共形地覆盖第一凹槽122的底表面和内侧壁。第一间隔件层可以包括氮化硅或可以由氮化硅形成。可以在基底100的整个表面上顺序地形成介电衬垫层和掩埋介电层，以填充第一凹槽122，然后可以执行各向异性蚀刻工艺，使得介电衬垫层和掩埋介电层被各向异性地蚀刻，以在第一凹槽122中形成介电衬垫140和下掩埋图案141。介电衬垫140可以包括氧化硅或可以由氧化硅形成，并且下掩埋图案141可以包括氮化硅或可以由氮化硅形成。当执行各向异性蚀刻工艺时，可以对第一间隔件层进行蚀刻，以形成第一间隔件210。可以在基底100的整个表面上共形地形成牺牲间隔件层，并且然后可以对其进行各向异性地蚀刻，以形成覆盖第一间隔件210的侧壁的牺牲间隔件220。牺牲间隔件220可以包括相对于第一间隔件210具有蚀刻选择性的材料(诸如氧化硅)或可以由相对于第一间隔件210具有蚀刻选择性的材料(诸如氧化硅)形成。可以对初步层间介电层121进行各向异性地蚀刻，以形成层间介电层120并且使基底100的顶表面暴露。可以在基底100的整个表面上共形地形成第二间隔件层，然后可以对第二间隔件层进行各向异性地蚀刻，以形成覆盖牺牲间隔件220的侧壁的第二间隔件230。第二间隔件230可以包括氮化硅。
参照图5A和图5B，可以在基底100的整个表面上形成牺牲图案，牺牲图案限定将在下面讨论的存储节点接触件BC的位置。例如，牺牲图案可以包括氧化硅、多晶硅或硅锗，或者可以由氧化硅、多晶硅或硅锗形成。牺牲图案可以在位线BL之间彼此分开，并且可以与第二杂质区112b竖直地叠置。牺牲图案可以在其间设置有限定将在下面讨论的介电栅栏300的位置的开口。当形成牺牲图案时，可以对第一间隔件210、牺牲间隔件220和第二间隔件230的暴露于开口的上部执行部分蚀刻。在实施例中，在使用负载效应等适当地控制蚀刻条件的情况下，可以在部分蚀刻中避免对第一间隔件210、牺牲间隔件220和第二间隔件230的损坏。
可以在开口中形成介电栅栏300。介电栅栏300可以包括例如氮化硅、氧化硅或氮氧化硅，或者可以由例如氮化硅、氧化硅或氮氧化硅形成。介电栅栏300可以与字线WL竖直地叠置。可以去除牺牲图案，并且可以形成第三凹槽202以使基底100的第二杂质区112b暴露。
参照图6A和图6B，可以在基底100的整个表面上形成填充第三凹槽202的多晶硅层，并且然后可以对其进行蚀刻，以形成第一初步接触件241。第一初步接触件241可以填充第三凹槽202的一部分。例如，多晶硅层的一部分可以保留在第三凹槽202的底部作为第一初步接触件241。第一初步接触件241可以具有与基底100的顶表面基本上共面的顶表面。例如，第一初步接触件241可以使第二间隔件230的侧壁暴露。
可以在基底100的整个表面上形成第一初步介电层251。第一初步介电层251可以共形地覆盖第二间隔件230的侧壁、第二间隔件230的顶表面、牺牲间隔件220的顶表面、第一间隔件210的顶表面、位线覆盖图案155的顶表面和第一初步接触件241的顶表面。第一初步介电层251可以包括氧化物(例如，氧化硅或氧化铪)或可以由氧化物(例如，氧化硅或氧化铪)形成。
参照图7A和图7B，可以执行蚀刻工艺，使得第一初步介电层251被蚀刻以形成第二初步介电层252并且使第一初步接触件241的顶表面暴露。例如，可以部分地去除第一初步介电层251以减小其厚度，并且在蚀刻工艺之后保留的第一初步介电层251可以与第二初步介电层252对应。第二初步介电层252可以共形地覆盖第二间隔件230的侧壁、第二间隔件230的顶表面、牺牲间隔件220的顶表面、第一间隔件210的顶表面和位线覆盖图案155的顶表面。第二初步介电层252可以具有比第一初步介电层251的厚度小的厚度。在本说明书中，例如，术语“厚度”可以指示在与基底100的可以与第二杂质区112b的顶表面对应的顶表面垂直的方向上测量的距离。当执行蚀刻工艺时，可以对第一初步接触件241的顶表面进行部分地蚀刻，以使其变为凹形。可以执行清洁工艺，以从第一初步接触件241的顶表面去除蚀刻副产物。
参照图8A和图8B，可以在基底100的整个表面上形成第二多晶硅层，并且可以执行蚀刻工艺以对多晶硅层进行蚀刻，以形成第二初步接触件242。第二初步接触件242可以包括第一初步接触件241和在第一初步接触件241上堆叠并被蚀刻的第二多晶硅层，或者可以由第一初步接触件241和在第一初步接触件241上堆叠并被蚀刻的第二多晶硅层形成。第二初步接触件242可以具有处于比位线覆盖图案155的顶表面的高度(或水平)和第一间隔件210的顶表面的高度(或水平)低的高度(或水平)的顶表面。蚀刻工艺可以对位线覆盖图案155、牺牲间隔件220和第二间隔件230的上部进行部分地蚀刻。也可以对第一间隔件210的上部进行部分地蚀刻，以使其在第一间隔件210的上部处具有小的宽度。
当执行蚀刻工艺时，可以对第二初步介电层252进行蚀刻，以形成第三初步介电层253。第三初步介电层253可以使位线覆盖图案155、第一间隔件210、牺牲间隔件220和第二间隔件230的顶表面暴露。第三初步介电层253可以置于第二间隔件230与第二初步接触件242之间。第三初步介电层253可以覆盖第二间隔件230的侧壁。第三初步介电层253可以具有处于与第二间隔件230的顶表面的高度(或水平)基本上相同的高度(或水平)的顶表面。第三初步介电层253的顶表面的高度(或水平)可以与第二初步接触件242的顶表面的高度(或水平)基本上相同。第三初步介电层253可以具有与基底100的顶表面(例如，第二杂质区112b的顶表面)基本上共面的底表面。可以在基底100的整个表面上形成上覆盖层260。例如，上覆盖层260可以包括氮化硅或可以由氮化硅形成。上覆盖层260可以共形地覆盖第二初步接触件242、第三初步介电层253、第二间隔件230、牺牲间隔件220和位线覆盖图案155的顶表面，并且还可以共形地覆盖第一间隔件210的侧壁。可以形成上覆盖层260，以防止后续蚀刻工艺中的损坏。
参照图9A和图9B，可以执行蚀刻工艺，使得第二初步接触件242被蚀刻以形成存储节点接触件BC。蚀刻工艺可以对上覆盖层260、牺牲间隔件220和第二间隔件230的上部进行部分地蚀刻。在蚀刻工艺中，对第三初步介电层253进行蚀刻，以形成介电图案250。介电图案250可以使第二间隔件230的侧壁暴露。介电图案250可以置于第二间隔件230与存储节点接触件BC之间。例如，介电图案250可以覆盖第二间隔件230的侧壁和存储节点接触件BC的侧壁。介电图案250可以具有处于与存储节点接触件BC的顶端的高度(或水平)基本上相同的高度(或水平)的顶表面。介电图案250可以具有与基底100的顶表面基本上共面的底表面。存储节点接触件BC的顶表面的高度(或水平)可以比位线覆盖图案155、第一间隔件210、牺牲间隔件220和第二间隔件230的顶表面的高度(或水平)低。第一间隔件210可以在其上侧壁处暴露。上面提到的工艺可以增大用于形成将在下面讨论的接合垫的工艺裕度。
可以执行清洁工艺，以清洁存储节点接触件BC的顶表面。可以在基底100的整个表面上共形地形成导电阻挡层310。例如，导电阻挡层310可以包括氮化钛或氮化钽。
参照图10A和图10B，可以在基底100的整个表面上形成接合垫层，接合垫层填充位线覆盖图案155之间的空间。例如，接合垫层可以包括钨或可以由钨形成。可以在接合垫层上形成上掩模图案311。例如，上掩模图案311可以包括非晶碳层(ACL)或可以由非晶碳层(ACL)形成。上掩模图案311可以限定将在下面讨论的接合垫的位置。可以将上掩模图案311形成为与存储节点接触件BC竖直地叠置。当在平面图中观看时，上掩模图案311可以成形为类似于彼此间隔开的多个岛。
可以执行将上掩模图案311用作蚀刻掩模以部分地去除接合垫层、导电阻挡层310和位线覆盖图案155的蚀刻工艺。因此，可以形成接合垫LP，并且同时可以形成第二凹槽312。在该步骤中，可以去除位线覆盖图案155的一侧上的第一间隔件210和第二间隔件230，以使牺牲间隔件220的顶端暴露。当执行蚀刻工艺以形成接合垫LP和第二凹槽312时，可以控制蚀刻剂供应以抑制接合垫LP的侧壁被蚀刻，结果可以防止接合垫LP的宽度减小。因此，可以增大接合垫LP的工艺裕度。在实施例中，可以连续地执行接合垫层的形成及其蚀刻工艺。
可以对暴露于第二凹槽312的牺牲间隔件220执行选择性去除。可以通过第二凹槽312引入对牺牲间隔件220进行蚀刻的蚀刻剂，以去除牺牲间隔件220。可以将蚀刻剂引入牺牲间隔件220中。可以令人满意地继续引入蚀刻剂而不被介电栅栏300等中断，因此可以完全去除牺牲间隔件220。不保留牺牲间隔件220，但是可以用气隙AG完全替换牺牲间隔件220。因此，可以在位线BL的侧壁上均匀地设置气隙AG，结果，位线BL的电容分散可以减小。在实施例中，气隙AG可以减小彼此相邻的位线BL之间的寄生电容。
参照图1A和图1B，可以去除上掩模图案311，以使接合垫LP的顶表面暴露。可以在形成气隙AG之前去除上掩模图案311。可以在接合垫LP之间形成上掩埋图案320。例如，上掩埋图案320可以填充第二凹槽312。上掩埋图案320可以封闭气隙AG的入口。例如，上掩埋图案320可以覆盖气隙AG的顶部。上掩埋图案320可以包括介电材料(例如，氧化硅或氮化硅)或可以由介电材料(例如，氧化硅或氮化硅)形成。如这里所讨论的术语“气”可以指大气空气或在制造工艺期间可能存在的其他气体。
可以在接合垫LP上形成底部电极BE。底部电极BE可以包括掺杂杂质的硅、金属或金属化合物，或者可以由掺杂杂质的硅、金属或金属化合物形成。可以在底部电极BE上形成介电层330。介电层330可以共形地覆盖底部电极BE的顶表面。介电层330可以是包括至少一种金属氧化物(诸如HfO2、ZrO2、Al2O3、La2O3、Ta2O3和TiO2)和/或钙钛矿介电材料(诸如SrTiO3(STO)、(Ba,Sr)TiO3(BST)、BaTiO3、PZT和PLZT)的单层或单层的组合。可以在介电层330上形成顶部电极TE。顶部电极TE可以包括掺杂杂质的硅、金属或金属化合物，或者可以由掺杂杂质的硅、金属或金属化合物形成。底部电极BE、介电层330和顶部电极TE可以构成数据存储元件(例如，电容器)。
根据本发明构思的一些示例实施例的半导体存储器装置，介电图案可以置于存储节点接触件与位线间隔件之间，因此可以防止在存储节点接触件与位线间隔件之间形成悬空建。因此，在存储节点接触件处，可以防止耗尽的发生，并且最终根据本发明构思的半导体存储器装置可以在可靠性和电特性上提高。
尽管已经结合附图中示出的本发明构思的一些示例实施例描述了本发明构思，但是本领域技术人员将理解的是，在不脱离本发明构思的技术精神和基本特征的情况下，可以进行各种改变和修改。对于本领域技术人员明显是，在不脱离本发明构思的范围和精神的情况下，可以对其进行各种替换、修改和改变。

Claims (20)

1.一种半导体存储器装置，所述半导体存储器装置包括：
基底，包括限定在第一方向上延伸的有源图案的器件隔离图案，有源图案包括第一源极/漏极区和第二源极/漏极区；
字线，在与第一方向相交的第二方向上延伸；
位线，位于字线上，并且电连接到第一源极/漏极区，位线在与第一方向和第二方向两者相交的第三方向上延伸；
位线间隔件，位于位线的侧壁上；
存储节点接触件，电连接到第二源极/漏极区并且与位线间隔开，位线间隔件设置在位线与存储节点接触件之间；以及
介电图案，位于位线间隔件与存储节点接触件之间，
其中，位线间隔件包括：
第一间隔件，覆盖位线的侧壁；以及
第二间隔件，位于介电图案与第一间隔件之间。
2.根据权利要求1所述的半导体存储器装置，其中，
介电图案的顶表面与存储节点接触件的顶表面共面，并且
介电图案的底表面与基底的顶表面共面。
3.根据权利要求1所述的半导体存储器装置，
其中，介电图案包括与第一间隔件的材料和第二间隔件的材料不同的材料。
4.根据权利要求1至3中任一项所述的半导体存储器装置，
其中，介电图案包括氧化硅或氧化铪。
5.根据权利要求1至3中任一项所述的半导体存储器装置，
其中，当在平面图中观看半导体存储器装置时，介电图案具有四方环状结构或圆环状结构。
6.根据权利要求1至3中任一项所述的半导体存储器装置，
其中，第二间隔件在第二方向上具有第一宽度，并且
其中，介电图案在第二方向上具有第二宽度，第二宽度比第二间隔件的第一宽度小。
7.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
接合垫，电连接到存储节点接触件；以及
上掩埋图案，位于接合垫的侧壁上，
其中，位线间隔件在第一间隔件与第二间隔件之间设置有气隙，并且
其中，上掩埋图案覆盖气隙的顶部。
8.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
位线覆盖图案，位于位线上；以及
位线接触件，电连接到第一源极/漏极区。
9.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
接合垫，具有与存储节点接触件的电连接，并且与位线的一部分竖直地叠置；
底部电极，位于接合垫上；以及
顶部电极，位于底部电极上。
10.根据权利要求1至3以及7至9中任一项所述的半导体存储器装置，
其中，介电图案覆盖存储节点接触件的侧壁和第二间隔件的侧壁。
11.一种半导体存储器装置，所述半导体存储器装置包括：
基底，包括限定在第一方向上延伸的有源图案的器件隔离图案，有源图案包括第一源极/漏极区和第二源极/漏极区；
字线，在与第一方向相交的第二方向上延伸；
位线，位于字线上，并且电连接到第一源极/漏极区，位线在与第一方向和第二方向两者相交的第三方向上延伸；
位线间隔件，位于位线的侧壁上；
存储节点接触件，电连接到第二源极/漏极区并且与位线间隔开，位线间隔件设置在位线与存储节点接触件之间；
介电栅栏，与字线竖直地叠置，并且位于存储节点接触件与另一存储节点接触件之间；以及
介电图案，位于存储节点接触件与位线间隔件之间以及位于存储节点接触件与介电栅栏之间，
其中，当在平面图中观看半导体存储器装置时，介电图案具有四方环状结构或圆环状结构。
12.根据权利要求11所述的半导体存储器装置，
其中，位线间隔件包括：
第一间隔件，位于位线与存储节点接触件之间，并且与位线的侧壁相邻；
第二间隔件，位于位线与存储节点接触件之间，并且与存储节点接触件的侧壁相邻；以及
气隙，位于第一间隔件与第二间隔件之间。
13.根据权利要求12所述的半导体存储器装置，其中，
介电图案的顶表面比第二间隔件的顶表面低，
第二间隔件的顶表面比位线的顶表面高，并且
第一间隔件的顶表面比第二间隔件的顶表面高。
14.根据权利要求11至13中任一项所述的半导体存储器装置，其中，
介电图案的底表面与基底的顶表面共面，并且
介电图案覆盖存储节点接触件的侧壁、位线间隔件的侧壁和介电栅栏的侧壁。
15.根据权利要求11所述的半导体存储器装置，所述半导体存储器装置还包括：
位线覆盖图案，位于位线上；以及
导电阻挡层，共形地覆盖位线覆盖图案、存储节点接触件和位线间隔件。
16.根据权利要求11所述的半导体存储器装置，
其中，位线包括：
第一位线图案，位于基底上；
第二位线图案，位于第一位线图案上；以及
位线阻挡图案，位于第一位线图案与第二位线图案之间。
17.根据权利要求11所述的半导体存储器装置，所述半导体存储器装置还包括：
接合垫，具有与存储节点接触件的电连接，并且与位线的一部分竖直地叠置；
底部电极，位于接合垫上；
顶部电极，位于底部电极上；以及
介电层，位于底部电极与顶部电极之间。
18.一种半导体存储器装置，所述半导体存储器装置包括：
基底，包括具有在第一方向上的长轴的有源图案，有源图案包括第一源极/漏极区和在第一方向上彼此间隔开的一对第二源极/漏极区，第一源极/漏极区设置在所述一对第二源极/漏极区之间，并且基底包括限定有源图案的器件隔离图案；
字线，在与第一方向相交的第二方向上延伸；
位线，位于字线上，并且电连接到第一源极/漏极区，位线在与第一方向和第二方向两者相交的第三方向上延伸；
第一位线间隔件，位于位线的侧壁上；
第一存储节点接触件，电连接到所述一对第二源极/漏极区中的一个第二源极/漏极区并且与位线间隔开，第一位线间隔件设置在第一存储节点接触件与位线之间；
位线接触件，电连接到第一源极/漏极区；
位线覆盖图案，位于位线上；
接合垫，电连接到第一存储节点接触件；
底部电极，位于接合垫上；以及
介电图案，位于第一位线间隔件与第一存储节点接触件之间，
其中，第一位线间隔件包括：
第一间隔件，覆盖位线的侧壁；以及
第二间隔件，位于介电图案与第一间隔件之间。
19.根据权利要求18所述的半导体存储器装置，所述半导体存储器装置还包括：
多个存储节点接触件，包括第一存储节点接触件；
多个位线间隔件，包括第一位线间隔件；以及
多个介电栅栏，位于字线上，并且位于所述多个存储节点接触件中的两个存储节点接触件之间的空间中，
其中，介电图案还设置在第一存储节点接触件与所述多个介电栅栏中的对应的一个介电栅栏之间。
20.根据权利要求18所述的半导体存储器装置，所述半导体存储器装置还包括：
气隙，位于第一间隔件与第二间隔件之间；以及
上掩埋图案，位于气隙的顶部和接合垫的侧壁上。
CN202111209532.2A 2020-11-16 2021-10-18 半导体存储器装置 Pending CN114512164A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0152715 2020-11-16
KR1020200152715A KR20220067566A (ko) 2020-11-16 2020-11-16 반도체 메모리 소자

Publications (1)

Publication Number Publication Date
CN114512164A true CN114512164A (zh) 2022-05-17

Family

ID=81548290

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111209532.2A Pending CN114512164A (zh) 2020-11-16 2021-10-18 半导体存储器装置

Country Status (4)

Country Link
US (1) US20220157822A1 (zh)
KR (1) KR20220067566A (zh)
CN (1) CN114512164A (zh)
TW (1) TWI781795B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240074215A1 (en) * 2022-08-30 2024-02-29 Nanya Technology Corporation Semiconductor memory device manufacturing method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7372091B2 (en) * 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
US7608504B2 (en) * 2006-08-30 2009-10-27 Macronix International Co., Ltd. Memory and manufacturing method thereof
KR102168172B1 (ko) * 2014-05-23 2020-10-20 삼성전자주식회사 반도체 소자의 제조 방법
KR102238951B1 (ko) * 2014-07-25 2021-04-12 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102482061B1 (ko) * 2016-12-16 2022-12-27 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN108269758B (zh) * 2016-12-29 2019-08-23 联华电子股份有限公司 半导体元件的制作方法
KR102321868B1 (ko) * 2017-04-03 2021-11-08 삼성전자주식회사 반도체 메모리 장치
KR102434436B1 (ko) * 2017-05-31 2022-08-19 삼성전자주식회사 집적회로 소자 및 그 제조 방법

Also Published As

Publication number Publication date
TW202221893A (zh) 2022-06-01
US20220157822A1 (en) 2022-05-19
TWI781795B (zh) 2022-10-21
KR20220067566A (ko) 2022-05-25

Similar Documents

Publication Publication Date Title
TWI762156B (zh) 半導體記憶體元件以及其製造方法
US11152374B2 (en) Semiconductor device having bit line structure with spacer structure and method of manufacturing the same
KR20190063092A (ko) 반도체 메모리 장치 및 이의 제조 방법
US20140061742A1 (en) Semiconductor device
US20240138143A1 (en) Semiconductor memory devices
US11152368B2 (en) Semiconductor device including storage node electrode having filler and method for manufacturing the same
CN112786595A (zh) 半导体存储器装置
CN116133414A (zh) 半导体存储器件及其制造方法
US20100237406A1 (en) Semiconductor memory device and manufacturing method thereof
US20220157822A1 (en) Semiconductor memory device
CN116419565A (zh) 半导体器件
US20220344343A1 (en) Dynamic random access memory and method of fabricating the same
US11770926B2 (en) Semiconductor devices including an edge insulating layer
US20220406786A1 (en) Semiconductor devices having dummy gate structures
TWI841912B (zh) 半導體記憶體裝置
US20220344341A1 (en) Semiconductor devices having air gaps
US11647627B2 (en) Integrated circuit device
US20230157036A1 (en) Semiconductor memory devices
US20230039205A1 (en) Semiconductor memory device and method of fabricating the same
US20240008260A1 (en) Semiconductor devices having contact plugs
CN115346982A (zh) 动态随机存取存储器及其制造方法
CN117881184A (zh) 半导体器件
CN112086358A (zh) 集成电路半导体器件的制造方法
KR20230083610A (ko) 스페이서 구조체를 갖는 반도체 소자
KR20220010672A (ko) 반도체 메모리 소자

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination