CN116234310A - 具有间隔件结构的半导体装置 - Google Patents

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Abstract

提供了一种半导体装置。所述半导体装置包括：基底；栅极介电层，在基底上，栅极介电层在其侧表面处包括凹槽；栅电极结构，在栅极介电层上；栅极覆盖层，在栅电极结构上；以及间隔件结构，在基底上并覆盖栅极介电层的侧表面、栅电极结构的侧表面和栅极覆盖层的侧表面，间隔件结构包括第一间隔件、在第一间隔件上并覆盖凹槽的第二间隔件和在第二间隔件上的第三间隔件，第二间隔件和第三间隔件包括氮化硅。

Description

具有间隔件结构的半导体装置
本申请要求于2021年12月3日在韩国知识产权局提交的第10-2021-0171760号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
公开的示例性实施例涉及一种具有间隔件结构的半导体装置。
背景技术
随着半导体装置的高度集成化和小型化的需要，这种半导体装置的尺寸正在缩小。因此，用在电子设备中的半导体存储器装置也需要高度集成化，如此，减少了半导体存储器装置的组成元件的设计规则。需要在提高半导体装置的可靠性的同时减小半导体装置的尺寸的技术。
发明内容
根据公开的示例性实施例的半导体装置可以包括：栅极介电层，设置在基底上，该栅极介电层包括在其侧表面处的凹槽；栅电极结构，在栅极介电层上；栅极覆盖层，在栅极结构上；以及间隔件结构，设置在基底上并设置在栅极介电层的侧表面、栅极结构的侧表面和栅极覆盖层的侧表面处，间隔件结构包括第一间隔件、设置在第一间隔件外部的第二间隔件和设置在第二间隔件外部的第三间隔件。第二间隔件可以覆盖凹槽。第二间隔件和第三间隔件可以包括氮化硅。
根据公开的示例性实施例的半导体装置可以包括：基底，包括具有第一有源区的单元区域和具有第二有源区的外围电路区域；字线结构，在单元区域中设置在基底中且在第一水平方向上延伸；位线结构，在与第一水平方向相交的第二水平方向上延伸且与字线结构交叉；电容器结构，电连接到第一有源区，电容器结构包括下电极、在下电极上的电容器介电层和在电容器介电层上的上电极；以及栅极结构，设置在外围电路区域中的第二有源区上。栅极结构可以包括：栅极介电层，设置在基底上，栅极介电层包括在其侧表面处的凹槽；栅电极结构，在栅极介电层上；栅极覆盖层，在栅电极结构上；以及间隔件结构，设置在基底上并设置在栅极介电层的侧表面、栅电极结构的侧表面和栅极覆盖层的侧表面处，间隔件结构包括第一间隔件、设置在第一间隔件外部的第二间隔件和设置在第二间隔件外部的第三间隔件。第二间隔件可以覆盖凹槽。第二间隔件和第三间隔件可以包括氮化硅。
根据公开的示例性实施例的半导体装置可以包括：基底，包括有源区和源极/漏极区；栅极介电层，包括设置在基底上的第一介电层和在第一介电层上的第二介电层，第一介电层包括在其侧表面处的凹槽；栅电极结构，在栅极介电层上；栅极覆盖层，在栅电极结构上；间隔件结构，设置在基底上并设置在栅极介电层的侧表面、栅电极结构的侧表面和栅极覆盖层的侧表面处，间隔件结构包括第一间隔件、设置在第一间隔件外部的第二间隔件、设置在第二间隔件外部的第三间隔件和覆盖第三间隔件的第四间隔件；蚀刻停止层，覆盖栅极覆盖层和间隔件结构；层间绝缘层，覆盖蚀刻停止层；以及源极/漏极接触件，接触源极/漏极区并延伸穿过层间绝缘层。第二间隔件可以覆盖凹槽。第二间隔件和第三间隔件可以包括氮化硅。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员而言将变得明显。
图1是根据示例性实施例的半导体装置的竖直剖视图。
图2是图1中所示的半导体装置的放大图。
图3至图9是示出根据示例性实施例的制造半导体装置的方法中的各阶段的竖直剖视图。
图10和图11是根据示例性实施例的半导体装置的竖直剖视图。
图12是根据示例性实施例的半导体装置的平面图。
图13示出了沿图12中的线I-I'、线II-II'和线III-III'截取的图12中所示的半导体装置的竖直剖视图。
图14至图19是示出根据示例性实施例的按照制造半导体装置的方法中的各阶段的工艺顺序的竖直剖视图。
具体实施方式
图1是根据示例性实施例的半导体装置的竖直剖视图。图2是图1中所示的半导体装置的放大图。
参照图1和图2，根据示例性实施例的半导体装置可以包括在基底10上的半导体层12、栅极结构GS、蚀刻停止层60、层间绝缘层70和源极/漏极接触件80。基底10可以包括有源区AR(图3)、晕圈区(halo region)14、LDD区16和源极/漏极区SD。
有源区AR可以包括杂质。当要形成NMOS晶体管时，有源区AR可以是P型，而当要形成PMOS晶体管时，有源区AR可以是N型。
半导体层12可以部分地设置在基底10的上表面处，并且可以包括例如SiGe。例如，半导体层12可以设置在基底10和栅极结构GS之间。
晕圈区14和LDD区16可以设置在基底10的上部处。例如，LDD区16可以设置在有源区AR的上部处，同时与栅极结构GS相邻，并且晕圈区14可以设置为例如直接接触LDD区16的下部。源极/漏极区SD可以设置在LDD区16外部。晕圈区14可以包括具有与有源区AR的导电类型相同的导电类型的杂质。LDD区16可以包括具有与有源区AR的导电类型不同的导电类型的杂质。源极/漏极区SD可以具有与LDD区16的导电类型相同的导电类型，并且可以具有比LDD区16高的离子浓度。
此外，如图1中所示，栅极结构GS可以设置在基底10上，例如，在半导体层12上。栅极结构GS可以包括栅极介电层GD、栅电极结构GE、栅极覆盖层40和间隔件结构SP。
详细地，参照图2，栅极介电层GD可以包括在半导体层12上的第一介电层20和在第一介电层20上的第二介电层22。第一介电层20可以包括包含氧化硅的上介电层21a和下介电层21b。例如，沿着作为沿着基底10的底表面的法线方向的竖直方向，下介电层21b的厚度可以大于上介电层21a的厚度。上介电层21a可以适于增强下介电层21b与第二介电层22之间的界面特性，并且例如，可以省略上介电层21a。
第一介电层20可以在其侧表面处(例如，在第一介电层20的面对层间绝缘层70的侧表面处)包括凹槽R。例如，第一介电层20的侧表面可以例如相对于第一介电层20是凹形的，并且可以是圆形的。第一介电层20的侧表面可以与第二介电层22的侧表面、栅电极结构GE的侧表面和栅极覆盖层40的侧表面不对齐。例如，第一介电层20的水平长度可以大于栅电极结构GE和栅极覆盖层40的水平长度，例如，第一介电层20可以(例如，沿着平行于基底10的底表面的方向)水平延伸超过栅电极结构GE和栅极覆盖层40。
第二介电层22可以包括具有比第一介电层20的介电常数高的介电常数的介电材料。例如，第二介电层22可以包括高介电材料，例如HfO2。例如，如图2中所示，第二介电层22的侧表面可以与栅电极结构GE的侧表面和栅极覆盖层40的侧表面齐平(例如，共面)。
栅电极结构GE可以包括顺序堆叠(例如，直接堆叠)在第二介电层22上的逸出功控制层24、第一栅极导电层30、第二栅极导电层32和第三栅极导电层34。逸出功控制层24可以包括例如金属、导电金属氮化物、导电金属碳化物、包括金属原子的导体或它们的组合。在实施例中，第一栅极导电层30可以包括例如掺杂的多晶硅，并且第二栅极导电层32和第三栅极导电层34可以包括例如金属和金属氮化物的组合。栅极覆盖层40可以例如直接设置在栅电极结构GE上，并且可以包括例如氮化硅。
间隔件结构SP可以设置在半导体层12上，并且可以覆盖栅极介电层GD的侧表面以及栅电极结构GE的侧表面和栅极覆盖层40的侧表面。例如，在剖视图中，间隔件结构SP可以设置在栅极介电层GD、栅电极结构GE和栅极覆盖层40的相对侧表面处。例如，间隔件结构SP的侧表面的至少一部分可以与半导体层12的侧表面共面。间隔件结构SP可以包括第一间隔件50、第二间隔件52、第三间隔件54和第四间隔件56。
第一间隔件50可以例如连续地且直接地覆盖第二介电层22的侧表面、栅电极结构GE的侧表面和栅极覆盖层40的侧表面，并且可以具有在竖直方向上延伸的线形形状。第一间隔件50的上表面可以与栅极覆盖层40的上表面共面，并且第一间隔件50的下表面可以例如相对于基底10的底表面设置在比栅极介电层GD的下表面高的水平处。例如，第一间隔件50的下表面可以例如直接接触第一介电层20的上表面，并且可以设置在与第一介电层20的上表面相同的水平处，例如，第一间隔件50的下表面可以与第二介电层22的下表面共面。
第二间隔件52可以设置在第一间隔件50的外部，例如，第一间隔件50可以在栅极覆盖层40和栅电极结构GE中的每者与第二间隔件52之间。这里，“设置在……外部”是指“设置为与栅极结构GS或栅电极结构GE的中心间隔开较大的距离”。例如，第二间隔件52可以例如连续且直接地覆盖第一间隔件50的侧表面和半导体层12的上表面，并且可以具有L形状。第二间隔件52还可以覆盖(例如，完全填充)第一介电层20的凹槽R。例如，第二间隔件52可以包括突起53，突起53在朝向第一介电层20突出的同时接触半导体层12的上表面，并且突起53可以覆盖凹槽R，例如，突起53可以在第一间隔件50下方。第二间隔件52在突起53附近的厚度可以大于第二间隔件52在突起53上方和下方的厚度。
例如，第二间隔件52可以包括突起53、沿着第一间隔件50从突起53竖直延伸的第一部分以及沿着半导体层12从突起53水平延伸的第二部分。例如，如图2中所示，第二间隔件52的第一部分可以是从第一间隔件50到第三间隔件54测量的具有恒定厚度的线性部分，并且第二间隔件的第二部分可以是从半导体层12到第三间隔件54测量的具有恒定厚度的线性部分。突起53的例如从第一介电层20到第三间隔件54测量的厚度可以大于第二间隔件52的第一部分和第二部分中的每个的厚度。突起53可以接触第一介电层20，例如，可以直接接触上介电层21a的侧表面和下介电层21b的侧表面。
第二间隔件52的上表面可以与栅极覆盖层40的上表面共面。第二间隔件52的下表面可以例如相对于基底10的底表面设置在比栅极介电层GD的下表面低的水平处，并且可以例如直接接触半导体层12的上表面。
第三间隔件54可以设置在第二间隔件52的外部，例如，第二间隔件52可以在第一间隔件50和第三间隔件54之间。例如，第三间隔件54可以例如直接且连续地覆盖第二间隔件52，并且可以(在剖视图中)具有L形状。第三间隔件54的最上表面可以与栅极覆盖层40的上表面共面。第三间隔件54的最下表面可以接触第二间隔件52，例如，第三间隔件54的最下表面可以直接在第二间隔件52的第二部分(即，水平部分)上延伸。
第四间隔件56可以例如直接且连续地覆盖第三间隔件54。第四间隔件56的最上端可以例如相对于基底10的底表面设置在与栅极覆盖层40的上表面相同的水平处，并且第四间隔件56的下端(例如下表面)可以例如直接接触第三间隔件54。
蚀刻停止层60可以沿基底10的一部分的上表面、半导体层12的侧表面、间隔件结构SP的侧表面和栅极结构GS的上表面共形地设置。蚀刻停止层60的下表面可以接触基底10的上表面，并且可以与半导体层12的下表面共面。蚀刻停止层60可以包括例如氮化硅。层间绝缘层70可以覆盖蚀刻停止层60，并且可以包括例如氧化硅。
再次参照图1，源极/漏极接触件80可以与栅极结构GS邻近设置，并且可以电连接到源极/漏极区SD。例如，源极/漏极接触件80可以在竖直延伸穿过层间绝缘层70和蚀刻停止层60的同时接触源极/漏极区SD。
图3至图9是示出根据示例性实施例的制造半导体装置的方法中的各阶段的竖直剖视图。
参照图3，可以在基底10上形成第一介电层20、第二介电层22、逸出功控制层24、第一栅极导电层30、第二栅极导电层32、第三栅极导电层34和栅极覆盖层40。基底10可以包括半导体材料。例如，基底10可以是硅基底、锗基底、硅锗基底或绝缘体上硅(SOI)基底。
基底10可以包括有源区AR。例如，可以在基底10上限定彼此间隔开的具有条形形状(例如，具有短轴和长轴的线性结构)的多个有源区AR。有源区AR可以包括III族元素或V族元素。例如，当要形成NMOS晶体管时，有源区AR可以是P型的，并且可以包括作为III族元素的硼(B)、铝(Al)、镓(Ga)、铟(In)和铊(Tl)中的至少一种。另一方面，当要形成PMOS晶体管时，有源区AR可以是N型的，并且可以包括作为V族元素的氮(N)、磷(P)、砷(As)、锑(Sb)和铋(Bi)中的至少一种。
可以在基底10上形成半导体层12，并且半导体层12可以包括能够增强载流子迁移率的材料。例如，半导体层12可以是SiGe层。在一些实施例中，半导体层12可以是选择性的，并且可以被省略。
可以在基底10上顺序堆叠第一介电层20、第二介电层22、逸出功控制层24、第一栅极导电层30、第二栅极导电层32、第三栅极导电层34和栅极覆盖层40。第一介电层20可以包括介电材料，并且例如可以包括氧化硅。第二介电层22可以包括具有比第一介电层20的介电常数高的介电常数的介电材料。例如，第二介电层22可以包括HfO2、ZrO2、Al2O3、La2O3、Ta2O3、TiO2、SrTiO3(STO)、BaTiO3或它们的组合。
逸出功控制层24可以包括金属、导电金属氮化物、导电金属碳化物、包括金属原子的导体或它们的组合。含金属的逸出功控制层24可以具有单层结构或多层结构。含金属的逸出功控制层24可以包括例如Ti、Ta、Al、Ni、Co、La、Pd、Nb、Mo、Hf、Ir、Ru、Pt、Yb、Dy、Er、Pd、TiAl、HfSiMo、TiN、WN、TaN、RuN、MoN、TiAlN、TiC和TaC中的至少一种。在一些实施例中，含金属的逸出功控制层24可以包括例如TiN/TaN、Al2O3/TiN、Al/TiN、TiN/Al/TiN、TiN/TiON、Ta/TiN、TaN/TiN、La/TiN、Mg/TiN和Sr/TiN的至少一种堆叠结构。
第一栅极导电层30可以包括金属(例如，W、Mo、Au、Cu、Al、Ni和Co)或掺杂的多晶硅。在一些实施例中，第一栅极导电层30可以是包括来自上述材料的至少两种材料的单层或多层。第二栅极导电层32和第三栅极导电层34中的每者可以包括例如TiN、TiSiN、W、Mo、Au、Cu、Al、Ni、Co或它们的组合。栅极覆盖层40可以包括例如氮化硅。
在形成第一介电层20、第二介电层22、逸出功控制层24、第一栅极导电层30、第二栅极导电层32、第三栅极导电层34和栅极覆盖层40之后，可以对第二介电层22、逸出功控制层24、第一栅极导电层30、第二栅极导电层32、第三栅极导电层34和栅极覆盖层40进行图案化以具有比半导体层12的水平宽度小的水平宽度。第一介电层20可以不通过图案化被去除，并且可以覆盖半导体层12。
参照图4，可以形成第一间隔件材料层50p以覆盖图3的所得结构。例如，可以沿第一介电层20的上表面、第二介电层22的侧表面、逸出功控制层24的侧表面、第一栅极导电层30的侧表面、第二栅极导电层32的侧表面、第三栅极导电层34的侧表面和栅极覆盖层40的侧表面以及栅极覆盖层40的上表面共形地形成第一间隔件材料层50p。第一间隔件材料层50p可以包括氮化硅。
参照图5，可以通过各向异性蚀刻工艺对第一间隔件材料层50p进行蚀刻，从而形成第一间隔件50。可以在蚀刻工艺期间去除第一介电层20的一部分，如此，可以部分地暴露半导体层12的上表面。另外，可以通过蚀刻工艺对半导体层12的未被第一介电层20覆盖的部分进行蚀刻。例如，半导体层12的未被第一介电层20覆盖的部分的(例如，如从有源区AR的顶部测量的)厚度可以小于半导体层12的被第一介电层20覆盖的部分的(例如，如从有源区AR的顶部测量的)厚度。在一些实施例中，可以在半导体层12的未被第一介电层20覆盖的部分与半导体层12的被第一介电层20覆盖的部分之间形成台阶。经蚀刻的第一介电层20可以包括凹槽R，例如，第一介电层20的侧表面可以是圆形的。
第一间隔件50可以覆盖第二介电层22的侧表面、逸出功控制层24的侧表面、第一栅极导电层30的侧表面、第二栅极导电层32的侧表面、第三栅极导电层34的侧表面和栅极覆盖层40的侧表面，但是可以不覆盖凹槽R的侧表面。例如，如图5中所示，第一间隔件50在竖直剖面中可以具有线性形状。例如，如图5中所示，第一间隔件50可以覆盖第一介电层20的上表面的边缘，并且可以悬于凹槽R之上。
第二介电层22和经蚀刻的第一介电层20可以构成栅极介电层GD。逸出功控制层24、第一栅极导电层30、第二栅极导电层32和第三栅极导电层34可以构成栅电极结构GE。
参照图6，可以形成第二间隔件材料层52p以覆盖图5的所得结构。例如，可以沿半导体层12的上表面、第一介电层20的侧表面、第一间隔件50的侧表面和栅极覆盖层40的上表面共形地形成第二间隔件材料层52p。第二间隔件材料层52p可以包括氮化硅。
参照图7，可以对图6的所得结构执行离子注入工艺，如此，可以在基底10的上部形成LDD区16和晕圈区14。LDD区16可以包括具有与有源区AR的导电类型不同的导电类型的杂质。例如，当有源区AR是P型时，LDD区16可以是N型，并且可以包括作为V族元素的氮(N)、磷(P)、砷(As)、锑(Sb)和铋(Bi)中的至少一种。晕圈区14可以包括具有与有源区AR的导电类型相同的导电类型的杂质。例如，当有源区AR是P型时，晕圈区14可以是P型，并且可以包括作为III族元素的硼(B)、铝(Al)、镓(Ga)、铟(In)和铊(Tl)中的至少一种。LDD区16和晕圈区14可以彼此相邻地设置。例如，LDD区16可以形成在有源区AR的上部，并且晕圈区14可以形成为接触LDD区16的下部。
如图6和图7中所示，可以在形成第二间隔件材料层52p以覆盖第一介电层20的侧表面之后执行离子注入工艺。因此，第一介电层20不会受离子注入工艺影响或基本不会受离子注入工艺影响，从而防止栅极绝缘层的电特性(例如，时间相关介电击穿(TDDB))劣化。也就是说，可以能够增强所得装置的可靠性。
参照图8，可以形成第三间隔件材料层54p以覆盖图7的所得结构。例如，可以在第二间隔件材料层52p上共形地形成第三间隔件材料层54p。第三间隔件材料层54p可以包括氮化硅。第三间隔件材料层54p可以用于补充第二间隔件材料层52p的厚度。
参照图9，可以在第三间隔件材料层54p上形成第四间隔件56。通过形成绝缘材料覆盖图8的所得结构，然后对绝缘材料进行各向异性地蚀刻，可以形成第四间隔件56。第四间隔件56可以包括氧化硅。可以通过蚀刻工艺对第二间隔件材料层52p和第三间隔件材料层54p进行蚀刻，从而形成第二间隔件52和第三间隔件54。另外，可以通过蚀刻工艺去除半导体层12的未被第四间隔件56覆盖的部分，如此，可以暴露基底10的上表面。第三间隔件54可以防止包括在第四间隔件56中的氧原子进入第一介电层20，从而防止第一介电层20的劣化。
第一间隔件50、第二间隔件52、第三间隔件54和第四间隔件56可以构成覆盖栅极介电层GD的侧表面和栅电极结构GE的侧表面的间隔件结构SP。详细地，第一间隔件50可以覆盖第一介电层20的侧表面、栅电极结构GE的侧表面和栅极覆盖层40的侧表面，并且可以具有在竖直方向上延伸的线形形状。第二间隔件52可以覆盖第一间隔件50、第一介电层20的凹槽R和半导体层12的上表面，并且可以具有L形状。第三间隔件54可以覆盖第二间隔件52，并且可以具有L形状。第四间隔件56可以覆盖第三间隔件54。间隔件结构SP的侧表面可以与半导体层12的侧表面共面。栅极介电层GD、栅电极结构GE、栅极覆盖层40和间隔件结构SP可以构成栅极结构GS。
可以通过蚀刻工艺暴露基底10的上表面和栅极覆盖层40的上表面。栅极覆盖层40的上表面可以与第一间隔件50、第二间隔件52和第三间隔件54的上表面共面。
另外，可以通过离子注入工艺在基底10的上部形成源极/漏极区SD。源极/漏极区SD可以具有与LDD区16的导电类型相同的导电类型，并且可以具有比LDD区16的离子浓度高的离子浓度。尽管源极/漏极区SD被示出为形成在LDD区16外部并且被形成为比LDD区16深，但是公开的示例性实施例不限于此。
再次参照图1，可以形成蚀刻停止层60、层间绝缘层70和源极/漏极接触件80。可以形成蚀刻停止层60以覆盖图9的所得结构。例如，可以沿半导体层12、间隔件结构SP和栅极覆盖层40的上表面共形地形成蚀刻停止层60。通过形成绝缘层覆盖蚀刻停止层60，然后对绝缘材料进行平坦化使得蚀刻停止层60的上表面被暴露，可以形成层间绝缘层70。层间绝缘层70的上表面可以与蚀刻停止层60的上表面共面。蚀刻停止层60可以包括氮化硅，并且层间绝缘层70可以包括氧化硅。
源极/漏极接触件80可以与栅极结构GS相邻形成，并且可以接触源极/漏极区SD。通过对层间绝缘层70和蚀刻停止层60进行各向异性地蚀刻，从而形成开口，然后用导电材料填充开口，可以形成源极/漏极接触件80。源极/漏极接触件80可以包括金属(例如，Ti、W、Ni和Co中的至少一种)或金属氮化物(例如，TiN、TiSiN、TiAlN、TaN、TaSiN、WN等)。
图10和图11是根据示例性实施例的半导体装置的竖直剖视图。
参照图10，在实施例中，可以省略基底10上的半导体层12。例如，可以在参照图3描述的工艺中不形成半导体层12，并且第一介电层20可以例如直接接触基底10的上表面。此后，可以通过参照图4至图9描述的工艺形成间隔件结构SP。
如图10中所示，基底10的上表面可以例如直接接触下介电层21b的下表面、第二间隔件52的下表面和蚀刻停止层60的下表面。另外，第二间隔件52的下表面和蚀刻停止层60的下表面可以与下介电层21b的下表面共面。
在一些实施例中，可以在参照图5描述的蚀刻工艺中对基底10的未被第一介电层20覆盖的部分进行蚀刻。在这种情况下，第二间隔件52的下表面和蚀刻停止层60的下表面可以设置在比下介电层21b的下表面低的水平处。
参照图11，除了间隔件结构SP的不同结构之外，根据实施例的栅极结构GS可以与图1中所示的栅极结构GS相同。也就是说，如图11中所示，第二间隔件52可以不接触第一介电层20的凹槽R，例如，第二间隔件52可以不直接接触第一介电层20，因此可以在第一介电层20和第二间隔件52之间形成空隙V。例如，空隙V可以由凹槽R、第一间隔件50的下表面和第二间隔件52的侧表面限定。
图12是根据示例性实施例的半导体装置的平面图。图13示出了沿图12中的线I-I'、线II-II'和线III-III'截取的图12中所示的半导体装置的竖直剖视图。
参照图12和图13，半导体装置100可以包括设置在单元区域MCA中的基底102、字线结构WL、位线结构BLS、绝缘间隔件132、掩埋接触件BC、接合垫(pad，或称为“焊盘”)LP、下电极150、电容器介电层152和上电极154。半导体装置100还可以包括设置在外围电路区域CPA中的栅极结构GS。
基底102可以包括单元区域MCA和外围电路区域CPA。单元区域MCA可以表示其中设置有动态随机存取存储器(DRAM)装置的存储器单元的区域。外围电路区域CPA可以是核心/外围区域。基底102可以包括半导体材料。例如，基底102可以是硅基底、锗基底、硅锗基底或绝缘体上硅(SOI)基底。
基底102可以包括第一有源区AR1、第二有源区AR2、第一元件隔离层104和第二元件隔离层106。第一元件隔离层104可以为从基底102的上表面向下延伸的绝缘层，且可以限定单元区域MCA中的第一有源区AR1。第二元件隔离层106可以限定外围电路区域CPA中的第二有源区AR2。
在平面图中，如图12中所示，字线结构WL可以在x方向上延伸，并且可以在y方向上彼此间隔开。在说明书中，x方向和y方向可以分别称为第一水平方向和第二水平方向。另外，字线结构WL可以与第一有源区AR1交叉。例如，两个字线结构WL可以与一个第一有源区AR1相交。字线结构WL可以掩埋在基底102中，例如，字线结构WL可以设置在形成于基底102中的沟槽内。字线结构WL的上表面可以与第一元件隔离层104的上表面共面。
半导体装置100还可以包括在基底102和位线结构BLS之间的缓冲层110。缓冲层110可以覆盖第一有源区AR1、第一元件隔离层104和字线结构WL的上表面。在实施例中，缓冲层110可以包括例如氮化硅。
在平面图中，位线结构BLS可以在y方向上延伸，并且可以在x方向上彼此间隔开。位线结构BLS可以具有在y方向上延伸的条形形状。在剖视图中，位线结构BLS可以包括顺序堆叠在缓冲层110上的第一导电层112、第二导电层114、第三导电层116、第一覆盖层118、蚀刻停止层120和第二覆盖层130。第一导电层112、第二导电层114、第三导电层116和第一覆盖层118可以在y方向上延伸，并且在剖视图中可以具有基本上相同的宽度。
第一导电层112可以包括例如多晶硅，并且第二导电层114和第三导电层116中的每个可以包括例如TiN、TiSiN、W、硅化钨或它们的组合。第一覆盖层118、蚀刻停止层120和第二覆盖层130可以各自包括例如氮化硅。
半导体装置100还可以包括在位线结构BLS接触第一有源区AR1的区域中设置在位线结构BLS下方的直接接触件DC。例如，直接接触件DC可以填充形成在基底102的上表面处的凹槽的内部。在平面图中，直接接触件DC可以接触第一有源区AR1的中心部分。直接接触件DC的上表面可以设置在与第一导电层112的上表面相同的水平处。位线结构BLS可以设置在直接接触件DC上，并且直接接触件DC可以将第一有源区AR1电连接到位线结构BLS。例如，直接接触件DC可以延伸穿过位线结构BLS的第一导电层112，并且可以电连接到第二导电层114和第三导电层116。直接接触件DC可以包括例如多晶硅。
绝缘间隔件132可以分别设置在位线结构BLS的相对侧表面处，并且可以在y方向上延伸。绝缘间隔件132的一部分可以延伸到基底102的凹槽中，并且可以覆盖直接接触件DC的侧表面。绝缘间隔件132可以由单层或多层构成。
掩埋接触件BC可以设置在位线结构BLS之间。掩埋接触件BC的上表面可以设置在比第二覆盖层130的上表面低的水平处，并且掩埋接触件BC的下部可以延伸到基底102中。例如，掩埋接触件BC的下端可以设置在比基底102的上表面低的水平处，并且可以接触第一有源区AR1。半导体装置100还可以包括在平面图中在y方向上与掩埋接触件BC交替设置的栅栏绝缘层。栅栏绝缘层可以与字线结构WL叠置。掩埋接触件BC可以包括例如多晶硅。
接合垫LP可以设置在位线结构BLS上，并且可以接触掩埋接触件BC。接合垫LP可以包括第一阻挡图案141和第一导电图案143。第一阻挡图案141可以沿位线结构BLS的上表面和掩埋接触件BC的上表面共形地形成，并且第一导电图案143可以设置在第一阻挡图案141上。接合垫LP可以经由掩埋接触件BC电连接到第一有源区AR1。
半导体装置100还可以包括设置在接合垫LP之间的第一绝缘结构145。第一绝缘结构145可以使接合垫LP彼此电绝缘。第一绝缘结构145的上表面可以与接合垫LP的上表面共面。
半导体装置100的电容器结构可以在单元区域MCA中设置在接合垫LP上。电容器结构可以由下电极150、电容器介电层152和上电极154构成。下电极150可以设置为分别接触接合垫LP中的对应接合垫LP，并且电容器介电层152可以沿着第一绝缘结构145和下电极150共形地设置。上电极154可以设置在电容器介电层152上。
设置在外围电路区域CPA中的栅极结构GS、半导体层12和接触件结构CS可以与图1和图2中所示的栅极结构GS、半导体层12和源极/漏极接触件80相同或相似，如此，将不给出它们的描述。也就是说，在实施例中，参照图1和图2描述的栅极结构GS可以是设置在DRAM装置的外围电路区域CPA中的晶体管元件。
半导体装置100还可以包括层间绝缘层70。层间绝缘层70可以在外围电路区域CPA中设置在蚀刻停止层60上。层间绝缘层70可以具有与图1中所示的层间绝缘层70的结构相同的结构，并且可以由与图1中所示的层间绝缘层70的材料相同的材料形成。第二覆盖层130可以设置在层间绝缘层70和栅极结构GS上。
半导体装置100还可以包括设置在接触件结构CS之间的第二绝缘结构146。第二绝缘结构146可以使接触件结构CS电绝缘。电容器介电层152可以设置在第二绝缘结构146上，并且上绝缘层156可以设置在电容器介电层152上。
图14至图19是示出根据示例性实施例的制造半导体装置的方法中的各阶段的竖直剖视图。
参照图14，可以在基底102上形成第一元件隔离层104和第二元件隔离层106。基底102可以包括单元区域MCA和外围电路区域CPA。第一元件隔离层104和第二元件隔离层106可以分别设置在单元区域MCA和外围电路区域CPA中。
可以通过在基底102的上表面处形成沟槽并用绝缘材料填充沟槽来形成第一元件隔离层104。第一有源区AR1可以在单元区域MCA中由第一元件隔离层104限定，第二有源区AR2可以在外围电路区域CPA中由第二元件隔离层106限定。例如，第一有源区AR1和第二有源区AR2可以分别对应于由第一元件隔离层104和第二元件隔离层106围绕的基底102的上表面的部分。在平面图中，第一有源区AR1可以呈具有短轴和长轴的条形形状，并且可以彼此间隔开。第一元件隔离层104和第二元件隔离层106可以包括例如氧化硅、氮化硅、氮氧化硅或它们的组合。第一元件隔离层104和第二元件隔离层106可以由单层或多个层构成。
字线结构WL可以形成为与单元区域MCA中的第一有源区AR1交叉。例如，通过在基底102的上表面处形成在x方向上延伸的沟槽，然后在沟槽内形成绝缘材料和导电材料，可以形成字线结构WL。字线结构WL可以在y方向上彼此间隔开。字线结构WL可以包括覆盖沟槽的内壁的介电层107、填充沟槽的下部的导电层108以及填充沟槽的上部的覆盖层109。介电层107可以包括例如氧化硅、氮化硅、氮氧化硅、高k电介质或它们的组合。导电层108可以包括例如Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN或它们的组合。覆盖层109可以包括例如氧化硅、氮化硅、氮氧化硅或它们的组合。
在实施例中，可以在形成字线结构WL之后通过分别在每个字线结构WL的相对侧处的基底102的第一有源区AR1的部分中注入杂质离子来形成源极区和漏极区。在另一实施例中，可以在形成字线结构WL之前执行用于形成源极区和漏极区的杂质离子注入工艺。此外，也可以对第二有源区AR2执行杂质离子注入工艺。
此后，可以在单元区域MCA中形成覆盖第一有源区AR1、第一元件隔离层104和字线结构WL的缓冲层110。可以在外围电路区域CPA中形成覆盖第二有源区AR2的半导体层12。
可以通过例如使用化学气相沉积(CVD)或原子层沉积(ALD)沉积绝缘层来形成缓冲层110，并且缓冲层110可以包括例如氧化硅、氮化硅、氮氧化硅、高k电介质或它们的组合。通过形成掩模层使得仅暴露第二有源区AR2，然后从第二有源区AR2的表面执行外延生长工艺，可以形成半导体层12。
参照图15，可以在外围电路区域CPA中形成第一介电层20、第二介电层22和逸出功控制层24。可以与参照图3描述的工艺类似地执行该形成工艺。
参照图16，可以在单元区域MCA中形成第一导电层112和直接接触件DC，并且可以在外围电路区域CPA中形成第一栅极导电层30。可以通过在单元区域MCA和外围电路区域CPA中沉积导电材料而使第一导电层112与第一栅极导电层30同时形成，并且第一导电层112可以覆盖缓冲层110。第一导电层112可以包括与第一栅极导电层30的材料相同的材料，例如，可以包括掺杂多晶硅。随后，可以通过各向异性蚀刻工艺在基底102的上表面处形成凹槽。可以通过用导电材料填充凹槽的内部，然后执行平坦化工艺来形成直接接触件DC。直接接触件DC的上表面可以与第一导电层112的上表面共面。直接接触件DC可以形成在第一有源区AR1中，例如，可以接触第一有源区AR1的源极区。另外，直接接触件DC可以延伸穿过缓冲层110和第一导电层112，并且可以填充凹槽。例如，直接接触件DC可以包括Si、Ge、W、WN、Co、Ni、Al、Mo、Ru、Ti、TiN、Ta、TaN、Cu或它们的组合。在一些实施例中，直接接触件DC可以包括多晶硅。
参照图17，在单元区域MCA中，可以在第一导电层112和直接接触件DC上顺序地堆叠第二导电层114、第三导电层116和第一覆盖层118，并且在外围电路区域CPA中，可以在第一栅极导电层30上顺序地堆叠第二栅极导电层32、第三栅极导电层34和栅极覆盖层40。第二导电层114、第三导电层116和第一覆盖层118可以分别包括与第二栅极导电层32、第三栅极导电层34和栅极覆盖层40的材料相同的材料。例如，第二导电层114和第三导电层116中的每个可以包括TiN、TiSiN、W、硅化钨或它们的组合。第一覆盖层118可以包括例如氮化硅。
参照图18，可以在外围电路区域CPA中形成栅极结构GS。栅极结构GS可以通过参照图3至图9描述的一系列工艺形成。栅极结构GS可以包括栅极介电层GD、栅电极结构GE、栅极覆盖层40和间隔件结构SP。栅极结构GS的结构和材料可以与参照图3至图9描述的那些相同。可以对半导体层12的未被栅极结构GS覆盖的部分蚀刻，如此，基底102的上表面可以被暴露。半导体层12的未被第一介电层20覆盖的部分的厚度可以小于半导体层12的被第一介电层20覆盖的部分的厚度(例如，如图1中所示)。
参照图19，可以在单元区域MCA中形成蚀刻停止层120和第二覆盖层130，并且可以在外围电路区域CPA中形成蚀刻停止层60、层间绝缘层70和第二覆盖层130。蚀刻停止层120可以覆盖第一覆盖层118的上表面。可以通过在图18的所得结构上共形地沉积绝缘材料来形成蚀刻停止层60和120。形成在单元区域MCA中的绝缘材料可以称为蚀刻停止层120，形成在外围电路区域CPA中的绝缘材料可以称为蚀刻停止层60。蚀刻停止层60可以覆盖基底102的一部分、第二元件隔离层106和栅极结构GS。蚀刻停止层60和120可以包括例如氮化硅。
此后，可以在外围电路区域CPA中形成层间绝缘层70。通过在蚀刻停止层60和120上形成绝缘材料，并且对绝缘材料进行平坦化使得蚀刻停止层60和120的上表面被暴露，可以形成层间绝缘层70。层间绝缘层70可以覆盖栅极结构GS的侧表面。可以通过在蚀刻停止层60和120以及层间绝缘层70上形成绝缘材料并对绝缘材料进行平坦化来形成第二覆盖层130。第二覆盖层130可以形成在单元区域MCA和外围电路区域CPA两者中，并且可以包括氮化硅。
再次参照图13，可以对缓冲层110、第一导电层112、第二导电层114、第三导电层116、第一覆盖层118、蚀刻停止层120和第二覆盖层130进行蚀刻，使得在单元区域MCA中在基底102上形成在y方向上延伸的沟槽，从而形成位线结构BLS。位线结构BLS可以具有在y方向上延伸的条形形状。
在形成位线结构BLS之后，可以在位线结构BLS的侧表面处形成绝缘间隔件132。可以通过沉积覆盖位线结构BLS和沟槽的内壁的绝缘材料并对绝缘材料进行各向异性地蚀刻来形成绝缘间隔件132。绝缘间隔件132可以覆盖位线结构BLS的侧表面，并且还可以覆盖直接接触件DC的侧表面。绝缘间隔件132可以由单层或多层构成，并且可以包括氧化硅、氮化硅、氮氧化硅或它们的组合。
在形成绝缘间隔件132之后，可以在位线结构BLS的侧表面处形成掩埋接触件BC。通过在填充位线结构BLS的侧表面的沟槽的同时形成在y方向上延伸的牺牲层，在牺牲层的在竖直方向上与字线结构WL叠置的部分处形成栅栏绝缘层，去除牺牲层，然后在位线结构BLS的相对侧处沉积导电材料，可以形成掩埋接触件BC。
在形成掩埋接触件BC之后，可以进一步执行用于蚀刻掩埋接触件BC的上部的回蚀工艺。例如，掩埋接触件BC的上表面可以设置在比位线结构BLS的上表面低的水平处。掩埋接触件BC可以延伸到基底102中。例如，掩埋接触件BC的下端可以设置在比基底102的上表面低的水平处，并且可以接触第一有源区AR1的漏极区。绝缘间隔件132可以设置在掩埋接触件BC和位线结构BLS之间，并且可以使掩埋接触件BC和位线结构BLS彼此电绝缘。掩埋接触件BC可以包括多晶硅。
可以在外围电路区域CPA中形成延伸穿过层间绝缘层70和第二覆盖层130使得第二有源区AR2暴露的孔。孔可以形成为与栅极结构GS相邻。
随后，可以在单元区域MCA中形成包括第一阻挡图案141和第一导电图案143的接合垫LP，并且可以在外围电路区域CPA中形成包括第二阻挡图案142和第二导电图案144的接触件结构CS。第一绝缘结构145可以形成在接合垫LP之间，并且第二绝缘结构146可以形成在接触件结构CS之间。通过在掩埋接触件BC上沉积阻挡材料和导电材料，对阻挡材料和导电材料进行图案化，然后用绝缘材料进行填充，可以形成第一阻挡图案141和第一导电图案143。
例如，在单元区域MCA中，可以沿掩埋接触件BC、绝缘间隔件132和第二覆盖层130形成第一阻挡图案141，并且可以在第一阻挡图案141上沉积第一导电图案143。第一阻挡图案141和第一导电图案143可以构成接合垫LP，并且接合垫LP可以经由掩埋接触件BC电连接到第一有源区AR1。第一阻挡图案141可以包括金属硅化物(例如，硅化钴、硅化镍和/或硅化锰)。第一导电图案143可以包括例如多晶硅、金属、金属硅化物、导电金属氮化物或它们的组合。在实施例中，导电层可以包括钨。
可以在接合垫LP中的相邻接合垫之间设置第一绝缘结构145，并且第一绝缘结构145可以使接合垫LP彼此电绝缘。第一绝缘结构145的上表面和接合垫LP的上表面可以是共面的。第一绝缘结构145可以包括例如氧化硅、氮化硅、氮氧化硅或它们的组合。
在外围电路区域CPA中，可以沿着通过对层间绝缘层70和第二覆盖层130进行蚀刻而形成的孔形成第二阻挡图案142，并且可以在第二阻挡图案142上形成第二导电图案144。第二阻挡图案142和第二导电图案144可以与第一阻挡图案141和第一导电图案143同时形成。第二阻挡图案142和第二导电图案144可以构成接触件结构CS，并且接触件结构CS可以接触第二有源区AR2。接触件结构CS可以具有与参照图1描述的源极/漏极接触件80的结构相同的结构，并且在说明书中可以称为源极/漏极接触件80。
可以在接触件结构CS中的相邻接触件结构CS之间设置第二绝缘结构146，并且第二绝缘结构146可以使接触件结构CS彼此电绝缘。第二绝缘结构146的上表面和接触件结构CS的上表面可以是共面的。第二绝缘结构146可以包括例如氧化硅、氮化硅、氮氧化硅或它们的组合。
此后，在单元区域MCA中，可以形成接触接合垫LP的下电极150、下电极150上的电容器介电层152和电容器介电层152上的上电极154。下电极150、电容器介电层152和上电极154可以构成半导体装置100的电容器结构。
在实施例中，下电极150可以具有柱形形状，但不限于此。在另一实施例中，下电极150可以具有圆柱形形状或者柱形形状和圆柱形形状的混合形状。下电极150可以包括金属(例如，Ti、W、Ni和/或Co)或金属氮化物(例如，TiN、TiSiN、TiAlN、TaN、TaSiN、WN等)。在实施例中，下电极150可以包括TiN。
可以在第一绝缘结构145和下电极150上共形地形成电容器介电层152。电容器介电层152可以包括金属氧化物(例如，HfO2、ZrO2、Al2O3、La2O3、Ta2O3和/或TiO2)、具有钙钛矿结构的介电材料(例如，SrTiO3(STO)、BaTiO3、PZT和/或PLZT)或它们的组合。
可以在电容器介电层152上形成上电极154。上电极154可以包括金属(例如，Ti、W、Ni和/或Co)或金属氮化物(例如，TiN、TiSiN、TiAlN、TaN、TaSiN、WN等)。
在外围电路区域CPA中，可以在接触件结构CS和第二绝缘结构146上形成电容器介电层152，并且可以在电容器介电层152上形成上绝缘层156。上绝缘层156可以包括例如氧化硅、氮化硅、氮氧化硅或它们的组合。
通过总结和回顾，示例实施例提供了一种能够增强其可靠性的半导体装置。也就是说，根据示例实施例，栅极结构可以包括覆盖栅极介电层(例如，栅极氧化物)的凹槽的间隔件(例如，氮化硅间隔件)，使得可以在形成用于例如氮化硅间隔件的例如氮化硅层之后执行用于形成LDD区/晕圈区的离子注入工艺，从而防止在离子注入期间对栅极介电层的损坏或使在离子注入期间对栅极介电层的损坏基本最小化。另外，为了防止多间隔件的材料中的氧离子迁移(例如，扩散)到栅极介电层中，可以双重形成用于间隔件的层(例如，氮化硅层)。因此，可以能够防止栅极介电层的劣化并增强所得装置的可靠性。
在此已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅以一般性和描述性的含义使用和解释，而不是出于限制的目的。在一些情况下，如对本领域普通技术人员而言在提交本申请时将明显的是，除非另有具体说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底；
栅极介电层，在基底上，栅极介电层包括在栅极介电层的侧表面处的凹槽；
栅电极结构，在栅极介电层上；
栅极覆盖层，在栅电极结构上；以及
间隔件结构，在基底上并且覆盖栅极介电层的侧表面以及栅电极结构的侧表面和栅极覆盖层的侧表面，间隔件结构包括第一间隔件、在第一间隔件上并且覆盖凹槽的第二间隔件以及在第二间隔件上的第三间隔件，第二间隔件和第三间隔件包括氮化硅。
2.根据权利要求1所述的半导体装置，其中，第二间隔件包括朝向栅极介电层突出的突起，突起在第一间隔件下方并且覆盖凹槽。
3.根据权利要求1所述的半导体装置，其中，栅极介电层包括第一介电层和在第一介电层上的第二介电层，凹槽位于第一介电层的侧表面处。
4.根据权利要求3所述的半导体装置，其中，第一介电层的水平长度大于第二介电层的水平长度。
5.根据权利要求3所述的半导体装置，其中，第一间隔件覆盖第二介电层的侧表面以及栅电极结构的侧表面和栅极覆盖层的侧表面，第一间隔件在剖视图中具有在竖直方向上延伸的线形形状。
6.根据权利要求5所述的半导体装置，其中，第一间隔件的下表面与第一介电层的上表面处于相同的水平处。
7.根据权利要求1所述的半导体装置，其中，第二间隔件和第三间隔件在剖视图中具有L形形状。
8.根据权利要求1所述的半导体装置，其中，第一间隔件的下表面处于比栅极介电层的下表面高的水平处。
9.根据权利要求1所述的半导体装置，其中，间隔件结构还包括覆盖第三间隔件的第四间隔件，第四间隔件包括氧化硅。
10.根据权利要求1所述的半导体装置，所述半导体装置还包括在基底和栅极介电层之间的半导体层，半导体层包括SiGe。
11.根据权利要求10所述的半导体装置，其中，半导体层的上表面部分地与第二间隔件的下表面接触。
12.根据权利要求10所述的半导体装置，其中，半导体层的未被栅极介电层覆盖的部分的厚度小于半导体层的被栅极介电层覆盖的部分的厚度。
13.根据权利要求12所述的半导体装置，其中，第二间隔件的下表面处于比栅极介电层的下表面低的水平处。
14.根据权利要求12所述的半导体装置，所述半导体装置还包括覆盖栅极覆盖层、间隔件结构和基底的一部分的蚀刻停止层，蚀刻停止层的下表面处于比栅极介电层的下表面低的水平处。
15.根据权利要求1所述的半导体装置，其中，第二间隔件的侧表面与第一间隔件的侧表面共面，空隙限定在第二间隔件与凹槽之间。
16.一种半导体装置，所述半导体装置包括：
基底，包括单元区域和外围电路区域，单元区域具有第一有源区，并且外围电路区域具有第二有源区；
字线结构，在基底的单元区域中且在第一水平方向上延伸；
位线结构，在与第一水平方向相交的第二水平方向上延伸，位线结构与字线结构交叉；
电容器结构，电连接到第一有源区，电容器结构包括下电极、在下电极上的电容器介电层和在电容器介电层上的上电极；以及
栅极结构，在外围电路区域中的第二有源区上，栅极结构包括：栅极介电层，在基底上，栅极介电层包括在栅极介电层的侧表面处的凹槽；栅电极结构，在栅极介电层上；栅极覆盖层，在栅电极结构上；以及间隔件结构，在基底上并且覆盖栅极介电层的侧表面以及栅极结构的侧表面和栅极覆盖层的侧表面，间隔件结构包括第一间隔件、在第一间隔件上并且覆盖凹槽的第二间隔件和在第二间隔件上的第三间隔件，第二间隔件和第三间隔件包括氮化硅。
17.根据权利要求16所述的半导体装置，所述半导体装置还包括：
掩埋接触件，在位线结构的侧表面处；
接合垫，在掩埋接触件上并接触下电极；以及
第一绝缘结构，在接合垫的侧表面处。
18.根据权利要求16所述的半导体装置，所述半导体装置还包括：
蚀刻停止层，覆盖栅极结构；
层间绝缘层，覆盖蚀刻停止层；以及
源极/漏极接触件，与栅极结构相邻，源极/漏极接触件与第二有源区接触并且延伸穿过蚀刻停止层和层间绝缘层。
19.一种半导体装置，所述半导体装置包括：
基底，包括有源区和源极/漏极区；
栅极介电层，包括在基底上的第一介电层和在第一介电层上的第二介电层，第一介电层包括在栅极介电层的侧表面处的凹槽；
栅电极结构，在栅极介电层上；
栅极覆盖层，在栅电极结构上；
间隔件结构，在基底上并且覆盖栅极介电层的侧表面以及栅电极结构的侧表面和栅极覆盖层的侧表面，间隔件结构包括第一间隔件、覆盖第一间隔件和凹槽的第二间隔件、覆盖第二间隔件的第三间隔件以及覆盖第三间隔件的第四间隔件，第二间隔件和第三间隔件包括氮化硅；
蚀刻停止层，覆盖栅极覆盖层和间隔件结构；
层间绝缘层，覆盖蚀刻停止层；以及
源极/漏极接触件，接触源极/漏极区并且延伸穿过层间绝缘层。
20.根据权利要求19所述的半导体装置，其中：
第一间隔件覆盖第二介电层的侧表面以及栅极结构的测表面和栅极覆盖层的侧表面，第一间隔件具有在剖视图中在竖直方向上延伸的线形形状；
第二间隔件与第一间隔件的侧表面和基底的上表面接触，第二间隔件具有L形形状；并且
第三间隔件覆盖第二间隔件，第三间隔件具有L形形状。
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