TWI781795B - 半導體記憶體元件 - Google Patents

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Abstract

本發明提供一種半導體記憶體元件，包含：基底，包含限定主動圖案的元件隔離圖案，主動圖案在第一方向上延伸且包含第一源極/汲極區及第二源極/汲極區；字元線，在與第一方向相交的第二方向上延伸；位元線，位於字元線上且電連接至第一源極/汲極區且在與第一方向及第二方向相交的第三方向上延伸；位元線間隔件，位於位元線的側壁上；儲存節點接觸件，電連接至第二源極/汲極區且跨位元線間隔件與位元線間隔開；以及介電圖案，位於位元線間隔件與儲存節點接觸件之間。位元線間隔件包含覆蓋位元線的側壁的第一間隔件及位於介電圖案與第一間隔件之間的第二間隔件。

Description

半導體記憶體元件
本發明概念是關於半導體記憶體元件。 相關申請案的交叉參考
此申請案主張2020年11月16日在韓國智慧財產局申請的韓國專利申請案第10-2020-0152715號的優先權，所述申請案的揭露內容特此以全文引用的方式併入本文中。
半導體元件由於其較小尺寸、多功能性以及/或低製造成本而在電子工業中具有重要作用。半導體元件隨著電子工業的發展而愈來愈整合化。為對半導體元件進行高度整合而減小半導體元件的圖案的線寬。然而，新的曝光技術及/或昂貴的曝光技術正用於高度整合半導體元件的精細圖案。因此，最近已對新的整合技術進行了各種研究。
本發明概念的一些實例實施例提供一種具有改進的電特性的半導體記憶體元件。
本發明概念的一些實例實施例提供一種具有提高的可靠性的半導體記憶體元件。
本發明概念的目的不限於上文所提及的，且所屬領域中的技術人員將自以下描述清楚地理解上文尚未提及的其他目的。
根據本發明概念的一些實例實施例，半導體記憶體元件可包含：基底，包含限定在第一方向上延伸的主動圖案的元件隔離圖案，所述主動圖案包含第一源極/汲極區及第二源極/汲極區；字元線，在與第一方向相交的第二方向上延伸；位元線，位於字元線上且電連接至第一源極/汲極區，所述位元線在與第一方向及第二方向兩者相交的第三方向上延伸；位元線間隔件，位於位元線的側壁上；儲存節點接觸件，電連接至第二源極/汲極區且與位元線間隔開，所述位元線間隔件安置於位元線與儲存節點接觸件之間；以及介電圖案，位於位元線間隔件與儲存節點接觸件之間。位元線間隔件可包含覆蓋位元線的側壁的第一間隔件及位於介電圖案與第一間隔件之間的第二間隔件。
根據本發明概念的一些實例實施例，半導體記憶體元件可包含：基底，包含限定在第一方向上延伸的主動圖案的元件隔離圖案，所述主動圖案包含第一源極/汲極區及第二源極/汲極區；字元線，在與第一方向相交的第二方向上延伸；位元線，位於字元線上且電連接至第一源極/汲極區，所述位元線在與第一方向及第二方向兩者相交的第三方向上延伸；位元線間隔件，位於位元線的側壁上；儲存節點接觸件，電連接至第二源極/汲極區且與位元線間隔開，所述位元線間隔件安置於位元線與儲存節點接觸件之間；介電籬（dielectric fence），與字元線垂直地交疊且位於儲存節點接觸件與另一儲存節點接觸件之間；以及介電圖案，位於儲存節點接觸件與位元線間隔件之間及儲存節點接觸件與介電籬之間。當以平面視圖查看半導體記憶體元件時，介電圖案可具有四邊形環狀結構或圓形環狀結構。
根據本發明概念的一些實例實施例，半導體記憶體元件可包含：基底，包含具有在第一方向上的主軸的主動圖案，所述主動圖案包含第一源極/汲極區及在第一方向上彼此間隔開的一對第二源極/汲極區，第一源極/汲極區安置於一對第二源極/汲極區之間，且基底包含限定主動圖案的元件隔離圖案；字元線，在與第一方向相交的第二方向上延伸；位元線，位於字元線上且電連接至第一源極/汲極區，所述位元線在與第一方向及第二方向兩者相交的第三方向上延伸；第一位元線間隔件，位於位元線的側壁上；第一儲存節點接觸件，電連接至一對第二源極/汲極區中的一者且與位元線間隔開，第一位元線間隔件安置於第一儲存節點接觸件與位元線之間；位元線接觸件，電連接至第一源極/汲極區；位元線封蓋圖案，位於位元線上；著陸墊，電連接至第一儲存節點接觸件；底部電極，位於著陸墊上；以及介電圖案，位於第一位元線間隔件與第一儲存節點接觸件之間。第一位元線間隔件可包含覆蓋位元線的側壁的第一間隔件及位於介電圖案與第一間隔件之間的第二間隔件。
現將參考隨附圖式詳細地描述本發明概念的一些實例實施例以有助於清楚地解釋本發明概念。
圖1A示出繪示根據本發明概念的一些實例實施例的半導體記憶體元件的平面視圖。圖1B示出沿圖1A的線I-I'及線II-II'截取的橫截面視圖。
參考圖1A及圖1B，基底100中可具備限定主動圖案ACT的元件隔離圖案102。基底100可為半導體基底，諸如矽基底、鍺基底或矽-鍺基底。元件隔離圖案102可包含（例如）氧化矽、氮化矽以及氮氧化矽中的一或多者或可由（例如）氧化矽、氮化矽以及氮氧化矽中的一或多者形成。當以平面視圖查看基底100（下文中稱作「以平面視圖查看」時），主動圖案ACT中的每一者可具有桿形狀，且可以其主軸處於與第二方向D2及與第二方向D2交叉的第三方向D3兩者相交的第一方向D1上的方式安置。舉例而言，桿形狀可在第一方向D1上縱向延伸。第一方向D1至第三方向D3可為處於與基底100的頂表面或其底表面平行的同一平面上的共面線。
基底100中可具備跨主動圖案ACT延行的字元線WL。字元線WL可在第二方向D2上延伸且可沿第三方向D3配置（亦即，在第三方向D3上彼此間隔開）。字元線WL可安置於在元件隔離圖案102及主動圖案ACT上形成的凹槽中。字元線WL中的每一者可具有彎曲的底表面。本發明概念不限於此。舉例而言，字元線WL中的每一者可具有不平的底表面。元件隔離圖案102上的字元線WL的底表面可低於主動圖案ACT上的字元線WL的底表面。字元線WL可包含導電材料或可由導電材料形成。舉例而言，導電材料可包含以下各者中的一者或可由以下各者中的一者形成：摻雜半導體材料（摻雜矽、摻雜鍺等）、導電金屬氮化物（氮化鈦、氮化鉭等）、金屬（鎢、鈦、鉭等）以及金屬半導體化合物（矽化鎢、矽化鈷、矽化鈦等）。閘極介電圖案105可插入於字元線WL與主動圖案ACT之間及字元線WL與元件隔離圖案102之間。閘極介電圖案105可包含選自以下各者中的至少一者或可由選自以下各者中的至少一者形成：氧化矽、氮化矽、氮氧化矽以及高k介電質。
字元線封蓋圖案110可安置於字元線WL中的每一者上。字元線封蓋圖案110可具有沿字元線WL的縱向方向延伸的線性形狀，且可覆蓋字元線WL的整個頂表面。舉例而言，字元線封蓋圖案110可包含氧化矽、氮化矽以及氮氧化矽中的至少一者或可由氧化矽、氮化矽以及氮氧化矽中的至少一者形成。字元線封蓋圖案110可具有與基底100的頂表面實質上共面的頂表面。
主動圖案ACT中的每一者中可具備第一雜質區112a及跨第一雜質區112a彼此間隔開的第二雜質區112b。第一雜質區112a可提供於跨一個主動圖案ACT延行的一對字元線WL之間的所述一個主動圖案ACT中。第二雜質區112b（例如，兩個第二雜質區112b）可提供於主動圖案ACT中且可跨所述一對字元線WL彼此間隔開。舉例而言，第一雜質區112a可提供於一個字元線WL的一側上的主動圖案ACT中，且第二雜質區112b可提供於一個字元線WL的另一側上的主動圖案ACT中。第一雜質區112a可包含導電性類型與第二雜質區112b的導電性類型相同的雜質。
層間介電層120可安置於基底100上。層間介電層120可形成為包含氧化矽層、氮化矽層以及氮氧化矽層中的一或多者的單層或多層。當以平面視圖查看時，層間介電層120可具有彼此間隔開的島狀物形狀。層間介電層120可經形成以同時覆蓋兩個相鄰主動圖案ACT的末端部分。基底100、元件隔離圖案102以及字元線封蓋圖案110可部分地在其上部部分處凹陷以形成第一凹部122。當以平面視圖查看時，第一凹部122可具有網狀形狀。
基底100上可具備在第三方向D3上延伸且在第二方向D2上彼此間隔開的位元線BL。位元線BL可安置於層間介電層120上，且可跨字元線封蓋圖案110及字元線WL延行。位元線BL中的每一者可包含第一位元線圖案150、位元線障壁圖案151以及第二位元線圖案152或可由第一位元線圖案150、位元線障壁圖案151以及第二位元線圖案152形成。第一位元線圖案150可包含摻雜雜質的多晶矽或未摻雜雜質的多晶矽或可由摻雜雜質的多晶矽或未摻雜雜質的多晶矽形成。位元線障壁圖案151可包含金屬矽化物層或可由金屬矽化物層形成。第二位元線圖案152可包含金屬材料或導電金屬氮化物或可由金屬材料或導電金屬氮化物形成。舉例而言，金屬材料可包含選自鎢、鈦、鉭、鋁、銅、鎳以及鈷中的至少一者或可由選自鎢、鈦、鉭、鋁、銅、鎳以及鈷中的至少一者形成，且導電金屬氮化物可包含選自氮化鈦、氮化鉭以及氮化鎢中的至少一者或可由選自氮化鈦、氮化鉭以及氮化鎢中的至少一者形成。位元線封蓋圖案155可安置於位元線BL中的每一者上。位元線封蓋圖案155可沿位元線BL在第三方向D3上延伸以覆蓋位元線BL的頂表面。位元線封蓋圖案155可包含介電材料或可由介電材料形成。舉例而言，位元線封蓋圖案155可包含氮化物（例如，氮化矽）及氮氧化物（例如，氮氧化矽）中的一或多者或可由氮化物及氮氧化物中的一或多者形成。
位元線接觸件DC可安置於與位元線BL相交的第一凹部122中。位元線接觸件DC可包含摻雜雜質的多晶矽或未摻雜雜質的多晶矽或可由摻雜雜質的多晶矽或未摻雜雜質的多晶矽形成。位元線BL中的每一者可經由位元線接觸件DC電連接至第一雜質區112a。根據一些實例實施例，第一位元線圖案150及位元線接觸件DC可包含相同材料或可由相同材料形成，且可彼此接觸以構成單件。位元線接觸件DC可穿透基底100的至少一部分以接觸第一雜質區112a。應理解，當部件被稱作「連接」或「耦接」至另一部件時或「在」另一部件「上」時，所述部件可直接連接或耦接至另一部件或在另一部件上，或可存在介入部件。相反，當部件被稱作「直接連接」或「直接耦接」至另一部件，或被稱作「接觸」另一部件或「與」另一部件「接觸」時，不存在介入部件。應以類似方式解譯用於描述部件之間的關係的其他詞（例如，「在…之間」與「直接在…之間」、「鄰近」與「直接鄰近」等）。位元線接觸件DC可具有低於基底100的頂表面的底表面。根據一些實例實施例，位元線BL及位元線接觸件DC可具有在第二方向D2上的寬度，且位元線BL的寬度可與位元線接觸件DC的寬度實質上相同。在此描述中，術語「寬度」可指示沿第二方向D2量測的距離。
第一凹部122可具有不由位元線接觸件DC佔據的空白空間，且下部埋入圖案141可安置於第一凹部122的空白空間中。下部埋入圖案141可形成為包含選自氧化矽層、氮化矽層以及氮氧化矽層中的至少一者或由選自氧化矽層、氮化矽層以及氮氧化矽層中的至少一者形成的單層或多層。介電襯裡140可插入於下部埋入圖案141與第一凹部122的內側壁之間及下部埋入圖案141與位元線接觸件DC之間。介電襯裡140可包含相對於下部埋入圖案141具有蝕刻選擇性的介電材料或可由相對於下部埋入圖案141具有蝕刻選擇性的介電材料形成。舉例而言，下部埋入圖案141可包含氮化矽或可由氮化矽形成，且介電襯裡140可包含氧化矽或可由氧化矽形成。
儲存節點接觸件BC可安置於位元線BL中的每一者的相對側上。儲存節點接觸件BC可跨其對應位元線BL彼此間隔開。儲存節點接觸件BC可包含摻雜雜質的多晶矽或未摻雜雜質的多晶矽或可由摻雜雜質的多晶矽或未摻雜雜質的多晶矽形成。儲存節點接觸件BC可具有凹形底表面。介電籬300可安置於儲存節點接觸件BC之間及位元線BL之間。舉例而言，介電籬300可安置於在第三方向D3上彼此間隔開的兩個儲存節點接觸件BC之間及在第二方向D2上彼此間隔開的兩個位元線BL之間。介電籬300可包含諸如氮化矽、氧化矽或氮氧化矽的介電材料或可由諸如氮化矽、氧化矽或氮氧化矽的介電材料形成。一個位元線BL可設置於具有沿位元線BL替代地及反覆地安置的儲存節點接觸件BC及介電籬300的其一側上。介電籬300可具有其高度（或位準）高於儲存節點接觸件BC中的每一者的頂部末端的高度（或位準）的頂部末端。
第一間隔件210、氣隙AG以及第二間隔件230可插入於如圖1B的線I-I'截取的橫截面視圖中所繪示的位元線BL與儲存節點接觸件BC之間。第一間隔件210、氣隙AG以及第二間隔件230可統稱為位元線間隔件SP。舉例而言，位元線間隔件SP可安置於位元線BL的相對側壁中的每一者上。第一間隔件210可鄰近於位元線BL的側壁，且第二間隔件230可鄰近於儲存節點接觸件BC。氣隙AG可插入於第一間隔件210與第二間隔件230之間。第一間隔件210、氣隙AG以及第二間隔件230可沿位元線BL的側表面延伸，且亦可插入於如圖1B的線II-II'截取的橫截面視圖中所繪示的位元線BL與介電籬300之間。第一間隔件210及第二間隔件230可包含相同材料或可由相同材料形成。舉例而言，第一間隔件210及第二間隔件230可包含氮化矽或可由氮化矽形成。儲存節點接觸件BC的頂表面可低於第二間隔件230的最上表面，且可暴露第二間隔件230的上部側壁。舉例而言，第二間隔件230的上部側壁可超出儲存節點接觸件BC的頂表面垂直地延伸。介電圖案250可具有高度（或位準）低於第二間隔件230的最上表面的高度（或位準）的頂表面。第二間隔件230可具有其高度（或位準）高於位元線BL的頂表面的高度（或位準）的最上表面。氣隙AG可具有高度（或位準）高於位元線BL的頂表面的高度（或位準）的最上表面。第二間隔件230可具有低於第一間隔件210的底表面的底表面。第二間隔件230的最上表面可低於第一間隔件210的最上表面。第一間隔件210及第二間隔件230的此類組態可提高用於形成下文將論述的著陸墊LP的製程裕度（process margin）且改進著陸墊LP與儲存節點接觸件BC彼此之間的連接。根據一些實例實施例，第一間隔件210可具有在與第二間隔件230的最上表面的高度（或位準）實質上相同的高度（或位準）處的最上表面。
第一間隔件210可延伸以覆蓋位元線接觸件DC的側壁及第一凹部122的內側壁及底表面。第一間隔件210可插入於位元線接觸件DC與介電襯裡140之間，介電襯裡140與第一凹部122的內側壁之間，介電襯裡140與第一凹部122的底表面之間，以及字元線封蓋圖案110與介電襯裡140之間。舉例而言，第一間隔件210可插入於基底100與介電襯裡140之間及元件隔離圖案102與介電襯裡140之間。
介電圖案250可插入於位元線間隔件SP與儲存節點接觸件BC之間。舉例而言，介電圖案250可插入於第二間隔件230與儲存節點接觸件BC之間。介電圖案250可覆蓋第二間隔件230的側壁及儲存節點接觸件BC的側壁。介電圖案250可插入於儲存節點接觸件BC與介電籬300之間。介電圖案250可覆蓋介電籬300的側壁。舉例而言，當以平面視圖查看時，介電圖案250可具有四邊形環狀結構或圓形環狀結構。
介電圖案250可具有與儲存節點接觸件BC的頂表面實質上共面的頂表面。當以平面視圖查看時，介電圖案250可圍繞儲存節點接觸件BC。舉例而言，介電圖案250可接觸及圍繞儲存節點接觸件BC的整個側壁。介電圖案250可具有與基底100的頂表面實質上共面的底表面。舉例而言，介電圖案250的底表面可與主動圖案ACT的頂表面實質上共面。儲存節點接觸件BC可具有階梯部分。階梯部分可形成於基底100的頂表面上。儲存節點接觸件BC可具有在鄰近於基底100的底表面的一部分處比在鄰近於基底100的頂表面的一部分處更大的寬度。介電圖案250可具有小於第二間隔件230的寬度的寬度。介電圖案250可包含與第一間隔件210及第二間隔件230的材料不同的材料或可由與第一間隔件210及第二間隔件230的材料不同的材料形成。介電圖案250可包含氧化物（諸如氧化矽或氧化鉿）或可由氧化物形成。當提及定向、佈局、方位、形狀、尺寸、數量或其他量測值時，本文中所使用的諸如「相同」、「相等」、「平面」或「共面」的術語未必意謂完全相同的定向、佈局、方位、形狀、尺寸、數量或其他量測值，但意欲涵蓋可例如歸因於製造製程而出現的可接受變化內的幾乎相同的定向、佈局、方位、形狀、尺寸、數量或其他量測值。除非上下文或其他陳述另外指示，否則本文中可使用術語「實質上」來強調此含義。舉例而言，描述為「實質上相同」、「實質上相等」或「實質上平坦」的術語可為完全相同、相等或平坦或可在可例如歸因於製造製程而出現的可接受變化內相同、相等或平坦。
在包含多晶矽的儲存節點接觸件與包含氮化矽的第二間隔件之間的界面處，可形成懸空鍵以增加儲存節點接觸件中的空乏。舉例而言，具有照射半導體記憶體元件的高能量的阿爾法粒子可在多晶矽與氮化矽之間的界面處形成懸空鍵。懸空鍵的此類形成可引起空乏層，其中儲存節點接觸件中的自由電子自其擴散開以擴張，且因此儲存節點接觸件的有效寬度（亦即，儲存節點接觸件與著陸墊之間的接觸區域）減小，由此增強著陸墊與儲存節點接觸件之間的接觸抗性。短通道效應可導致半導體記憶體元件具有降低的可靠性及電特性。
根據本發明概念，因為介電圖案250（其可包含氧化矽或氧化鉿或可由氧化矽或氧化鉿形成）插入於儲存節點接觸件BC與第二間隔件230之間，所以可形成多晶矽與氧化矽或氧化鉿之間的界面，且例如可僅很少地形成歸因於阿爾法粒子的懸空鍵或可避免在儲存節點接觸件BC與第二間隔件230之間的界面處形成歸因於阿爾法粒子的懸空鍵。因此，可避免在儲存節點接觸件BC處出現空乏，且可避免儲存節點接觸件BC的有效寬度的減小。根據本發明概念的半導體記憶體元件可提高可靠性及電特性。
著陸墊LP可安置於儲存節點接觸件BC上。位元線BL的一部分可與著陸墊LP垂直地交疊。儲存節點接觸件BC及著陸墊LP可用於達成主動圖案ACT與在位元線BL上形成的電容器底部電極BE之間的連接。可安置著陸墊LP以對應地與儲存節點接觸件BC交疊。著陸墊LP可包含金屬材料（例如鎢）或可由所述金屬材料形成。
導電障壁層310可插入於儲存節點接觸件BC與著陸墊LP之間，位元線間隔件SP與著陸墊LP之間，以及位元線BL與著陸墊LP之間。導電障壁層310可共形地覆蓋位元線BL、儲存節點接觸件BC以及位元線間隔件SP。導電障壁層310可包含金屬氮化物（諸如氮化鈦或氮化鉭）或可由所述金屬氮化物形成。
第二凹部312可形成於位元線封蓋圖案155上及著陸墊LP之間。第二凹部312可共用著陸墊LP的側壁作為其內側壁。第二凹部312可具有與位元線BL間隔開的底表面。第二凹部312可暴露著陸墊LP的側壁。第二凹部312可在第二方向D2及第三方向D3上將著陸墊LP彼此分隔開。
上部埋入圖案320可安置於第二凹部312中。上部埋入圖案320可填充著陸墊LP之間的空間。上部埋入圖案320可具有與著陸墊LP的頂表面實質上共面的頂表面。上部埋入圖案320可包含氧化矽、氮化矽或其組合或可由氧化矽、氮化矽或其組合形成。
根據本發明概念的一些實例實施例的半導體記憶體元件可包含資料儲存部件。資料儲存部件中的每一者可為電容器。舉例而言，資料儲存部件可包含底部電極BE、覆蓋底部電極BE的頂部電極TE以及在底部電極BE與頂部電極TE之間的介電層330。底部電極BE可安置於著陸墊LP上。頂部電極TE可為共同覆蓋底部電極BE的共同電極。根據一些實例實施例，底部電極BE中的每一者可具有中空圓柱形狀或柱形狀。介電層330可共形地覆蓋底部電極BE中的每一者的頂表面及側壁。
底部電極BE及頂部電極TE可包含摻雜雜質的矽、金屬以及金屬化合物中的一者或可由摻雜雜質的矽、金屬以及金屬化合物中的一者形成。介電層330可為包含至少一種金屬氧化物（諸如HfO 2、ZrO 2、Al 2O 3、La 2O 3、Ta 2O 3以及TiO 2）及/或鈣鈦礦介電材料（諸如SrTiO 3（STO）、(Ba,Sr)TiO 3（BST）、BaTiO 3、PZT以及PLZT）或由所述至少一種金屬氧化物及/或鈣鈦礦介電材料形成的單層或其組合。
圖2A至圖10A示出繪示根據本發明概念的一些實例實施例的製造半導體記憶體元件的方法的平面視圖。圖2B至圖10B分別示出沿圖2A至圖10A的線I-I'及線II-II'截取的橫截面視圖。
參考圖2A及圖2B，元件隔離圖案102可形成於基底100中，由此限定主動圖案ACT。舉例而言，溝槽可形成於基底100的單元陣列區處，且元件隔離圖案102可填充溝槽。元件隔離圖案102可藉由使用淺溝槽隔離（shallow trench isolation；STI）方法形成。元件隔離圖案102可包含選自氧化矽、氮化矽以及氮氧化矽中的至少一者或可由選自氧化矽、氮化矽以及氮氧化矽中的至少一者形成。當以平面視圖查看時，主動圖案ACT中的每一者可具有桿形狀，且其主軸可處於與第二方向D2及與第二方向D2交叉的第三方向D3兩者相交的第一方向D1上。舉例而言，桿形狀可在第一方向D1上縱向延伸。第一方向D1至第三方向D3可為處於與基底100的頂表面或其底表面平行的同一平面上的共面線。
字元線WL可形成於在基底100中形成的對應凹槽中。一對字元線WL可跨主動圖案ACT中的每一者延行。一對字元線WL可將主動圖案ACT中的每一者劃分為第一源極/汲極區SDR1及一對第二源極/汲極區SDR2。第一源極/汲極區SDR1可限定於一對字元線WL之間，且一對第二源極/汲極區SDR2可限定於對應主動圖案ACT中的每一者的相對邊緣（亦即，末端部分）上。
基底100可經圖案化以形成在第二方向D2上線性地延伸的凹槽。閘極介電層可形成於在其中形成凹槽的基底100上。閘極介電層可藉由使用熱氧化製程、原子層沈積製程或化學氣相沈積製程形成。閘極介電層可包含介電材料（例如氧化矽、氮化矽以及金屬氧化物中的一或多者）或可由所述介電材料形成。閘極電極層可形成於在其上形成閘極介電層的基底100上。閘極電極層可藉由使用化學氣相沈積製程形成。閘極電極層可包含以下各者中的一者或可由以下各者中的一者形成：摻雜半導體材料（摻雜矽、摻雜鍺等）、導電金屬氮化物（氮化鈦、氮化鉭等）、金屬（鎢、鈦、鉭等）以及金屬半導體化合物（矽化鎢、矽化鈷、矽化鈦等）。可執行蝕刻製程從而閘極電極層經蝕刻以在對應凹槽中形成字元線WL。蝕刻製程可持續直至閘極電極層在凹槽中具有某一厚度為止。可移除在不以字元線WL覆蓋的情況下暴露的閘極介電層的部分以形成閘極介電圖案105。閘極介電圖案105可形成為安置於字元線WL與主動圖案ACT之間及/或字元線WL與元件隔離圖案102之間。蝕刻製程可暴露元件隔離圖案102的頂表面及主動圖案ACT的頂表面。字元線封蓋層可形成於基底100上，且接著可執行平坦化製程以在凹槽中的每一者中形成字元線封蓋圖案110。字元線封蓋層可包含介電材料（例如氮化矽）或可由所述介電材料形成。
參考圖3A及圖3B，主動圖案ACT中的每一者可植入有雜質以形成第一雜質區112a及第二雜質區112b。第一雜質區112a及第二雜質區112b可藉由離子植入製程形成。舉例而言，第一雜質區112a及第二雜質區112b可為摻雜有n型雜質的區域。第一雜質區112a可比第二雜質區112b相對更深地延伸至基底100中。第一雜質區112a及第二雜質區112b可分別在第一源極/汲極區SDR1及第二源極/汲極區SDR2中形成。
層間介電層及第一位元線層可形成於基底100的整個表面上。第一位元線層可包含多晶矽或可由多晶矽形成。第一位元線層可用作蝕刻罩幕以蝕刻層間介電層、元件隔離圖案102、基底100以及字元線封蓋圖案110以同時形成第一凹部122及初步層間介電層121。初步層間介電層121可形成為包含選自氧化矽層、氮化矽層以及氮氧化矽層中的至少一者或由選自氧化矽層、氮化矽層以及氮氧化矽層中的至少一者形成的單層或多層。當以平面視圖查看時，初步層間介電層121的形狀可類似於彼此間隔開的多個島狀物。初步層間介電層121可經形成以同時覆蓋兩個相鄰主動圖案ACT的末端部分。當以平面視圖查看時，第一凹部122可具有網狀形狀。第一凹部122可暴露第一雜質區112a。
位元線接觸層可形成於基底100的整個表面上，由此填充第一凹部122。舉例而言，位元線接觸層可包含多晶矽或可由多晶矽形成。位元線接觸層可經受平坦化製程以移除第一位元線層上的位元線接觸層且以暴露第一位元線層的頂表面。位元線障壁層、第二位元線層以及位元線封蓋層可在第一位元線層及位元線接觸層上依序形成。位元線障壁層可包含金屬矽化物層或可由金屬矽化物層形成。第二位元線層可包含金屬（例如，鎢、鈦、鉭、鋁、銅、鎳或鈷）或導電金屬氮化物（例如，氮化鈦、氮化鉭或氮化鎢）或可由所述金屬或所述導電金屬氮化物形成。位元線封蓋層可包含氮化物（例如，氮化矽）及氮氧化物（例如，氮氧化矽）中的一或多者或可由所述氮化物及氮氧化物中的一或多者形成。可執行蝕刻製程從而位元線封蓋層、第二位元線層、位元線障壁層、第一位元線層以及位元線接觸層依序經蝕刻以分別形成位元線封蓋圖案155、第二位元線圖案152、位元線障壁圖案151、第一位元線圖案150以及位元線接觸件DC。第一位元線圖案150、位元線障壁圖案151以及第二位元線圖案152可統稱為位元線BL。蝕刻製程可部分地暴露初步層間介電層121的頂表面且亦可部分地暴露第一凹部122的內側壁及底表面。
參考圖4A及圖4B，第一間隔件層可形成於基底100的整個表面上。第一間隔件層可共形地覆蓋第一凹部122的底表面及內側壁。第一間隔件層可包含氮化矽或可由氮化矽形成。介電襯裡層及埋入介電層可在基底100的整個表面上依序形成從而填充第一凹部122，且接著可執行非等向性蝕刻製程從而介電襯裡層及埋入介電層經非等向性蝕刻以在第一凹部122中形成介電襯裡140及下部埋入圖案141。介電襯裡140可包含氧化矽或可由氧化矽形成，且下部埋入圖案141可包含氮化矽或可由氮化矽形成。當執行非等向性蝕刻製程時，第一間隔件層可經蝕刻以形成第一間隔件210。犧牲間隔件層可共形地形成於基底100的整個表面上，且接著犧牲間隔件層可經非等向性蝕刻以形成覆蓋第一間隔件210的側壁的犧牲間隔件220。犧牲間隔件220可包含相對於第一間隔件210具有蝕刻選擇性的諸如氧化矽的材料或可由所述材料形成。初步層間介電層121可經非等向性蝕刻以形成層間介電層120且以暴露基底100的頂表面。第二間隔件層可共形地形成於基底100的整個表面上，且接著第二間隔件層可經非等向性蝕刻以形成覆蓋犧牲間隔件220的側壁的第二間隔件230。第二間隔件230可包含氮化矽。
參考圖5A及圖5B，犧牲圖案可形成於基底100的整個表面上，從而限定下文將論述的儲存節點接觸件BC的位置。舉例而言，犧牲圖案可包含氧化矽、多晶矽或矽鍺或可由氧化矽、多晶矽或矽鍺形成。犧牲圖案可在位元線BL之間彼此分隔且可與第二雜質區112b垂直地交疊。犧牲圖案可設置於限定下文將論述的介電籬300的位置的開口之間。當形成犧牲圖案時，可對暴露於開口的第一間隔件210、犧牲間隔件220以及第二間隔件230的上部部分執行部分蝕刻。在實施例中，在使用負載效應或類似者恰當地控制的蝕刻條件的情況下，在部分蝕刻中可避免對第一間隔件210、犧牲間隔件220以及第二間隔件230的損害。
介電籬300可形成於開口中。介電籬300可包含例如氮化矽、氧化矽或氮氧化矽或可由例如氮化矽、氧化矽或氮氧化矽形成。介電籬300可與字元線WL垂直地交疊。可移除犧牲圖案，且第三凹部202可經形成以暴露基底100的第二雜質區112b。
參考圖6A及圖6B，填充第三凹部202的多晶矽層可形成於基底100的整個表面上，且接著多晶矽層可經蝕刻以形成第一初步接觸件241。第一初步接觸件241可填充第三凹部202的一部分。舉例而言，多晶矽層的一部分可殘留在第三凹部202的底部處作為第一初步接觸件241。第一初步接觸件241可具有與基底100的頂表面實質上共面的頂表面。舉例而言，第一初步接觸件241可暴露第二間隔件230的側壁。
第一初步介電層251可形成於基底100的整個表面上。第一初步介電層251可共形地覆蓋第二間隔件230的側壁、第二間隔件230的頂表面、犧牲間隔件220的頂表面、第一間隔件210的頂表面、位元線封蓋圖案155的頂表面以及第一初步接觸件241的頂表面。第一初步介電層251可包含氧化物（例如氧化矽或氧化鉿）或可由所述氧化物形成。
參考圖7A及圖7B，可執行蝕刻製程從而第一初步介電層251經蝕刻以形成第二初步介電層252且以暴露第一初步接觸件241的頂表面。舉例而言，可部分地移除第一初步介電層251以減小其厚度，且在蝕刻製程之後殘留的第一初步介電層251可對應於第二初步介電層252。第二初步介電層252可共形地覆蓋第二間隔件230的側壁、第二間隔件230的頂表面、犧牲間隔件220的頂表面、第一間隔件210的頂表面以及位元線封蓋圖案155的頂表面。第二初步介電層252可具有小於第一初步介電層251的厚度的厚度。在此描述中，術語「厚度」可指示在與基底100的頂表面（例如，其可對應於第二雜質區112b的頂表面）垂直的方向上量測的距離。當執行蝕刻製程時，第一初步接觸件241的頂表面可經部分地蝕刻以變為凹形。可執行清潔製程以自第一初步接觸件241的頂表面移除蝕刻副產物。
參考圖8A及圖8B，第二多晶矽層可形成於基底100的整個表面上，且可執行蝕刻製程以蝕刻多晶矽層以形成第二初步接觸件242。第二初步接觸件242可包含第一初步接觸件241及在第一初步接觸件241上堆疊及蝕刻的第二多晶矽層或可由第一初步接觸件241及在第一初步接觸件241上堆疊及蝕刻的第二多晶矽層形成。第二初步接觸件242可具有在低於位元線封蓋圖案155的頂表面的高度（或位準）及第一間隔件210的頂表面的高度（或位準）的高度（或位準）處的頂表面。蝕刻製程可部分地蝕刻位元線封蓋圖案155、犧牲間隔件220以及第二間隔件230的上部部分。第一間隔件210的上部部分亦可經部分地蝕刻以在第一間隔件210的上部部分處具有較小寬度。
當執行蝕刻製程時，第二初步介電層252可經蝕刻以形成第三初步介電層253。第三初步介電層253可暴露位元線封蓋圖案155、第一間隔件210、犧牲間隔件220以及第二間隔件230的頂表面。第三初步介電層253可插入於第二間隔件230與第二初步接觸件242之間。第三初步介電層253可覆蓋第二間隔件230的側壁。第三初步介電層253可具有在與第二間隔件230的頂表面的高度（或位準）實質上相同的高度（或位準）處的頂表面。第三初步介電層253的頂表面的高度（或位準）可與第二初步接觸件242的頂表面的高度（或位準）實質上相同。第三初步介電層253可具有與基底100的頂表面（例如，第二雜質區112b的頂表面）實質上共面的底表面。上部封蓋層260可形成於基底100的整個表面上。舉例而言，上部封蓋層260可包含氮化矽或可由氮化矽形成。上部封蓋層260可共形地覆蓋第二初步接觸件242、第三初步介電層253、第二間隔件230、犧牲間隔件220以及位元線封蓋圖案155的頂表面，且亦可共形地覆蓋第一間隔件210的側壁。上部封蓋層260可經形成以避免後續蝕刻製程中的損害。
參考圖9A及圖9B，可執行蝕刻製程從而第二初步接觸件242經蝕刻以形成儲存節點接觸件BC。蝕刻製程可部分地蝕刻上部封蓋層260、犧牲間隔件220以及第二間隔件230的上部部分。在蝕刻製程中，第三初步介電層253經蝕刻以形成介電圖案250。介電圖案250可暴露第二間隔件230的側壁。介電圖案250可插入於第二間隔件230與儲存節點接觸件BC之間。舉例而言，介電圖案250可覆蓋第二間隔件230的側壁及儲存節點接觸件BC的側壁。介電圖案250可具有在與儲存節點接觸件BC的頂部末端的高度（或位準）實質上相同的高度（或位準）處的頂表面。介電圖案250可具有與基底100的頂表面實質上共面的底表面。儲存節點接觸件BC的頂表面的高度（或位準）可低於位元線封蓋圖案155、第一間隔件210、犧牲間隔件220以及第二間隔件230的頂表面的高度（或位準）。第一間隔件210可在其上部側壁處暴露。上文所提及的製程可提高用於形成下文將論述的著陸墊的製程裕度。
可執行清潔製程以清潔儲存節點接觸件BC的頂表面。導電障壁層310可共形地形成於基底100的整個表面上。舉例而言，導電障壁層310可包含氮化鈦或氮化鉭。
參考圖10A及圖10B，著陸墊層可形成於基底100的整個表面上，從而填充位元線封蓋圖案155之間的空間。舉例而言，著陸墊層可包含鎢或可由鎢形成。上部罩幕圖案311可形成於著陸墊層上。舉例而言，上部罩幕圖案311可包含非晶碳層（ACL）或可由非晶碳層（ACL）形成。上部罩幕圖案311可限定下文將論述的著陸墊的位置。上部罩幕圖案311可經形成以與儲存節點接觸件BC垂直地交疊。當以平面視圖查看時，上部罩幕圖案311的形狀可類似於彼此間隔開的多個島狀物。
可執行蝕刻製程，其中上部罩幕圖案311用作蝕刻罩幕以部分地移除著陸墊層、導電障壁層310以及位元線封蓋圖案155。因此，可形成著陸墊LP，且同時，可形成第二凹部312。在此步驟中，可移除位元線封蓋圖案155的單側上的第一間隔件210及第二間隔件230以暴露犧牲間隔件220的頂部末端。當執行蝕刻製程以形成著陸墊LP及第二凹部312時，可控制蝕刻劑供應以抑制著陸墊LP的側壁經蝕刻，其結果為可避免著陸墊LP的寬度減小。因此，著陸墊LP的製程裕度可增大。在實施例中，可持續執行著陸墊層的形成及其蝕刻製程。
可對暴露於第二凹部312的犧牲間隔件220執行選擇性移除。可經由第二凹部312引入蝕刻犧牲間隔件220的蝕刻劑以移除犧牲間隔件220。蝕刻劑可引入至犧牲間隔件220中。蝕刻劑的引入可令人滿意地持續而不由介電籬300或類似者中斷，且因此犧牲間隔件220可完全經移除。犧牲間隔件220並不殘留，但可完全用氣隙AG替代。因此，氣隙AG可均勻地設置於位元線BL的側壁上，且其結果為位元線BL的電容率彌散可降低。在實施例中，氣隙AG可減小彼此鄰近的位元線BL之間的寄生電容。
參考圖1A及圖1B，可移除上部罩幕圖案311以暴露著陸墊LP的頂表面。可在氣隙AG形成之前移除上部罩幕圖案311。上部埋入圖案320可形成於著陸墊LP之間。舉例而言，上部埋入圖案320可填充第二凹部312。上部埋入圖案320可封閉氣隙AG的入口。舉例而言，上部埋入圖案320可覆蓋氣隙AG的頂部。上部埋入圖案320可包含介電材料(例如氧化矽或氮化矽)或可由所述介電材料形成。如本文中所論述的術語「空氣」可指大氣或在製造製程期間可存在的其他氣體。
底部電極BE可形成於著陸墊LP上。底部電極BE可包含摻雜雜質的矽、金屬或金屬化合物或可由摻雜雜質的矽、金屬或金屬化合物形成。介電層330可形成於底部電極BE上。介電層330可共形地覆蓋底部電極BE的頂表面。介電層330可為包含至少一種金屬氧化物（諸如HfO 2、ZrO 2、Al 2O 3、La 2O 3、Ta 2O 3以及TiO 2）及/或鈣鈦礦介電材料（諸如SrTiO 3（STO）、(Ba,Sr)TiO 3（BST）、BaTiO 3、PZT以及PLZT）的單層或其組合。頂部電極TE可形成於介電層330上。頂部電極TE可包含摻雜雜質的矽、金屬或金屬化合物或可由摻雜雜質的矽、金屬或金屬化合物形成。底部電極BE、介電層330以及頂部電極TE可構成資料儲存部件（例如，電容器）。
根據根據本發明概念的一些實例實施例的半導體記憶體元件，介電圖案可插入於儲存節點接觸件與位元線間隔件之間，且因此可避免在儲存節點接觸件與位元線間隔件之間形成懸空鍵。因此，在儲存節點接觸件處，可避免發生空乏，且最終根據本發明概念的半導體記憶體元件可提高可靠性及電特性。
儘管已結合隨附圖式中所示出的本發明概念的一些實例實施例來描述本發明概念，但所屬領域中的技術人員應理解，可在不脫離本發明概念的技術精神及基本特徵的情況下進行各種改變及修改。所屬領域中的技術人員將顯而易見，在不脫離本發明概念的範疇及精神的情況下，可對其進行各種替代、修改以及改變。
100:基底 102:元件隔離圖案 105:閘極介電圖案 110:字元線封蓋圖案 112a:第一雜質區 112b:第二雜質區 120:層間介電層 121:初步層間介電層 122:第一凹部 140:介電襯裡 141:下部埋入圖案 150:第一位元線圖案 151:位元線障壁圖案 152:第二位元線圖案 155:位元線封蓋圖案 202:第三凹部 210:第一間隔件 220:犧牲間隔件 230:第二間隔件 241:第一初步接觸件 242:第二初步接觸件 250:介電圖案 251:第一初步介電層 252:第二初步介電層 253:第三初步介電層 260:上部封蓋層 300:介電籬 310:導電障壁層
311:上部罩幕圖案
312:第二凹部
320:上部埋入圖案
330:介電層
ACT:主動圖案
AG:氣隙
BC:儲存節點接觸件
BE:電容器底部電極/底部電極
BL:位元線
D1:第一方向
D2:第二方向
D3:第三方向
DC:位元線接觸件
I-I'、II-II':線
LP:著陸墊
SDR1:第一源極/汲極區
SDR2:第二源極/汲極區
SP:位元線間隔件
TE:頂部電極
WL:字元線
圖1A示出繪示根據本發明概念的一些實例實施例的半導體記憶體元件的平面視圖。 圖1B示出沿圖1A的線I-I'及線II-II'截取的橫截面視圖。 圖2A至圖10A示出繪示根據本發明概念的一些實例實施例的製造半導體記憶體元件的方法的平面視圖。 圖2B至圖10B分別示出沿圖2A至圖10A的線I-I'及線II-II'截取的橫截面視圖。
210:第一間隔件
230:第二間隔件
250:介電圖案
300:介電籬
ACT:主動圖案
AG:氣隙
BL:位元線
D1:第一方向
D2:第二方向
D3:第三方向
DC:位元線接觸件
I-I'、II-II':線
SP:位元線間隔件
WL:字元線

Claims (10)

  1. 一種半導體記憶體元件，包括： 基底，包含元件隔離圖案，所述元件隔離圖案界定在第一方向上延伸的主動圖案，所述主動圖案包含第一源極/汲極區及第二源極/汲極區； 字元線，在與所述第一方向相交的第二方向上延伸； 位元線，在所述字元線上且電連接至所述第一源極/汲極區，所述位元線在第三方向上延伸，所述第三方向與所述第一方向及所述第二方向兩者相交； 位元線間隔件，在所述位元線的側壁上； 儲存節點接觸件，電連接至所述第二源極/汲極區且與所述位元線間隔開，所述位元線間隔件安置於所述位元線與所述儲存節點接觸件之間；以及 介電圖案，在所述位元線間隔件與所述儲存節點接觸件之間， 其中所述位元線間隔件包含： 第一間隔件，覆蓋所述位元線的所述側壁；以及 第二間隔件，在所述介電圖案與所述第一間隔件之間。
  2. 如請求項1所述的半導體記憶體元件，其中： 所述介電圖案的頂表面與所述儲存節點接觸件的頂表面共面，且 所述介電圖案的底表面與所述基底的頂表面共面。
  3. 如請求項1所述的半導體記憶體元件， 其中所述介電圖案包含與所述第一間隔件的材料及所述第二間隔件的材料不同的材料。
  4. 如請求項1所述的半導體記憶體元件， 其中，當以平面視圖查看所述半導體記憶體元件時，所述介電圖案具有四邊形環狀結構或圓形環狀結構。
  5. 一種半導體記憶體元件，包括： 基底，包含元件隔離圖案，所述元件隔離圖案界定在第一方向上延伸的主動圖案，所述主動圖案包含第一源極/汲極區及第二源極/汲極區； 字元線，在與所述第一方向相交的第二方向上延伸； 位元線，在所述字元線上且電連接至所述第一源極/汲極區，所述位元線在第三方向上延伸，所述第三方向與所述第一方向及所述第二方向兩者相交； 位元線間隔件，在所述位元線的側壁上； 儲存節點接觸件，電連接至所述第二源極/汲極區且與所述位元線間隔開，所述位元線間隔件安置於所述位元線與所述儲存節點接觸件之間； 介電籬，與所述字元線垂直地交疊且在所述儲存節點接觸件與另一儲存節點接觸件之間；以及 介電圖案，在所述儲存節點接觸件與所述位元線間隔件之間以及在所述儲存節點接觸件與所述介電籬之間， 其中，當以平面視圖查看所述半導體記憶體元件時，所述介電圖案具有四邊形環狀結構或圓形環狀結構。
  6. 如請求項5所述的半導體記憶體元件， 其中所述位元線間隔件包含： 第一間隔件，在所述位元線與所述儲存節點接觸件之間且鄰近於所述位元線的側壁； 第二間隔件，在所述位元線與所述儲存節點接觸件之間且鄰近於所述儲存節點接觸件的側壁；以及 氣隙，在所述第一間隔件與所述第二間隔件之間。
  7. 如請求項6所述的半導體記憶體元件，其中 所述介電圖案的頂表面低於所述第二間隔件的頂表面， 所述第二間隔件的所述頂表面高於所述位元線的頂表面，且 所述第一間隔件的頂表面高於所述第二間隔件的所述頂表面。
  8. 如請求項5所述的半導體記憶體元件，其中 所述介電圖案的底表面與所述基底的頂表面共面，且 所述介電圖案覆蓋所述儲存節點接觸件的側壁、所述位元線間隔件的側壁以及所述介電籬的側壁。
  9. 一種半導體記憶體元件，包括： 基底，包含具有在第一方向上的主軸的主動圖案，所述主動圖案包含第一源極/汲極區及在所述第一方向上彼此間隔開的一對第二源極/汲極區，所述第一源極/汲極區安置於所述一對第二源極/汲極區之間，且所述基底包含界定所述主動圖案的元件隔離圖案； 字元線，在與所述第一方向相交的第二方向上延伸； 位元線，在所述字元線上且電連接至所述第一源極/汲極區，所述位元線在第三方向上延伸，所述第三方向與所述第一方向及所述第二方向兩者相交； 第一位元線間隔件，在所述位元線的側壁上； 第一儲存節點接觸件，電連接至所述一對第二源極/汲極區中的一者且與所述位元線間隔開，所述第一位元線間隔件安置於所述第一儲存節點接觸件與所述位元線之間； 位元線接觸件，電連接至所述第一源極/汲極區； 位元線封蓋圖案，在所述位元線上； 著陸墊，電連接至所述第一儲存節點接觸件； 底部電極，在所述著陸墊上；以及 介電圖案，在所述第一位元線間隔件與所述第一儲存節點接觸件之間， 其中所述第一位元線間隔件包含： 第一間隔件，覆蓋所述位元線的所述側壁；以及 第二間隔件，在所述介電圖案與所述第一間隔件之間。
  10. 如請求項9所述的半導體記憶體元件，更包括： 多個儲存節點接觸件，包含所述第一儲存節點接觸件； 多個位元線間隔件，包含所述第一位元線間隔件；以及 多個介電籬，在所述字元線上及所述多個儲存節點接觸件中的兩個儲存節點接觸件之間的空間中， 其中所述介電圖案更安置於所述第一儲存節點接觸件與所述多個介電籬中的對應一者之間。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240074215A1 (en) * 2022-08-30 2024-02-29 Nanya Technology Corporation Semiconductor memory device manufacturing method

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7514324B2 (en) * 2004-01-27 2009-04-07 Micron Technology, Inc. Selective epitaxy in vertical integrated circuit
CN102044546A (zh) * 2006-08-30 2011-05-04 旺宏电子股份有限公司 存储器及其制造方法
CN108206208A (zh) * 2016-12-16 2018-06-26 三星电子株式会社 半导体器件及其制造方法
US20180226290A1 (en) * 2014-05-23 2018-08-09 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device
US20200135850A1 (en) * 2017-05-31 2020-04-30 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102238951B1 (ko) * 2014-07-25 2021-04-12 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
CN108269758B (zh) * 2016-12-29 2019-08-23 联华电子股份有限公司 半导体元件的制作方法
KR102321868B1 (ko) * 2017-04-03 2021-11-08 삼성전자주식회사 반도체 메모리 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7514324B2 (en) * 2004-01-27 2009-04-07 Micron Technology, Inc. Selective epitaxy in vertical integrated circuit
CN102044546A (zh) * 2006-08-30 2011-05-04 旺宏电子股份有限公司 存储器及其制造方法
US20180226290A1 (en) * 2014-05-23 2018-08-09 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device
CN108206208A (zh) * 2016-12-16 2018-06-26 三星电子株式会社 半导体器件及其制造方法
US20200135850A1 (en) * 2017-05-31 2020-04-30 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same

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