CN108206208A - 半导体器件及其制造方法 - Google Patents

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Abstract

提供了一种半导体器件。所提供的半导体器件可以具有增强的可靠性和操作特性。半导体器件包括：衬底；形成在衬底内的器件隔离膜；形成在衬底内的第一栅结构；凹陷，形成在第一栅结构的至少一侧并在衬底和器件隔离膜内，该凹陷包括上部分和下部分，其中凹陷的下部分形成在衬底内，凹陷的上部分跨过衬底和器件隔离膜形成；埋入接触，填充该凹陷；以及信息存储器，电连接到埋入接触。

Description

半导体器件及其制造方法
技术领域
本公开涉及一种半导体器件及其制造方法，更具体地，涉及一种包括彼此交叉的多个布线和埋入接触的半导体器件及其制造方法。
背景技术
随着半导体器件继续被高度集成，电路图案被进一步小型化以将更多的半导体器件封装到同一区域中。也就是，半导体器件的增大的集成密度导致关于半导体器件的构成元件的设计规则减小。
在高度地等比例缩小的半导体器件中，形成多个布线和插设在其间的多个埋入接触BC以制造可靠器件的工艺变得更加复杂并难以实现。
发明内容
本发明构思提供了通过调节其中形成埋入接触的凹陷的底表面的轮廓而具有增强的可靠性和操作特性的半导体器件。
本发明构思还提供了一种制造半导体器件的方法，通过调节其中形成埋入接触的凹陷的底表面的轮廓，该半导体器件具有增强的可靠性和操作特性。
根据本发明构思的示范性实施方式，提供了一种半导体器件，该半导体器件包括：衬底；器件隔离膜，形成在衬底内；第一栅结构，形成在衬底内；凹陷，形成在第一栅结构的至少一侧并在衬底和器件隔离膜内，该凹陷包括上部和下部，其中凹陷的下部形成在衬底内并且凹陷的上部跨越衬底和器件隔离膜形成；埋入接触，填充凹陷；以及电连接到埋入接触的信息存储器。
根据本发明构思的示范性实施方式，提供了一种半导体器件，该半导体器件包括：衬底；器件隔离膜，形成在衬底内；凹陷，形成在衬底和器件隔离膜内并包括垂直交叠衬底的第一部分和垂直交叠器件隔离膜的第二部分，其中凹陷的第一部分的深度大于凹陷的第二部分的深度，并且凹陷的第二部分的底表面低于衬底的上表面；填充凹陷的埋入接触；以及电连接到埋入接触的电容器。
根据本发明构思的示范性实施方式，提供了一种半导体器件，该半导体器件包括：器件隔离膜，在衬底内；多条字线，在衬底和器件隔离膜内，该多条字线跨过衬底和器件隔离膜形成并在第一方向上延伸；多条位线，在衬底和器件隔离膜上，该多条位线在与第一方向不同的第二方向上延伸并与字线交叉；埋入接触，在相邻的字线之间以及在相邻的位线之间，埋入接触交叠衬底和器件隔离膜，其中交叠衬底的埋入接触的高度大于交叠器件隔离膜的埋入接触的高度；以及电连接到埋入接触的电容器。
根据本发明构思的示范性实施方式，提供了一种半导体器件，该半导体器件包括：器件隔离膜，限定衬底内的有源区；第一和第二栅结构，彼此相邻地形成在衬底内；直接接触，电连接到第一栅结构和第二栅结构之间的衬底；位线，在直接接触上；凹陷，形成在衬底和器件隔离膜内并包括垂直交叠衬底的第一部分和垂直交叠器件隔离膜的第二部分，其中凹陷的第一部分的深度大于凹陷的第二部分的深度；填充凹陷的埋入接触，其中第一栅结构位于埋入接触和直接接触之间；以及电容器，电连接到埋入接触。
根据本发明构思的示范性实施方式，提供了一种制造半导体器件的方法，该方法包括：在硅衬底内形成器件隔离膜；在硅衬底和器件隔离膜内形成在第一方向上延伸的多条字线；在硅衬底上形成在与第一方向不同的第二方向上延伸的多条位线；通过去除相邻的字线之间和相邻的位线之间的硅衬底和器件隔离膜，在硅衬底和器件隔离膜内形成凹陷；形成填充凹陷的埋入接触；以及在埋入接触上形成电容器，该电容器电连接到埋入接触，其中凹陷包括垂直交叠硅衬底的第一部分和垂直交叠器件隔离膜的第二部分，并且从硅衬底的上表面到凹陷的第一部分的底表面的深度大于从硅衬底的上表面到凹陷的第二部分的底表面的深度。
根据本发明构思的示范性实施方式，提供了一种半导体器件，该半导体器件包括：衬底；器件隔离膜，形成在衬底内，器件隔离膜包括第一部分和邻近于第一部分且与第一部分间隔开的第二部分；形成在衬底上的第一位线以及形成在器件隔离膜的第二部分上的第二位线；位线接触，形成为在器件隔离膜的第一部分的远离器件隔离膜的第二部分的一侧电连接第一位线和衬底；埋入接触，形成在第一位线和第二位线之间，埋入接触交叠衬底和器件隔离膜的第一部分；以及电容器，形成在埋入接触之上并电连接到埋入接触，其中交叠衬底的埋入接触的高度大于交叠器件隔离膜的第一部分的埋入接触的高度。
附图说明
通过参照附图详细描述本发明构思的示范性实施方式，本发明构思的以上和其它的特征对于本领域普通技术人员将变得更加明显，附图中：
图1是被提供来说明根据本发明构思的示范性实施方式的半导体器件的示意性布局图；
图2是沿图1的线I-I截取的截面图；
图3是图2的环绕部P的放大图；
图4是沿图1的线II-II截取的截面图；
图5是沿图1的线III-III截取的截面图；
图6是被提供来说明根据本发明构思的示范性实施方式的半导体器件的视图；
图7是被提供来说明根据本发明构思的示范性实施方式的半导体器件的视图；
图8A至图17B是示出制造的中间阶段的视图，被提供来说明根据本发明构思的示范性实施方式的制造半导体器件的方法；以及
图18A和图18B是示出制造的中间阶段的视图，被提供来说明根据本发明构思的示范性实施方式的制造半导体器件的方法。
由于图1-图18B中的附图旨在用于说明的目的，所以附图中的元件不必按比例绘制。例如，为了清楚的目的，一些元件可以被放大或夸大。
具体实施方式
除非另外地限定，这里使用的所有技术和科学术语都具有与本发明所属的领域的普通技术人员通常理解的相同的含义。应注意，这里提供的任何和所有的示例或示范性术语的使用仅旨在更好地说明本发明，而不是对本发明的范围的限制，除非另外地指明。此外，除非另外地限定，否则在通用字典中定义的所有术语不应被过度解释。
图1是被提供来说明根据本发明构思的示范性实施方式的半导体器件的示意性布局图。图2是沿图1的线I-I截取的截面图。图3是图2的环绕部P的放大图。图4是沿图1的线II-II截取的截面图。图5是沿图1的线III-III截取的截面图。
尽管在根据本发明构思的示范性实施方式的半导体器件的附图中例示了动态随机存取存储器(DRAM)，但是本发明构思不限于此。
参照图1，根据本发明构思的示范性实施方式的半导体器件可以包括多个有源区域ACT。有源区域ACT可以由器件隔离膜105(见图2)限定，并可以形成在衬底100(见图2)内。
随着半导体器件的设计规则的减小，有源区域ACT可以设置为对角线或斜线的条状形式，如所示的。通过在对角线或斜线的方向上设置有源区域ACT，可以为半导体器件提供接触之间的最大可能距离。
在有源区域ACT上并跨过有源区域ACT，可以沿着第一方向X设置多个栅电极。多个栅电极可以在第一方向上彼此平行地延伸，并可以在第二方向Y上彼此间隔开。该多个栅电极可以是例如多条字线WL。
字线WL可以以均匀的节距设置。字线WL的宽度或字线WL之间的节距可以根据设计规则来确定。
在字线WL上并且正交于字线WL，可以设置在第二方向Y上延伸的多条位线BL。多条位线BL可以在第二方向Y上彼此平行地延伸，并可以在第一方向X上彼此间隔开。
位线BL可以以均匀的节距设置。位线BL的宽度或位线BL之间的节距可以根据设计规则来确定。
在本发明构思的示范性实施方式中，位线BL可以以3F节距彼此平行地设置。此外，字线WL可以以2F节距彼此平行地设置。
如这里使用的，“F”可以指示“最小光刻特征尺寸”。当位线BL和字线WL以上述节距设置时，半导体器件可以包括具有6F2单位单元尺寸的存储单元。
根据本发明构思的示范性实施方式的半导体器件可以包括形成在有源区域ACT上的各种接触布置。各种接触布置可以包括例如直接接触DC、埋入接触BC、着陆焊盘(landingpad)LP等。
在一示例中，直接接触DC可以表示用于将有源区域ACT电连接到位线BL的接触。埋入接触BC可以表示用于将有源区域ACT连接到电容器的下电极191(见图2)的接触。
给定其中设置这些元件的结构，埋入接触BC和有源区域ACT的接触面积会是小的。因此，可以引入导电着陆焊盘LP以扩大与有源区域ACT的接触面积并且还扩大与电容器的下电极191(见图2)的接触面积。
着陆焊盘LP可以设置在有源区域ACT和埋入接触BC之间或者在埋入接触BC和电容器的下电极之间。在根据本发明构思的示范性实施方式的半导体器件中，着陆焊盘LP可以设置在埋入接触BC和电容器的下电极之间。由于接触面积随着着陆焊盘LP的引入而扩大，所以有源区域ACT与电容器的下电极之间的接触电阻可以降低。
在根据本发明构思的示范性实施方式的半导体器件中，直接接触DC可以每个设置在有源区域ACT的中央区域上。埋入接触BC可以设置在有源区域ACT的两端。
由于埋入接触BC设置在有源区域ACT的两端，所以着陆焊盘LP可以设置为邻近于有源区域ACT的两端，同时部分地交叠埋入接触BC。换句话说，埋入接触BC可以形成为交叠相邻的字线WL和相邻的位线BL之间的有源区域ACT和器件隔离膜105(见图2)。
字线WL可以形成为埋入在衬底100内的结构。字线WL可以跨过直接接触DC或埋入接触BC之间的有源区域ACT设置。
如所示的，两条字线WL可以跨过一个有源区域ACT设置。由于有源区域ACT设置在对角线上，所以字线WL可以与有源区域ACT具有小于90度的角度，锐角。
直接接触DC和埋入接触BC可以关于X轴和Y轴对称地设置。结果，直接接触DC和埋入接触BC可以沿着第一方向X和第二方向Y设置在直线上。
与直接接触DC和埋入接触BC不同，着陆焊盘LP可以沿着位线BL延伸的第二方向Y以Z字形形式L1设置。此外，着陆焊盘LP可以设置为交叠每条位线BL在字线WL延伸的第一方向X上的相同侧表面。例如，第一行的每个着陆焊盘LP可以交叠相应的位线BL的左侧表面，第二行的每个着陆焊盘LP可以交叠相应的位线BL的右侧表面。
参照图1至图5，根据本发明构思的示范性实施方式的半导体器件可以包括器件隔离膜105、多个栅结构110、多个布线导电膜140、位线接触146、存储接触120和信息存储器190。
衬底100可以是体硅(Si)或绝缘体上硅(SOI)。或者，衬底100可以包括另外的材料，诸如例如硅锗(SiGe)、绝缘体上硅锗(SGOI)、碳化硅(SiC)、锑化铟(InSb)、碲化铅(PbTe)、砷化铟(InAs)、磷化铟(InP)、砷化镓(GaAs)、磷化镓(GaP)或锑化镓(GaSb)，但是本发明构思不限于此。在下面的描述中，假设衬底100是硅衬底。
器件隔离膜105可以形成在衬底100内。器件隔离膜105可以具有浅沟槽隔离(STI)结构，该STI结构具有优异的器件隔离特性。器件隔离膜105可以限定衬底100内的有源区域ACT。
如图1所示，由器件隔离膜105限定的有源区域ACT可以具有包括短轴和长轴的长岛形式(或条状形式)。有源区域ACT可以具有相对于形成在器件隔离膜105内的字线WL具有小于90度的角度的对角线形式。此外，有源区域ACT可以具有相对于形成在器件隔离膜105上的位线BL具有小于90度的角度的对角线形式。也就是，有源区域ACT可以在相对于第一方向X和第二方向Y具有一定角度(例如锐角)的第三方向上延伸。
器件隔离膜105可以包括例如硅氧化物(SiO2)膜、硅氮化物(SiN)膜和硅氮氧化物(SiON)膜中的至少一种，但是本发明构思不限于此。在根据本发明构思的示范性实施方式的半导体器件中，器件隔离膜105包括硅氧化物膜。
在图2、图4和图5中，示出器件隔离膜105由单个绝缘膜形成，但是这仅是为了说明的方便，本公开不限于此。
图4和图5示出器件隔离膜105的上表面和衬底100的上表面彼此齐平，彼此大致共平面，但是这仅是为了说明的方便，本发明构思不限于此。
栅结构110可以形成在衬底100和器件隔离膜105内。栅结构110可以跨过器件隔离膜105和由器件隔离膜105限定的有源区域ACT形成。也就是，一个栅结构110可以形成在衬底100和器件隔离膜105内，衬底100和器件隔离膜105在栅结构110延伸的第一方向X上设置。
在图1的相邻的位线BL之间沿着第二方向Y(沿着线II-II)截取的图4的截面图中，相邻的第一栅结构110_1和第二栅结构110_2中的一个(例如第二栅结构110_2)可以形成在器件隔离膜105内，并且另一个(例如第一栅结构110_1)可以形成在衬底100内。取决于截取位置，上述条件可以在第一栅结构110_1和第二栅结构110_2之间交换。
在沿着有源区域ACT延伸的方向(沿着图1的线III-III)截取的图5的截面图中，相邻的第一栅结构110_1和第二栅结构110_2可以形成在由器件隔离膜105限定的有源区域ACT的衬底100内。
栅结构110可以包括形成在衬底100和器件隔离膜105内的栅极沟槽114、栅极绝缘膜111、栅电极112和栅极覆盖图案113。在示例中，栅电极112可以对应于字线WL。
栅极绝缘膜111可以沿着栅极沟槽114的侧壁和底表面延伸。栅极绝缘膜111可以沿着栅极沟槽114的至少一部分的轮廓延伸。沿着栅极沟槽114的轮廓延伸是从下部向上沿着栅极沟槽114的底表面和侧壁表面覆盖和延伸。
第一栅极绝缘膜111可以包括例如硅氧化物(SiO2)、硅氮化物(SiN)、硅氮氧化物(SiON)或具有比硅氧化物的介电常数高的介电常数的高k电介质材料。例如，高k电介质材料可以包括铪氧化物(HfO2)、铪硅氧化物(HfSiO)、铪铝氧化物(HfAlO)、镧氧化物(La2O3)、镧铝氧化物(LaAlO3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSiO)、钽氧化物(Ta2O5)、钛氧化物(TiO2)、钡锶钛氧化物(BaSrTi2O6)、钡钛氧化物(BaTiO3)、锶钛氧化物(SrTiO3)、钇氧化物(Y2O3)、铝氧化物(Al2O3)、铅钪钽氧化物(Pb(Sc,Ta)O3)、铌酸铅锌(Pb(Zn1/3Nb2/3)O3)及其组合中的一种或更多种。
尽管以上描述的高k电介质材料主要关于氧化物来说明，但是替代地，高k电介质材料可以包括上述金属材料(例如铪)的一种或多种氮化物(例如铪氮化物)或一种或多种氮氧化物(例如铪氮氧化物)，但是本发明构思不限于此。
栅电极112可以形成在栅极绝缘膜111上。栅电极112可以填充栅极沟槽114的一部分。例如，栅电极112可以填充具有覆盖沟槽的内壁表面的栅极绝缘膜111的栅极沟槽的部分。
第一栅电极112可以包括例如钛氮化物(TiN)、钽碳化物(TaC)、钽氮化物(TaN)、钛硅氮化物(TiSiN)、钽硅氮化物(TaSiN)、钽钛氮化物(TaTiN)、钛铝氮化物(TiAlN)、钽铝氮化物(TaAlN)、钨氮化物(WN)、钌(Ru)、钛铝(TiAl)、钛铝碳氮化物(TiAlC-N)、钛铝碳化物(TiAlC)、钛碳化物(TiC)、钽碳氮化物(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、铌氮化物(NbN)、铌碳化物(NbC)、钼(Mo)、钼氮化物(MoN)、钼碳化物(MoC)、钨碳化物(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)及其组合中的至少一种。
栅电极112可以包括例如导电的金属氧化物、导电的金属氮氧化物等、或者来自上述材料的金属材料的氧化形式。
栅极覆盖图案113可以形成在栅电极112上。栅极覆盖图案113可以填充在形成栅电极112之后剩余的栅极沟槽114的其余部分。栅极覆盖图案113可以包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅碳氮化物(SiCN)、硅氧碳氮化物(SiOCN)及其组合中的至少一种。
在图4和图5中，示出栅极覆盖图案113的上表面、器件隔离膜105的上表面和衬底100的上表面彼此平齐，彼此大致共平面，但是这仅是为了说明的方便，本发明构思不限于此。此外，示出栅极绝缘膜111没有沿着栅极覆盖图案113的侧壁延伸，但是本发明构思不限于此。
在图4中，第一栅结构110_1的形成在衬底100内的最下部分的位置可以不同于第二栅结构110_2的形成在器件隔离膜105内的最下部分的位置。例如，从信息存储器190到第一栅结构110_1的最下部分的距离可以小于从信息存储器190到第二栅结构110_2的最下部分的距离。
在形成栅极沟槽114的工艺中，衬底100的蚀刻速率可以不同于器件隔离膜105的蚀刻速率。因此，第一栅结构110_1的形成在衬底100内的最下部分的位置可以不同于第二栅结构110_2的形成在器件隔离膜105内的最下部分的位置。
由于第一栅结构110_1和第二栅结构110_2跨过衬底100和器件隔离膜105形成，所以第一栅结构110_1和第二栅结构110_2的每个的底表面可以沿第一方向X随着到信息存储器190的距离增大和减小而具有不平坦的形状。
杂质掺杂区可以在栅结构110的至少一侧形成在衬底中。杂质掺杂区可以是晶体管的源极/漏极区。
布线导电膜140可以形成在其中形成有栅结构110的衬底100和器件隔离膜105上。布线导电膜140可以交叉器件隔离膜105和由器件隔离膜105限定的有源区域ACT。也就是，一个布线导电膜140可以形成在衬底100和器件隔离膜105上，衬底100和器件隔离膜105在布线导电膜140延伸的第二方向Y上设置。布线导电膜140可以形成为交叉在第一方向X上延伸的栅结构110。在示例中，布线导电膜140可以对应于位线BL。
布线导电膜140可以是单层的膜，但是可以是如所示出的多层膜。当布线导电膜140是多层膜时，布线导电膜140可以包括例如第一导电膜141、第二导电膜142和第三导电膜143，但是本发明构思不是限于此。第一至第三导电膜141、142、143可以依次堆叠在衬底100和器件隔离膜105上。
第一至第三导电膜141、142、143可以每个包括例如掺杂有杂质的半导体材料、导电的硅化物化合物、导电的金属氮化物和金属中的至少一种。例如，第一导电膜141可以包括掺杂的半导体材料，第二导电膜142可以包括导电的硅化物化合物，第三导电膜143可以包括导电的金属氮化物和金属中的至少一种，但是本发明构思不是限于此。
位线接触146可以形成在布线导电膜140和衬底100之间。也就是，布线导电膜140可以形成在位线接触146上。
位线接触146可以形成在布线导电膜140和具有长岛形状的有源区域ACT之间的交叉处。位线接触146可以在有源区域ACT的中央形成在衬底100和布线导电膜140之间。
位线接触146可以电连接布线导电膜140和衬底100。更具体地，位线接触146可以将相邻的栅结构110之间的衬底100的杂质掺杂区电连接到布线导电膜140。在一示例中，位线接触146可以对应于直接接触DC。换句话说，位线接触146可以电连接到一个晶体管或多个晶体管的源极/漏极区。
在图5中，从栅结构110的上表面到位线接触146的底表面的深度可以小于从栅结构110的上表面到栅极覆盖图案113的下表面的深度。
位线接触146可以包括例如掺杂有杂质的半导体材料、导电的硅化物化合物、导电的金属氮化物和金属中的至少一种。
在沿着图1的相邻的字线WL之间的第一方向X(沿着线I-I)截取的图2的截面图中，相邻的第一布线导电膜140_1和第二布线导电膜140_2中的一个(例如第一布线导电膜140_1)可以形成在器件隔离膜105上，并且另一个(例如第二布线导电膜140_2)可以形成在由器件隔离膜105限定的有源区域ACT的衬底100上。取决于截取位置，上述条件可以在第一布线导电膜140_1和第二布线导电膜140_2之间交换。
在沿着第一方向X截取的截面图中，包括在器件隔离膜105和衬底100中的有源区域ACT可以设置在相邻的第一布线导电膜140_1和第二布线导电膜140_2之间。
在其中没有形成位线接触146的器件隔离膜105上的第二布线导电膜140_2可以包括第一至第三导电膜141、142、143。在形成有位线接触146的衬底100上的第一布线导电膜140_1可以包括例如第二导电膜142和第三导电膜143。位线接触146的一部分可以设置在第二布线导电膜140_2的第一导电膜141形成的位置。换句话说，位线接触146和第一导电膜141可以在相同的工艺步骤形成。这将参照制造方法来描述。
第一布线导电膜140_1其在第二方向Y上延伸，并且当它在没有形成位线接触146的器件隔离膜105上时可以包括第一至第三导电膜141、142、143，像第二布线导电膜140_2一样。也就是，由于第一布线导电膜140_1和第二布线导电膜140_2跨过衬底100和器件隔离膜105形成，所以它们可以每个在不同位置交叉有源区域ACT的中心，并且具有沿着第二方向Y在这些交叉处的位线接触146。同时，第一布线导电膜140_1和第二布线导电膜140_2的每个可以在器件隔离膜105上在不同的位置，并可以包括沿着第二方向Y的在这些位置的第一至第三导电膜141、142、143。
位线接触146可以包括例如掺杂有杂质的半导体材料、导电的硅化物化合物、导电的金属氮化物和金属中的至少一种。例如，位线接触146可以包括掺杂的半导体材料，但是本发明构思不限于此。
布线覆盖膜144可以设置在布线导电膜140上并在第二方向Y上延伸。在一示例中，布线覆盖膜144可以包括硅氮化物膜，但是本发明构思不限于此。
布线导电膜140和布线覆盖膜144可以被包括在位线结构145中。相邻的位线结构145之间的空间可以垂直地交叠衬底100和器件隔离膜105。也就是，相邻的位线结构145之间的空间可以在第四方向Z(衬底的厚度方向)上交叠衬底100和器件隔离膜105。这里垂直方向是第四方向Z。
单元绝缘膜130可以形成在衬底100和器件隔离膜105上。更具体地，单元绝缘膜130可以形成在衬底100和其中没有形成位线接触146的器件隔离膜105上。单元绝缘膜130可以形成在衬底100和布线导电膜140之间以及在器件隔离膜105和布线导电膜140之间。
单元绝缘膜130可以是单层膜，或者如所示的，单元绝缘膜130可以是包括第一单元绝缘膜131和第二单元绝缘膜132的多层膜。例如，第一单元绝缘膜131可以包括氧化物膜，第二单元绝缘膜132可以包括氮化物膜，但是本发明构思不限于此。
布线间隔物150可以设置在布线导电膜140的侧壁和布线覆盖膜144的侧壁上。具体地，布线间隔物150可以在布线导电膜140的形成位线接触146的部分处形成在衬底100和器件隔离膜105上。布线间隔物150可以在布线导电膜140的侧壁和布线覆盖膜144的侧壁上在第二方向Y上延伸。
在布线导电膜140的没有形成位线接触146的剩余部分处，布线间隔物150可以形成在单元绝缘膜130上。布线隔离物150可以在第二方向Y上在布线导电膜140的侧壁和布线覆盖膜144的侧壁上延伸。
布线间隔物150可以是单层膜，或者如所示的，布线间隔物150可以是包括第一间隔物151和第二间隔物152的多层膜。例如，第一间隔物151和第二间隔物152可以包括硅氧化物膜(SiO2)、硅氮化物膜(SiN)、硅氮氧化物膜(SiON)、硅氧碳氮化物(SiOCN)、空气及其组合中的一种，但是本发明构思不限于此。
第一层间绝缘膜170可以形成在衬底100和器件隔离膜105上。第一层间绝缘膜170可以形成为交叠形成在衬底100和器件隔离膜105内的栅结构110。
第一层间绝缘膜170可以形成在栅结构110上并在第一方向X上伸长。第一层间绝缘膜170可以与在第二方向Y上延伸的位线结构145交叉。没有被第一层间绝缘膜170占据的空间可以垂直地交叠衬底100和器件隔离膜105。
第一层间绝缘膜170可以包括例如硅氧化物、硅氮化物、硅氮氧化物及其组合中的至少一种。示出了第一层间绝缘膜170是单层膜，但是这仅是为了说明的方便，本发明构思不限于此。
在图5中，从衬底100的上表面到第一层间绝缘膜170的上表面的高度小于从衬底100的上表面到位线结构145的上表面的高度，但是本发明构思不限于此。
埋入接触凹陷125可以形成在衬底100和器件隔离膜105内在相邻的栅结构110之间以及在相邻的布线导电膜140之间。埋入接触凹陷125可以跨过衬底100和器件隔离膜105形成。也就是，所形成的埋入接触凹陷125的一部分可以在衬底100内，所形成的埋入接触凹陷125的另一部分可以在器件隔离膜105内，并且这两部分一起可以跨过衬底100和器件隔离膜105的边界形成。
埋入接触凹陷125可以形成在栅结构110的至少一侧。此外，埋入接触凹陷125可以形成在布线导电膜140的至少一侧。
在图2所示的截面图中，器件隔离膜105可以包括第一区域105_1和第二区域105_2。器件隔离膜的第一区域105_1和器件隔离膜的第二区域105_2可以彼此相邻并且彼此分离。在相邻的第一布线导电膜140_1和第二布线导电膜140_2当中，与位线接触146连接的第一布线导电膜140_1可以形成在衬底100上。第二布线导电膜140_2可以形成在器件隔离膜的第二区域105_2上。
在相邻的第一布线导电膜140_1和第二布线导电膜140_2之间，可以设置衬底100和器件隔离膜的第一区域105_1。在图2中，埋入接触凹陷125可以形成在器件隔离膜的第一区域105_1中以及在器件隔离膜的第一区域105_1与器件隔离膜的第二区域105_2之间的衬底100内。
由于布线导电膜140可以对应于位线BL，所以相邻的第一布线导电膜140_1和第二布线导电膜140_2可以分别对应于第一位线和第二位线。器件隔离膜105可以包括彼此间隔开的多个部分或区域，并可以包括彼此相邻的第一区域或部分105_1和第二部分或区域105_2。埋入接触凹陷125可以填充有埋入接触BC。因此，第一位线可以形成在衬底100上，第二位线可以形成在器件隔离膜105上，并且位线接触可以电连接衬底100和第一位线，同时使埋入接触BC插设在第一位线和第二位线之间。位线接触可以形成在器件隔离膜的第一部分105_1的远离器件隔离膜的第二部分105_2的一侧。埋入接触BC形成在器件隔离膜的第一部分105_1内以及在器件隔离膜的第一部分105_1和器件隔离膜的第二部分105_2之间的衬底100内，第二位线形成在器件隔离膜的第二部分105_2上。
埋入接触凹陷125可以包括上部分125U和下部分125L。埋入接触凹陷的上部分125U可以跨过衬底100和器件隔离膜105形成。同时，埋入接触凹陷的下部分125L可以形成在衬底100内，但是不形成在器件隔离膜105内。换句话说，埋入接触凹陷125可以包括垂直交叠衬底100的第一部分125a和垂直交叠器件隔离膜105的第二部分125b。埋入接触凹陷125可以将埋入接触凹陷的第一部分125a的底表面连接到埋入接触凹陷的第二部分125b的底表面，并可以包括由器件隔离膜105限定的连接侧壁。
在根据本发明构思的示范性实施方式的半导体器件中，埋入接触凹陷的第一部分125a的深度h11可以大于埋入接触凹陷的第二部分125b的深度h21。也就是，从栅结构110的上表面到埋入接触凹陷的第一部分125a的底表面的深度h11可以大于从栅结构110的上表面到埋入接触凹陷的第二部分125b的底表面的深度h21。
从衬底100的上表面到埋入接触凹陷的第一部分125a的底表面的距离h11可以大于从衬底100的上表面到埋入接触凹陷的第二部分125b的底表面的距离h21。因此，埋入接触凹陷的由器件隔离膜105限定的第二部分125b的底表面可以低于衬底100的上表面。从信息存储器190到衬底100的上表面的距离可以小于从信息存储器190到埋入接触凹陷的第二部分125b的底表面的距离。
从衬底100的上表面到埋入接触凹陷125或埋入接触的最下部分的深度h11可以小于从衬底100的上表面到位线接触146的底表面(例如到位线接触146的最下部分)的深度h3。
从衬底100的上表面到埋入接触凹陷125的最下部分的深度h11可以小于从衬底100的上表面到栅电极112的上表面的深度。此外，从栅结构110的上表面到埋入接触凹陷125的最下部分的深度可以小于从栅结构110的上表面到栅电极112的上表面的深度。也就是，从第一栅结构110_1或第二栅结构110_2的上表面到第一栅结构110_1或第二栅结构110_2的栅电极112的上表面的距离大于从第一栅结构110_1或第二栅结构110_2的上表面到埋入接触BC的底表面的距离。
在图2至图5中，埋入接触凹陷的第一部分125a和埋入接触凹陷的第二部分125b之间的连接部分可以具有有角的形状。连接部分是埋入接触凹陷的第二部分125b的底表面与埋入接触凹陷的第一部分125a的侧壁表面连接的部分。
存储接触120可以形成在相邻的栅结构110之间以及在相邻的布线导电膜140之间。存储接触120可以交叠相邻的栅结构110之间和相邻的布线导电膜140之间的衬底100和器件隔离膜105。栅结构110可以位于存储接触120和位线接触146之间。在一示例中，存储接触120可以对应于埋入接触BC。
存储接触120可以填充埋入接触凹陷125。也就是，埋入接触BC可以填充埋入接触凹陷125。此外，存储接触120可以包括沿布线间隔物150的侧壁和第一层间绝缘膜170的侧壁延伸的部分。
存储接触120可以包括下部分121和上部分122。存储接触的下部分121可以填充埋入接触凹陷125。也就是，存储接触的下部分121可以形成在衬底100和器件隔离膜105内。存储接触的上部分122可以形成在存储接触的下部分121上。存储接触的上部分122可以沿布线隔离物150的侧壁和第一层间绝缘膜170的侧壁延伸。
参照图4，存储接触的下部分121可以设置在第一栅结构110_1和第二栅结构110_2之间。因此，埋入接触BC可以位于第一栅结构110_1和第二栅结构110_2之间。
参照图3，在根据本发明构思的示范性实施方式的半导体器件中，与衬底100垂直交叠的存储接触120的高度h1可以大于与器件隔离膜105垂直交叠的存储接触120的高度h2。
从衬底100的上表面到存储接触120的最下部分的深度h11可以小于从衬底100的上表面到位线接触146的底表面(例如到位线接触146的最下部分)的深度h3。
从衬底100的上表面到存储接触120的最下部分的深度h11可以小于从衬底100的上表面到栅电极112的上表面的深度。此外，从栅结构110的上表面到存储接触120的最下部分的深度可以小于从栅结构110的上表面到栅电极112的上表面的深度。
存储接触120的上表面可以比第一层间绝缘膜170的上表面和位线结构145的上表面更靠近衬底100。
存储接触120可以包括例如掺杂有杂质的半导体材料、导电的硅化物化合物、导电的金属氮化物和金属中的至少一种。
存储焊盘160可以形成在存储接触120上。存储焊盘160可以电连接到存储接触120。在一示例中，存储焊盘160可以对应于着陆焊盘LP。
存储焊盘160可以与位线结构145的上表面的一部分交叠，并可以不与位线结构145的整个上表面交叠。
存储焊盘160可以包括例如掺杂有杂质的半导体材料、导电的硅化物化合物、导电的金属氮化物和金属中的至少一种。
第二层间绝缘膜180可以形成在存储焊盘160、位线结构145和第一层间绝缘膜170上。第二层间绝缘膜180可以限定存储焊盘160的区域以形成多个隔离区域。此外，第二层间绝缘膜180可以被图案化从而暴露存储焊盘160的上表面的一部分。
第二层间绝缘膜180可以包括用于将多个存储焊盘160彼此电分离的绝缘材料。例如，第二层间绝缘膜180可以包括硅氧化物膜、硅氮化物膜、硅氮氧化物膜及其组合中的一种，但是本发明构思不限于此。
信息存储器190可以形成在第二层间绝缘膜180上。信息存储器190可以电连接到存储焊盘160。也就是，信息存储器190可以电连接到存储接触120。由于存储接触120对应于埋入接触BC，所以信息存储器190可以电连接到埋入接触BC。
信息存储器190可以包括例如电容器，但是本发明构思不限于此。信息存储器190可以包括下电极191、电容器绝缘膜192和上电极193。
下电极191可以具有圆筒形状。更具体地，下电极191可以包括在衬底100的厚度方向上延伸的侧壁部分191s以及平行于衬底100的上表面的底部分191b。下电极的底部分191b可以连接下电极的侧壁部分191s。
电容器绝缘膜192可以形成在下电极191上。电容器绝缘膜192可以沿着下电极191的轮廓形成。电容器绝缘膜192可以沿着下电极191的外侧壁和内侧壁形成。电容器绝缘膜192还可以形成在第二层间绝缘膜180上。
上电极193可以形成在电容器绝缘膜192上。上电极193可以围绕下电极191的外侧壁。此外，上电极193的一部分可以设置在下电极的圆筒形侧壁部分191s内并被其围绕。
下电极191可以包括例如掺杂的半导体材料、导电的金属氮化物(例如钛氮化物(TiN)、钽氮化物(TaN)或钨氮化物(WN))、金属(例如钌(Ru)、铱(Ir)、钛(Ti)或钽(Ta))、导电的金属氧化物(例如铱氧化物(IrO2)或钌氧化物(RuO2))等，但是本发明构思不限于此。
电容器绝缘膜192可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、铪氧化物(HfO2)、铪硅氧化物(HfSiO)、镧氧化物(La2O3)、镧铝氧化物(LaAlO3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSiO)、钽氧化物(Ta2O5)、钛氧化物(TiO2)、钡锶钛氧化物(BaSrTi2O6)、钡钛氧化物(BaTiO3)、锶钛氧化物(SrTiO3)、钇氧化物(Y2O3)、铝氧化物(Al2O3)、铅钪钽氧化物(Pb(Sc,Ta)O3)、铌酸铅锌(Pb(Zn1/3Nb2/3)O3)及其组合之一，但是本发明构思不限于此。
上电极193可以包括例如掺杂的半导体材料、金属、导电的金属氮化物和金属硅化物中的至少一种。
在图2和图3中，由于埋入接触凹陷的第二部分125b的底表面形成为高于埋入接触凹陷的第一部分125a的底表面，使得位线接触146和存储接触120之间的距离可以增大。结果，位线接触146与存储接触120之间的干扰可以减少。此外，可以减轻半导体器件的栅致漏极泄漏GIDL。
图6是被提供来说明根据本发明构思的示范性实施方式的半导体器件的视图。图7也是被提供来说明根据本发明构思的示范性实施方式的半导体器件的视图。为了说明的方便，下面将主要说明以上参照图1至图5没有说明的差异。
供参考，图6是图2的环绕部分P的放大图。
参照图6，在根据本发明构思的示范性实施方式的半导体器件中，埋入接触凹陷的第一部分125a和埋入接触凹陷的第二部分125b之间的连接部分可以被倒圆。也就是，将埋入接触凹陷的第一部分125a的底表面连接到埋入接触凹陷的第二部分125b的底表面的连接侧壁的上部分可以具有倒圆的形状。
参照图7，在根据本发明构思的示范性实施方式的半导体器件中，下电极191可以具有在衬底100的厚度方向上伸长的柱形。
电容器绝缘膜192可以沿着下电极191的外侧壁形成。上电极193可以围绕下电极191的外侧壁，但是可以不设置在下电极191内。
在下面，将参照图8A至图17B说明根据本发明构思的示范性实施方式的制造半导体器件的方法。
图8A至图17B是示出制造的中间阶段的视图，被提供来说明根据本发明构思的示范性实施方式的制造半导体器件的方法。
供参考，图8A、图10A、图11A、图12A、图13A、图15A、图16A和图17A是示出沿图1的线I-I截取的制造的中间阶段的视图。图8B、图9、图10B、图11B、图12B、图13B、图14、图15B、图16B和图17B是示出沿图1的线II-II截取的制造的中间阶段的视图。
参照图1、图8A和图8B，器件隔离膜105可以形成在衬底100内。衬底100可以包括由器件隔离膜105限定的有源区域ACT。例如，器件隔离沟槽可以形成在衬底100内。器件隔离膜105可以通过用绝缘材料填充器件隔离沟槽而形成在衬底100内。
参照图1和图9，在第一方向X上伸长的多个栅结构110可以形成在衬底100和器件隔离膜105内。
例如，在第一方向X上延伸的栅极沟槽114可以形成在衬底100和器件隔离膜105内。由于衬底100和器件隔离膜105的蚀刻速率可以不同，所以在衬底100内的栅极沟槽114的深度可以不同于在器件隔离膜105内的栅极沟槽114的深度。
栅极绝缘膜111可以沿着栅极沟槽114的侧壁和底表面形成。栅极绝缘膜111可以沿着衬底100的上表面和器件隔离膜105的上表面延伸，但是本发明构思不限于此。
用于填充栅极沟槽114的栅极导电膜可以形成在栅极绝缘膜111上。栅极导电膜可以形成在衬底100的上表面和器件隔离膜105的上表面上。
然后，通过从填充栅极沟槽114的栅极导电膜去除一部分，可以形成用于填充栅极沟槽114的一部分的栅电极112。衬底100的上表面和器件隔离膜105的上表面上的栅极导电膜也可以被去除。用于填充由器件隔离膜105限定的栅极沟槽114的栅极导电膜和用于填充由衬底100限定的栅极沟槽114的栅极导电膜可以被同时去除。因此，基于衬底100的上表面，器件隔离膜105内的栅电极112的上表面和衬底100内的栅电极112的上表面可以位于基本上相同的水平。也就是，器件隔离膜105内的栅电极112的上表面和衬底100内的栅电极112的上表面是大致共平面的。
沿着衬底100的上表面和器件隔离膜105的上表面延伸的栅极绝缘膜111以及栅极绝缘膜111的形成在栅极沟槽114的侧壁上的部分可以被去除，但是本发明构思不限于此。
在栅电极112上，可以形成用于填充栅极沟槽114的一部分的栅极覆盖图案113。
参照图1、图10A和图10B，在形成有多个栅结构110的衬底100上，预单元绝缘膜130p、预布线导电膜140p(其包括与衬底100连接的预位线接触146p)和预布线覆盖膜144p可以按依次的顺序形成。
首先，预单元绝缘膜130p可以形成在衬底100、器件隔离膜105和栅结构110上。第一预导电膜141p可以形成在预单元绝缘膜130p上。
预单元绝缘膜130p可以包括第一预单元绝缘膜131p和第二预单元绝缘膜132p，但是本发明构思不限于此。
然后，在形成位线接触146的区域上，位线接触孔146h可以通过去除第一预导电膜141p和预单元绝缘膜130p而形成。可以形成用于填充位线接触孔146h的预位线接触146p。
第二预导电膜142p和第三预导电膜143p可以按依次的顺序形成在预位线接触146p和第一预导电膜141p上。结果，包括第一至第三预导电膜141p、142p、143p的预布线导电膜140p可以形成在预单元绝缘膜130p上。
然后预布线覆盖膜144p可以形成在预布线导电膜140p上。
参照图1、图11A和图11B，通过图案化预布线导电膜140p和预布线覆盖膜144p，在第二方向Y上延伸的多个布线导电膜140和布线覆盖膜144可以形成在衬底100和预单元绝缘膜130p上。也就是，位线结构145可以形成在衬底100和预单元绝缘膜130p上。此外，位线接触146可以通过图案化预位线接触146p而形成在布线导电膜140和衬底100之间。
形成在衬底100和器件隔离膜105内的栅结构110可以由预单元绝缘膜130p覆盖。
参照图1、图12A和图12B，布线间隔物150可以形成在位线结构145的侧壁上。
布线间隔物150可以形成在衬底100和器件隔离膜105上在布线导电膜140的形成有位线接触146的部分处。布线间隔物150可以沿着位线结构145的侧壁在第二方向Y上延伸。另外，布线间隔物150可以形成在预单元绝缘膜130p上在位线结构145的没有形成位线接触146的其余部分处。
布线间隔物150可以包括第一间隔物151和第二间隔物152，但是本发明构思不限于此。布线间隔物150的第一间隔物151可以沿着预单元绝缘膜130p的上表面形成。
参照图13A和图13B，在位线结构145和布线间隔物150中，不与第二间隔物152交叠的预单元绝缘膜130p和第一间隔物151可以被去除。结果，可以暴露衬底100的上表面和器件隔离膜105的上表面。此外，栅结构110的上表面也可以被暴露。
参照图1和图14，在第一方向X上延伸的层间绝缘膜170可以形成在衬底100和器件隔离膜105上。第一层间绝缘膜170可以与图13A的位线结构145交叉。
第一层间绝缘膜170可以形成为与形成在衬底100和器件隔离膜105内的栅结构110交叠。结果，不被第一层间绝缘膜170和位线结构145覆盖的衬底100和器件隔离膜105可以被暴露。也就是，衬底100和器件隔离膜105可以在相邻的栅结构110之间以及在相邻的布线导电膜140之间暴露。
参照图1、图15A和图15B，通过去除相邻的栅结构110之间和相邻的布线导电膜140之间的衬底100，预埋入接触凹陷125p可以形成在衬底100内。
预埋入接触凹陷125p可以通过使用第一蚀刻工艺40形成。第一蚀刻工艺40可以通过使用相对于器件隔离膜105具有衬底100的蚀刻选择性的蚀刻剂而选择性地去除衬底100。
第一蚀刻工艺40可以通过使用在第一方向X上延伸的第一层间绝缘膜170、在第二方向Y上延伸的位线结构145以及布线间隔物150作为掩模来进行。
参照图1、图16A和图16B，通过去除相邻的栅结构110之间以及在相邻的布线导电膜140之间的器件隔离膜105，埋入接触凹陷125可以形成在衬底100和器件隔离膜105内。
器件隔离膜105可以通过使用第二蚀刻工艺45形成。第二蚀刻工艺45可以通过使用相对于衬底100具有器件隔离膜105的蚀刻选择性的蚀刻剂而选择性地去除器件隔离膜。
第二蚀刻工艺45可以通过使用在第一方向X上延伸的第一层间绝缘膜170、在第二方向Y上延伸的位线结构145以及布线间隔物150作为掩模来进行。结果，通过去除相邻的栅结构110之间和相邻的布线导电膜140之间的衬底100和器件隔离膜105，埋入接触凹陷125可以形成在衬底100和器件隔离膜105内。
与衬底100垂直交叠的埋入接触凹槽125的深度可以大于与器件隔离膜105垂直交叠的埋入接触凹陷125的深度。
在根据本发明构思的示范性实施方式的制造半导体器件的方法中，用于去除衬底100的第一蚀刻工艺40和用于去除器件隔离膜105的第二蚀刻工艺45可以在彼此不同的阶段进行。也就是，用于去除衬底100的第一蚀刻工艺40可以与用于去除器件隔离膜45的第二蚀刻工艺45分开地进行。
这里描述了用于去除衬底100的第一蚀刻工艺40在用于去除器件隔离膜105的第二蚀刻工艺45之前进行，但是本发明构思不限于此。也就是，可以首先进行用于去除器件隔离膜105的第二蚀刻工艺45，随后进行用于去除衬底100的第一蚀刻工艺40。
参照图17A和图17B，用于填充埋入接触凹陷125的存储接触120可以形成在相邻的栅结构110之间和相邻的布线导电膜140之间的衬底100和器件隔离膜105上。
存储接触120可以沿着第一层间绝缘膜170的侧壁的一部分和布线间隔物150的侧壁的一部分形成。
参照图2和图4，电连接到存储接触120的信息存储器190可以形成在存储接触120上。
图18A和图18B是示出制造的中间阶段的视图，被提供来说明根据本发明构思的示范性实施方式的制造半导体器件的方法。
作为参考，图18A和图18B可以是在图14之后进行的工艺。此外，图18A是示出沿图1的线I-I截取的制造的中间阶段的视图，图18B是示出沿图1的线II-II截取的制造的中间阶段的视图。
参照图18A和图18B，通过去除相邻的栅结构110之间和相邻的布线导电膜140之间的衬底100和器件隔离膜105，埋入接触凹陷125可以形成在衬底100内。
埋入接触凹陷125可以通过使用第三蚀刻工艺50来形成。第三蚀刻工艺50可以通过使用对衬底100具有比对器件隔离膜105更高的蚀刻速率的蚀刻剂来同时去除衬底100和器件隔离膜105。
由于在第三蚀刻工艺50中对衬底100的蚀刻速率大于对器件隔离膜105的蚀刻速率，所以与衬底100垂直交叠的埋入接触凹陷125的深度可以大于与器件隔离膜105垂直交叠的埋入接触凹陷125的深度。
尽管已经参照本发明构思的示范性实施方式具体示出和描述了本发明构思，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的各种改变，而没有脱离本发明构思的精神和范围，本发明构思的范围由权利要求书限定。因此，所意欲的是，当前的示范性实施方式应在所有的方面被认为是说明性的而不是限制性的。
本申请要求于2016年12月16日在韩国知识产权局提交的韩国专利申请第10-2016-0172380号的优先权，其内容通过引用整体地结合于此。

Claims (28)

1.一种半导体器件，包括：
衬底；
器件隔离膜，形成在所述衬底内；
第一栅结构，形成在所述衬底内；
凹陷，形成在所述第一栅结构的至少一侧并在所述衬底和所述器件隔离膜内，所述凹陷包括上部和下部，其中所述凹陷的所述下部形成在所述衬底内，所述凹陷的所述上部跨过所述衬底和所述器件隔离膜形成；
埋入接触，填充所述凹陷；以及
信息存储器，电连接到所述埋入接触。
2.根据权利要求1所述的半导体器件，其中所述凹陷的所述下部不形成在所述器件隔离膜内。
3.根据权利要求1所述的半导体器件，其中所述凹陷包括垂直交叠所述衬底的第一部分和垂直交叠所述器件隔离膜的第二部分，并且
从所述第一栅结构的上表面到所述凹陷的所述第一部分的底表面的深度大于从所述第一栅结构的上表面到所述凹陷的所述第二部分的底表面的深度。
4.根据权利要求3所述的半导体器件，其中所述凹陷的所述第一部分的侧壁表面和所述凹陷的所述第二部分的底表面之间的连接部分被倒圆。
5.根据权利要求1所述的半导体器件，还包括形成在所述器件隔离膜内的第二栅结构，其中所述埋入接触位于所述第一栅结构和所述第二栅结构之间。
6.根据权利要求5所述的半导体器件，其中从所述信息存储器到所述第一栅结构的最下部分的距离小于从所述信息存储器到所述第二栅结构的最下部分的距离。
7.根据权利要求1所述的半导体器件，其中所述第一栅结构包括形成在所述衬底内的栅极沟槽、沿着所述栅极沟槽的至少一部分的轮廓延伸的栅极绝缘膜、在所述栅极绝缘膜上填充所述栅极沟槽的部分的栅电极以及在所述栅电极上填充所述栅极沟槽的覆盖图案。
8.根据权利要求7所述的半导体器件，其中从所述第一栅结构的上表面到所述栅电极的上表面的距离大于从所述第一栅结构的上表面到所述埋入接触的底表面的距离。
9.根据权利要求1所述的半导体器件，其中所述信息存储器包括下电极、在所述下电极上的电容器绝缘膜以及在所述电容器绝缘膜上的上电极。
10.根据权利要求9所述的半导体器件，其中所述下电极包括在所述衬底的厚度方向上延伸的圆筒形侧壁部分以及连接所述圆筒形侧壁部分并平行于所述衬底的上表面的底部分，并且
所述上电极的一部分设置在所述圆筒形侧壁部分内并被所述圆筒形侧壁部分围绕。
11.根据权利要求9所述的半导体器件，其中所述下电极具有在所述衬底的厚度方向上延伸的柱形。
12.一种半导体器件，包括：
衬底；
器件隔离膜，形成在所述衬底内；
凹陷，形成在所述衬底和所述器件隔离膜内，并包括垂直交叠所述衬底的第一部分和垂直交叠所述器件隔离膜的第二部分，其中所述凹陷的所述第一部分的深度大于所述凹陷的所述第二部分的深度，所述凹陷的所述第二部分的底表面低于所述衬底的上表面；
填充所述凹陷的埋入接触；以及
电连接到所述埋入接触的电容器。
13.根据权利要求12所述的半导体器件，还包括：
形成在所述衬底上的第一位线、形成在所述器件隔离膜上的第二位线以及电连接所述衬底和所述第一位线的直接接触，使所述埋入接触插设在所述第一位线与所述第二位线之间，
其中所述器件隔离膜具有彼此间隔开的部分，并包括彼此相邻的所述器件隔离膜的第一部分和所述器件隔离膜的第二部分，
所述凹陷形成在所述器件隔离膜的所述第一部分内以及在所述器件隔离膜的所述第一部分和所述器件隔离膜的所述第二部分之间的所述衬底内，并且
所述第二位线形成在所述器件隔离膜的所述第二部分上。
14.根据权利要求13所述的半导体器件，其中从所述衬底的所述上表面到所述直接接触的底表面的深度大于从所述衬底的所述上表面到所述埋入接触的最下部分的深度。
15.根据权利要求12所述的半导体器件，还包括形成在所述衬底和所述器件隔离膜内并跨过所述衬底和所述器件隔离膜形成的栅电极。
16.一种半导体器件，包括：
在衬底内的器件隔离膜；
在所述衬底和所述器件隔离膜内的多条字线，所述多条字线跨过所述衬底和所述器件隔离膜形成并在第一方向上延伸；
在所述衬底和所述器件隔离膜上的多条位线，所述多条位线在与所述第一方向不同的第二方向上延伸并交叉所述字线；
在相邻的字线之间和在相邻的位线之间的埋入接触，所述埋入接触与所述衬底和所述器件隔离膜交叠，其中与所述衬底交叠的所述埋入接触的高度大于与所述器件隔离膜交叠的所述埋入接触的高度；以及
电连接到所述埋入接触的电容器。
17.根据权利要求16所述的半导体器件，其中所述埋入接触包括形成在所述衬底和所述器件隔离膜内的第一下部分以及在所述第一下部分上的第一上部分，并且
所述埋入接触的所述第一下部分填充形成在所述衬底和所述器件隔离膜内的凹陷。
18.根据权利要求17所述的半导体器件，其中填充有所述埋入接触的所述第一下部分的所述凹陷包括跨过所述器件隔离膜和所述衬底形成的第二上部分以及形成在所述衬底内的第二下部分，
所述凹陷的所述第二下部分不形成在所述器件隔离膜内。
19.根据权利要求16所述的半导体器件，其中所述器件隔离膜限定在与所述第一方向和所述第二方向不同的第三方向上伸长的有源区域。
20.根据权利要求16所述的半导体器件，其中所述电容器包括下电极、在所述下电极上的电容器绝缘膜以及在所述电容器绝缘膜上的上电极，并且
所述下电极具有圆筒形状。
21.一种半导体器件，包括：
器件隔离膜，限定衬底内的有源区域；
第一栅结构和第二栅结构，在所述衬底内彼此相邻地形成；
直接接触，电连接到在所述第一栅结构和所述第二栅结构之间的所述衬底；
在所述直接接触上的位线；
凹陷，形成在所述衬底和所述器件隔离膜内，并包括垂直交叠所述衬底的第一部分和垂直交叠所述器件隔离膜的第二部分，其中所述凹陷的所述第一部分的深度大于所述凹陷的所述第二部分的深度；
填充所述凹陷的埋入接触，其中所述第一栅结构位于所述埋入接触和所述直接接触之间；以及
电连接到所述埋入接触的电容器。
22.根据权利要求21所述的半导体器件，其中从所述第一栅结构的上表面到所述直接接触的底表面的深度大于从所述第一栅结构的上表面到所述埋入接触的最下部分的深度。
23.根据权利要求21所述的半导体器件，其中所述第一栅结构包括形成在所述衬底内的栅极沟槽、沿着所述栅极沟槽的至少一部分的轮廓延伸的栅极绝缘膜、在所述栅极绝缘膜上填充所述栅极沟槽的所述部分的栅电极以及在所述栅电极上填充所述栅极沟槽的覆盖图案，并且
从所述第一栅结构的上表面到所述直接接触的底表面的深度小于从所述第一栅结构的上表面到所述覆盖图案的下表面的深度。
24.一种用于制造半导体器件的方法，包括：
在硅衬底内形成器件隔离膜；
在所述硅衬底和所述器件隔离膜内形成在第一方向上延伸的多条字线；
在所述硅衬底上形成在与所述第一方向不同的第二方向上延伸的多条位线；
通过去除相邻的字线之间和相邻的位线之间的所述硅衬底和所述器件隔离膜，在所述硅衬底和所述器件隔离膜内形成凹陷；
形成填充所述凹陷的埋入接触；以及
在所述埋入接触上形成电容器，所述电容器电连接到所述埋入接触，
其中所述凹陷包括垂直交叠所述硅衬底的第一部分和垂直交叠所述器件隔离膜的第二部分，
从所述硅衬底的上表面到所述凹陷的所述第一部分的底表面的深度大于从所述硅衬底的上表面到所述凹陷的所述第二部分的底表面的深度。
25.根据权利要求24所述的方法，其中所述凹陷的形成包括去除所述硅衬底的第一蚀刻工艺以及去除所述器件隔离膜的第二蚀刻工艺，并且
所述第一蚀刻工艺和所述第二蚀刻工艺在彼此不同的阶段进行。
26.根据权利要求24所述的方法，其中所述凹陷的形成包括同时去除所述硅衬底和所述器件隔离膜的蚀刻工艺。
27.一种半导体器件，包括：
衬底；
形成在所述衬底内的器件隔离膜，所述器件隔离膜包括第一部分和邻近于所述第一部分并与所述第一部分间隔开的第二部分；
形成在所述衬底上的第一位线以及形成在所述器件隔离膜的所述第二部分上的第二位线；
位线接触，在所述器件隔离膜的所述第一部分的远离所述器件隔离膜的所述第二部分的一侧形成为电连接所述第一位线和所述衬底；
埋入接触，形成在所述第一位线和所述第二位线之间，所述埋入接触交叠所述衬底和所述器件隔离膜的所述第一部分；以及
电容器，形成在所述埋入接触之上并电连接到所述埋入接触，
其中与所述衬底交叠的所述埋入接触的高度大于与所述器件隔离膜的所述第一部分交叠的所述埋入接触的高度。
28.根据权利要求27所述的半导体器件，其中从所述衬底的上表面到所述位线接触的底表面的深度大于从所述衬底的所述上表面到所述埋入接触的最下部分的深度。
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