TWI808662B - 半導體記憶體裝置 - Google Patents

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TWI808662B
TWI808662B TW111107273A TW111107273A TWI808662B TW I808662 B TWI808662 B TW I808662B TW 111107273 A TW111107273 A TW 111107273A TW 111107273 A TW111107273 A TW 111107273A TW I808662 B TWI808662 B TW I808662B
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朴台鎭
金熙中
李相昊
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南韓商三星電子股份有限公司
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Abstract

本發明關於一種半導體記憶體裝置，包含：主動區，包含 第一雜質區及第二雜質區；字元線，位於主動區上且在第一方向上延伸；位元線，位於字元線上且在與第一方向交叉的第二方向上延伸，位元線連接至第一雜質區；第一接觸插塞，位於位元線之間，第一接觸插塞連接至第二雜質區；著陸墊，分別位於第一接觸插塞上；以及間隙填充結構，填充著陸墊之間的空間，間隙填充結構的頂部表面高於著陸墊的頂部表面。

Description

半導體記憶體裝置 [相關申請案的交叉引用]
本專利申請案主張2021年7月2日在韓國智慧財產局申請的韓國專利申請案第10-2021-0087352號的優先權，所述韓國專利申請案的全部內容以引用的方式併入本文中。
本發明是關於半導體，且特定言之是關於半導體記憶體裝置及其製造方法。
由於其較小的大小、多功能性及/或低成本特性，半導體記憶體裝置在電子行業中認為是至關重要的元件。隨著電子行業的前進，對高度整合的半導體記憶體裝置的需求增加。為增加半導體記憶體裝置的整合密度，有必要減小構成半導體記憶體裝置的圖案的線寬。
根據實施例，半導體記憶體裝置可包含：主動區，包含第一雜質區及第二雜質區；字元線，設置於主動區上且在第一方向上延伸；位元線，設置於字元線上，在與第一方向交叉的第二方向上延伸且連接至第一雜質區；第一接觸插塞，設置於位元線之間且分 別連接至第二雜質區；著陸墊，分別設置於第一接觸插塞上；以及間隙填充結構，填充著陸墊之間的空間。間隙填充結構的頂部表面可高於著陸墊的頂部表面。
根據實施例，半導體記憶體裝置可包含：主動區，包含第一雜質區及第二雜質區；字元線，設置於主動區上且在第一方向上延伸；位元線，設置於字元線上，在與第一方向交叉的第二方向上延伸且連接至第一雜質區；第一接觸插塞，設置於位元線之間且分別連接至第二雜質區；著陸墊，分別設置於第一接觸插塞上；以及間隙填充結構，填充著陸墊之間的空間。間隙填充結構可包含著陸墊之間的第一部分及自著陸墊的頂部表面突起的第二部分。第一部分可具有在向下方向上減小的寬度，且第二部分可具有在向上方向上減小的寬度。
根據實施例，半導體記憶體裝置可包含：字元線，內埋於基底的上部部分中且在第一方向上延伸；主動區，藉由裝置隔離層限定於基底的上部部分中，主動區包含藉由插入其間的字元線彼此間隔開的第一雜質區及第二雜質區；位元線，設置於基底上，在與第一方向交叉的第二方向上延伸且連接至第一雜質區；第一接觸插塞，連接至第二雜質區；第二接觸插塞，將第一雜質區連接至位元線；著陸墊，位於第一接觸插塞上；間隙填充結構，填充著陸墊之間的空間；以及電容器，經由第一接觸插塞及著陸墊連接至第二雜質區。電容器可包含底部電極、介電層以及頂部電極。位元線中之每一者可包含半導體圖案、歐姆圖案以及含金屬圖案。間隙填充結構的頂部表面可高於著陸墊的頂部表面。
根據實施例，製造半導體記憶體裝置的方法可包含：在基 底中形成裝置隔離層以限定主動區；形成字元線以與主動區交叉；在字元線上形成位元線；在位元線之間形成連接至主動區的第一接觸件；在第一接觸件上形成著陸墊；形成間隙填充結構以填充著陸墊之間的空間；形成模具層以覆蓋間隙填充結構及著陸墊；形成電極窗孔以穿透模具層；以及在電極窗孔中形成底部電極。間隙填充結構的形成可包含：形成第一層以填充著陸墊之間的空間；藉由執行平坦化製程以暴露著陸墊從而自第一層形成間隙填充結構的第一部分；以及藉由使用第一部分作為晶種層執行選擇性沈積製程形成間隙填充結構的第二部分。可形成電極窗孔以暴露間隙填充結構的第二部分。
根據實施例，製造半導體記憶體裝置的方法可包含：在基底中形成裝置隔離層以限定主動區；形成字元線以與主動區交叉；在字元線上形成位元線；在位元線之間形成連接至主動區的第一接觸件；形成著陸墊層以覆蓋第一接觸件及位元線；在著陸墊層上形成遮罩圖案；使用遮罩圖案圖案化著陸墊層以形成著陸墊；形成間隙填充結構以填充著陸墊之間的空間；以及移除遮罩圖案。形成間隙填充結構可包含形成第一層以填充著陸墊之間的空間。第一層可形成為具有高於著陸墊的頂部表面的頂部表面。當移除遮罩圖案時，可移除第一層的一部分。
101:基底
102:裝置隔離圖案
105:層間絕緣圖案
107:閘極介電層
109:歐姆層
110:字元線封蓋圖案
111:擴散障壁層
111a:擴散防護圖案
112a:第一雜質區
112b:第二雜質區
121:第一間隔件
123:第二間隔件
125:第三間隔件
129:導電圖案
130:半導體圖案
130a:第一遮罩圖案
131:歐姆圖案
131a:歐姆層
132:含金屬圖案
132a:含金屬層
137:位元線封蓋圖案
137a:封蓋層
139:第二遮罩圖案
140:第三遮罩圖案
141:絕緣填隙圖案
150:初步第二接觸插塞
152:著陸墊層
172:第一模具層
174:支撐層
174a:支撐圖案
176:第二模具層
178:第三遮罩層
178h:開口
180:第一層
181:第一絕緣層
182:第二絕緣層
191:蝕刻終止層
1000:半導體記憶體裝置
A1-A2、B1-B2:線
ACT:主動部分
BC:第二接觸插塞
BE:底部電極
BL:位元線
BP:第一部分
BS:間隙填充結構
BT:頂部表面
CAP:電容器
CB:底部表面
d1、d2:距離
D1:第一方向
D2:第二方向
D3:第三方向
DC:第一接觸插塞
DL:介電層
EH:電極窗孔
LP:著陸墊
LP1:第一著陸墊
LP2:第二著陸墊
LT:頂部表面
PL1:第一位置
PL2:第二位置
Q、R:部分
R1:第一凹部區
R2:第二凹部區
R3:第三凹部區
SD1:第一側表面
SD2:第二側表面
SD3:第三側表面
SD3a:第三側表面
SD4:第四側表面
TE:頂部電極
TP:第二部分
TPA:突起部分
WL:字元線
θ1:第一傾斜角
θ2:第二傾斜角
藉由參考附圖詳細描述例示性實施例，特徵將對於所屬領域中具有知識者變得顯而易見，在附圖中：圖1為示出根據實施例的半導體記憶體裝置的平面圖。
圖2為沿圖1的線A1-A2及線B1-B2的橫截面圖。
圖3為圖2的部分『Q』的放大橫截面圖。
圖4至圖17為示出根據實施例的製造半導體記憶體裝置的方法中的各階段中沿圖1的線A1-A2及線B1-B2的橫截面圖。
圖18為示出根據實施例的半導體記憶體裝置的沿圖1的線A1-A2及線B1-B2的橫截面圖。
圖19為圖18的部分『R』的放大橫截面圖。
圖20至圖24為示出根據實施例的製造半導體記憶體裝置的方法中的各階段中沿圖1的線A1-A2及線B1-B2的橫截面圖。
圖1為示出根據實施例的半導體記憶體裝置1000的平面圖。圖2為沿圖1的線A1-A2及線B1-B2的橫截面圖。圖3為圖2的部分『Q』的放大橫截面圖。
參考圖1及圖2，可將裝置隔離圖案102安置在基底101中以限定主動部分ACT。基底101可為半導體基底(例如單一結晶矽晶圓)。主動部分ACT中的每一者可具有隔離形狀。當以平面圖查看時，主動部分ACT中的每一者可為在第三方向D3上延長的條形圖案。當以平面圖查看時，主動部分ACT可對應於基底101的由裝置隔離圖案102封圍的部分。主動部分ACT可在第三方向D3上彼此平行配置，且主動部分ACT中的每一者可經配置以使得其末端部分位於其相鄰的主動部分ACT中的另一者的中心附近。
字元線WL可經設置以與主動部分ACT交叉。字元線WL 可分別安置於在裝置隔離圖案102及主動部分ACT上形成的凹槽中。字元線WL可平行於與第三方向D3交叉的第一方向D1。字元線WL可由至少一種導電材料形成或可包含至少一種導電材料。閘極介電層107可安置於字元線WL與凹槽的內表面之間。閘極介電層107可由例如熱生長氧化物、氮化矽、氮氧化矽以及高k介電材料形成或包含熱生長氧化物、氮化矽、氮氧化矽以及高k介電材料中的至少一者。主動部分ACT中的每一者可經設置以與一對字元線WL交叉。
第一雜質區112a可設置在一對字元線WL之間的主動部分ACT中的每一者的部分中，且第二雜質區112b可設置在主動部分ACT中的每一者的相對邊緣區中。第一雜質區112a及第二雜質區112b可摻雜有n型雜質。第一雜質區112a可對應於共用汲極區，且第二雜質區112b可對應於源極區。字元線WL中的每一者及其相鄰的第一雜質區112a及第二雜質區112b可構成電晶體。
字元線WL的頂部表面可低於主動部分ACT的頂部表面。字元線封蓋圖案110可安置於每一字元線WL上。字元線封蓋圖案110可為線形圖案，其在字元線WL的長度方向上延伸且可覆蓋字元線WL的頂部表面。字元線封蓋圖案110可由例如氮化矽或氧化矽中的至少一者形成或包含氮化矽或氧化矽中的至少一者。
層間絕緣圖案105可安置於基底101上。層間絕緣圖案105可由例如氧化矽、氮化矽或氮氧化矽中的至少一者形成或包含氧化矽、氮化矽或氮氧化矽中的至少一者，且可具有單層結構或多 層結構。當以平面圖查看時，層間絕緣圖案105可彼此間隔開。層間絕緣圖案105可覆蓋主動部分ACT中的相鄰兩個的末端部分。
可設置藉由使基底101的上部部分部分地凹陷形成的第一凹部區R1、裝置隔離圖案102以及字元線封蓋圖案110。位元線BL可安置於層間絕緣圖案105上。位元線BL可經設置以與字元線封蓋圖案110及字元線WL交叉。如圖1中所繪示，位元線BL可在與第一方向D1及第三方向D3交叉的第二方向D2上延伸且可連接至第一雜質區112a。位元線BL可包含依序堆疊的半導體圖案130、歐姆圖案131以及含金屬圖案132。舉例而言，半導體圖案130可由摻雜或未摻雜多晶矽形成或包含摻雜或未摻雜多晶矽。歐姆圖案131可由至少一個金屬矽化物形成或包含至少一個金屬矽化物。含金屬圖案132可由金屬材料(例如鎢、鈦、鉭等)及導電金屬氮化物(例如氮化鈦、氮化鉭、氮化鎢)中的至少一者形成或包含所述金屬材料及所述導電金屬氮化物中的至少一者。構成位元線BL的層及其材料不限於此實例。位元線封蓋圖案137可分別安置於位元線BL上。位元線封蓋圖案137可由絕緣材料(例如氮化矽)形成或包含所述絕緣材料。
第一接觸插塞DC可安置在與位元線BL重疊(例如平行於所述位元線BL)的第一凹部區R1中，例如第一接觸插塞DC可與字元線WL垂直且相交。第一接觸插塞DC可由例如摻雜或未摻雜多晶矽形成或包含摻雜或未摻雜多晶矽。第一接觸插塞DC可分別電連接至第一雜質區112a。位元線BL中的每一者可藉由第一接觸插塞DC電連接至第一雜質區112a。
絕緣填隙圖案141可填充第一凹部區R1的未由第一接 觸插塞DC佔據的剩餘部分。絕緣填隙圖案141可由例如氧化矽、氮化矽或氮氧化矽中的至少一者形成或包含氧化矽、氮化矽或氮氧化矽中的至少一者，且可具有單層結構或多層結構。
第二接觸插塞BC可安置於相鄰一對位元線BL之間。如圖1中所繪示，第二接觸插塞BC可經二維配置以彼此間隔開。第二接觸插塞BC可由例如包含摻雜或未摻雜多晶矽或金屬材料中的至少一者形成或包含摻雜或未摻雜多晶矽或金屬材料中的至少一者。
第一間隔件121、第二間隔件123以及第三間隔件125可依序設置在位元線BL的側表面上。第一間隔件121、第二間隔件123以及第三間隔件125可設置於位元線BL與第二接觸插塞BC之間。第一間隔件121可覆蓋位元線BL的側表面及位元線封蓋圖案137的側表面。第一間隔件121可延伸以覆蓋第一接觸插塞DC的側表面及第一凹部區R1的側表面及底部表面。第三間隔件125可覆蓋第二接觸插塞BC的側表面。第三間隔件125的下部部分可與層間絕緣圖案105接觸。第二間隔件123可設置於第一間隔件121與第三間隔件125之間。在實施例中，第一間隔件121及第三間隔件125可由相同材料形成或包含相同材料，且第二間隔件123可由不同於第一間隔件121及第三間隔件125的材料形成或包含不同於第一間隔件121及第三間隔件125的材料。舉例而言，第一間隔件121及第三間隔件125可由氮化矽形成或包含氮化矽，且第二間隔件123可由氧化矽及/或氮氧化矽形成或包含氧化矽及/或氮氧化矽。在實施例中，可設置氣隙而非第二間隔件123。
歐姆層109可安置於第二接觸插塞BC上。歐姆層109可由例如金屬矽化物形成或包含金屬矽化物。歐姆層109、第一間隔件121、第二間隔件123以及第三間隔件125以及位元線封蓋圖案137可藉由擴散防護圖案111a覆蓋。擴散防護圖案111a可由金屬氮化物(例如氮化鈦或氮化鉭)中的至少一者形成或包含金屬氮化物中的至少一者。著陸墊LP可分別安置於擴散防護圖案111a上。著陸墊LP可由含金屬材料(例如鎢)形成或包含含金屬材料。著陸墊LP可分別電連接至第二接觸插塞BC。著陸墊LP的上部部分可覆蓋位元線封蓋圖案137的頂部表面且可具有大於第二接觸插塞BC的寬度。著陸墊LP的中心可移位，例如在第一方向D1上自第二接觸插塞BC的中心偏移，如圖1中所繪示。位元線BL中的每一者的部分可與著陸墊LP豎直重疊。
間隙填充結構BS可經設置以填充著陸墊LP之間的空間。間隙填充結構BS可設置在由著陸墊LP的側表面及位元線封蓋圖案137的側表面限定的第二凹部區R2中。當以平面圖查看時，間隙填充結構BS可具有填充二維地彼此間隔開的著陸墊LP之間的空間的形狀。舉例而言，間隙填充結構BS的平面形狀可為包含藉由著陸墊LP刺穿的窗孔的網格形狀，例如，間隙填充結構BS的頂部表面可藉由二維配置的開口穿過其中具有連續形狀(圖1)。將參考圖3更詳細描述間隙填充結構BS。
底部電極BE可分別安置於著陸墊LP上。舉例而言，底部電極BE可由摻雜多晶矽、金屬氮化物(例如氮化鈦)或金屬材料(例如鎢、鋁以及銅)中的至少一者形成或包含摻雜多晶矽、金屬氮化物或金屬材料中的至少一者。底部電極BE可具有圓形柱形 狀、空心圓柱形狀或杯形狀。
介電層DL可經設置以覆蓋底部電極BE的頂部表面及側表面。介電層DL可延伸至著陸墊LP的頂部表面及間隙填充結構BS的頂部表面上的區。可藉由頂部電極TE覆蓋介電層DL。介面層可設置於介電層DL與底部電極BE之間。介電層DL可為金屬氧化物層，其含有例如鉿(Hf)、鈮(Nb)、鈦(Ti)、鉭(Ta)、鋯(Zr)、鉻(Cr)、鈷(Co)、銥(Ir)、鉬(Mo)、鋨(Os)、錸(Ra)、銠(Rh)、釕(Ru)、鎢(W)或釩(V)中的至少一者。
頂部電極TE可由摻雜多晶矽、摻矽鍺、金屬氮化物(例如氮化鈦)或金屬材料(例如鎢、鋁以及銅)中的至少一者形成或包含摻雜多晶矽、摻矽鍺、金屬氮化物或金屬材料中的至少一者。底部電極BE、介電層DL以及頂部電極TE可構成電容器CAP。因此，可設置包含電容器CAP的半導體記憶體裝置1000。
參考圖3，間隙填充結構BS的頂部表面BT可高於著陸墊LP的頂部表面LT。在實施例中，間隙填充結構BS可包含：第一部分BP，其經設置以填充著陸墊LP之間的空間；及第二部分TP，其自例如在與基底101相對的方向上在著陸墊LP的頂部表面LT的上方凸起，例如間隙填充結構BS的整個頂部表面BT可在相對於基底101的著陸墊的頂部表面LT的上方。
舉例而言，間隙填充結構BS的第一部分BP可包含第一絕緣層181及第二絕緣層182，所述第一絕緣層181及第二絕緣層182依序覆蓋著陸墊中的相鄰著陸墊之間(例如在圖3中之第一著陸墊LP1與第二著陸墊LP2之間)的第二凹部區R2。舉例而言，第一絕緣層181及第二絕緣層182可由彼此不同的材料形成或包 含彼此不同的材料。在此情況下，第一絕緣層181可為氮化矽層或氮氧化矽層中的一者，且第二絕緣層182可為氮化矽層或氮氧化矽層中的另一者。在另一實例中，第一絕緣層181及第二絕緣層182兩者可由氮化矽形成或包含氮化矽，且可具有例如表現彼此不同的材料屬性。在此情況下，第一絕緣層181可具有大於第二絕緣層182的階梯覆蓋率的階梯覆蓋率及/或第二絕緣層182可具有小於第一絕緣層181的密度的密度。在另一實例中，可省略第一絕緣層181，且第二絕緣層182可與著陸墊LP直接接觸。著陸墊LP的頂部表面LT可分別與底部電極BE的底部表面CB接觸。
舉例而言，間隙填充結構BS的第二部分TP可由與第一部分BP相同的材料形成或包含與第一部分BP相同的材料。舉例而言，間隙填充結構BS的第二部分TP可由氮化矽形成或包含氮化矽。舉例而言，間隙填充結構BS的第二部分TP可包含氮化矽層，所述氮化矽層相較於間隙填充結構BS的第一部分BP具有較好抗蝕刻性。間隙填充結構BS的第二部分TP可具有高於間隙填充結構BS的第一部分BP的密度的密度，亦即第二部分TP的材料相較於第一部分BP的材料具有較高密度。
在另一實例中，間隙填充結構BS的第二部分TP可包含由不同於第一部分BP的材料形成的絕緣層。在實施例中，間隙填充結構BS的第二部分TP可由氮氧化矽、碳氮化矽或氮化矽中的至少一者形成或包含氮氧化矽、碳氮化矽或氮化矽中的至少一者。介面可設置於間隙填充結構BS的第一部分BP與第二部分TP之間，但在實施例中，可不設置此介面。當在垂直於基底101的頂部 表面的方向上量測時，間隙填充結構BS的第二部分TP的厚度可小於第一部分BP的厚度。舉例而言，間隙填充結構BS的第二部分TP的厚度可為第一部分BP的厚度的約10%至約50%。舉例而言，若第一部分BP與第二部分TP之間的假想介面在與著陸墊LP(亦即圖3中之虛線)的頂部表面LT的相同高度層級處，則可自此假想介面至第二部分TP的頂部表面BT上的最頂點量測第二部分TP的厚度，且可自此假想介面至第一部分BP的最底點量測第一部分BP的厚度。
間隙填充結構BS的第二部分TP可包含例如直接地連接至底部電極BE的第一側表面SD1，及與第一側表面SD1相對的第二側表面SD2。第一側表面SD1可包含為凹陷區的第三凹部區R3，所述凹陷區例如相對於第二部分TP朝內彎曲。底部電極BE的下部部分可例如在第三凹部區R3中與第一側表面SD1直接接觸。更詳細地說，作為底部電極BE的下部部分的側表面的第三側表面SD3可沿第三凹部區R3凸面地圓化，例如相對於底部電極BE朝外彎曲，且可例如與第一側表面SD1直接接觸，例如第三側表面SD3及第一側表面SD1相對於彼此可具有互補形狀。底部電極BE的與第三側表面SD3相對的第四側表面SD4可連接至第一著陸墊LP1的頂部表面LT，例如與第一著陸墊LP1的頂部表面LT直接接觸，且不同於第三側表面SD3，可不連接至間隙填充結構BS的第二部分TP。
底部電極BE的第四側表面SD4可相對於著陸墊LP的頂部表面LT具有第二傾斜角θ2，且底部電極BE的第三側表面SD3可相對於著陸墊LP的頂部表面LT具有第一傾斜角θ1，所述第一 傾斜角θ1小於第二傾斜角θ2。間隙填充結構BS的第一部分BP可具有在向下方向上減小的寬度，例如在沿平行於著陸墊LP的頂部表面LT的方向上，且間隙填充結構BS的第二部分TP可具有在向上方向上減小的寬度。換言之，如圖2中所示出，由於距位元線BL的距離的減小，間隙填充結構BS的第一部分BP的寬度可減小，且由於距位元線BL的距離增大，間隙填充結構BS的第二部分TP的寬度可減小，亦即第一部分BP及第二部分TP的寬度在相反方向上減小。間隙填充結構BS的第二部分TP的下部寬度可大於第一部分BP的上部寬度，例如第二部分TP的下部部分可延伸超出且突出第一部分BP的上部部分。間隙填充結構BS的第二部分TP可包含突起部分TPA，所述突起部分TPA延伸以覆蓋例如其相鄰的第二著陸墊LP2的頂部表面的一部分。間隙填充結構BS的第二部分TP可藉由使用第一部分BP作為晶種層的選擇性生長製程及/或選擇性沈積製程形成，將在以下製造方法中描述所述製程，且在此情況下，間隙填充結構BS的第二部分TP的橫截面可具有半圓形形狀。
如圖2及圖3中示出，底部電極BE的中心軸可不平行於垂直於基底101的頂部表面的方向，例如底部電極BE可相對於基底101以傾斜角斜置。此是因為充當底部電極BE的模具的電極窗孔EH(例如參見圖14)形成為具有高縱橫比。此外，由於在製造過程中的未對準問題，底部電極BE的下部部分可自著陸墊LP的頂部表面LT的中心偏移且可覆蓋間隙填充結構BS的一部分，如圖2及圖3中所示出。在此情況下，若間隙填充結構BS不包含第二部分TP(例如若間隙填充結構的最頂部表面與著陸墊的頂部表 面共面)，則自底部電極BE的第三側表面SD3a(其將連接至不具有第二部分TP的間隙填充結構BS)或自第二位置PL2(其與間隙填充結構BS接觸)至第二著陸墊LP2的距離應小於圖3中所繪示的距離d2(例如由於第二部分TP的缺失，底部電極與相鄰著陸墊之間的距離應極小)。此可引起在連接至第一著陸墊LP1的底部電極BE及與其相鄰的第二著陸墊LP2之間的洩漏電流增加，由此引起短路，亦即經由底部電極BE在第一著陸墊LP1與第二著陸墊LP2之間的電連接。
相比之下，根據實施例，間隙填充結構BS的第二部分TP可形成於第一部分BP的頂部上以接觸底部電極BE的第一側表面SD1，由此防止間隙填充結構BS在形成充當底部電極BE的模具的電極窗孔EH(例如參見圖14)期間經過度蝕刻。此外，即使當底部電極BE未對準時，間隙填充結構BS的第二部分TP可將底部電極BE與第二著陸墊LP2之間的足夠距離維持在距離d1。換句話說，在不存在間隙填充結構BS的第二部分TP的情況下，自第二著陸墊LP2至底部電極BE的底部表面CB與間隙填充結構BS接觸的第一位置PL1的距離d1可大於距離d2。因此，可有可能防止連接至第一著陸墊LP1的底部電極BE及與其相鄰的第二著陸墊LP2之間的非預期電連接(亦即橋接現象)。
圖4至圖17為示出根據實施例的製造半導體記憶體裝置的方法中的各階段中沿圖1的線A1-A2及線B1-B2的橫截面圖。
參考圖1及圖4，裝置隔離圖案102可形成於基底101中以限定主動部分ACT。舉例而言，可在基底101中形成凹槽，且可藉由使用絕緣材料填充凹槽形成裝置隔離圖案102。可藉由蝕刻 主動部分ACT及裝置隔離圖案102形成溝渠。字元線WL可分別形成於溝渠中。一對字元線WL可經形成以與主動部分ACT中的每一者交叉。在形成字元線WL之前，閘極介電層107可形成於溝渠中的每一者的內表面上。可藉由例如熱氧化製程、化學氣相沈積製程及/或原子層沈積製程形成閘極介電層107。可藉由將導電層沈積在基底101上以填充溝渠，且在導電層上執行回蝕或化學機械研磨製程將字元線WL形成於溝渠中。字元線WL可凹入以具有低於主動部分ACT的頂部表面的頂部表面。絕緣層(例如氮化矽層)可形成於基底101上以填充溝渠，例如在字元線WL上方，且隨後可分別經平面化以在字元線WL上形成字元線封蓋圖案110。
可使用字元線封蓋圖案110及裝置隔離圖案102作為遮罩將雜質噴射至主動部分ACT中。因此，第一雜質區112a及第二雜質區112b可形成於主動部分ACT中。第一雜質區112a及第二雜質區112b可具有與基底101不同的導電類型。舉例而言，在基底101為p型的情況下，第一雜質區112a及第二雜質區112b中的每一者可為n型。
層間絕緣圖案105及第一遮罩圖案130a可形成於基底101上。在實施例中，絕緣層及多晶矽層可依序形成在基底101上。其後，可藉由圖案化多晶矽層形成第一遮罩圖案130a。可藉由使用第一遮罩圖案130a作為蝕刻遮罩蝕刻絕緣層、裝置隔離圖案102、基底101以及字元線封蓋圖案110形成第一凹部區R1及層間絕緣圖案105。第一凹部區R1可經形成以暴露第一雜質區112a。
參考圖1及圖5，導電圖案129可經形成以填充第一凹部 區R1。舉例而言，導電圖案129可由多晶矽材料形成或包含多晶矽材料。其後，可執行平坦化製程。
歐姆層131a、含金屬層132a以及封蓋層137a可依序形成於第一遮罩圖案130a及導電圖案129上。歐姆層131a可由金屬矽化物(例如矽化鈷)形成。可藉由將金屬層沈積於第一遮罩圖案130a及導電圖案129上且執行熱處理製程形成歐姆層131a。可執行熱處理製程以使金屬層與第一遮罩圖案130a及導電圖案129反應，且從而以形成金屬矽化物。可移除金屬層不反應的部分。含金屬層132a可由金屬材料(例如鎢、鈦、以及鉭)或導電金屬氮化物(例如氮化鈦、氮化鉭、氮化鎢)中的至少一者形成或包含所述金屬材料或所述導電金屬氮化物中的至少一者。封蓋層137a可由絕緣材料中的至少一者(例如氮化矽)形成或包含絕緣材料中的至少一者。
下文將描述第二遮罩圖案139可形成於封蓋層137a上以限定位元線BL的平面形狀。第二遮罩圖案139可在圖1中所繪示的第二方向D2上延伸。在實施例中，第二遮罩圖案139可由例如非晶碳、氮化矽或金屬材料中的至少一者形成或包含非晶碳、氮化矽或金屬材料中的至少一者。
參考圖1及圖6，可藉由使用第二遮罩圖案139作為蝕刻遮罩依序蝕刻封蓋層137a、含金屬層132a、歐姆層131a、第一遮罩圖案130a以及導電圖案129來形成位元線BL、第一接觸插塞DC以及位元線封蓋圖案137。位元線BL中的每一者可包含半導體圖案130、歐姆圖案131以及含金屬圖案132。可執行蝕刻製程以部分暴露層間絕緣圖案105的頂部表面及第一凹部區R1的內 側表面及底部表面。
參考圖1及圖7，在移除第二遮罩圖案139之後，第一間隔件121、第二間隔件123以及第三間隔件125可形成於位元線BL的側表面中的每一者上。第一間隔件121可共形地覆蓋第一凹部區R1的底部表面及內側表面。第一間隔件121可由例如氮化矽形成或包含氮化矽。絕緣層(例如氮化矽層)可形成於基底101上以填充第一凹部區R1，且隨後絕緣層可經非等向性蝕刻以使絕緣填隙圖案141形成於第一凹部區R1中。其後，可依序形成第二間隔件123及第三間隔件125以覆蓋第一間隔件121。舉例而言，第三間隔件125可由與第一間隔件121相同的材料形成或包含與第一間隔件121相同的材料，且第二間隔件123可由不同於第一間隔件121的材料形成或包含不同於第一間隔件121的材料。在形成第三間隔件125之後，可暴露第二雜質區112b。
參考圖1及圖8，初步第二接觸插塞150可形成於位元線BL之間。為使初步第二接觸插塞150分別形成於第二雜質區112b上，在形成初步第二接觸插塞150之前，柵欄圖案可形成於第二雜質區112b之間。換句話說，初步第二接觸插塞150可經形成以填充由位元線BL的側表面及柵欄圖案的側表面限定的空間。初步第二接觸插塞150的形成可包含形成含有摻雜或未摻雜多晶矽或金屬材料的層及執行回蝕製程。在實施例中，可在回蝕製程期間移除第一間隔件121、第二間隔件123以及第三間隔件125的上部部分。
參考圖1及圖9，可藉由蝕刻初步第二接觸插塞150形成第二接觸插塞BC。在實施例中，第二接觸插塞BC可具有位於與 含金屬圖案132相同層級的頂部表面。歐姆層109可形成於第二接觸插塞BC中的每一者上。歐姆層109可由金屬矽化物中的至少一者形成或包含金屬矽化物中的至少一者。在實施例中，可藉由將金屬層沈積於第二接觸插塞BC的頂部表面上且執行熱處理製程形成歐姆層109。
擴散障壁層111可共形地形成於基底101上。著陸墊層152可形成於擴散障壁層111上以填充位元線封蓋圖案137之間的空間。著陸墊層152可為例如鎢層。第三遮罩圖案140可形成於著陸墊層152上。舉例而言，第三遮罩圖案140可由非晶碳、氮化矽或金屬材料中的至少一者形成或包含非晶碳、氮化矽或金屬材料中的至少一者。第三遮罩圖案140可用於定界著陸墊LP的位置，其將在下文描述。第三遮罩圖案140可形成為與第二接觸插塞BC豎直重疊。
參考圖1及圖10，可藉由使用第三遮罩圖案140作為蝕刻遮罩執行非等向性蝕刻製程移除著陸墊層152的一部分。因此，可形成藉由第二凹部區R2彼此間隔開的著陸墊LP。在形成第二凹部區R2期間，可圖案化擴散障壁層111以形成彼此間隔開的擴散防護圖案111a。此外，在形成第二凹部區R2期間，亦可移除位元線封蓋圖案137的上部部分及第一間隔件121、第二間隔件123第三間隔件以及125的上部部分。
參考圖1及圖11，在移除第三遮罩圖案140之後，可形成第一層180以覆蓋第二凹部區R2。在實施例中，第一層180可包含第一絕緣層181及第二絕緣層182。舉例而言，第一絕緣層181可由氮化矽或氮氧化矽中的一者形成或包含氮化矽或氮氧化 矽中的一者，且第二絕緣層182可由氮化矽或氮氧化矽中的一者但不同於第一絕緣層181的材料的材料形成。替代地，第一絕緣層181及第二絕緣層182兩者均可由氮化矽形成或包含氮化矽，且可具有彼此不同的材料屬性。在一實施例中，第一層180可為單一層。
參考圖1及圖12，可執行平坦化製程以暴露例如著陸墊LP的上部表面。平坦化製程可為化學機械研磨製程或回蝕製程。作為平坦化製程的結果，間隙填充結構BS的第一部分BP可自第一層180形成，例如可移除第二凹部區R2外的第一層180的部分以形成完全地填充第二凹部區R2的第一部分BP。第一部分BP的頂部表面可位於與著陸墊LP的頂部表面實質上相同的層級處，例如第一部分BP及著陸墊LP的頂部表面可共平面。
間隙填充結構BS的第二部分TP可形成於第一部分BP上。因此，可形成包含第一部分BP及第二部分TP的間隙填充結構BS。可藉由選擇性沈積製程及/或選擇性生長製程形成第二部分TP，其中第一部分BP用作晶種層。換句話說，可藉由選擇性介電質對介電質沈積製程形成第二部分TP。在實施例中，可藉由原子層沈積(atomic layer deposition；ALD)製程形成第二部分TP。在實施例中，間隙填充結構BS的第二部分TP可由氮氧化矽、碳氮化矽或氮化矽中的至少一者形成或包含氮氧化矽、碳氮化矽或氮化矽中的至少一者。由於第二部分TP可在無由著陸墊LP造成的空間約束的情況下生長，因此可在側向方向及豎直方向兩者中執行第二部分TP的生長製程，且因此第二部分TP可形成為具有半圓形區段且覆蓋其相鄰的著陸墊LP的頂部表面的一部分。由於使 用第一部分BP作為晶種層形成間隙填充結構BS的第二部分TP，因此可在無用於與第一部分BP對準的額外製程的情況下形成第二部分TP。舉例而言，參考圖12，第二部分TP可完全地覆蓋第一部分BP的頂部表面，例如與第一部分BP的頂部表面重疊，且可延伸例如徑向超出第一部分BP，例如突出第一部分BP。
參考圖1及圖13，第一模具層172、支撐層174以及第二模具層176形成於著陸墊LP及間隙填充結構BS上。蝕刻終止層可形成於第一模具層172形成之前，如將參考圖21描述，但可省略蝕刻防護層。支撐層174可為例如氮化矽層或包含氮化矽層。相對於支撐層174，第一模具層172及第二模具層176可由具有蝕刻選擇性的材料形成或包含具有蝕刻選擇性的材料。舉例而言，第一模具層172及第二模具層176可由氧化矽形成或包含氧化矽。
參考圖1及圖14，可藉由依序圖案化第二模具層176、支撐層174以及第一模具層172形成暴露著陸墊LP的電極窗孔EH。電極窗孔EH可分別形成於著陸墊LP上。電極窗孔EH的形成可包含執行非等向性蝕刻製程。由於其相對較高的縱橫比，可形成電極窗孔EH以具有不垂直於基底101的頂部表面的中心軸。此外，由於在電極窗孔EH形成製程中未對準，所以電極窗孔EH的下部部分可自著陸墊LP的頂部表面LT的中心偏移且可與間隙填充結構BS部分重疊，如圖14中所繪示。電極窗孔EH的形狀及將形成於電極窗孔EH中的底部電極BE的形狀不限於所示出形狀。
電極窗孔EH的下部側表面的一部分可由間隙填充結構BS(特定而言，第二部分TP)的側表面限定。換句話說，在電極 窗孔EH形成期間，間隙填充結構BS的第二部分TP可經部分移除，且因此第三凹部區R3可形成於間隙填充結構BS的第二部分TP中。在用於形成電極窗孔EH的蝕刻條件下，間隙填充結構BS的第二部分TP相較於第一模具層172可具有較好抗蝕刻性。因此，電極窗孔EH的下部側表面的部分可具有凸面地圓形形狀，如圖14中所繪示。
參考圖1及圖15，可沈積導電層以填充電極窗孔EH，且隨後可執行回蝕製程或化學機械研磨製程以移除第二模具層176上的導電層且以在電極窗孔EH中形成底部電極BE。舉例而言，底部電極BE可由摻雜多晶矽、金屬氮化物(例如氮化鈦)或金屬材料(例如鎢、鋁以及銅)中的至少一者形成或包含摻雜多晶矽、金屬氮化物或金屬材料中的至少一者。底部電極BE的下部部分可填充第三凹部區R3且可連接至間隙填充結構BS的第二部分TP。
參考圖1及圖16，第三遮罩圖案178可形成於第二模具層176上。第三遮罩圖案178可具有多個開口178h。底部電極BE的彼此鄰接的頂部表面及底部電極BE之間的第二模具層176可經由開口178h暴露。可執行使用第三遮罩圖案178作為蝕刻遮罩的非等向性蝕刻製程以移除經由開口178h暴露的第二模具層176及其下的支撐層174。因此，可形成支撐圖案174a，且可暴露開口178h下方的第一模具層172。
參考圖1及圖17，可移除第三遮罩圖案178，且在此情況下，可暴露第二模具層176。可執行等向性蝕刻製程以移除所有第一模具層172及第二模具層176且以暴露底部電極BE及支撐圖案174a。亦可暴露著陸墊LP的頂部表面及間隙填充結構BS的 頂部表面。
返回參考圖1及圖2，介電層DL可經形成以覆蓋底部電極BE及支撐圖案174a。舉例而言，可藉由沈積氧化鋯(例如ZrOx)或氧化鉿(例如HfOx)來形成介電層DL。頂部電極TE可形成於介電層DL上以覆蓋底部電極BE。頂部電極TE可由摻雜多晶矽、摻矽鍺、金屬氮化物(例如氮化鈦)或金屬材料(例如鎢、鋁以及銅)中的至少一者形成或包含摻雜多晶矽、摻矽鍺、金屬氮化物或金屬材料中的至少一者。因此，可形成包含底部電極BE、頂部電極TE以及介電層DL的電容器CAP。
圖18為示出根據實施例的半導體記憶體裝置的沿圖1的線A1-A2及線B1-B2的橫截面圖。圖19為圖18的部分『R』的放大橫截面圖。為了簡明描述起見，可藉由相同附圖標號識別先前所描述的元件而不重複其具體重疊描述。
參考圖1、圖18以及圖19，間隙填充結構BS可經設置以填充著陸墊LP之間的空間。間隙填充結構BS可設置在由著陸墊LP的側表面及位元線封蓋圖案137的側表面限定的第二凹部區R2中。當以平面圖查看時，間隙填充結構BS可具有填充二維地彼此間隔開的著陸墊LP之間的空間的形狀。著陸墊LP的頂部表面LT可分別與底部電極BE的底部表面CB接觸。
間隙填充結構BS的頂部表面BT可高於著陸墊LP的頂部表面LT。在實施例中，間隙填充結構BS可包含：第一部分BP,其經設置以填充著陸墊LP之間的空間；及第二部分TP，其在與基底101相對的方向上自例如在著陸墊LP的頂部表面LT上方突起。在本實施例中，不同於圖2及圖3的實施例，間隙填充結構 BS的第一部分BP可為單一絕緣層。即，第一部分BP可為圖2及圖3的實施例中的第一絕緣層181及第二絕緣層182中的一者。圖2及圖3的實施例中的間隙填充結構BS的第一部分BP亦可變化為僅包含第一絕緣層181及第二絕緣層182中的一者的單一絕緣層，類似於本實施例。
間隙填充結構BS的第二部分TP可由與第一部分BP相同的材料形成或包含與第一部分BP相同的材料。間隙填充結構BS的第一部分BP及第二部分TP可一起形成以形成單一的例如整體且無縫的體結構，且在此情況下，第一部分BP與第二部分TP之間可不存在介面。
在實施例中，間隙填充結構BS的第一部分BP及第二部分TP可由氮化矽、氮氧化矽以及碳氮化矽中的至少一者形成或包含氮化矽、氮氧化矽以及碳氮化矽中的至少一者。當在垂直於基底101的頂部表面的方向上量測時，間隙填充結構BS的第二部分TP的厚度可小於第一部分BP的厚度。舉例而言，間隙填充結構BS的第二部分TP的厚度可大於第一部分BP的厚度的約50%且可小於第一部分BP的厚度的100%。間隙填充結構BS的第一部分BP的上部寬度可實質上等於第二部分TP的下部寬度。
不同於在圖2及圖3的實施例中，間隙填充結構BS的第二部分TP可連同第一部分BP一起沈積，且隨後可藉由圖案化沈積層形成。因此，與在圖2及圖3的實施例中相比，間隙填充結構BS的頂部表面BT可為平坦的。除第二部分TP以外，其他元件的結構及形狀可實質上與圖2及圖3的實施例中的彼等相同。
圖20至圖24為在根據實施例的製造半導體記憶體裝置 的方法中的各階段中沿圖1的線A1-A2及線B1-B2的橫截面圖。為了簡明描述起見，可藉由相同附圖標號識別先前所描述的元件而不重複其具體重疊描述。
參考圖1及圖20，第一層180可經形成以填充具有與參考圖10所描述的相同結構的第二凹部區R2。舉例而言，第一層180可為氮化矽層或氮氧化矽層中的一者。可藉由沈積絕緣層及執行回蝕製程直至絕緣層的頂部表面降至低於第三遮罩圖案140的頂部表面的層級來形成第一層180。第一層180可形成為具有高於著陸墊LP的頂部表面的頂部表面。舉例而言，可藉由在約150℃或低於150℃的溫度下執行的低溫沈積製程來形成第一層180。
參考圖1及圖21，可移除第三遮罩圖案140。在第三遮罩圖案140移除期間，亦可部分地移除第一層180。因此，可自第一層180形成包含第一部分BP及第二部分TP的間隙填充結構BS。在第三遮罩圖案140移除期間亦可移除第一層180的一部分，且在此情況下，第二部分TP可形成為具有在遠離第一部分BP的向上方向上寬度減小的形狀。由於間隙填充結構BS的第一部分BP及第二部分TP自相同層形成，可在無用於與第一部分BP對準的額外製程的情況下形成第二部分TP。可在無額外沈積及圖案化製程的情況下形成間隙填充結構BS的第二部分TP，此是因為其是使用第三遮罩圖案140作為模具形成的。
蝕刻終止層191可經形成以共形地覆蓋著陸墊LP及間隙填充結構BS。相對於下文描述的第一模具層172及第二模具層176，蝕刻終止層191可由具有蝕刻選擇性的材料形成或包含相具有蝕刻選擇性的材料。舉例而言，蝕刻終止層191可由摻雜或未 摻雜非晶矽、摻雜多晶矽或氮化矽中的至少一者形成或包含摻雜或未摻雜非晶矽、摻雜多晶矽或氮化矽中的至少一者。根據另一實施例，可省略蝕刻終止層191。在圖13的實施例中，蝕刻終止層191可在第一模具層172形成之前形成。
參考圖1及圖22，第一模具層172、支撐層174以及第二模具層176可依序形成於蝕刻終止層191上。支撐層174可由例如氮化矽形成或包含氮化矽。相對於支撐層174，第一模具層172及第二模具層176可由具有蝕刻選擇性的材料形成或包含具有蝕刻選擇性的材料。舉例而言，第一模具層172及第二模具層176可由氧化矽形成或包含氧化矽。
參考圖1及圖23，可藉由依序圖案化第二模具層176、支撐層174以及第一模具層172來形成暴露著陸墊LP的電極窗孔EH。形成電極窗孔EH的製程可包含多個蝕刻製程。舉例而言，形成電極窗孔EH的製程可包含經執行以暴露蝕刻終止層191的第一蝕刻製程，及經執行以暴露著陸墊LP的第二蝕刻製程。
電極窗孔EH的下部側表面的一部分可由間隙填充結構BS(特定而言，藉由間隙填充結構BS的第二部分TP的側表面及蝕刻終止層191的側表面)限定。換句話說，在電極窗孔EH形成期間，可移除間隙填充結構BS的第二部分TP的一部分及蝕刻終止層191的一部分，且因此，第三凹部區R3可形成於間隙填充結構BS的第二部分TP中。
參考圖1及圖24，導電層可經沈積以填充電極窗孔EH，且可執行回蝕製程或化學機械研磨製程以移除第二模具層176上的導電層且以在電極窗孔EH上形成底部電極BE。舉例而言，底 部電極BE可由摻雜多晶矽、金屬氮化物(例如氮化鈦)或金屬材料(例如鎢、鋁以及銅)中的至少一者形成或包含摻雜多晶矽、金屬氮化物或金屬材料中的至少一者。底部電極BE的下部部分可經設置以填充第三凹部區R3且可連接至間隙填充結構BS的第二部分TP及蝕刻終止層191。
返回參考圖1及圖18，可經由參考圖16、圖17以及圖2所描述的製程來形成包含底部電極BE、頂部電極TE以及介電層DL的電容器CAP。
藉助於概述及綜述，隨著半導體記憶體裝置(例如動態隨機存取記憶體(random-access memory；DRAM)裝置))的設計規則減少，由於電容器的底部電極可能氧化，靜電電容的最大值與最小值之間的差正在增大。因此，對經組態以改良靜電電容中的差的半導體記憶體裝置及製造其的方法的需求在增加。
因此，實施例提供一種半導體記憶體裝置，其經組態以防止底部電極無意地連接至其相鄰著陸墊，例如防止或實質上最小化寄生電流及/或底部電極與相鄰著陸墊之間的橋接，且提供一種製造其的方法，例如經由選擇性沈積或用於形成障壁層的非晶碳層(amorphous carbon layer；ACL)遮罩。此外，減小半導體記憶體裝置的洩漏電流及提高半導體記憶體裝置的可靠性可為可能的。實施例亦提供一種高度可靠的半導體記憶體裝置及製造其的方法。
本文中已揭示實例實施例，且儘管採用特定術語，但僅以一般及描述性意義而非出於限制目的來使用及解釋所述實例實施例。在一些情況下，如所屬領域中具通常知識者截至本申請案申請 時所顯而易見，除非另外具體指示，否則關於特定實施例所描述的特徵、特性及/或元件可單獨使用或與關於其他實施例所描述的特徵、特性及/或元件組合使用。因此，所屬領域中具通常知識者應理解，在不脫離如以下申請專利範圍中闡述的本發明的精神及範疇的情況下，可進行各種形式及細節改變。
1000:半導體記憶體裝置
A1-A2、B1-B2:線
ACT:主動部分
BC:第二接觸插塞
BL:位元線
BS:間隙填充結構
D1:第一方向
D2:第二方向
D3:第三方向
DC:第一接觸插塞
LP:著陸墊
WL:字元線

Claims (19)

  1. 一種半導體記憶體裝置，包括：主動區，包含第一雜質區及第二雜質區；字元線，位於所述主動區上且在第一方向上延伸；位元線，位於所述字元線上且在與所述第一方向交叉的第二方向上延伸，所述位元線連接至所述第一雜質區；第一接觸插塞，位於所述位元線之間，所述第一接觸插塞連接至所述第二雜質區；著陸墊，分別位於所述第一接觸插塞上；以及間隙填充結構，填充所述著陸墊之間的空間，所述間隙填充結構的頂部表面高於所述著陸墊的頂部表面，其中所述間隙填充結構中的每一者包含：第一部分，位於所述著陸墊之間；以及第二部分，在所述著陸墊的所述頂部表面上方突起，所述第二部分的上部寬度小於所述第二部分的下部寬度。
  2. 如請求項1所述的半導體記憶體裝置，其中所述第二部分的側表面包含凹陷區。
  3. 如請求項1所述的半導體記憶體裝置，更包括分別位於所述著陸墊上的底部電極，所述底部電極中的至少一者與所述間隙填充結構中的對應一者的所述第二部分的側表面接觸。
  4. 如請求項3所述的半導體記憶體裝置，其中：所述底部電極的下部部分的與所述間隙填充結構的對應第二部分的側表面接觸的第一側表面具有相對於所述著陸墊的所述頂部表面的第一傾斜角， 所述底部電極的所述下部部分的不與所述間隙填充結構的所述對應第二部分的所述側表面接觸的第二側表面具有相對於所述著陸墊的所述頂部表面的第二傾斜角，且所述第一傾斜角小於所述第二傾斜角。
  5. 如請求項1所述的半導體記憶體裝置，其中所述第一部分包含第一絕緣層及位於所述第一絕緣層上的第二絕緣層。
  6. 如請求項5所述的半導體記憶體裝置，其中所述第二部分不包含所述第二絕緣層。
  7. 如請求項1所述的半導體記憶體裝置，其中所述第二部分的所述下部寬度大於所述第一部分的上部寬度。
  8. 如請求項1所述的半導體記憶體裝置，其中所述第二部分延伸以與所述著陸墊中的相鄰一者的頂部表面重疊。
  9. 如請求項1所述的半導體記憶體裝置，其中所述第二部分與所述第一部分相比具有較高密度。
  10. 如請求項1所述的半導體記憶體裝置，其中所述第二部分及所述第一部分包含相同材料，且所述第二部分與所述第一部分之間不存在介面。
  11. 如請求項1所述的半導體記憶體裝置，其中所述第二部分的所述下部寬度實質上等於所述第一部分的上部寬度。
  12. 一種半導體記憶體裝置，包括：主動區，包含第一雜質區及第二雜質區；字元線，位於所述主動區上且在第一方向上延伸；位元線，位於所述字元線上且在與所述第一方向交叉的第二方向上延伸，所述位元線連接至所述第一雜質區； 第一接觸插塞，位於所述位元線之間，所述第一接觸插塞連接至所述第二雜質區；著陸墊，分別位於所述第一接觸插塞上；以及間隙填充結構，填充所述著陸墊之間的空間，所述間隙填充結構中的每一者包含：第一部分，位於所述著陸墊之間，所述第一部分具有在向下方向上減小的寬度，及第二部分，在所述著陸墊的頂部表面上方突起，所述第二部分具有在向上方向上減小的寬度。
  13. 如請求項12所述的半導體記憶體裝置，更包括分別位於所述著陸墊上的底部電極，所述第二部分的側表面包含凹陷區，且所述底部電極中的至少一者的下部部分與所述第二部分的所述側表面接觸。
  14. 如請求項12所述的半導體記憶體裝置，其中所述第二部分的下部寬度大於所述第一部分的上部寬度。
  15. 如請求項12所述的半導體記憶體裝置，其中所述第二部分延伸以與所述著陸墊中的相鄰一者的頂部表面重疊。
  16. 如請求項12所述的半導體記憶體裝置，其中所述第二部分及所述第一部分包含相同材料，且所述第二部分與所述第一部分之間不存在介面。
  17. 一種半導體記憶體裝置，包括：基底；字元線，內埋在所述基底的上部部分中，所述字元線在第一方向上延伸； 主動區，藉由裝置隔離層界定在所述基底的所述上部部分中，所述主動區包含藉由插入其間的所述字元線而彼此間隔開的第一雜質區及第二雜質區；位元線，位於所述基底上且在與所述第一方向交叉的第二方向上延伸，所述位元線連接至所述第一雜質區，且所述位元線中的每一者包含半導體圖案、歐姆圖案以及含金屬圖案；第一接觸插塞，連接至所述第二雜質區；第二接觸插塞，將所述第一雜質區連接至所述位元線；著陸墊，位於所述第一接觸插塞上；間隙填充結構，填充所述著陸墊之間的空間，所述間隙填充結構的頂部表面高於所述著陸墊的頂部表面；以及電容器，經由所述第一接觸插塞及所述著陸墊連接至所述第二雜質區，所述電容器包含底部電極、介電層以及頂部電極，其中所述間隙填充結構中的每一者包含：第一部分，位於所述著陸墊之間；以及第二部分，在所述著陸墊的所述頂部表面上方突起，所述第二部分的上部寬度小於所述第二部分的下部寬度。
  18. 如請求項17所述的半導體記憶體裝置，其中所述第二部分的側表面包含凹陷區。
  19. 如請求項18所述的半導體記憶體裝置，其中所述第二部分延伸以與所述著陸墊中的相鄰一者的頂部表面重疊。
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