TWI830296B - 半導體記憶體裝置 - Google Patents

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Abstract

一種半導體記憶體裝置包括：基底，包括主動區，所述主動區具有第一雜質區及第二雜質區；字元線，位於所述基底的第一表面上，所述字元線在第一方向上延伸；第一位元線，位於所述字元線上，所述第一位元線在與所述第一方向交叉的第二方向上延伸，且所述第一位元線連接至所述第一雜質區；第一接觸插塞，位於所述第一位元線之間，所述第一接觸插塞分別連接至所述第二雜質區；第二位元線，位於所述基底的第二表面上，所述第二位元線電性連接至所述第一雜質區；以及第一電容器，位於所述第一接觸插塞上。

Description

半導體記憶體裝置
本揭露是有關於一種半導體裝置，且具體而言是有關於一種半導體記憶體裝置以及其製作方法。 [相關申請案的交叉參考]
本申請案主張優先於在2021年12月10日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0176536號，所述韓國專利申請案的全部內容特此併入供參考。
半導體記憶體裝置由於其小的尺寸、多功能及/或低成本特性而被認為是電子工業中的重要元件。隨著電子工業的進步，對高度積體化的半導體記憶體裝置的需求日益增加。舉例而言，高度積體化的半導體記憶體裝置可能需要減小構成半導體記憶體裝置的圖案的線寬。
根據實施例，半導體記憶體裝置可包括：基底，包括主動區，所述主動區包括第一雜質區及第二雜質區；字元線，設置於所述基底的第一表面上且在第一方向上延伸；第一位元線，設置於所述字元線上，在與所述第一方向交叉的第二方向上延伸，且所述第一位元線連接至所述第一雜質區；第一接觸插塞，設置於所述第一位元線之間且分別連接至所述第二雜質區；第二位元線，設置於所述基底的第二表面上且電性連接至所述第一雜質區；以及第一電容器，位於所述第一接觸插塞上。
根據實施例，半導體記憶體裝置可包括：基底，包括主動區，所述主動區包括第一雜質區及第二雜質區；字元線，設置於所述基底的第一表面上且在第一方向上延伸；第一位元線，設置於所述字元線上，在與所述第一方向交叉的第二方向上延伸，且所述第一位元線連接至所述第一雜質區；第一接觸插塞，設置於所述第一位元線之間且分別連接至所述第二雜質區；第一電容器，位於所述第一接觸插塞上；第二接觸插塞，設置於所述基底的第二表面上且電性連接至所述第二雜質區；以及第二電容器，設置於所述第二接觸插塞的底表面上。
根據實施例，半導體記憶體裝置可包括：基底，包括主動區，所述主動區包括第一雜質區及第二雜質區；字元線，設置於所述基底的第一表面上且在第一方向上延伸；第一位元線，設置於所述字元線上，在與所述第一方向交叉的第二方向上延伸，且所述第一位元線連接至所述第一雜質區；第一接觸插塞，設置於所述第一位元線之間且分別連接至所述第二雜質區；第二位元線，設置於所述基底的第二表面上且電性連接至所述第一雜質區；以及第一電容器，設置於所述第一接觸插塞上。所述第一電容器可包括底部電極及頂部電極，且當在平面圖中觀察時，所述第一位元線與所述第二位元線可在所述第一方向上交替地設置。
圖1是示出根據實施例的半導體記憶體裝置1000的平面圖。圖2A是沿著圖1的線A1-A2及線B1-B2截取的剖視圖。圖2B是沿著圖1的線C1-C2截取的剖視圖。
參照圖1、圖2A及圖2B，可提供包括第一表面F1及第二表面F2的基底101。基底101可為半導體基底（例如，單晶矽基底）。第一表面F1與第二表面F2可彼此相對。作為實例，第一表面F1可為基底101的前側，且第二表面F2可為基底101的後側。可在基底101的靠近第一表面F1的一部分中設置裝置隔離圖案102，以界定主動區ACT。主動區ACT中的每一者可具有隔離開的形狀。當在平面圖中觀察時，主動區ACT中的每一者可為在第三方向D3上伸長的條形狀圖案。當在平面圖中觀察時，主動區ACT可與基底101被裝置隔離圖案102包圍的部分對應。主動區ACT可在第三方向D3上佈置成彼此平行，且主動區ACT中的每一者可被設置成使得其端部部分靠近主動區ACT中的另一者的中心定位。
主動區ACT可被佈置成形成多個行，所述多個行平行於第二方向D2且在第一方向D1上彼此間隔開。換言之，每一行中的主動區ACT可在第二方向D2上佈置。構成偶數行的主動區ACT將被稱為第一主動區ACT1，且構成奇數行的主動區ACT將被稱為第二主動區ACT2。
可設置有與主動區ACT交叉的字元線WL。字元線WL可分別設置於形成於裝置隔離圖案102及主動區ACT中的凹槽中。字元線WL可平行於與第三方向D3交叉的第一方向D1。字元線WL可由導電材料中的至少一種形成或者包含導電材料中的至少一種。作為實例，字元線WL可由例如金屬材料、導電金屬氮化物材料或摻雜半導體材料中的至少一種形成或包含例如金屬材料、導電金屬氮化物材料或摻雜半導體材料中的至少一種。
可在字元線WL與凹槽的內表面之間設置閘極介電層107。閘極介電層107可由例如熱氧化物、氮化矽、氮氧化矽或高介電常數介電材料中的至少一種形成或包含例如熱氧化物、氮化矽、氮氧化矽或高介電常數介電材料中的至少一種。主動區ACT中的每一者可被設置成與一對字元線WL交叉。
可在每一主動區ACT在所述一對字元線WL之間的一部分中設置第一雜質區2a，且可在每一主動區ACT的相對邊緣部分中設置一對第二雜質區2b。第一雜質區2a及第二雜質區2b可為例如n型摻雜區。第一雜質區2a可對應於共用汲極區，且第二雜質區2b可對應於源極區。字元線WL中的每一者以及與其相鄰的第一雜質區2a及第二雜質區2b可構成電晶體。
字元線WL的頂表面可低於主動區ACT的頂表面。可在每一字元線WL上設置字元線頂蓋圖案110。字元線頂蓋圖案110可為在字元線WL的長度方向上延伸的線形狀圖案，且可覆蓋字元線WL的頂表面。字元線頂蓋圖案110可由例如氮化矽或氧化矽中的至少一種形成或包含例如氮化矽或氧化矽中的至少一種。
可在基底101上設置第一緩衝絕緣圖案105。第一緩衝絕緣圖案105可由例如氧化矽、氮化矽或氮氧化矽中的至少一種形成或包含例如氧化矽、氮化矽或氮氧化矽中的至少一種，且可具有單層結構或多層結構。第一緩衝絕緣圖案105可被形成為當在平面圖中觀察時具有隔離開的島形狀。第一緩衝絕緣圖案105可被設置成覆蓋彼此相鄰的一對主動區ACT的端部部分。
可提供第一凹陷區R1，所述第一凹陷區R1藉由使基底101的上部部分、裝置隔離圖案102的上部部分及字元線頂蓋圖案110的上部部分部分地凹陷來形成。可在基底101的第一表面F1上設置第一位元線BL1。第一位元線BL1可被設置成與字元線頂蓋圖案110及字元線WL交叉。如圖1所示，第一位元線BL1可在與第一方向D1及第三方向D3交叉的第二方向D2上延伸，且可連接至第一雜質區2a。更具體而言，第一位元線BL1可連接至第一主動區ACT1的第一雜質區2a。
第一位元線BL1可包括依序堆疊的半導體圖案130、歐姆圖案131及含金屬圖案132。半導體圖案130可由例如摻雜或未經摻雜的複晶矽形成或包含例如摻雜或未經摻雜的複晶矽。歐姆圖案131可由例如金屬矽化物材料中的至少一種形成或者包含例如金屬矽化物材料中的至少一種。舉例而言，含金屬圖案132可由金屬材料（例如，鎢、鈦及鉭）或導電金屬氮化物材料（例如，氮化鈦、氮化鉭及氮化鎢）中的至少一種形成或包含金屬材料（例如，鎢、鈦及鉭）或導電金屬氮化物材料（例如，氮化鈦、氮化鉭及氮化鎢）中的至少一種。可在第一位元線BL1上分別設置位元線頂蓋圖案137。舉例而言，位元線頂蓋圖案137可由絕緣材料（例如，氮化矽）中的至少一種形成或者包含絕緣材料（例如，氮化矽）中的至少一種。
可在與第一位元線BL1交叉的第一凹陷區R1中設置第一接觸插塞DC1。第一接觸插塞DC1可由例如摻雜或未經摻雜的複晶矽形成或包含例如摻雜或未經摻雜的複晶矽。第一接觸插塞DC1中的每一者可電性連接至第一雜質區2a中的對應的第一雜質區2a。第一位元線BL1中的每一者可經由第一接觸插塞DC1電性連接至多個第一雜質區2a。
可在相鄰的一對第一位元線BL1之間設置第二接觸插塞BC。第二接觸插塞BC可被設置成穿透填充第一位元線BL1之間的區的第一層間絕緣層171且可連接至第二雜質區2b。如圖1所示，第二接觸插塞BC可被設置成在二維方向上彼此間隔開。舉例而言，第二接觸插塞BC可由摻雜或未經摻雜的複晶矽或金屬材料（例如，鎢）中的至少一種形成或者包含摻雜或未經摻雜的複晶矽或金屬材料（例如，鎢）中的至少一種。第一層間絕緣層171可包括例如氧化矽層。
可在第一位元線BL1的側表面上設置間隔件121。間隔件121可被設置成覆蓋第一位元線BL1的側表面及位元線頂蓋圖案137的側表面。間隔件121可延伸成覆蓋第一接觸插塞DC1的側表面。間隔件121中的每一者可包括多個絕緣層。作為實例，第一絕緣層及第三絕緣層可由相同的材料形成或包含相同的材料，且第二絕緣層可由不同於第一絕緣層及第三絕緣層的材料形成或包含不同於第一絕緣層及第三絕緣層的材料。舉例而言，第一絕緣層及第三絕緣層可由氮化矽形成或包含氮化矽，且第二絕緣層可由氧化矽及/或氮氧化矽形成或包含氧化矽及/或氮氧化矽。作為另外一種選擇，可設置氣隙（air gap）來代替第二絕緣層。
可在第二接觸插塞BC上分別設置第一底部電極BE1。舉例而言，第一底部電極BE1可由摻雜複晶矽、金屬氮化物材料（例如，氮化鈦）或金屬材料（例如，鎢、鋁及銅）中的至少一種形成或包含摻雜複晶矽、金屬氮化物材料（例如，氮化鈦）或金屬材料（例如，鎢、鋁及銅）中的至少一種。第一底部電極BE1可具有圓形柱形狀、中空圓柱形狀或杯形狀。
可設置第一介電層DL1，以覆蓋第一底部電極BE1的頂表面及側表面。第一介電層DL1可延伸至搭接墊（landing pad）的頂表面上的區及間隙填充層的頂表面上的區。第一介電層DL1可被第一頂部電極TE1覆蓋。舉例而言，可在第一介電層DL1與第一底部電極BE1之間設置介面層。舉例而言，第一介電層DL1可由金屬氧化物層形成或包括金屬氧化物層，所述金屬氧化物層中的金屬例如可包含以下中的至少一種：鉿（Hf）、鈮（Nb）、鈦（Ti）、鉭（Ta）、鋯（Zr）、鉻（Cr）、鈷（Co）、銥（Ir）、鉬（Mo）、鋨（Os）、錸（Ra）、銠（Rh）、釕（Ru）、鎢（W）或釩（V）。
可在第一底部電極BE1與第二接觸插塞BC之間設置多個層。作為實例，可設置搭接墊以將第一底部電極BE1連接至第二接觸插塞BC。搭接墊可由含金屬材料（例如，鎢）形成或者包含含金屬材料（例如，鎢）。可設置間隙填充層來填充搭接墊之間的空間。間隙填充層可具有填充搭接墊之間的區的形狀，所述搭接墊在二維方向上彼此間隔開。作為實例，間隙填充層的平面形狀可為包括孔的網格形狀，所述孔是被搭接墊穿出。間隙填充層可由例如氧化矽或氮氧化矽中的至少一種形成或包含例如氧化矽或氮氧化矽中的至少一種。
舉例而言，第一頂部電極TE1可由摻雜複晶矽、摻雜矽鍺、金屬氮化物材料（例如，氮化鈦）或金屬材料（例如，鎢、鋁及銅）中的至少一種形成或包含摻雜複晶矽、摻雜矽鍺、金屬氮化物材料（例如，氮化鈦）或金屬材料（例如，鎢、鋁及銅）中的至少一種。第一底部電極BE1、第一介電層DL1及第一頂部電極TE1可構成第一電容器CAP1。因此，可提供包括第一電容器CAP1的半導體記憶體裝置1000。
可在基底101的第二表面F2上設置第二位元線BL2，例如基底101可位於第一位元線BL1與第二位元線BL2之間。第二位元線BL2中的每一者可在第二方向D2上延伸。可在基底101的第二表面F2與第二位元線BL2之間設置第二緩衝絕緣圖案205。第二緩衝絕緣圖案205可由例如氧化矽、氮化矽或氮氧化矽中的至少一種形成或包含例如氧化矽、氮化矽或氮氧化矽中的至少一種，且可具有單層結構或多層結構。第二位元線BL2可電性連接至第二主動區ACT2的第一雜質區2a。當在平面圖中觀察時，如圖1所示，第一位元線BL1與第二位元線BL2可在第一方向D1上交替地且重複地設置。第一位元線BL1及第二位元線BL2的佈置可不限於此，且可考慮到主動區ACT的佈置而改變。第一位元線BL1的數目可等於第二位元線BL2的數目。可對核心電路進行設計，使得分別自第一位元線BL1及第二位元線BL2選擇的一對位元線以成對的方式操作。
第二位元線BL2可被設置成具有與第一位元線BL1相同或相似的結構。作為實例，第二位元線BL2可包括依序堆疊於基底101的第二表面F2上的半導體圖案230、歐姆圖案231及含金屬圖案232。半導體圖案230可由例如摻雜或未經摻雜的複晶矽形成或包含例如摻雜或未經摻雜的複晶矽。歐姆圖案231可由例如金屬矽化物材料中的至少一種形成或者包含例如金屬矽化物材料中的至少一種。舉例而言，含金屬圖案232可由金屬材料（例如，鎢、鈦及鉭）或導電金屬氮化物材料（例如，氮化鈦、氮化鉭及氮化鎢）中的至少一種形成或包含金屬材料（例如，鎢、鈦及鉭）或導電金屬氮化物材料（例如，氮化鈦、氮化鉭及氮化鎢）中的至少一種。含金屬圖案232可由例如釕（Ru）及/或鉬（Mo）形成或者包含例如釕（Ru）及/或鉬（Mo）。構成第二位元線BL2的層及材料不限於此。作為實例，與第一位元線BL1不同，第二位元線BL2可不包括半導體圖案230及歐姆圖案231。
可在第二位元線BL2上分別設置位元線頂蓋圖案237。舉例而言，位元線頂蓋圖案237可由絕緣材料（例如，氮化矽）中的至少一種形成或者包含絕緣材料（例如，氮化矽）中的至少一種。可在位元線頂蓋圖案237上設置第三罩幕圖案239，例如位元線頂蓋圖案237可位於第三罩幕圖案239與第二位元線BL2之間。
可設置將第二位元線BL2連接至第二主動區ACT2的第一雜質區2a的連接導電圖案220。連接導電圖案220中的每一者可包括自基底101的第二表面F2朝向第一表面F1延伸的導電結構，例如連接導電圖案220可延伸穿過基底101。作為實例，連接導電圖案220可包括：第一穿透通孔201，連接至第二位元線BL2；以及第二穿透通孔202，被設置成將第一穿透通孔201連接至第二主動區ACT2的第一雜質區2a。作為實例，第一穿透通孔201可被設置成穿透第二緩衝絕緣圖案205及半導體圖案230，且可連接至歐姆圖案231。第一穿透通孔201的頂表面（即，背對第二位元線BL2的表面）可位於較裝置隔離圖案102的底表面（即，面對第二位元線BL2的表面）低的高度處，例如自第一穿透通孔201的頂表面至位元線頂蓋圖案237的距離可小於自裝置隔離圖案102的底表面至位元線頂蓋圖案237的距離。舉例而言，第一穿透通孔201及第二穿透通孔202可由鎢、鈦、鉭及/或其導電氮化物中的至少一種形成或包含鎢、鈦、鉭及/或其導電氮化物中的至少一種。舉例而言，第一穿透通孔201及第二穿透通孔202可直接連接至基底101。在另一實例中，可在第一穿透通孔201及第二穿透通孔202與基底101之間設置絕緣層。
第二穿透通孔202可自第一穿透通孔201的頂表面延伸至第一雜質區2a中。作為實例，第二穿透通孔202的頂表面可例如相對於基底101的第二表面F2而言高於字元線WL的底表面。第二穿透通孔202可延伸至字元線WL之間的區中。例如沿著第二方向D2，第一穿透通孔201的寬度可大於第二穿透通孔202的寬度。
第二位元線BL2可設置於形成於基底101的第二表面F2上的第二層間絕緣層271中。第二層間絕緣層271可包括例如氧化矽層。可在第二位元線BL2的側表面與第二層間絕緣層271之間設置間隔件221。
根據實施例，位元線中的一些位元線可設置於基底的第一表面上，且其他位元線可設置於基底的第二表面上，例如第一位元線BL1及第二位元線BL2可設置於基底101的相對表面上。因此，可能夠增加形成位元線的製程的製程餘裕（margin），藉此增加半導體記憶體裝置的積體密度。
圖3是示出根據實施例的半導體記憶體裝置1001的平面圖。圖4是沿著圖1的線B1-B2及線C1-C2的剖視圖。沿著圖3的線A1-A2的橫截面可與圖2A相同。為了說明簡潔起見，先前闡述的元件可由相同的參考編號標識，而不重複其交疊說明。
參照圖3及圖4，可提供第三接觸插塞DC2。舉例而言，第三接觸插塞DC2可自基底101的第一表面F1延伸且可連接至第二主動區ACT2的第一雜質區2a。如圖3所示，第三接觸插塞DC2可與第二位元線BL2對齊（例如與第二位元線BL2交疊）。舉例而言，第三接觸插塞DC2可至少部分地使用形成第一接觸插塞DC1的製程來形成。在另一實例中，第三接觸插塞DC2可獨立形成，而與第一接觸插塞DC1無關。可設置第三接觸插塞DC2以將連接導電圖案220連接至第二位元線BL2。
連接導電圖案220中的每一者可包括第三穿透通孔223以及第一連接線222，所述第三穿透通孔223被設置成穿透基底101且連接至第二位元線BL2，所述第一連接線222延伸成跨越字元線WL。作為實例，第三穿透通孔223可被設置成完全穿透基底101（例如，自第一表面F1至第二表面F2）。第一連接線222可自第三穿透通孔223的頂表面上的區延伸至第三接觸插塞DC2的頂表面上的區。舉例而言，第三穿透通孔223及第一連接線222可由金屬材料（例如，鎢、鈦及鉭）或導電金屬氮化物材料（例如，氮化鈦、氮化鉭及氮化鎢）中的至少一種形成或包含金屬材料（例如，鎢、鈦及鉭）或導電金屬氮化物材料（例如，氮化鈦、氮化鉭及氮化鎢）中的至少一種。
圖5、圖7、圖9、圖11及圖13是示出根據實施例的製作半導體記憶體裝置的方法中的各階段的平面圖。圖6、圖8、圖10、圖12及圖14分別是沿著圖5、圖7、圖9、圖11及圖13的線A1-A2及線B1-B2的剖視圖。
參照圖5及圖6，可在基底101中形成裝置隔離圖案102以界定主動區ACT。作為實例，可在基底101中形成凹槽，且可藉由利用絕緣材料對凹槽進行填充來形成裝置隔離圖案102。可藉由對主動區ACT及裝置隔離圖案102進行蝕刻來形成溝渠。可在溝渠中分別形成字元線WL。一對字元線WL可被形成為與主動區ACT中的每一者交叉。在形成字元線WL之前，可在溝渠中的每一者的內表面上形成閘極介電層107。閘極介電層107可藉由例如熱氧化製程（thermal oxidation process）、化學氣相沈積製程（chemical vapor deposition process）及/或原子層沈積製程形成。
可藉由在基底101上沈積導電層來填充溝渠並對所述導電層實行迴蝕或化學機械拋光製程（chemical-mechanical polishing process）而在溝渠中形成字元線WL。可使字元線WL凹陷以具有例如相對於基底101的第二表面F2而言低於主動區ACT的頂表面的頂表面。可在基底101上形成絕緣層（例如，氮化矽層）以填充溝渠，且然後可將所述絕緣層平坦化以分別在字元線WL上形成字元線頂蓋圖案110。
可使用字元線頂蓋圖案110及裝置隔離圖案102作為罩幕將雜質注入至主動區ACT中。因此，可在主動區ACT中形成第一雜質區2a及第二雜質區2b。第一雜質區2a及第二雜質區2b可具有與基底101的導電類型不同的導電類型。舉例而言，當基底101具有p型導電性時，第一雜質區2a及第二雜質區2b中的每一者可具有n型導電性。
可在基底101上（例如在基底101的由字元線頂蓋圖案110的頂表面及裝置隔離圖案102的頂表面界定的第一表面F1上）形成第一緩衝絕緣圖案105及第一罩幕圖案130a。作為實例，可在基底101上依序形成絕緣層及複晶矽層。此後，第一罩幕圖案130a可由複晶矽層形成。可藉由使用第一罩幕圖案130a作為蝕刻罩幕對絕緣層、裝置隔離圖案102、基底101及字元線頂蓋圖案110進行蝕刻來形成第一凹陷區R1及第一緩衝絕緣圖案105。第一凹陷區R1可被形成為暴露出第一雜質區2a中的一些第一雜質區2a。作為實例，第一凹陷區R1可暴露出第一主動區ACT1的第一雜質區2a。
參照圖7及圖8，可形成填充第一凹陷區R1的導電圖案129。作為實例，導電圖案129可由複晶矽材料形成或者包含複晶矽材料。此後，可實行平坦化製程。
可在第一罩幕圖案130a及導電圖案129上依序形成歐姆層131a、含金屬層132a及頂蓋層137a。歐姆層131a可由金屬矽化物（例如，矽化鈷）形成或者包含金屬矽化物（例如，矽化鈷）。歐姆層131a可藉由在第一罩幕圖案130a及導電圖案129上沈積金屬層並實行熱處理製程來形成。可實行熱處理製程以使金屬層與第一罩幕圖案130a及導電圖案129反應，且藉此形成金屬矽化物。可移除金屬層的未反應部分。舉例而言，含金屬層132a可由金屬材料（例如，鎢、鈦及鉭）或導電金屬氮化物材料（例如，氮化鈦、氮化鉭及氮化鎢）中的至少一種形成或包含金屬材料（例如，鎢、鈦及鉭）或導電金屬氮化物材料（例如，氮化鈦、氮化鉭及氮化鎢）中的至少一種。舉例而言，頂蓋層137a可由絕緣材料（例如，氮化矽）中的至少一種形成或者包含絕緣材料（例如，氮化矽）中的至少一種。
可在頂蓋層137a上形成第二罩幕圖案139，以界定將在下面闡述的第一位元線BL1的平面形狀。第二罩幕圖案139可在圖1所示的第二方向D2上延伸。作為實例，第二罩幕圖案139可由非晶碳層、氮化矽層或金屬層中的至少一種形成或者包括非晶碳層、氮化矽層或金屬層中的至少一種。
參照圖9及圖10，可使用第二罩幕圖案139作為蝕刻罩幕來實行蝕刻製程，以依序對頂蓋層137a、含金屬層132a、歐姆層131a、第一罩幕圖案130a及導電圖案129進行蝕刻，且因此可形成位元線頂蓋圖案137、第一位元線BL1及第一接觸插塞DC1。第一位元線BL1中的每一者可包括半導體圖案130、歐姆圖案131及含金屬圖案132。可實行蝕刻製程以部分地暴露出第一緩衝絕緣圖案105的頂表面及第一凹陷區R1的內側表面及底表面。
可移除第二罩幕圖案139，且然後可在第一位元線BL1的側表面上分別形成間隔件121。間隔件121可覆蓋第一凹陷區R1的底表面及內側表面。可藉由沈積多個絕緣層並對所述多個絕緣層進行蝕刻來形成間隔件121。作為實例，形成間隔件121可包括依序形成第一氮化矽層、氧化矽層及第二氮化矽層。在形成間隔件121之後，可暴露出第二雜質區2b。
參照圖11及圖12，可形成第一層間絕緣層171以填充第一位元線BL1之間的空間。第一層間絕緣層171可藉由沈積氧化矽層並對所述氧化矽層實行平坦化製程以暴露出第二罩幕圖案139來形成。
可形成穿透第一層間絕緣層171且連接至第二雜質區2b的第二接觸插塞BC。在本實施例中，第二接觸插塞BC可形成於第一主動區ACT1及第二主動區ACT2的第二雜質區2b上。可藉由形成穿透第一層間絕緣層171的孔且利用導電材料對所述孔進行填充來形成第二接觸插塞BC。作為實例，第二接觸插塞BC可由鎢或複晶矽中的至少一種形成或者包含鎢或複晶矽中的至少一種。
參照圖13及圖14，可在第二接觸插塞BC上分別形成第一底部電極BE1。舉例而言，底部電極BE可由摻雜複晶矽、金屬氮化物材料（例如，氮化鈦）或金屬材料（例如，鎢、鋁及銅）中的至少一種形成或包含摻雜複晶矽、金屬氮化物材料（例如，氮化鈦）或金屬材料（例如，鎢、鋁及銅）中的至少一種。形成底部電極BE1可包括：形成覆蓋第二接觸插塞BC的模塑層；以及形成穿透模塑層的電極孔。此後，可形成覆蓋電極孔的電極層，且可對所述電極層實行平坦化製程以形成第一底部電極BE1。模塑層可包括絕緣層及至少一個支撐層，所述至少一個支撐層具有不同於絕緣層的蝕刻速率。
可設置第一介電層DL1，以覆蓋第一底部電極BE1的頂表面及側表面。第一介電層DL1可為金屬氧化物層，所述金屬氧化物層包含以下中的至少一種：例如鉿（Hf）、鈮（Nb）、鈦（Ti）、鉭（Ta）、鋯（Zr）、鉻（Cr）、鈷（Co）、銥（Ir）、鉬（Mo）、鋨（Os）、錸（Ra）、銠（Rh）、釕（Ru）、鎢（W）或釩（V）。
可在第一介電層DL1上形成第一頂部電極TE1。舉例而言，第一頂部電極TE1可由摻雜複晶矽、摻雜矽鍺、金屬氮化物材料（例如，氮化鈦）或金屬材料（例如，鎢、鋁及銅）中的至少一種形成或包含摻雜複晶矽、摻雜矽鍺、金屬氮化物材料（例如，氮化鈦）或金屬材料（例如，鎢、鋁及銅）中的至少一種。因此，可完成第一電容器CAP1的形成。
返回參照圖1、圖2A及圖2B，可實行背面研磨製程（例如，對基底101的第二表面F2實行拋光製程）。作為背面研磨製程的結果，可減小基底101的厚度，且可使第二表面F2位於更靠近第一表面F1的水平高度處。
可在基底101的第二表面F2上依序形成第二緩衝絕緣圖案205及半導體圖案230。可形成穿透第二緩衝絕緣圖案205及半導體圖案230的連接導電圖案220。連接導電圖案220中的每一者可包括第一穿透通孔201及第二穿透通孔202。作為實例，可在形成第二緩衝絕緣圖案205及半導體圖案230之前形成第二穿透通孔202，且可在形成第二緩衝絕緣圖案205及半導體圖案230之後形成第一穿透通孔201。第一穿透通孔201及第二穿透通孔202可由例如鎢、鈦、鉭及/或其導電氮化物中的至少一種形成或包含例如鎢、鈦、鉭及/或其導電氮化物中的至少一種。
可在第一穿透通孔201上形成第二位元線BL2以及位元線頂蓋圖案237，第二位元線BL2中的每一者包括歐姆圖案231及含金屬圖案232。第二位元線BL2及位元線頂蓋圖案237可藉由與第一位元線BL1及位元線頂蓋圖案137實質上相同的方法形成。作為實例，可在位元線頂蓋圖案237上形成第三罩幕圖案239，且然後可實行圖案化製程。
可形成間隔件221以覆蓋第二位元線BL2的側表面。此後，可形成第二層間絕緣層271以填充第二位元線BL2之間的區。
圖15是示出根據實施例的半導體記憶體裝置1002的平面圖。圖16A是沿著圖15的線A1-A2的剖視圖。圖16B是沿著圖15的線B1-B2及線C1-C2的剖視圖。為了說明簡潔起見，先前闡述的元件可由相同的參考編號標識，而不重複其交疊說明。
參照圖15、圖16A及圖16B，可在基底101的第一表面F1上設置第一電容器CAP1，且可在基底101的第二表面F2上設置第二電容器CAP2。第一電容器CAP1可包括第一底部電極BE1、第一介電層DL1及第一頂部電極TE1。第二電容器CAP2可包括第二底部電極BE2、第二介電層DL2以及第二頂部電極TE2。
可在基底101的第一表面F1與第一電容器CAP1之間設置第一位元線BL1、第一接觸插塞DC1及第二接觸插塞BC1。第二接觸插塞BC1可被設置成將第一主動區ACT1的第二雜質區2b連接至第一電容器CAP1的第一底部電極BE1。
可在基底101的第二表面F2與第二電容器CAP2之間設置第二位元線BL2、連接導電圖案220及第四接觸插塞BC2。第四接觸插塞BC2可被設置成穿透第二層間絕緣層271。第四接觸插塞BC2可具有與第二電容器CAP2的第二底部電極BE2接觸的底表面。第四接觸插塞BC2可被設置成將第二主動區ACT2的第二雜質區2b電性連接至第二電容器CAP2的第二底部電極BE2。
可設置將第四接觸插塞BC2連接至第二主動區ACT2的第二雜質區2b的第四穿透通孔245。第四穿透通孔245與第四接觸插塞BC2可經由第二連接線241彼此連接。第四穿透通孔245的寬度可小於第四接觸插塞BC2的寬度。
可在第一電容器CAP1上設置第三層間絕緣層172，且可在第二電容器CAP2上設置第四層間絕緣層272。第三層間絕緣層172及第四層間絕緣層272可包括例如氧化矽層。可設置電容器內連線以將第一電容器CAP1的第一頂部電極TE1電性連接至第二電容器CAP2的第二頂部電極TE2。電容器內連線可包括穿透基底101的第五穿透通孔279。第五穿透通孔279可包括多個穿透通孔。電容器內連線可包括第三連接線175及第一插塞174，設置第三連接線175及第一插塞174以將第五穿透通孔279連接至第一電容器CAP1的第一頂部電極TE1。電容器內連線可包括第四連接線275及第二插塞274，提供第四連接線275及第二插塞274以將第五穿透通孔279連接至第二電容器CAP2的第二頂部電極TE2。
根據實施例，可在基底的第一表面上設置電容器中的一些電容器，且可在基底的第二表面上設置電容器中的一些電容器。因此，可能夠增加形成電容器的製程的製程餘裕且增加半導體記憶體裝置的感測餘裕。
圖17是示出根據實施例的半導體記憶體裝置1003的平面圖。圖18是沿著圖17的線A1-A2及線B1-B2截取的剖視圖。為了說明簡潔起見，先前闡述的元件可由相同的參考編號標識，而不重複其交疊說明。
參照圖17及圖18，在本實施例中，可在基底101的第一表面F1上設置連接至第一主動區ACT1的第一雜質區2a的第一位元線BL1及第一接觸插塞DC1、以及連接至第二主動區ACT2的第一雜質區2a的第二位元線BL2及第三接觸插塞DC2。
根據本實施例的半導體記憶體裝置可包括埋置於基底101的第二表面F2中的第二電容器CAP2（例如，第二電容器CAP2可自第二表面F2延伸至基底101中）。第二電容器CAP2的第二底部電極BE2可分別設置於電極孔EH中，電極孔EH在自基底101的第二表面F2朝向第一表面F1的方向上延伸。第二電容器CAP2的第二介電層DL2及第二頂部電極TE2可填充電極孔EH的其餘部分（例如，第二介電層DL2可在底部電極BE2及基底101的第二表面F2上共形且直接延伸）。舉例而言，第二底部電極BE2與基底101可以絕緣層介置於第二底部電極BE2與基底101之間的方式彼此間隔開。在另一實例中，第二底部電極BE2與基底101可彼此直接接觸。可設置第四接觸插塞BC2以將第二主動區ACT2的第二雜質區2b連接至第二電容器CAP2的第二底部電極BE2。舉例而言，第四接觸插塞BC2可直接連接至第二底部電極BE2。
根據實施例，可在基底的第一表面上形成位元線或電容器中的一些位元線或電容器，且可在基底的第二表面上形成其他位元線或其他電容器。因此，可能夠增加半導體記憶體裝置的積體密度及感測餘裕。
綜上所述，由於半導體記憶體裝置（例如，動態隨機存取記憶體（dynamic random-access memory，DRAM）裝置）的設計規則的減少，電容器的底部電極可能被氧化，因而增加靜電電容的最大值與最小值之間的差異。因此，對被配置成減少靜電電容的變化的半導體記憶體裝置及其製作方法的需求日益增加。
根據實例性實施例，可提供積體密度增加且感測餘裕增加的半導體記憶體裝置。即，根據實例性實施例，DRAM裝置的電容器及/或位元線可以分散的方式形成於基底的相對的表面（即，底表面及頂表面）上，藉此增加製作DRAM裝置的製程的製程餘裕。
在本文中已揭露實例性實施例，且儘管採用了特定用語，然而使用該些用語僅是為了自一般性及說明性的意義加以解釋而非用於限制目的。在一些情況中，在提出本申請案時對熟習此項技術者而言將顯而易見，除非另外具體地指明，否則結合具體實施例闡述的特徵、特性及/或元件可單獨使用或與結合其他實施例闡述的特徵、特性及/或元件組合使用。因此，熟習此項技術者應理解，可在不背離以下申請專利範圍中所述本發明的精神及範圍的條件下作出形式及細節上的各種改變。
2a:第一雜質區 2b:第二雜質區 101:基底 102:裝置隔離圖案 105:第一緩衝絕緣圖案 107:閘極介電層 110:字元線頂蓋圖案 121、221:間隔件 129:導電圖案 130、230:半導體圖案 130a:第一罩幕圖案 131、231:歐姆圖案 131a:歐姆層 132、232:含金屬圖案 132a:含金屬層 137、237:位元線頂蓋圖案 137a:頂蓋層 139:第二罩幕圖案 171:第一層間絕緣層 172:第三層間絕緣層 174:第一插塞 175:第三連接線 201:第一穿透通孔 202:第二穿透通孔 205:第二緩衝絕緣圖案 220:連接導電圖案 222:第一連接線 223:第三穿透通孔 239:第三罩幕圖案 241:第二連接線 245:第四穿透通孔 271:第二層間絕緣層 272:第四層間絕緣層 274:第二插塞 275:第四連接線 279:第五穿透通孔 1000、1001、1002、1003:半導體記憶體裝置 A1-A2、B1-B2、C1-C2:線 ACT:主動區 ACT1:第一主動區 ACT2:第二主動區 BC、BC1:第二接觸插塞 BC2:第四接觸插塞 BE1:第一底部電極/底部電極 BE2:第二底部電極 BL1:第一位元線 BL2:第二位元線 CAP1:第一電容器 CAP2:第二電容器 D1:第一方向 D2:第二方向 D3:第三方向 DC1:第一接觸插塞 DC2:第三接觸插塞 DL1:第一介電層 DL2:第二介電層 EH:電極孔 F1:第一表面 F2:第二表面 R1:第一凹陷區 TE1:第一頂部電極 TE2:第二頂部電極 WL:字元線
藉由參照附圖詳細闡述實例性實施例，特徵對於熟習此項技術者而言將顯而易見，在附圖中： 圖1示出根據實施例的半導體記憶體裝置的平面圖。 圖2A示出沿著圖1的線A1-A2的剖視圖。 圖2B示出沿著圖1的線B1-B2及線C1-C2的剖視圖。 圖3示出根據實施例的半導體記憶體裝置的平面圖。 圖4示出沿著圖1的線B1-B2及線C1-C2的剖視圖。 圖5、圖7、圖9、圖11及圖13示出根據實施例的製作半導體記憶體裝置的方法中的各階段的平面圖。 圖6、圖8、圖10、圖12及圖14分別示出沿著圖5、圖7、圖9、圖11及圖13中的每一者中的線A1-A2及線B1-B2的剖視圖。 圖15示出根據實施例的半導體記憶體裝置的平面圖。 圖16A示出沿著圖15的線A1-A2的剖視圖。 圖16B示出沿著圖15的線B1-B2及線C1-C2的剖視圖。 圖17示出根據實施例的半導體記憶體裝置的平面圖。 圖18示出沿著圖17的線A1-A2及線B1-B2的剖視圖。
2a:第一雜質區
2b:第二雜質區
101:基底
102:裝置隔離圖案
121、221:間隔件
131、231:歐姆圖案
132、232:含金屬圖案
137:位元線頂蓋圖案
139:第二罩幕圖案
171:第一層間絕緣層
205:第二緩衝絕緣圖案
230:半導體圖案
237:位元線頂蓋圖案
239:第三罩幕圖案
271:第二層間絕緣層
A1-A2:線
ACT:主動區
BC:第二接觸插塞
BE1:第一底部電極/底部電極
BL1:第一位元線
BL2:第二位元線
CAP1:第一電容器
DC1:第一接觸插塞
DL1:第一介電層
F1:第一表面
F2:第二表面
TE1:第一頂部電極

Claims (19)

  1. 一種半導體記憶體裝置，包括：基底，包括主動區，所述主動區具有第一雜質區及第二雜質區；字元線，在所述基底的第一表面上，所述字元線在第一方向上延伸；第一位元線，在所述字元線上，所述第一位元線在與所述第一方向交叉的第二方向上延伸，且所述第一位元線連接至所述第一雜質區；第一接觸插塞，在所述第一位元線之間，所述第一接觸插塞分別連接至所述第二雜質區；第二位元線，在所述基底的第二表面上，所述第二位元線電性連接至所述第一雜質區；以及第一電容器，在所述第一接觸插塞上。
  2. 如請求項1所述的半導體記憶體裝置，其中，當在平面圖中觀察時，所述第一位元線與所述第二位元線在所述第一方向上交替地且重複地設置。
  3. 如請求項2所述的半導體記憶體裝置，其中：所述主動區被佈置成在所述第二方向上延伸的多個行，所述多個行在所述第一方向上彼此間隔開，且所述主動區的所述多個行包括連接至所述第一位元線的第一行及連接至所述第二位元線的第二行。
  4. 如請求項1所述的半導體記憶體裝置，更包括：連接導電圖案，將所述第二位元線連接至所述第一雜質區，所述連接導電圖案自所述基底的所述第二表面朝向所述第一表面延伸。
  5. 如請求項4所述的半導體記憶體裝置，其中所述連接導電圖案中的每一者包括：第一穿透通孔，連接至所述第二位元線中的對應的一條第二位元線；以及第二穿透通孔，在所述第一穿透通孔上，所述第二穿透通孔將所述第一穿透通孔連接至所述第一雜質區中的相應的一個第一雜質區，且所述第一穿透通孔的寬度大於所述第二穿透通孔的寬度。
  6. 如請求項5所述的半導體記憶體裝置，其中所述第二穿透通孔延伸至所述字元線之間的區中。
  7. 如請求項4所述的半導體記憶體裝置，其中所述連接導電圖案中的每一者包括：第三穿透通孔，穿透所述基底且連接至所述第二位元線中的對應的一條第二位元線；以及連接線，延伸至所述字元線中的相應的一條字元線上的區。
  8. 如請求項1所述的半導體記憶體裝置，更包括：第二接觸插塞，在所述基底的所述第二表面上，所述第二接觸插塞電性連接至所述第二雜質區；以及 第二電容器，在所述第二接觸插塞的底表面上。
  9. 如請求項8所述的半導體記憶體裝置，更包括：第四穿透通孔，埋置於所述基底中，所述第四穿透通孔將所述第二接觸插塞連接至所述第二雜質區。
  10. 如請求項8所述的半導體記憶體裝置，其中：所述第一電容器包括第一底部電極及第一頂部電極，所述第二電容器包括第二底部電極及第二頂部電極，且所述半導體記憶體裝置更包括將所述第一頂部電極連接至所述第二頂部電極的電容器內連線，所述電容器內連線包括穿透所述基底的第五穿透通孔。
  11. 一種半導體記憶體裝置，包括：基底，包括主動區，所述主動區具有第一雜質區及第二雜質區；字元線，在所述基底的第一表面上，所述字元線在第一方向上延伸；第一位元線，在所述字元線上，所述第一位元線在與所述第一方向交叉的第二方向上延伸，且所述第一位元線連接至所述第一雜質區；第一接觸插塞，在所述第一位元線之間，所述第一接觸插塞分別連接至所述第二雜質區；第一電容器，在所述第一接觸插塞上；第二接觸插塞，在所述基底的第二表面上，所述第二接觸插 塞電性連接至所述第二雜質區；第二電容器，在所述第二接觸插塞的底表面上；以及第二位元線，在所述基底的所述第二表面上，所述第二位元線電性連接至所述第一雜質區，且所述第二位元線在所述第二電容器與所述基底的所述第二表面之間。
  12. 如請求項11所述的半導體記憶體裝置，更包括：第四穿透通孔，埋置於所述基底中，所述第四穿透通孔將所述第二接觸插塞連接至所述第二雜質區。
  13. 如請求項11所述的半導體記憶體裝置，其中：所述第一電容器包括第一底部電極及第一頂部電極，所述第二電容器包括第二底部電極及第二頂部電極，且所述半導體記憶體裝置更包括將所述第一頂部電極連接至所述第二頂部電極的電容器內連線，所述電容器內連線包括穿透所述基底的第五穿透通孔。
  14. 如請求項11所述的半導體記憶體裝置，其中所述第二電容器的至少一部分埋置於所述基底中。
  15. 如請求項11所述的半導體記憶體裝置，其中，當在平面圖中觀察時，所述第一位元線與所述第二位元線在所述第一方向上交替地且重複地設置。
  16. 如請求項15所述的半導體記憶體裝置，其中：所述主動區被佈置成在所述第二方向上延伸的多個行，所述多個行在所述第一方向上彼此間隔開，且 所述主動區的所述多個行包括連接至所述第一位元線的第一行及連接至所述第二位元線的第二行。
  17. 如請求項11所述的半導體記憶體裝置，更包括：連接導電圖案，將所述第二位元線連接至所述第一雜質區，所述連接導電圖案自所述基底的所述第二表面朝向所述第一表面延伸。
  18. 如請求項17所述的半導體記憶體裝置，其中所述連接導電圖案中的每一者包括：第一穿透通孔，連接至所述第二位元線；以及第二穿透通孔，在所述第一穿透通孔上，所述第二穿透通孔將所述第一穿透通孔連接至所述第一雜質區，且所述第一穿透通孔的寬度大於所述第二穿透通孔的寬度。
  19. 一種半導體記憶體裝置，包括：基底，包括主動區，所述主動區具有第一雜質區及第二雜質區；字元線，在所述基底的第一表面上，所述字元線在第一方向上延伸；第一位元線，在所述字元線上，所述第一位元線在與所述第一方向交叉的第二方向上延伸，且所述第一位元線連接至所述第一雜質區；第一接觸插塞，在所述第一位元線之間，所述第一接觸插塞分別連接至所述第二雜質區； 第二位元線，在所述基底的第二表面上，所述第二位元線電性連接至所述第一雜質區，且當在平面圖中觀察時，所述第一位元線與所述第二位元線在所述第一方向上交替地設置；以及第一電容器，在所述第一接觸插塞上，所述第一電容器包括底部電極及頂部電極。
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