JP2015053447A - 半導体装置及びその製造方法、並びにデータ処理システム - Google Patents
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Abstract
【課題】本発明は、ビット線用不純物拡散領域を形成する際のイオン注入に起因するトランジスタの特性の変化を抑制することの可能な半導体装置及びその製造方法、並びにデータ処理システムを提供することを課題とする。【解決手段】上端がビット線37と接続され、かつ第1の層間絶縁膜31を貫通する第1のコンタクトプラグ35−1と、ビット線用不純物拡散領域104上に位置する半導体基板13を貫通すると共に、上端が第1のコンタクトプラグ35−1と接続され、ビット線用不純物拡散領域104と接触する第2のコンタクトプラグ35−2と、を有するコンタクトプラグ35を設ける。【選択図】図1D
Description
本発明は、半導体装置及びその製造方法、並びにデータ処理システムに関する。
近年、DRAM(Dynamic Random Access Memory)等の半導体装置の微細化が進められている。これにより、トランジスタのゲート長を短くした場合、トランジスタの短チャネル効果が顕著となり、サブスレッショルド電流が増大して、トランジスタの閾値電圧(Vt)が低下するという問題が発生する。
また、トランジスタの閾値電圧(Vt)の低下を抑制するために、半導体基板の不純物濃度を増加させた場合、接合リーク電流が増大してしまう。
そのため、半導体装置としてDRAM(Dynamic Random Access Memory)を用いて、DRAMのメモリセルを微細化した場合、リフレッシュ特性の悪化が深刻な問題となる。
そのため、半導体装置としてDRAM(Dynamic Random Access Memory)を用いて、DRAMのメモリセルを微細化した場合、リフレッシュ特性の悪化が深刻な問題となる。
このような問題を回避するための構造として、特許文献1には、半導体基板の表面側に形成した溝にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタ(「リセスチャネルトランジスタ」ともいう)が開示されている。
トランジスタをトレンチゲート型トランジスタとすることにより、有効チャネル長(ゲート長)を物理的かつ十分に確保することが可能となり、最小加工寸法が60nm以下の微細なセルを有したDRAMが実現可能となる。
トランジスタをトレンチゲート型トランジスタとすることにより、有効チャネル長(ゲート長)を物理的かつ十分に確保することが可能となり、最小加工寸法が60nm以下の微細なセルを有したDRAMが実現可能となる。
特許文献1には、同一の活性領域に設けられた第1及び第2のトランジスタ(2つのトランジスタ)のゲート電極が配置される2つのゲート電極用溝間に位置する活性領域全体に、ゲート電極用溝と同じ深さとされたビット線用不純物拡散領域を配置することで、同一活性領域に隣接して配置された第1及び第2のトランジスタの干渉による誤動作不良を回避可能なことが開示されている。
また、特許文献1には、半導体基板の主面側から半導体基板に不純物をイオン注入することで、上記ビット線用不純物拡散領域を形成することが開示されている。
また、特許文献1には、半導体基板の主面側から半導体基板に不純物をイオン注入することで、上記ビット線用不純物拡散領域を形成することが開示されている。
図22は、ゲート電極用溝と同じ深さとされたビット線用不純物拡散領域を有する従来の半導体装置のメモリセル部の製造工程を示す断面図であり、該半導体装置の問題点を説明するための図である。図22では、従来の半導体装置300として、DRAMを図示する。
ここで、図22を参照して、ゲート電極用溝308,309と同じ深さとされたビット線用不純物拡散領域331を有する従来の半導体装置300のメモリセル部301の主要部の構成について説明する。なお、従来の半導体装置300のメモリセル部301の問題点については、後述する。
従来の半導体装置300のメモリセル部301は、半導体基板303と、素子分離領域305と、活性領域306と、ゲート電極用溝308,309と、第1及び第2のトランジスタ311,312と、キャップ絶縁膜314と、第1の層間絶縁膜317と、を有する。
半導体基板303は、平坦な主面303aを有する。半導体基板303としては、例えば、p型単結晶シリコン基板を用いることができる。
素子分離領域305は、半導体基板303に設けられており、複数の活性領域306を区画している。
ゲート電極用溝308,309は、活性領域306の上部を三等分するように、活性領域306に設けられている。
ゲート電極用溝308,309は、活性領域306の上部を三等分するように、活性領域306に設けられている。
第1及び第2のトランジスタ311,312は、セルトランジスタ(選択トランジスタ)であり、同一の活性領域306に隣接するように設けられている。
第1のトランジスタ311は、ゲート絶縁膜324と、埋め込み型ワード線326と、第1の容量用不純物拡散領域328と、ビット線用不純物拡散領域331と、を有する。
ゲート絶縁膜324は、ゲート電極用溝308の内面を覆うように配置されている。埋め込み型ワード線326は、ゲート絶縁膜324を介して、ゲート電極用溝308の下部を埋め込むように配置されている。
ゲート絶縁膜324は、ゲート電極用溝308の内面を覆うように配置されている。埋め込み型ワード線326は、ゲート絶縁膜324を介して、ゲート電極用溝308の下部を埋め込むように配置されている。
第1の容量用不純物拡散領域328は、活性領域306のうち、ゲート電極用溝308の上部と素子分離領域305との間に位置する部分に配置されている。
ビット線用不純物拡散領域331は、ゲート電極用溝308,309間に配置されている。
ビット線用不純物拡散領域331は、ゲート電極用溝308,309間に配置されている。
半導体基板303がp型単結晶シリコン基板の場合、第1の容量用不純物拡散領域328及びビット線用不純物拡散領域331としては、n型不純物拡散領域を用いることができる。
第2のトランジスタ312も同様に、ゲート絶縁膜324と、埋め込み型ワード線333と、第2の容量用不純物拡散領域335と、ビット線用不純物拡散領域331と、を有する。
キャップ絶縁膜314は、ゲート電極用溝308,309の上部を埋め込むように配置されている。
第1の層間絶縁膜317は、キャップ絶縁膜314の上面、第1の容量用不純物拡散領域328の上面、第2の容量用不純物拡散領域335の上面に配置されている。第1の層間絶縁膜317は、ゲート電極用溝308,309間に位置する活性領域306の上面を露出する開口溝317Aを有する。
第1の層間絶縁膜317は、キャップ絶縁膜314の上面、第1の容量用不純物拡散領域328の上面、第2の容量用不純物拡散領域335の上面に配置されている。第1の層間絶縁膜317は、ゲート電極用溝308,309間に位置する活性領域306の上面を露出する開口溝317Aを有する。
上記メモリセル部301を構成するビット線用不純物拡散領域331は、以下の方法により形成する。
始めに、周知の手法により、ゲート電極用溝308,309間に位置する活性領域306の上面を露出する開口溝317Aを有した第1の層間絶縁膜317を形成する。
始めに、周知の手法により、ゲート電極用溝308,309間に位置する活性領域306の上面を露出する開口溝317Aを有した第1の層間絶縁膜317を形成する。
その後、イオン注入(ASD注入)法により、開口溝317Aから露出された活性領域306に、不純物をイオン注入し、該不純物を活性化させることで、ビット線用不純物拡散領域331が形成される。
ところで、半導体装置300の微細化が進展すると、活性領域306の延在方向におけるゲート電極用溝308,309の幅が狭くなる。
このため、上記ASD注入により、ゲート電極用溝308,309間に位置する幅の狭い活性領域306(p型単結晶シリコン基板)の上面に、n型不純物を注入すると、横方向(ゲート電極用溝308,309の深さ方向と交差する水平方向)における散乱注入(以下、「横方向散乱注入」という)の影響が顕著になってしまう。
このため、上記ASD注入により、ゲート電極用溝308,309間に位置する幅の狭い活性領域306(p型単結晶シリコン基板)の上面に、n型不純物を注入すると、横方向(ゲート電極用溝308,309の深さ方向と交差する水平方向)における散乱注入(以下、「横方向散乱注入」という)の影響が顕著になってしまう。
また、上記ASD注入を用いて、ビット線用不純物拡散領域331を形成する場合、ゲート電極用溝308,309の底に到達する深さでn型不純物を注入する必要があるため、上記横方向散乱注入がさらに顕著になってしまう。
すなわち、上記ASD注入を行うと、深さ方向だけでなく、水平方向にもn型不純物が注入されるため、第1及び第2の容量用不純物拡散領域328,335にもn型不純物が注入されてしまう。
すなわち、上記ASD注入を行うと、深さ方向だけでなく、水平方向にもn型不純物が注入されるため、第1及び第2の容量用不純物拡散領域328,335にもn型不純物が注入されてしまう。
これにより、第1及び第2の容量用不純物拡散領域328,335に、不要注入領域337,338が形成されてしまう。この不要注入領域337、338は、第1の容量用不純物拡散領域328または第2の容量用不純物拡散領域335を高不純物濃度化させるため、接合電界強度が増大し、接合リーク電流が増加してしまう。
接合リーク電流の増加は、DRAMの情報保持特性を劣化させる原因となる。また、不要注入領域337、338が形成されないようにイオン注入の注入エネルギーを低下させると、ビット線用不純物拡散層331がゲート電極用溝308、309の底部まで十分形成されなくなるため、チャネル抵抗が増大してトランジスタの駆動電流Ionが低下する。
このため、第1及び第2のトランジスタ311,312の特性が変化してしまうという問題があった。
接合リーク電流の増加は、DRAMの情報保持特性を劣化させる原因となる。また、不要注入領域337、338が形成されないようにイオン注入の注入エネルギーを低下させると、ビット線用不純物拡散層331がゲート電極用溝308、309の底部まで十分形成されなくなるため、チャネル抵抗が増大してトランジスタの駆動電流Ionが低下する。
このため、第1及び第2のトランジスタ311,312の特性が変化してしまうという問題があった。
本発明の一観点によれば、半導体基板に内設され、上面が該半導体基板の主面よりも下方に配置された第1の不純物拡散領域と、前記半導体基板の主面に配置された第1の層間絶縁膜と、前記第1の層間絶縁膜上に設けられ、かつ一部が前記第1の不純物拡散領域と対向配置された第1の配線と、前記第1の不純物拡散領域と前記第1の配線とを電気的に接続するコンタクトプラグと、を含み、前記コンタクトプラグは、上端が前記第1の配線と接続され、かつ前記第1の層間絶縁膜を貫通する第1のコンタクトプラグと、前記第1の不純物拡散領域上に位置する前記半導体基板を貫通すると共に、上端が前記第1のコンタクトプラグと接続され、下端が前記第1の不純物拡散領域の上面と接触する第2のコンタクトプラグと、を有することを特徴とする半導体装置が提供される。
本発明の半導体装置によれば、コンタクトプラグの構成を、上端が第1の配線と接続され、かつ第1の層間絶縁膜を貫通する第1のコンタクトプラグと、第1の不純物拡散領域上に位置する半導体基板を貫通すると共に、上端が第1のコンタクトプラグと接続され、下端が第1の不純物拡散領域の上面と接触する第2のコンタクトプラグと、を有する構成とすることにより、上面が半導体基板の主面と一致する従来の不純物拡散領域と比較して、第1の不純物拡散領域の実効深さを浅くすることが可能となる。
したがって、例えば、イオン注入法を用いて第1の不純物拡散領域を形成する場合、従来の半導体基板の主面を介して、深さの深い不純物拡散領域を形成する場合のエネルギーよりも小さいエネルギーを用いたイオン注入を実施することで、第1の不純物拡散領域を形成することが可能となる。
つまり、従来の半導体基板の主面からイオン注入する場合と比較して、横方向(半導体基板の主面方向)における散乱注入(以下、「横方向散乱注入」という)の影響を小さくすることが可能となる。
このため、トランジスタを構成する他の不純物拡散領域が形成された活性領域に、該トランジスタを構成する第1の不純物拡散領域を形成する際の不純物が注入されることを抑制可能となるので、半導体基板に配置されたトランジスタの特性が変化することを抑制できる。
このため、トランジスタを構成する他の不純物拡散領域が形成された活性領域に、該トランジスタを構成する第1の不純物拡散領域を形成する際の不純物が注入されることを抑制可能となるので、半導体基板に配置されたトランジスタの特性が変化することを抑制できる。
また、第1の不純物拡散領域の実効深さが浅くなることで、イオン注入法以外の方法、具体的には、例えば、半導体基板と異なる導電型の不純物がドープされたドープドポリシリコン膜を第2のコンタクトプラグの母材として用い、半導体基板を熱処理して、ドープドポリシリコン膜に含まれる不純物を半導体基板に拡散させる方法を用いて、第1の不純物拡散領域を形成することが可能となる。
これにより、イオン注入時に発生する横方向散乱注入を防ぐことが可能となるので、半導体基板に配置されたトランジスタの特性の変化を抑制することができる。
また、第1の不純物拡散領域の上面が半導体基板内のリセスした位置に配置される構成となるのでゲート電極用溝の底面まで十分に不純物を導入することが可能となる。よって、チャネル抵抗を低減して、トランジスタの駆動電流Ionを向上させることができる。
また、第1の不純物拡散領域の上面が半導体基板内のリセスした位置に配置される構成となるのでゲート電極用溝の底面まで十分に不純物を導入することが可能となる。よって、チャネル抵抗を低減して、トランジスタの駆動電流Ionを向上させることができる。
ところで、発明者は、DRAM(Dynamic Random Access Memory)のメモリセルを微細化していくと、一つの活性領域内に設けられて隣接する2つのセルの間隔が縮小される結果、一方のセルがデータ「0」を蓄積し、他方のセルがデータ「1」を蓄積している場合であって、かつデータ「0」のセルへのアクセスが連続して行われた場合において、データ「1」のセルの蓄積データが破壊するという隣接セル間のディスターブ不良(以下、単に「ディスターブ不良」という)が発生することを新たに知見した。このようなディスターブ不良は、半導体装置の信頼性を損ねる原因となる。
図23は、従来のDRAMのレイアウトの一例を示す平面図であり、図24は、図23に示すDRAMのZ−Z線方向の概略構成を示す断面図である。
次に、図23及び図24に示すDRAM350を参照して、前述のディスターブ不良について、発明者が得た知見を説明する。
半導体基板351の表面には、規則的に配列された複数の活性領域352が設けられている。個々の活性領域352は、半導体基板351の主面(表面)に形成された溝を絶縁膜で埋設する素子分離領域353に囲まれている。
半導体基板351の表面には、規則的に配列された複数の活性領域352が設けられている。個々の活性領域352は、半導体基板351の主面(表面)に形成された溝を絶縁膜で埋設する素子分離領域353に囲まれている。
ワード線WL1,WL2は、半導体基板351の主面に複数の活性領域352及び素子分離領域353に跨って設けられる溝内に、ゲート絶縁膜355を介して埋め込んで形成されている。ワード線WL1,WL2は、活性領域352の延在方向に対して交差するY方向に延在している。
ワード線WL1,WL2の上面には、キャップ絶縁膜356が上記溝に埋め込まれて形成されている。一つの活性領域352には、ワード線WL1,WL2よりなる2つのワード線が設けられている。
ワード線WL1,WL2の上面には、キャップ絶縁膜356が上記溝に埋め込まれて形成されている。一つの活性領域352には、ワード線WL1,WL2よりなる2つのワード線が設けられている。
2つのワード線WL1,WL2は、各々対応する2つのトランジスタTr1,Tr2のゲート電極を構成している。トランジスタTr1は、ワード線WL1からなるゲート電極の他、ドレイン拡散層357及びソース拡散層358で構成されている。
また、トランジスタTr2は、ワード線WL2からなるゲート電極の他、ドレイン拡散層362及びソース拡散層358で構成されている。ソース拡散層358は、トランジスタTr1,Tr2に共通しており、ビット線コンタクト361を介して、ビット線BLと接続されている。
また、トランジスタTr2は、ワード線WL2からなるゲート電極の他、ドレイン拡散層362及びソース拡散層358で構成されている。ソース拡散層358は、トランジスタTr1,Tr2に共通しており、ビット線コンタクト361を介して、ビット線BLと接続されている。
一方、各々のドレイン拡散層357,362は、層間絶縁膜359に形成された容量コンタクトプラグ360を介して、下部電極363,364(ストレージノード)にそれぞれ接続されている。
下部電極363,364は、図示しない容量絶縁膜及び上部電極と共にそれぞれ容量素子366,367を構成している。ワード線が埋め込まれた溝の底面及び対向する2つの側面に対応する半導体基板351の表面がトランジスタTr1,Tr2のチャネルとなる。
下部電極363,364は、図示しない容量絶縁膜及び上部電極と共にそれぞれ容量素子366,367を構成している。ワード線が埋め込まれた溝の底面及び対向する2つの側面に対応する半導体基板351の表面がトランジスタTr1,Tr2のチャネルとなる。
例えば、ワード線WL1をオン状態としてトランジスタTr1のチャネルを形成し、ビット線369にLow(L)レベルの電位を与えれば、下部電極363は「L」の状態となり、その後、ワード線WL1をオフ状態とすることにより、下部電極363にはL(データ「0」)の情報が蓄積される。
また、例えば、ワード線WL2をオン状態としてトランジスタTr2のチャネルを形成し、ビット線369にHigh(H)レベルの電位を与えれば、下部電極364はH状態となり、その後、ワード線WL2をオフ状態とすることにより下部電極364にはH(データ「1」)の情報が蓄積される。
このような動作状態に基づき、下部電極363に「L」を蓄積させ、下部電極364に「H」を蓄積させた状態を形成する。この状態でL側の下部電極363に対応するワード線WL1のオン/オフを繰り返す(同じワード線WL1を用いる他の活性領域のセル動作に相当する)。
その結果、トランジスタTr1のチャネルに誘起された電子e−が隣接するドレイン拡散層362に到達し、下部電極364に蓄積されているH情報を破壊してL状態に変化させてしまう。
すなわちデータ「1」がデータ「0」に変化するモードの不良が発生する。この不良は、ワード線WL1のオン/オフ回数に依存し、例えば、オン/オフ回数を1万回繰り返すと複数のセルの内、1個のセルが破壊され、10万回では10個のセルが破壊される頻度で発生する。
隣接セルは、本来各々独立して情報を保持しなければならないが、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良が発生すると半導体装置(DRAM350)の正常動作が阻害され信頼性を損ねる問題となる。
このディスターブ不良は、セルサイズが大きい場合、最小加工寸法Fで規定されるワード線WL1とワード線WL2との間隔Lが70nmの時には問題とならなかった。
しかし、メモリセルが縮小され、ワード線WL1とワード線WL2との間隔が50nmより小さくなると、顕在化してきた。さらに小さくなると、より大きな問題となる。
しかし、メモリセルが縮小され、ワード線WL1とワード線WL2との間隔が50nmより小さくなると、顕在化してきた。さらに小さくなると、より大きな問題となる。
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、説明の便宜上、特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率等が実際と同じであるとは限らない。
また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
(第1の実施の形態)
図1Aは、本発明の第1の実施の形態に係る半導体装置の概略構成を示す平面図である。
図1Aでは、第1の実施の形態に係る半導体基板10のメモリセル部11の異なるレイヤー(階層)に配置された構成要素を同一平面状に図示する。
また、図1Aは、素子分離領域15、活性領域17、第1及び第2の周辺活性領域46−1,46−2、第1及び第2の溝21,22、第1及び第2のトランジスタ25,26、第1及び第2の周辺トランジスタ51,52、ビット線37、第1及び第2のワード線102,108、第1及び第2の周辺ゲート電極115,118、及び第2のビットコンタクトプラグ35−2の位置関係を説明するための図である。
図1Aは、本発明の第1の実施の形態に係る半導体装置の概略構成を示す平面図である。
図1Aでは、第1の実施の形態に係る半導体基板10のメモリセル部11の異なるレイヤー(階層)に配置された構成要素を同一平面状に図示する。
また、図1Aは、素子分離領域15、活性領域17、第1及び第2の周辺活性領域46−1,46−2、第1及び第2の溝21,22、第1及び第2のトランジスタ25,26、第1及び第2の周辺トランジスタ51,52、ビット線37、第1及び第2のワード線102,108、第1及び第2の周辺ゲート電極115,118、及び第2のビットコンタクトプラグ35−2の位置関係を説明するための図である。
そこで、図1Aでは、メモリセル部11の構成要素のうち、素子分離領域15、活性領域17、第1及び第2の周辺活性領域46−1,46−2、第1及び第2の溝21,22、第1及び第2のトランジスタ25,26、第1及び第2の周辺トランジスタ51,52、ビット線37、第1及び第2のワード線102,108、第1及び第2の周辺ゲート電極115,118、及び第2のビットコンタクトプラグ35−2のみを図示し、これら以外のメモリセル部11の構成要素の図示を省略する。
図1Aにおいて、Dは、メモリセル領域(以下、「メモリセル領域D」という)を示しており、Eは、周辺回路領域(以下、「周辺回路領域E」という)を示している。
図1Aにおいて、Dは、メモリセル領域(以下、「メモリセル領域D」という)を示しており、Eは、周辺回路領域(以下、「周辺回路領域E」という)を示している。
図1Bは、図1Aに示す半導体装置を構成するメモリセル部のA−A線方向の断面図である。図1Cは、図1Aに示す半導体装置を構成する周辺回路部のB−B線方向の断面図である。図1Dは、図1Bの領域Gで囲んだメモリセル部を拡大した断面図である。
図1A〜図1Dでは、第1の実施の形態の半導体装置10の一例として、DRAM(Dynamic Random Access Memory)を図示する。また、図1Aでは、DRAMのメモリセル部11のレイアウトの一例を図示する。
図1A〜図1Dでは、第1の実施の形態の半導体装置10の一例として、DRAM(Dynamic Random Access Memory)を図示する。また、図1Aでは、DRAMのメモリセル部11のレイアウトの一例を図示する。
図1A及び図1Cに示すX方向は、第1及び第2のワード線102,108の延在方向と直交する方向(言い換えれば、ビット線37の延在方向)を示している。
図1A、図1B、及び図1Dに示すX1方向は、X方向に対して所定角度傾斜した活性領域17の延在方向を示している。
図1Aに示すY方向は、X方向に対して直交すると共に、X1方向と交差する第1及び第2のワード線102,108の延在方向を示している。また、図1B、図1C、及び図1Dに示すZ方向は、半導体基板13の厚さ方向(言い換えれば、第1及び第2の溝21,22の深さ方向)を示している。
図1A〜図1Cにおいて、同一構成部分には、同一符号を付す。
図1A、図1B、及び図1Dに示すX1方向は、X方向に対して所定角度傾斜した活性領域17の延在方向を示している。
図1Aに示すY方向は、X方向に対して直交すると共に、X1方向と交差する第1及び第2のワード線102,108の延在方向を示している。また、図1B、図1C、及び図1Dに示すZ方向は、半導体基板13の厚さ方向(言い換えれば、第1及び第2の溝21,22の深さ方向)を示している。
図1A〜図1Cにおいて、同一構成部分には、同一符号を付す。
図1A〜図1Cを参照するに、第1の実施の形態の半導体装置10は、半導体基板13のメモリセル領域Dに設けられたメモリセル部11と、メモリセル領域Dの周囲に配置された半導体基板13の周辺回路領域Eに設けられた周辺回路部12と、を有する。
半導体装置10は、半導体基板13と、素子分離領域15と、活性領域17と、第1及び第2の溝21,22と、第1及び第2のトランジスタ25,26と、キャップ絶縁膜28と、第1の層間絶縁膜31と、コンタクトホールであるビットコンタクトホール33と、コンタクトプラグであるビットコンタクトプラグ35と、第1の配線であるビット線37と、カバー絶縁膜38,122と、サイドウォール41,124と、p−well拡散領域43と、n−well拡散領域44と、第1及び第2の周辺活性領域46−1,46−2と、絶縁膜48と、第1及び第2の周辺トランジスタ51,52と、第2の層間絶縁膜54と、容量コンタクトホール56,57と、周辺コンタクトホール61,62と、第1の容量コンタクトプラグ65と、第2の容量コンタクトプラグ66と、周辺コンタクトプラグ68,69と、周辺配線72,73と、ストッパー膜75と、第3の層間絶縁膜77と、第1のシリンダ孔78と、第2のシリンダ孔79と、第1のキャパシタ82と、第2のキャパシタ83と、第4の層間絶縁膜85と、コンタクトホール87,88と、コンタクトプラグ91,92と、第1及び第2の上層配線94,95と、保護絶縁膜97と、を有する。
半導体基板13は、板状とされた基板であり、メモリセル領域Dと、メモリセル領域Dの周囲に配置された周辺回路領域Eと、を有する。半導体基板13は、平坦な面とされた主面13aを有する。
半導体基板13としては、例えば、p型の単結晶シリコン基板を用いることができる。この場合、半導体基板13のp型不純物濃度は、例えば、1E16atmos/cm2とすることができる。
なお、実施の形態では、半導体基板13として、p型の単結晶シリコン基板を用いた場合を例に挙げて以下の説明をする。
半導体基板13としては、例えば、p型の単結晶シリコン基板を用いることができる。この場合、半導体基板13のp型不純物濃度は、例えば、1E16atmos/cm2とすることができる。
なお、実施の形態では、半導体基板13として、p型の単結晶シリコン基板を用いた場合を例に挙げて以下の説明をする。
素子分離領域15は、半導体基板13の主面13a側に位置するメモリセル領域D及び周辺回路領域Eに設けられている。素子分離領域15の上面は、半導体基板13の主面13aに対して面一とされている。
素子分離領域15は、X1方向に延在し、かつY方向に対して所定の間隔で複数配置された第1の部分と、Y方向に延在し、かつX方向に対して所定の間隔で複数配置された第2の部分と、を有する。
素子分離領域15は、X1方向に延在し、かつY方向に対して所定の間隔で複数配置された第1の部分と、Y方向に延在し、かつX方向に対して所定の間隔で複数配置された第2の部分と、を有する。
素子分離領域15は、素子分離用溝15−1と、素子分離用溝15−1を埋め込む素子分離用絶縁膜15−2と、を有するSTI(Shallow Trench Isolation)構造とされている。
半導体基板13の主面13aを基準としたときの上記素子分離用溝15−1の深さは、例えば、250nmとすることができる。
素子分離用絶縁膜15−2としては、例えば、シリコン酸化膜(SiO2膜)、窒化シリコン膜(SiN膜)、或いはこれらの積層膜等を用いることができる。
半導体基板13の主面13aを基準としたときの上記素子分離用溝15−1の深さは、例えば、250nmとすることができる。
素子分離用絶縁膜15−2としては、例えば、シリコン酸化膜(SiO2膜)、窒化シリコン膜(SiN膜)、或いはこれらの積層膜等を用いることができる。
活性領域17は、メモリセル領域Dに配置された素子分離領域15により、X1方向及びY方向が区画されている。活性領域17は、素子分離領域15により区画された半導体基板13で構成されている。
活性領域17は、X1方向(所定の方向)に延在しており、X1方向及びY方向に複数配置されている。活性領域17は、島状の活性領域である。
活性領域17は、X1方向(所定の方向)に延在しており、X1方向及びY方向に複数配置されている。活性領域17は、島状の活性領域である。
Y方向における活性領域17の幅は、例えば、フォトリソグラフィー技術の解像限界で規定される最小加工寸法F値(以下、単に「最小加工寸法F」という)にすることができる。
図1Aでは、一例として、Y方向に隣接する活性領域17の間隔が最小加工寸法Fよりも小さい場合を図示したが、Y方向に隣接する活性領域17の間隔は、これに限定されない。例えば、Y方向に隣接する活性領域17の間隔は、最小露光寸法F(以下、「F値」という場合がある)にしてもよい。以下、第1の実施の形態では、最小露光寸法Fが30nmの場合を例に挙げて説明する。
図1Aでは、一例として、Y方向に隣接する活性領域17の間隔が最小加工寸法Fよりも小さい場合を図示したが、Y方向に隣接する活性領域17の間隔は、これに限定されない。例えば、Y方向に隣接する活性領域17の間隔は、最小露光寸法F(以下、「F値」という場合がある)にしてもよい。以下、第1の実施の形態では、最小露光寸法Fが30nmの場合を例に挙げて説明する。
第1及び第2の溝21,22は、メモリセル領域Dに位置する半導体基板13の主面13a側に設けられており、1つの活性領域17に対してそれぞれ1つ配置されている。第1及び第2の溝は、ビット線用不純物拡散領域104(第1の不純物拡散領域)を挟み込むように配置されている。
第1及び第2の溝21,22は、Y方向に延在する溝であり、Y方向に配置された複数の活性領域17、及び該複数の活性領域17間に配置された素子分離領域15に跨るように配置されている。第1及び第2の溝21,22は、1つの活性領域17の上部を3分割している。
第1及び第2の溝21,22の各々のX方向の幅は、F値である30nmとすることができる。また、X方向における第1の溝21と第2の溝22の間の間隔も30nmとすることができる。
第1及び第2の溝21,22は、Y方向に延在する溝であり、Y方向に配置された複数の活性領域17、及び該複数の活性領域17間に配置された素子分離領域15に跨るように配置されている。第1及び第2の溝21,22は、1つの活性領域17の上部を3分割している。
第1及び第2の溝21,22の各々のX方向の幅は、F値である30nmとすることができる。また、X方向における第1の溝21と第2の溝22の間の間隔も30nmとすることができる。
図1及び図1Dに示すように、第1及び第2の溝21,22は、半導体基板13に内設された後述するビット線用不純物拡散領域104(第1の不純物拡散領域)を挟み込んでいる。
第1の溝21の一方の側面21aのうち、第1の溝21の下部に配置された側面は、ビット線用不純物拡散領域104を露出している。
第2の溝22の一方の側面22aのうち、第2の溝22の下部に配置された側面は、ビット線用不純物拡散領域104を露出している。
第1の溝21の一方の側面21aのうち、第1の溝21の下部に配置された側面は、ビット線用不純物拡散領域104を露出している。
第2の溝22の一方の側面22aのうち、第2の溝22の下部に配置された側面は、ビット線用不純物拡散領域104を露出している。
半導体基板13の主面13aを基準としたときの第1及び第2の溝21,22の深さは、素子分離領域15の深さよりも浅くなるように構成されている。素子分離領域15の深さが250nmの場合、第1及び第2の溝21,22のうち、素子分離領域15に形成された部分の深さ(半導体基板13の主面13aを基準としたときの深さ)は、例えば、150nmとすることができる。この場合、第1及び第2の溝21,22のうち、活性領域17(半導体基板13)に形成された部分の深さ(半導体基板13の主面13aを基準としたときの深さ)は、例えば、110nmとすることができる。
第1及び第2の溝21,22の深さを上記構成とすることにより、掘り下げられた活性領域17の上面が、掘り下げられた素子分離領域15の上面よりも40nmの高さ分だけ上方に突き出たサドルフィン型のワードトレンチを構成することが可能となる。
このような構成とされたサドルフィン型の第1及び第2の溝21,22(ワードトレンチ)に第1及び第2のトランジスタ25,26を配置することで、第1及び第2のトランジスタ25,26の電流駆動能力を向上させることができる。
このような構成とされたサドルフィン型の第1及び第2の溝21,22(ワードトレンチ)に第1及び第2のトランジスタ25,26を配置することで、第1及び第2のトランジスタ25,26の電流駆動能力を向上させることができる。
第1及び第2のトランジスタ25,26は、セルトランジスタ(選択トランジスタ)であり、活性領域17の延在方向(X1方向)に対して配置されている。つまり、1つの活性領域17に対して、それぞれ1つの第1及び第2のトランジスタ25,26が隣接して設けられている。
第1のトランジスタ25は、ゲート絶縁膜101と、第1のワード線102(ゲート電極、第1の導体)と、第1の不純物拡散領域であるビット線用不純物拡散領域104と、第2の不純物拡散領域である第1の容量不純物拡散領域106と、を有する。
ゲート絶縁膜101は、第1の溝21の内面を覆うように設けられている。ゲート絶縁膜101としては、例えば、単層のシリコン酸化膜(SiO2膜)、シリコン酸化膜を窒化した膜(SiON膜)、積層されたシリコン酸化膜(SiO2膜)、シリコン酸化膜(SiO2膜)上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いることができる。
第1のワード線102は、ゲート絶縁膜101を介して、第1の溝21の下部を埋め込むように配置されている。これにより、第1のワード線102の上面は、半導体基板13の主面13aよりも低い位置に配置されている。
第1のワード線102を構成する金属膜としては、例えば、窒化チタン(TiN)膜と、タングステン(W)膜と、を順次積層した積層膜を用いることができる。第1のワード線102の高さは、例えば、80nmとすることができる。
第1のワード線102を構成する金属膜としては、例えば、窒化チタン(TiN)膜と、タングステン(W)膜と、を順次積層した積層膜を用いることができる。第1のワード線102の高さは、例えば、80nmとすることができる。
ビット線用不純物拡散領域104は、第1の溝21の下部と第2の溝22の下部との間に位置する活性領域17全体に配置されている。ビット線用不純物拡散領域104の上面は、半導体基板13の主面13aよりも下方に配置されている。
ビット線用不純物拡散領域104は、第1の溝21の一方の側面21a、及び第2の溝22の一方の側面22aを覆うように配置されている。
ビット線用不純物拡散領域104は、第1の溝21の一方の側面21a、及び第2の溝22の一方の側面22aを覆うように配置されている。
ビット線用不純物拡散領域104の上面は、例えば、第1及び第2のワード線102,108の上面に対して面一にすることができる。
ビット線用不純物拡散領域104の上面は、ビットコンタクトプラグ35の下端と接触している。ビット線用不純物拡散領域104の下端の位置は、第1及び第2の溝21,22の底の位置と略等しくすることができる。
ビット線用不純物拡散領域104の上面は、ビットコンタクトプラグ35の下端と接触している。ビット線用不純物拡散領域104の下端の位置は、第1及び第2の溝21,22の底の位置と略等しくすることができる。
また、ビット線用不純物拡散領域104は、X1方向において、第1の溝21に配置されたゲート絶縁膜101を介して、第1のワード線102と対向配置されると共に、第2の溝22に配置されたゲート絶縁膜101を介して、第2のワード線108と対向配置されている。
ビット線用不純物拡散領域104は、第1及び第2のトランジスタ25,26に対して共通のソース/ドレイン領域として機能する。ビット線用不純物拡散領域104としては、n型不純物拡散領域を用いることができる。
このように、隣り合うように配置された第1及び第2の溝21,22間に位置する活性領域17のうち、ビットコンタクトプラグ35の下方に位置する部分全体にビット線用不純物拡散領域104を配置することにより、第1及び第2のトランジスタ25,26のチャネル領域が第1及び第2の溝21,22の一方の側面21a,22aに形成されることがなくなる。
すなわち、第1のトランジスタ25のチャネル領域は、第1の溝21の底面21c、及び第1の溝21の他方の側面21bの2面のみに形成され、第2のトランジスタ26のチャネル領域は、第2の溝22の底面22c、及び第2の溝22の他方の側面22bの2面のみに形成される。
第1及び第2の溝21,22の底面21c,22cは、複数の活性領域17の上面、及び複数の活性領域17間に配置された素子分離領域15の上面を掘り下げることで構成されている。
第1及び第2の溝21,22の底面21c,22cは、複数の活性領域17の上面、及び複数の活性領域17間に配置された素子分離領域15の上面を掘り下げることで構成されている。
したがって、第1及び第2のトランジスタ25,26のチャネル領域が形成される面の数は、図24に示す3つの面にチャネル領域が形成されるトランジスタTr1,Tr2よりも1面少なくなる。
これにより、第1及び第2のトランジスタ25,26がオン状態になった時、オン電流が流れるチャネル領域を従来のトランジスタTr1,Tr2よりも少なくすることが可能となる。よって、メモリセル部11が微細化された場合でも、チャネル抵抗を減少させてオン電流を増加させることが可能となる。
これにより、第1及び第2のトランジスタ25,26がオン状態になった時、オン電流が流れるチャネル領域を従来のトランジスタTr1,Tr2よりも少なくすることが可能となる。よって、メモリセル部11が微細化された場合でも、チャネル抵抗を減少させてオン電流を増加させることが可能となる。
また、第1及び第2のトランジスタ25,26の一方が動作した際に、一方のトランジスタのチャネルに誘起された電子e−が他方のトランジスタに向かう途中でビット線用不純物拡散領域104に吸収されるので、他方のトランジスタが誤動作する悪影響を抑制することが可能となる。
よって、半導体装置10を微細化して、第1及び第2のワード線102,108を狭ピッチで配置した場合でも、第1及び第2のトランジスタ25,26を独立して、安定して動作させることができる。
よって、半導体装置10を微細化して、第1及び第2のワード線102,108を狭ピッチで配置した場合でも、第1及び第2のトランジスタ25,26を独立して、安定して動作させることができる。
図2は、ビット線用不純物拡散領域の他の例を示す断面図である。図2において、図1Dに示すメモリセル部11と同一構成部分には、同一符号を付す。
図1B及び図1Dでは、ビット線用不純物拡散領域104の底面が第1及び第2の溝21,22の底面に対して面一とされた場合を例に挙げて図示したが、図2に示すように、ビット線用不純物拡散領域104の底部104Aを第1及び第2の溝21,22の底面21c,22cよりも下方に突出させてもよい。
このように、ビット線用不純物拡散領域104の底部104Aを第1及び第2の溝21,22の底面21c,22cよりも下方に突出させることで、第1のトランジスタ25と電気的に接続された下部電極124(図1B参照)に「L」を蓄積させ、第2のトランジスタ26と電気的に接続された下部電極124(図1B参照)に「H」を蓄積させた状態を形成し、この状態で第1のトランジスタ25に対応する第1のワード線102(ゲート電極)のオン/オフを繰り返した際、第1のトランジスタ25のチャネルに誘起された電子e−(図示せず)がn型不純物により構成されたビット線用不純物拡散領域104の底部にトラップされるため、第1のトランジスタ25のチャネルに誘起された電子e−が第2のトランジスタ26を構成する第2の容量不純物拡散領域109に到達することを抑制可能となる。
これにより、第1のトランジスタ25のチャネルに誘起された電子e−が、第2のトランジスタ26と電気的に接続された下部電極124に蓄積されているH情報を破壊してL状態に変化させることがなくなるため、隣接する一方のセルの動作状態により他のセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。
なお、ビット線用不純物拡散領域104の底部104Aを第1及び第2の溝21,22の底面21c,22cよりも下方に突出させることで、隣り合うように配置された第1及び第2のワード線102,108間の間隔が30nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を抑制できる。
再び、図1B及び図1Dを参照するに、第1の容量不純物拡散領域106は、第1の溝21の他方の側面21bを構成する活性領域17(半導体基板13)のうち、第1の溝21の上部を構成する部分に配置されている。
第1の容量不純物拡散領域106の底面は、第1のワード線102の上面に対して面一とされている。第1の容量不純物拡散領域106は、第1のトランジスタ25の一方のソース/ドレイン領域として機能する。第1の容量不純物拡散領域106としては、n型不純物拡散領域を用いることができる。
第1の容量不純物拡散領域106の底面は、第1のワード線102の上面に対して面一とされている。第1の容量不純物拡散領域106は、第1のトランジスタ25の一方のソース/ドレイン領域として機能する。第1の容量不純物拡散領域106としては、n型不純物拡散領域を用いることができる。
第2のトランジスタ26は、第1トランジスタ25と同様に構成されており、ゲート絶縁膜101と、第2のワード線108(ゲート電極、第2の導体)と、ビット線用不純物拡散領域104と、第3の不純物拡散領域である第2の容量不純物拡散領域109と、を有する。
第2のワード線108は、ゲート絶縁膜101を介して、第2の溝22の下部を埋め込むように配置されている。第2のワード線108は、その配設位置が第1のワード線102と異なること以外は第1のワード線102と同様な構成とされている。
第2の容量不純物拡散領域109は、第2の溝22の他方の側面22bを構成する活性領域17のうち、第2の溝22の上部を構成する部分に配置されている。
第2の容量不純物拡散領域109は、その配設位置が第1の容量不純物拡散領域106と異なること以外は第1の容量不純物拡散領域106と同様な構成とされている。
第2の容量不純物拡散領域109は、その配設位置が第1の容量不純物拡散領域106と異なること以外は第1の容量不純物拡散領域106と同様な構成とされている。
キャップ絶縁膜28は、ゲート絶縁膜101を介して、第1及び第2の溝21,22の上部を埋め込むように配置されている。
これにより、キャップ絶縁膜28は、第1及び第2のワード線102,108の上面を覆っている。キャップ絶縁膜28の上面は、半導体基板13の主面13aに対して面一とされている。
キャップ絶縁膜28としては、例えば、シリコン窒化膜(SiN膜)等を用いることができる。
これにより、キャップ絶縁膜28は、第1及び第2のワード線102,108の上面を覆っている。キャップ絶縁膜28の上面は、半導体基板13の主面13aに対して面一とされている。
キャップ絶縁膜28としては、例えば、シリコン窒化膜(SiN膜)等を用いることができる。
第1の層間絶縁膜31は、活性領域17の上面の一部、メモリセル領域Dに位置する素子分離領域15上に配置された絶縁膜48の上面、及びキャップ絶縁膜28の上面に設けられている。第1の層間絶縁膜31は、メモリセル領域Dにのみ配置されている。
第1の層間絶縁膜31としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。
第1の層間絶縁膜31の厚さは、例えば、20nmとすることができる。
第1の層間絶縁膜31としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。
第1の層間絶縁膜31の厚さは、例えば、20nmとすることができる。
ビットコンタクトホール33は、第1のビットコンタクトホール33−1(第1のコンタクトホール)と、第2のビットコンタクトホール33−2(第2のコンタクトホール)と、を有した構成とされている。
第1のビットコンタクトホール33−1は、第2のビットコンタクトホール33−2の上方に配置された第1の層間絶縁膜31を貫通するように設けられている。
第1のビットコンタクトホール33−1は、X方向において、対向配置され、かつ半導体基板13の主面13aに対して垂直な側面33−1a,33−1bを有する。
第1のビットコンタクトホール33−1は、第2のビットコンタクトホール33−2の上方に配置された第1の層間絶縁膜31を貫通するように設けられている。
第1のビットコンタクトホール33−1は、X方向において、対向配置され、かつ半導体基板13の主面13aに対して垂直な側面33−1a,33−1bを有する。
平面視した状態において、一方の側面33−1aは、第1のワード線102と重なるように配置され、他方の側面33−1bは、第2のワード線108と重なるように配置されている。
第2のビットコンタクトホール33−2は、ビット線用不純物拡散領域104上に位置する活性領域17を貫通するように設けられている。
言い換えれば、第2のビットコンタクトホール33−2は、ビット線用不純物拡散領域104上に位置する活性領域17の上面を掘り下げることで構成されている。
言い換えれば、第2のビットコンタクトホール33−2は、ビット線用不純物拡散領域104上に位置する活性領域17の上面を掘り下げることで構成されている。
第2のビットコンタクトホール33−2は、その下端においてビット線用不純物拡散領域104の上面を露出している。また、第2のビットコンタクトホール33−2は、第1及び第2の溝21,22の上部に設けられたゲート絶縁膜101及びキャップ絶縁膜28の一部を露出している。
第2のビットコンタクトホール33−2は、第1のビットコンタクトホール33−1と一体とされている。
第2のビットコンタクトホール33−2は、第1のビットコンタクトホール33−1と一体とされている。
第2のビットコンタクトホール33−2のX方向において対向する側面33−2a,33−2bは、半導体基板13の主面13aに対して、垂直な面とされている。第2のビットコンタクトホール33−2のX方向の幅は、第1及び第2の溝21,22の開口部の間隔と等しい30nmとなっている。
すなわち、X方向における第1のビットコンタクトホール33−1の幅は、X方向における第2のビットコンタクトホール33−2の幅よりも大きくなるように構成されている。
これにより、第1のビットコンタクトホール33−1は、その下方に配置された第2のビットコンタクトホール33−2を容易に露出可能な構成とされている。
第2のビットコンタクトホール33−2のX方向の幅が30nmの場合、X方向における第1のビットコンタクトホール33−1の幅は、例えば、40nmとすることができる。
これにより、第1のビットコンタクトホール33−1は、その下方に配置された第2のビットコンタクトホール33−2を容易に露出可能な構成とされている。
第2のビットコンタクトホール33−2のX方向の幅が30nmの場合、X方向における第1のビットコンタクトホール33−1の幅は、例えば、40nmとすることができる。
また、第1及び第2の溝21,22の深さが150nmで、かつ第1及び第2のワード線102,108の高さが80nmの場合、半導体基板13の主面13aを基準としたときの第2のビットコンタクトホール33−2の深さは、例えば、70nmとすることができる。
上記説明したように、ビットコンタクトホール33は、活性領域17の上面に設けられた第1の層間絶縁膜31のうち、第2のビットコンタクトホール33−2の上方に配置された部分を貫通する第1のビットコンタクトホール33−1と、活性領域17の上面(メモリセル領域Dに位置する半導体基板13の主面13a)を掘り下げることで活性領域17に内設され、かつ第1のビットコンタクトホール33−1と一体とされた第2のビットコンタクトホール33−2と、で構成されている。
ビットコンタクトプラグ35は、第1のビットコンタクトプラグ35−1(第1のコンタクトプラグ)と、第2のビットコンタクトプラグ35−2(第2のコンタクトプラグ)と、を有する。
第1のビットコンタクトプラグ35−1は、第1のビットコンタクトホール33−1内に配置されている。言い換えれば、第1のビットコンタクトプラグ35−1は、第2のビットコンタクトプラグ35−2とビット線37(第1の配線)との間に位置する第1の層間絶縁膜31を貫通するように配置されている。
第1のビットコンタクトプラグ35−1は、第1のビットコンタクトホール33−1内に配置されている。言い換えれば、第1のビットコンタクトプラグ35−1は、第2のビットコンタクトプラグ35−2とビット線37(第1の配線)との間に位置する第1の層間絶縁膜31を貫通するように配置されている。
第1のビットコンタクトプラグ35−1の幅は、第2のビットコンタクトプラグ35−2の幅よりも大きくなるように構成されている。
これにより、第1のビットコンタクトプラグ35−1の下端と第2のビットコンタクトプラグ35−2の上端面全体とを接触させることが可能となるため、第1のビットコンタクトプラグ35−1と第2のビットコンタクトプラグ35−2との間のコンタクト抵抗を小さくすることができる。
これにより、第1のビットコンタクトプラグ35−1の下端と第2のビットコンタクトプラグ35−2の上端面全体とを接触させることが可能となるため、第1のビットコンタクトプラグ35−1と第2のビットコンタクトプラグ35−2との間のコンタクト抵抗を小さくすることができる。
第1のビットコンタクトプラグ35−1は、その上端がビット線37(第1の配線)と接続されると共に、下端が第2のビットコンタクトプラグ35−2の上端と接続されている。
これにより、ビット線37は、第1及び第2のビットコンタクトプラグ35−1,35−2を介して、ビット線用不純物拡散領域104と電気的に接続されている。
これにより、ビット線37は、第1及び第2のビットコンタクトプラグ35−1,35−2を介して、ビット線用不純物拡散領域104と電気的に接続されている。
第2のビットコンタクトプラグ35−2は、第2のビットコンタクトホール33−2を埋め込むように配置されている。言い換えれば、第2のビットコンタクトプラグ35−2は、ビット線用不純物拡散領域104上に位置する活性領域17(半導体基板13)を貫通するように配置されている。
第2のビットコンタクトプラグ35−2は、その上端が第1のコンタクトプラグと35−1接続され、下端が第1の不純物拡散領域104の上面104aと接触している。
第2のビットコンタクトプラグ35−2は、その上端が第1のコンタクトプラグと35−1接続され、下端が第1の不純物拡散領域104の上面104aと接触している。
上記説明したように、ビットコンタクトプラグ35は、第1のビットコンタクトホール33−1内に配置され、かつ第2のビットコンタクトプラグ35−2上に積層配置された第1のビットコンタクトプラグ35−1と、第2のビットコンタクトホール33−2を埋め込み、かつ第1のビットコンタクトプラグ35−1及びビット線用不純物拡散領域104と接続された第2のビットコンタクトプラグ35−2と、を有した構成とされている。
ビットコンタクトプラグ35を構成する導電膜としては、例えば、高濃度の不純物(半導体基板13の導電型とは異なる導電型の不純物)がドープされたポリシリコン膜(以下、「高濃度n型不純物ドープドポリシリコン膜に含まれるn型不純物の濃度は、例えば、1E20〜1E21(atoms/cm3)にすることができる。
また、第1及び第2のビットコンタクトプラグ35−1,35−2を構成する導電膜を異ならせてもよい。具体的には、例えば、第2のビットコンタクトプラグ35−2を構成する導電膜として、上記説明した高濃度n型不純物ドープドポリシリコン膜(第2のn型不純物ドープドポリシリコン膜)を用い、第1のビットコンタクトプラグ35−1を構成する導電膜として金属膜を用いてもよい。
この場合、金属膜としては、例えば、高濃度n型不純物ドープドポリシリコン膜上に、チタンシリサイド膜等の金属シリサイド膜と、窒化チタン膜と、タングステンシリサイド膜と、タングステン膜と、が順次積層された積層金属膜を用いることができる。
この場合、金属膜としては、例えば、高濃度n型不純物ドープドポリシリコン膜上に、チタンシリサイド膜等の金属シリサイド膜と、窒化チタン膜と、タングステンシリサイド膜と、タングステン膜と、が順次積層された積層金属膜を用いることができる。
このように、活性領域17に内設され、上面が半導体基板13の主面13aよりも下方に配置されたビット線用不純物拡散領域104と、上端がビット線37と接続され、かつ第1の層間絶縁膜31を貫通する第1のビットコンタクトプラグ35−1、及びビット線用不純物拡散領域104上に位置する活性領域17(半導体基板13)を貫通すると共に、上端が第1のビットコンタクトプラグ35−1と接続され、下端がビット線用不純物拡散領域104の上面と接触する第2のビットコンタクトプラグ35−2を含むビットコンタクトプラグ35を有することで、上面が半導体基板303の主面303aと一致する従来のビット線用不純物拡散領域331と比較して、ビット線用不純物拡散領域104の実効深さを浅くすることが可能となる。
したがって、例えば、イオン注入法を用いてビット線用不純物拡散領域104を形成する場合、従来の半導体基板303の主面303aを介して、深さの深いビット線用不純物拡散領域331を形成する際のエネルギーよりも小さいエネルギーを用いたイオン注入を実施することで、ビット線用不純物拡散領域104を形成することが可能となる。
つまり、従来の半導体基板303の主面303aからイオン注入する場合と比較して、横方向(半導体基板13の主面13a方向)における横方向散乱注入の影響を小さくすることが可能となる。
このため、第1及び第2のトランジスタ25,26を構成する第1及び第2の容量不純物拡散領域106,109に、図22に示すような不要注入領域337、338が形成されることを抑制可能となるので、第1及び第2のトランジスタ25,26の特性が変化することを抑制できる。
また、ビット線用不純物拡散領域104の実効深さが浅くなることで、イオン注入法以外の方法、具体的には、n型不純物がドープされたドープドポリシリコン膜を第2のビットコンタクトプラグ35−2の母材として用い、半導体基板13を熱処理して、ドープドポリシリコン膜に含まれるn型不純物を半導体基板13に拡散させる熱拡散法を用いて、ビット線用不純物拡散領域104を形成することが可能となる。
ビット線37は、X方向に延在するように第1の層間絶縁膜31上に設けられている。ビット線37は、第1のビットコンタクトプラグ35−1の上端と接続されている。これにより、ビット線37は、ビットコンタクトプラグ35を介して、活性領域17に内設されたビット線用不純物拡散領域104と電気的に接続されている。
ビット線37は、例えば、導電膜37−1と、金属膜37−2と、が順次積層された構成とすることができる。
この場合、導電膜37−1としては、例えば、高濃度不純物ドープドポリシリコン膜、或いは金属膜を用いることができる。上記高濃度不純物ドープドポリシリコン膜に含有されるn型不純物の濃度は、例えば、1E20〜1E21(atoms/cm3)にすることができる。
この場合、導電膜37−1としては、例えば、高濃度不純物ドープドポリシリコン膜、或いは金属膜を用いることができる。上記高濃度不純物ドープドポリシリコン膜に含有されるn型不純物の濃度は、例えば、1E20〜1E21(atoms/cm3)にすることができる。
ここで、ビットコンタクトプラグ35を構成する導電膜と、ビット線37を構成する導電膜と、の具体的な構成としては、下記第1ないし第4の構成がある。
第1の構成では、ビットコンタクトプラグ35を構成する導電膜として高濃度不純物ドープドポリシリコン膜を用い、ビット線37を構成する導電膜37−1としてn型不純物ドープドポリシリコン膜を用いる。
この場合、ビット線37は、n型不純物ドープドポリシリコン膜と、金属膜と、の積層構造で構成される。
第1の構成では、ビットコンタクトプラグ35を構成する導電膜として高濃度不純物ドープドポリシリコン膜を用い、ビット線37を構成する導電膜37−1としてn型不純物ドープドポリシリコン膜を用いる。
この場合、ビット線37は、n型不純物ドープドポリシリコン膜と、金属膜と、の積層構造で構成される。
第2の構成では、ビットコンタクトプラグ35を構成する導電膜としてn型不純物ドープドポリシリコン膜を用い、ビット線37を構成する導電膜37−1として金属膜を用いる。この場合、ビット線37は、金属膜が積層された構成となる。
この場合、ビット線37を構成する金属膜として、異なる金属膜が積層された積層金属膜を用いることができる。該積層金属膜としては、例えば、チタンシリサイド膜等の金属シリサイド膜と、窒化チタン膜と、タングステンシリサイド膜と、タングステン膜と、が順次積層された積層構造を用いることができる。
第3の構成では、第2のビットコンタクトプラグ35−2を構成する導電膜としてn型不純物ドープドポリシリコン膜を用い、第1のビットコンタクトプラグ35−1を構成する導電膜として金属膜を用い、ビット線37を構成する導電膜37−1として金属膜を用いる。この場合も、ビット線37は、金属膜が積層された構成となる。
この場合、第1のビットコンタクトプラグ35−1及びビット線37を構成する金属膜として、異なる金属膜が積層された積層金属膜を用いることができる。該積層金属膜は、第2の構成と同じ構成とすることができる。
第4の構成では、ビットコンタクトプラグ35を構成する導電膜として金属膜を用い、ビット線37を構成する導電膜37−1として金属膜を用いる。この場合、ビットコンタクトプラグ35及びビット線37のいずれも金属膜で構成される。
この場合、ビットコンタクトプラグ35及びビット線37を構成する金属膜は、第2の構成と同じ構成とすることができる。
この場合、ビットコンタクトプラグ35及びビット線37を構成する金属膜は、第2の構成と同じ構成とすることができる。
なお、チタンシリサイド膜等の金属シリサイド膜は、シリコンとの反応によって成膜されるためシリコン材料の表面にしか配置されない。すなわち、上記第2の構成、第1のコンタクトプラグ35−1の上面にのみチタンシリサイド膜が配置され、シリコン酸化膜で構成される第1の層間絶縁膜31上には配置されない。
したがって、第1の層間絶縁膜31上に配置されるビット線37は窒化チタン膜と、タングステンシリサイド膜と、タングステン膜と、の3層膜で構成される。また、第3の構成では、第2のコンタクトプラグ35−2の上面にのみにチタンシリサイド膜が配置され、第1のコンタクトホール33−1の側面及び第1の層間絶縁膜31上には配置されない。
したがって、第1の層間絶縁膜31上に配置されるビット線37は窒化チタン膜と、タングステンシリサイド膜と、タングステン膜と、の3層膜で構成される。また、第3の構成では、第2のコンタクトプラグ35−2の上面にのみにチタンシリサイド膜が配置され、第1のコンタクトホール33−1の側面及び第1の層間絶縁膜31上には配置されない。
第1層間絶縁膜31上には上記の3層膜が配置される。さらに、第4の構成では、ビット線用不純物拡散領域104の上面にのみチタンシリサイド膜が配置され、第2及び第1コンタクトホール33−2、33−1の側面、及び第1の層間絶縁膜31上には配置されない。
第1の実施の形態では、チタンシリサイド膜の膜厚を3nm、窒化チタン膜の膜厚を15nm、タングステンシリサイド膜の膜厚を2nm、タングステンの膜厚を30nmとする。この場合、より微細化されたDRAMにおいて第2のコンタクトホール33−2のX方向の幅が30nm以下になると、第2のコンタクトホール33−2は窒化チタン膜のみで埋設される構成となる。
第1の実施の形態では、チタンシリサイド膜の膜厚を3nm、窒化チタン膜の膜厚を15nm、タングステンシリサイド膜の膜厚を2nm、タングステンの膜厚を30nmとする。この場合、より微細化されたDRAMにおいて第2のコンタクトホール33−2のX方向の幅が30nm以下になると、第2のコンタクトホール33−2は窒化チタン膜のみで埋設される構成となる。
ビット線37とビット線用不純物拡散領域104との間の抵抗値を低減する効果は、第1の構成、第2の構成、第3の構成、第4の構成の順に大きくなる。
したがって、ビット線37とビット線用不純物拡散領域104との間の抵抗値を低減する効果は、第4の構成が最も大きい。このように、ビット線37とビット線用不純物拡散領域104との間の抵抗値を低減することで、半導体装置10であるDRAMの動作の高速化を実現できる。
したがって、ビット線37とビット線用不純物拡散領域104との間の抵抗値を低減する効果は、第4の構成が最も大きい。このように、ビット線37とビット線用不純物拡散領域104との間の抵抗値を低減することで、半導体装置10であるDRAMの動作の高速化を実現できる。
また、ビット線37を金属膜のみで構成した場合には、ビット線37の構成要素にポリシリコン膜(具体的には、n型不純物ドープドポリシリコン膜)が含まれないため、該ポリシリコン膜の厚さ分、ビット線37の厚さを薄くすることが可能となるため、ビット線37の寄生容量を低減できる。これにより、半導体装置10であるDRAMの動作の高速化を実現できる。
カバー絶縁膜38は、ビット線37の上面を覆うように設けられている。カバー絶縁膜38は、ビット線37の上面を保護すると共に、異方性ドライエッチングによりビット線37の母材となる導電膜37−1及び金属膜37−2をパターニングする際のエッチングマスクとして機能する。
カバー絶縁膜38としては、シリコン窒化膜(SiN膜)の単層膜を用いることができる。
カバー絶縁膜38としては、シリコン窒化膜(SiN膜)の単層膜を用いることができる。
サイドウォール41は、ビット線37の側面、及びカバー絶縁膜38の側面を覆うように、第1の層間絶縁膜31上に設けられている。
サイドウォール41は、ビット線37の側壁を保護する機能を有する。サイドウォール41としては、例えば、シリコン窒化膜(SiN膜)を用いることができる。
サイドウォール41は、ビット線37の側壁を保護する機能を有する。サイドウォール41としては、例えば、シリコン窒化膜(SiN膜)を用いることができる。
次に、図1A及び図1Cを参照する。半導体基板13の周辺回路領域Eは、p−well拡散領域43と、n−well拡散領域44と、を有する。
p−well拡散領域43は、周辺回路領域Eに位置する半導体基板13に、イオン注入法により、ボロン等のp型不純物をイオン注入することで形成される領域である。
第1の実施の形態では、半導体基板13の導電型をp型としているので、半導体基板13自体をp−well拡散領域43として用いてもよい。
p−well拡散領域43は、周辺回路領域Eに位置する半導体基板13に、イオン注入法により、ボロン等のp型不純物をイオン注入することで形成される領域である。
第1の実施の形態では、半導体基板13の導電型をp型としているので、半導体基板13自体をp−well拡散領域43として用いてもよい。
n−well拡散領域44は、p−well拡散領域43に隣接して配置されている。n−well拡散領域44は、周辺回路領域Eに位置する半導体基板13に、イオン注入法により、リン等のn型不純物をイオン注入することで形成される領域である。
p−well拡散領域43及びn−well拡散領域44は、X方向に対して、交互に配置されている。
p−well拡散領域43及びn−well拡散領域44は、X方向に対して、交互に配置されている。
第1の周辺活性領域46−1は、素子分離領域15で区画されたp−well拡散領域43で構成されている。
第2の周辺活性領域46−2は、素子分離領域15で区画されたn−well拡散領域44で構成されている。
第2の周辺活性領域46−2は、素子分離領域15で区画されたn−well拡散領域44で構成されている。
絶縁膜48は、メモリセル領域D及び周辺回路領域Eに配置された素子分離領域15上に設けられている。絶縁膜48は、後述する周辺ゲート絶縁膜113の母材となる膜である。絶縁膜48としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。
第1の周辺トランジスタ51は、第1の周辺活性領域46−1に設けられたプレーナ型トランジスタである。第1の周辺トランジスタ51としては、例えば、nチャネル型トランジスタを用いることができる。
第1の周辺トランジスタ51は、周辺ゲート絶縁膜113と、第1の周辺ゲート電極115と、ソース/ドレイン領域となる一対のn型不純物拡散領域116と、を有する。
第1の周辺トランジスタ51は、周辺ゲート絶縁膜113と、第1の周辺ゲート電極115と、ソース/ドレイン領域となる一対のn型不純物拡散領域116と、を有する。
周辺ゲート絶縁膜113は、第1の周辺活性領域46−1の上面の中央に配置されている。周辺ゲート絶縁膜113としては、例えば、誘電率が3.9以上で、かつ熱酸化膜の比誘電率よりも高い高誘電率膜(High−K膜)を用いることができる。
該高誘電率膜(High−K膜)としては、例えば、ハフニウム酸化物、タンタル酸化物、ランタン酸化物等を含んだ絶縁膜を用いることができる。
該高誘電率膜(High−K膜)としては、例えば、ハフニウム酸化物、タンタル酸化物、ランタン酸化物等を含んだ絶縁膜を用いることができる。
第1の周辺ゲート電極115は、Y方向に延在しており、第1の周辺活性領域46−1を2等分するように、周辺ゲート絶縁膜113の上面に配置されている。
第1の周辺ゲート電極115は、導電膜117と、金属膜37−2と、が順次積層された構成とされている。
第1の周辺ゲート電極115は、導電膜117と、金属膜37−2と、が順次積層された構成とされている。
導電膜117は、周辺ゲート絶縁膜113の上面を覆うように配置されている。導電膜117としては、例えば、n型不純物(例えば、リン)を含有する高濃度n型不純物ドープドポリシリコン膜(第1のn型不純物ドープドポリシリコン膜)を用いることができる。
高濃度n型不純物ドープドポリシリコン膜に含まれるn型不純物の濃度は、例えば、1E20〜1E21(atoms/cm3)にすることができる。金属膜37−2は、導電膜117の上面を覆うように配置されている。
高濃度n型不純物ドープドポリシリコン膜に含まれるn型不純物の濃度は、例えば、1E20〜1E21(atoms/cm3)にすることができる。金属膜37−2は、導電膜117の上面を覆うように配置されている。
第2の周辺トランジスタ52は、第2の周辺活性領域46−2に設けられたプレーナ型トランジスタである。第2の周辺トランジスタ52としては、例えば、pチャネル型トランジスタを用いることができる。
第2の周辺トランジスタ52は、周辺ゲート絶縁膜113と、第2の周辺ゲート電極118と、ソース/ドレイン領域となる一対のp型不純物拡散領域119と、を有する。
第2の周辺ゲート電極118は、導電膜121と、金属膜37−2と、が順次積層された構成とされている。
第2の周辺トランジスタ52は、周辺ゲート絶縁膜113と、第2の周辺ゲート電極118と、ソース/ドレイン領域となる一対のp型不純物拡散領域119と、を有する。
第2の周辺ゲート電極118は、導電膜121と、金属膜37−2と、が順次積層された構成とされている。
導電膜121は、周辺ゲート絶縁膜113の上面を覆うように配置されている。導電膜121としては、例えば、p型不純物(例えば、ボロン)を含有する高濃度p型不純物ドープドポリシリコン膜を用いることができる。
ドープドポリシリコン膜に含まれるp型不純物の濃度は、例えば、1E20〜1E21(atoms/cm3)にすることができる。金属膜37−2は、導電膜121の上面を覆うように配置されている。
ドープドポリシリコン膜に含まれるp型不純物の濃度は、例えば、1E20〜1E21(atoms/cm3)にすることができる。金属膜37−2は、導電膜121の上面を覆うように配置されている。
カバー絶縁膜122は、第1及び第2の周辺ゲート電極115,118の上面を覆うように設けられている。カバー絶縁膜122としては、シリコン窒化膜(SiN膜)の単層膜を用いることができる。
サイドウォール123は、第1及び第2の周辺ゲート電極115,118の側面、及びカバー絶縁膜122の側面を覆うように設けられている。
サイドウォール123としては、例えば、シリコン窒化膜(SiN膜)を用いることができる。
サイドウォール123としては、例えば、シリコン窒化膜(SiN膜)を用いることができる。
第2の層間絶縁膜54は、第1の層間絶縁膜31の上面、絶縁膜48の上面、カバー絶縁膜122の上面、及びサイドウォール123の上面を覆うように設けられている。第2の層間絶縁膜54の上面は、平坦な面とされている。
第2の層間絶縁膜54としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。
第2の層間絶縁膜54としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。
図1Dを参照するに、容量コンタクトホール56は、第1の容量不純物拡散領域106上に配置された第1及び第2の層間絶縁膜31,54を貫通するように設けられている。これにより、容量コンタクトホール56は、第1の容量不純物拡散領域106の上面を露出している。
容量コンタクトホール57は、容量コンタクトホール56と同様に第2の容量不純物拡散領域109の上面を露出している。
容量コンタクトホール57は、容量コンタクトホール56と同様に第2の容量不純物拡散領域109の上面を露出している。
図1Cを参照するに、周辺コンタクトホール61は、n型不純物拡散領域116上に配置された絶縁膜48及び第2の層間絶縁膜54を貫通するように設けられている。これにより、周辺コンタクトホール61は、n型不純物拡散領域116の上面を露出している。
周辺コンタクトホール62は、p型不純物拡散領域119上に配置された絶縁膜48及び第2の層間絶縁膜54を貫通するように設けられており、p型不純物拡散領域119の上面を露出している。
周辺コンタクトホール62は、p型不純物拡散領域119上に配置された絶縁膜48及び第2の層間絶縁膜54を貫通するように設けられており、p型不純物拡散領域119の上面を露出している。
第1の容量コンタクトプラグ65は、容量コンタクトホール56を埋め込むように設けられている。第1の容量コンタクトプラグ65の下端は、第1の容量不純物拡散領域106の上面と接触している。
第1の容量コンタクトプラグ65の上面は、第2の層間絶縁膜54の上面に対して面一とされている。第1の容量コンタクトプラグ65を構成する導電膜としては、例えば、n型不純物含有シリコン膜、金属シリサイド膜、窒化チタン(TiN)膜と、タングステン(W)膜と、を順次積層した積層膜を用いることができる。
第1の容量コンタクトプラグ65の上面は、第2の層間絶縁膜54の上面に対して面一とされている。第1の容量コンタクトプラグ65を構成する導電膜としては、例えば、n型不純物含有シリコン膜、金属シリサイド膜、窒化チタン(TiN)膜と、タングステン(W)膜と、を順次積層した積層膜を用いることができる。
第2の容量コンタクトプラグ66は、容量コンタクトホール57を埋め込むように設けられている。第2の容量コンタクトプラグ66の下端は、第2の容量不純物拡散領域109の上面と接触している。第2の容量コンタクトプラグ66を構成する導電膜としては、例えば、第1の容量コンタクトプラグ65を構成する導電膜と同じものを用いることができる。
周辺コンタクトプラグ68は、周辺コンタクトホール61を埋め込むように設けられている。周辺コンタクトプラグ68の下端は、n型不純物拡散領域116の上面と接触している。周辺コンタクトプラグ68の上面は、第2の層間絶縁膜54の上面に対して面一とされている。
周辺コンタクトプラグ68を構成する導電膜としては、例えば、金属シリサイド膜、窒化チタン膜、タングステン膜よりなる積層膜を用いることができる。
周辺コンタクトプラグ68を構成する導電膜としては、例えば、金属シリサイド膜、窒化チタン膜、タングステン膜よりなる積層膜を用いることができる。
周辺コンタクトプラグ69は、周辺コンタクトホール62を埋め込むように設けられている。周辺コンタクトプラグ69の下端は、p型不純物拡散領域119の上面と接触している。周辺コンタクトプラグ69を構成する導電膜としては、例えば、第1の容量コンタクトプラグ65を構成する導電膜と同じものを用いることができる。
周辺配線72,73は、各々周辺回路領域Eに配置された第2の層間絶縁膜54上に配置されると共に、周辺コンタクトプラグ68,69を介して、n型不純物拡散領域116及びp型不純物拡散領域119と電気的に接続されている。
図1B及び図1Cを参照するに、ストッパー膜75は、周辺配線72,73を覆うように、カバー絶縁膜38,122の上面、サイドウォール41,124の上面、及びメモリセル領域D及び周辺回路領域Eに配置された第2の層間絶縁膜54の上面に配置されている。
ストッパー膜75は、異方性ドライエッチングにより、後述する第1及び第2のシリンダ孔78,79及びコンタクトホール87,88を形成する際のエッチングストッパー膜として機能する。ストッパー膜75としては、例えば、シリコン窒化膜(SiN膜)を用いることができる。
ストッパー膜75は、異方性ドライエッチングにより、後述する第1及び第2のシリンダ孔78,79及びコンタクトホール87,88を形成する際のエッチングストッパー膜として機能する。ストッパー膜75としては、例えば、シリコン窒化膜(SiN膜)を用いることができる。
第3の層間絶縁膜77は、ストッパー膜75の上面を覆うように配置されている。第3の層間絶縁膜77としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。
第1及び第2のシリンダ孔78,79は、第1の容量コンタクトプラグ65,66上に配置されたストッパー膜75及び第3の層間絶縁膜77を貫通するように設けられている。第1のシリンダ孔78は、第1の容量コンタクトプラグ65の上面を露出し、第2のシリンダ孔79は、第2の容量コンタクトプラグ66の上面を露出している。
第1のキャパシタ82は、第1のシリンダ孔78を埋め込むように配置されている。第1のキャパシタ82は、第1の容量コンタクトプラグ65に接続する下部電極124と、容量絶縁膜125と、上部電極126と、を有する。第2のキャパシタ83は、第1のキャパシタ82と同様な構成とされており、第2のシリンダ孔79を埋め込むように配置されている。
第4の層間絶縁膜85は、上部電極126の上面、及び周辺回路領域Eに配置された第3の層間絶縁膜77の上面を覆うように配置されている。第4の層間絶縁膜85の上面は、平坦な面とされている。
第4の層間絶縁膜85としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。
第4の層間絶縁膜85としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。
コンタクトホール87、88は、周辺配線72、73上に位置するストッパー膜75、第3の層間絶縁膜77、及び第4の層間絶縁膜85を貫通するように配置されている。コンタクトホール87は、周辺配線72の上面の一部を露出し、コンタクトホール88は、周辺配線73の上面の一部を露出している。
コンタクトプラグ91は、コンタクトホール87を埋め込むように配置されており、その下端が周辺配線72と接続されている。コンタクトプラグ92は、コンタクトホール88を埋め込むように配置されており、その下端が周辺配線73と接続されている。
コンタクトプラグ91,92を構成する金属膜としては、例えば、窒化チタン(TiN)膜と、タングステン(W)膜と、を順次積層した積層膜を用いることができる。
コンタクトプラグ91,92を構成する金属膜としては、例えば、窒化チタン(TiN)膜と、タングステン(W)膜と、を順次積層した積層膜を用いることができる。
第1の上層配線94は、コンタクトプラグ91の上端と接続されるように、周辺回路領域Eに配置された第4の層間絶縁膜85上に設けられており、かつコンタクトプラグ91を介して、第1の周辺トランジスタ51と電気的に接続されている。
第2の上層配線95は、コンタクトプラグ92の上端と接続されるように、周辺回路領域Eに配置された第4の層間絶縁膜85上に設けられており、かつコンタクトプラグ92を介して、第2の周辺トランジスタ52と電気的に接続されている。第2の上層配線95は、第1の上層配線94と同様な構成とされている。
第2の上層配線95は、コンタクトプラグ92の上端と接続されるように、周辺回路領域Eに配置された第4の層間絶縁膜85上に設けられており、かつコンタクトプラグ92を介して、第2の周辺トランジスタ52と電気的に接続されている。第2の上層配線95は、第1の上層配線94と同様な構成とされている。
保護絶縁膜97は、第1及び第2の上層配線94,95を覆うように、第4の層間絶縁膜85の上面に設けられている。保護絶縁膜97としては、例えば、ポリイミド樹脂よりなる絶縁膜を用いることができる。
第1の実施の形態の半導体装置によれば、活性領域17に内設され、上面が半導体基板13の主面13aよりも下方に配置されたビット線用不純物拡散領域104と、上端がビット線と接続され、かつ第1の層間絶縁膜31を貫通する第1のビットコンタクトプラグ35−1、及びビット線用不純物拡散領域104上に位置する活性領域17(半導体基板13)を貫通すると共に、上端が第1のビットコンタクトプラグ35−1と接続され、下端がビット線用不純物拡散領域104の上面と接触する第2のビットコンタクトプラグ35−2を含むビットコンタクトプラグ35を有することで、上面が半導体基板303の主面303aと一致する従来のビット線用不純物拡散領域331(図22参照)と比較して、ビット線用不純物拡散領域104の実効深さを浅くすることが可能となる。
したがって、例えば、イオン注入法を用いてビット線用不純物拡散領域104を形成する場合、従来の半導体基板303の主面303aを介して、深さの深いビット線用不純物拡散領域331を形成する際のエネルギーよりも小さいエネルギーを用いたイオン注入を実施することで、ビット線用不純物拡散領域104を形成することが可能となる。
つまり、従来の半導体基板303の主面303aからイオン注入する場合(図22参照)と比較して、横方向(半導体基板13の主面13a方向)における横方向散乱注入の影響を小さくすることが可能となる。
このため、第1及び第2のトランジスタ25,26を構成する第1及び第2の容量不純物拡散領域106,109が形成された活性領域17に、第1及び第2のトランジスタ25,26を構成するビット線用不純物拡散領域104を形成する際のn型不純物が注入されることを抑制可能となるので、第1及び第2のトランジスタ25,26の特性が変化することを抑制できる。
また、ビット線用不純物拡散領域104の実効深さが浅くなることで、イオン注入法以外の方法、具体的には、例えば、半導体基板13(例えば、p型単結晶シリコン基板)と異なる導電型のn型不純物がドープされたドープドポリシリコン膜を第2のビットコンタクトプラグ35−2の母材として用い、半導体基板13を熱処理して、ドープドポリシリコン膜に含まれるn型不純物を半導体基板13に拡散させる方法を用いて、ビット線用不純物拡散領域104を形成することが可能となる。
これにより、イオン注入時に発生する横方向散乱注入を防ぐことが可能となるので、第1及び第2のトランジスタ25,26の特性の変化を抑制することができる。
これにより、イオン注入時に発生する横方向散乱注入を防ぐことが可能となるので、第1及び第2のトランジスタ25,26の特性の変化を抑制することができる。
さらに、隣り合うように配置された第1及び第2の溝21,22間に位置する活性領域17のうち、ビットコンタクトプラグ35の下方に位置する部分全体にビット線用不純物拡散領域104を配置することにより、第1及び第2のトランジスタ25,26のチャネル領域が第1及び第2の溝21,22の一方の側面21a,22aに形成されることがなくなるため、第1及び第2のトランジスタ25,26のチャネル領域が2面にのみ形成される。
したがって、第1及び第2のトランジスタ25,26のチャネル領域が形成される面の数は、図24に示す3つの面にチャネル領域が形成されるトランジスタTr1,Tr2よりも1面少なくなる。
これにより、第1及び第2のトランジスタ25,26がオン状態になった時、オン電流が流れるチャネル領域を従来のトランジスタTr1,Tr2よりも少なくすることが可能となる。よって、メモリセル部11が微細化された場合でも、チャネル抵抗を減少させてオン電流を増加させることが可能となる。
また、第1及び第2のトランジスタ25,26の一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となるため、半導体装置10を微細化して、第1及び第2のワード線102,108を狭ピッチで配置した場合でも、第1及び第2のトランジスタ25,26を独立して、安定して動作させることができる。
図3〜図15は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す図である。
具体的には、図3A〜図7A、図8B、図9A〜図12A、図13B、図14A、及び図15Aは、図1Aに示すA−A線方向の断面に対応する製造途中の半導体装置の断面図である。
図3B〜図7B、図8C、図9B〜図12B、図13C、図14B、及び図15Bは、図1Aに示すB−B線方向の断面に対応する製造途中の半導体装置の断面図である
図8A及び図13Aは、製造途中の半導体装置の平面図である。図15Cは、図1Aに示すC−C線方向の断面に対応する製造途中の半導体装置の断面図である。
具体的には、図3A〜図7A、図8B、図9A〜図12A、図13B、図14A、及び図15Aは、図1Aに示すA−A線方向の断面に対応する製造途中の半導体装置の断面図である。
図3B〜図7B、図8C、図9B〜図12B、図13C、図14B、及び図15Bは、図1Aに示すB−B線方向の断面に対応する製造途中の半導体装置の断面図である
図8A及び図13Aは、製造途中の半導体装置の平面図である。図15Cは、図1Aに示すC−C線方向の断面に対応する製造途中の半導体装置の断面図である。
図3〜図15では、第1の実施の形態の半導体装置10の一例として、DRAMを図示する。図3〜図15において、図1A〜図1Dに示す構造体と同一構成部分には、同一符号を付す。また、図13B及び図13Cでは、図13Aに示すエッチングマスク155の図示を省略する。
次に、主に、図3〜図15を参照して、第1の実施の形態の半導体装置の製造方法について説明する。なお、図15に示す工程以降の半導体装置10の製造方法については、図1A〜図1Dを参照して説明する。
なお、ここでは、ビット線37を構成する導電膜37−1として、高濃度n型不純物ドープドポリシリコン膜(第2のn型不純物ドープドポリシリコン膜)を用いると共に、ビットコンタクトホール33を該高濃度n型不純物ドープドポリシリコン膜で埋め込む場合を例に挙げて半導体装置10の製造方法について説明する。
なお、ここでは、ビット線37を構成する導電膜37−1として、高濃度n型不純物ドープドポリシリコン膜(第2のn型不純物ドープドポリシリコン膜)を用いると共に、ビットコンタクトホール33を該高濃度n型不純物ドープドポリシリコン膜で埋め込む場合を例に挙げて半導体装置10の製造方法について説明する。
始めに、図3A及び図3Bに示す工程では、半導体基板13としてp型の単結晶シリコン基板を準備する。次いで、STI(Shallow Trench Isolation)法により、半導体基板13の主面13a側に、素子分離領域15を形成する。このとき、素子分離領域15は、メモリセル領域D及び周辺回路領域Eの両方に形成する。
具体的には、始めに、フォトリソグラフィー技術及び異方性ドライエッチング技術を用いて、メモリセル領域D及び周辺回路領域Eに対応する半導体基板13に、素子分離用溝15−1を形成する。次いで、素子分離用溝15−1を素子分離用絶縁膜15−2で埋め込むことで、素子分離用溝15−1及び素子分離用絶縁膜15−2よりなる素子分離領域15が形成される。
これにより、図1Aに示すように、メモリセル領域Dには、素子分離領域15により区画され、X1方向に延在し、かつX1方向及びY方向に所定の間隔で配置された複数の活性領域17が形成される。
また、図1Aに示すように、周辺回路領域Eには、素子分離領域15により区画され、X方向に延在し、かつX方向に対して、交互に配置された複数の第1及び第2の周辺活性領域46−1,46−2が形成される。
また、図1Aに示すように、周辺回路領域Eには、素子分離領域15により区画され、X方向に延在し、かつX方向に対して、交互に配置された複数の第1及び第2の周辺活性領域46−1,46−2が形成される。
次いで、半導体基板13の主面13aを覆うパッド酸化膜(図示せず)を形成する。
次いで、フォトリソグラフィー技術により、周辺回路領域Eに形成されたパッド酸化膜(図示せず)の上面を覆うレジストマスク(図示せず)を形成する。
次いで、該レジストマスク(図示せず)をマスクとするイオン注入により、メモリセル領域Dに形成されたパッド酸化膜(図示せず)を介して、複数の活性領域17にn型不純物注入層131−1を形成する。
次いで、フォトリソグラフィー技術により、周辺回路領域Eに形成されたパッド酸化膜(図示せず)の上面を覆うレジストマスク(図示せず)を形成する。
次いで、該レジストマスク(図示せず)をマスクとするイオン注入により、メモリセル領域Dに形成されたパッド酸化膜(図示せず)を介して、複数の活性領域17にn型不純物注入層131−1を形成する。
n型不純物注入層131−1は、後述する図6A及び図6Bに示す工程での熱処理により、n型不純物拡散入層131−2となり、その後、図7A及び図7Bに示す工程において、第1及び第2の溝21,22により分断されることで、第1及び第2の容量不純物拡散領域106,109となる。
次いで、周知の手法により、レジストマスク(図示せず)及びパッド酸化膜(図示せず)を除去する。これにより、素子分離領域15の上面、n型不純物注入層131−1の上面(言い換えれば、活性領域17の上面)、第1の周辺活性領域46−1の上面、及び第2の周辺活性領域46−2の上面が露出される。
次いで、周知の手法により、露出された面全体に、周辺ゲート絶縁膜113の母材となる絶縁膜48を形成する。
絶縁膜48としては、例えば、単層のシリコン酸化膜(SiO2膜)を用いることができる。
次いで、周知の手法により、露出された面全体に、周辺ゲート絶縁膜113の母材となる絶縁膜48を形成する。
絶縁膜48としては、例えば、単層のシリコン酸化膜(SiO2膜)を用いることができる。
次いで、絶縁膜48の上面を覆うアモルファスシリコン膜133を形成する。具体的には、例えば、成膜温度が540℃以下、成膜チャンバ内の圧力が133Pa、原料ガスとしてモノシラン(SiH4)を用いるCVD法により、厚さが20nmのアモルファスシリコン膜133を形成する。
このように、成膜温度が540℃以下の条件を用いることで、アモルファス状態のシリコン膜を成膜することができる。なお、成膜温度が550℃を超えると、多結晶粒を含むアモルファスシリコン膜が成膜され始めるため好ましくない。さらに、570℃を超えると多結晶状態のシリコン膜が形成されるようになり、より好ましくない。
このように、成膜温度が540℃以下の条件を用いることで、アモルファス状態のシリコン膜を成膜することができる。なお、成膜温度が550℃を超えると、多結晶粒を含むアモルファスシリコン膜が成膜され始めるため好ましくない。さらに、570℃を超えると多結晶状態のシリコン膜が形成されるようになり、より好ましくない。
次いで、図4A及び図4Bに示す工程では、フォトリソグラフィー技術により、活性領域17及び第2の周辺活性領域46−2の上方に配置されたアモルファスシリコン膜133を覆うレジストマスク135(第1のマスク)を形成する。
次いで、レジストマスク135をマスクとするイオン注入法により、アモルファスシリコン膜133及び絶縁膜48を介して、第2の周辺活性領域46−2にp型不純物(例えば、ボロン)を高エネルギーでイオン注入することで、第1の周辺活性領域46−1、及び第1の周辺活性領域46−1の下方にp−well注入領域43−1を形成する。
次いで、レジストマスク135で覆われていないアモルファスシリコン膜133にn型不純物(例えば、リン)を低エネルギーでイオン注入することで、n型不純物含有アモルファスシリコン膜117−1(具体的には、例えば、リンドープアモルファスシリコン膜)を形成する。
n型不純物含有アモルファスシリコン膜117−1は、後述する第1のn型不純物ドープドポリシリコン膜117−2(導電膜117)となる。
このように、第1の実施の形態では、アモルファスシリコン膜133にn型不純物(例えば、リン)を低エネルギーでイオン注入する際のマスクとして、p−well注入領域43−1を形成する際に使用するレジストマスク135を用いている。
したがって、別途、n型不純物含有アモルファスシリコン膜形成用のマスクを形成する場合と比較して、半導体装置10の製造工程を簡略化することができる。
このように、第1の実施の形態では、アモルファスシリコン膜133にn型不純物(例えば、リン)を低エネルギーでイオン注入する際のマスクとして、p−well注入領域43−1を形成する際に使用するレジストマスク135を用いている。
したがって、別途、n型不純物含有アモルファスシリコン膜形成用のマスクを形成する場合と比較して、半導体装置10の製造工程を簡略化することができる。
一般的に、多結晶状態となっているゲート電極形成用シリコン膜(ポリシリコン膜)にボロンをイオン注入すると、結晶粒界を介して、ボロンが半導体基板13まで突き抜け、所望のトランジスタ特性が得られなくなる問題が知られている。
また、上記ポリシリコン膜に替えて、アモルファスシリコン膜を用いた場合、メモリセル部11(図1B参照)の製造工程が熱処理工程を含むため、アモルファスシリコン膜が多結晶シリコン膜に変化してしまう。
また、上記ポリシリコン膜に替えて、アモルファスシリコン膜を用いた場合、メモリセル部11(図1B参照)の製造工程が熱処理工程を含むため、アモルファスシリコン膜が多結晶シリコン膜に変化してしまう。
この場合、ボロンが半導体基板13まで突き抜けることを抑制するために、多結晶化したシリコン膜(ポリシリコン膜)を一旦アモルファス状態のシリコン膜(アモルファスシリコン膜)に戻す処理を行った後、該アモルファスシリコン膜にボロンを注入する必要があった。
そのため、半導体装置の製造工程が複雑になるという問題があった。
そのため、半導体装置の製造工程が複雑になるという問題があった。
一方、第1の実施の形態に係る半導体装置10の製造方法では、アモルファスシリコン膜133を形成した後、熱処理を伴う工程を経ることなく、アモルファス状態を維持したままのアモルファスシリコン膜133にボロンをイオン注入する方法を採用しているため、半導体装置10の製造方法を簡略化することができる。
なお、ボロンを注入する際のエネルギーの範囲(上記高エネルギーの範囲)としては、例えば、40〜1000keVの範囲のエネルギーを用いることができる。また、図1Cから明らかなように、p−well拡散領域43及びn−well拡散領域44は、半導体基板13の主面13aから素子分離領域15の底面を越える領域まで配置されるため、p−well拡散領域43及びn−well拡散領域44を形成する場合には、深い領域、中間領域、浅い領域を対象とする3段階のイオン注入を用いるとよい。
一方、上記低エネルギーの範囲としては、例えば、5〜20keVの範囲を用いることができる。この場合は、半導体基板13へ突き抜けないように、厚さ20nmのアモルファスシリコン膜133中に注入する必要がある。
一方、上記低エネルギーの範囲としては、例えば、5〜20keVの範囲を用いることができる。この場合は、半導体基板13へ突き抜けないように、厚さ20nmのアモルファスシリコン膜133中に注入する必要がある。
次いで、図5A及び図5Bに示す工程では、図4A及び図4Bに示すレジストマスク135を除去する。
次いで、フォトリソグラフィー技術により、メモリセル領域Dの上方に配置されたアモルファスシリコン膜133の上面、及びn型不純物含有アモルファスシリコン膜117−1の上面を覆うレジストマスク137(第2のマスク)を形成する。
次いで、フォトリソグラフィー技術により、メモリセル領域Dの上方に配置されたアモルファスシリコン膜133の上面、及びn型不純物含有アモルファスシリコン膜117−1の上面を覆うレジストマスク137(第2のマスク)を形成する。
次いで、レジストマスク137をマスクとするイオン注入法により、n型不純物(例えば、リン)を高エネルギー(例えば、40〜1000KeV)でイオン注入することで、第2の周辺活性領域46−2、及び第2の周辺活性領域46−2の下方に配置されたn−well注入領域44−1を形成する。
次いで、レジストマスク137以外に位置するアモルファスシリコン膜133にp型不純物(例えば、ボロン)を低エネルギー(例えば、5〜20KeV)でイオン注入することで、p型不純物含有アモルファスシリコン膜121−1(具体的には、ボロンドープアモルファスシリコン膜)を形成する。
p型不純物含有アモルファスシリコン膜121−1は、後述するp型不純物ドープドポリシリコン膜121−2となる。
p型不純物含有アモルファスシリコン膜121−1は、後述するp型不純物ドープドポリシリコン膜121−2となる。
この場合も同一マスクを用いて、n−well注入領域44−1と、p型不純物含有アモルファスシリコン膜121−1と、を形成しているので、別途、p型不純物含有アモルファスシリコン膜形成用のマスクを形成する場合と比較して、半導体装置10の製造工程を簡略化することができる。
次いで、図6A及び図6Bに示す工程では、図5A及び図5Bに示すレジストマスク137を除去する。これにより、メモリセル領域Dでは、図5Aに示すアモルファスシリコン膜133の上面が露出され、周辺回路領域Eでは、図5Bに示すn型不純物含有アモルファスシリコン膜117−1の上面、及びp型不純物含有アモルファスシリコン膜121−1の上面が露出される。
次いで、半導体基板13を熱処理(例えば、加熱温度が1000℃、処理時間が10秒)することで、n型不純物注入層131−1(図5A参照)を構成するn型不純物、p−well注入領域43−1(図5B参照)を構成するp型不純物、及びn−well注入領域44−1(図5B参照)を構成するn型不純物を活性化して、n型不純物拡散層131−2、p−well拡散領域43、及びn−well拡散領域44を一括形成する。
これにより、第1の周辺活性領域46−1は、p−well拡散領域43で構成され、第2の周辺活性領域46−2は、n−well拡散領域44で構成される。
これにより、第1の周辺活性領域46−1は、p−well拡散領域43で構成され、第2の周辺活性領域46−2は、n−well拡散領域44で構成される。
また、上記熱処理により、図5Bに示すn型不純物含有アモルファスシリコン膜117−1(具体的には、例えば、リンドープアモルファスシリコン膜)は、第1のn型不純物ドープドポリシリコン膜117−2(具体的には、例えば、リンドープポリシリコン膜)となり、図5Bに示すp型不純物含有アモルファスシリコン膜121−1(具体的には、例えば、ボロンドープアモルファスシリコン膜)は、p型不純物ドープドポリシリコン膜121−2(具体的には、例えば、ボロンドープポリシリコン膜)となり、図5Aに示すメモリセル領域Dに形成されたアモルファスシリコン膜133は、ポリシリコン膜(図示せず)となる。
次いで、フォトリソグラフィー技術により、周辺回路領域Eを覆うレジストマスク139を形成する。
次いで、異方性ドライエッチング法により、メモリセル領域Dに形成されたポリシリコン膜(図示せず)を除去することで、メモリセル領域Dに形成された絶縁膜48の上面を露出させる。
次いで、異方性ドライエッチング法により、メモリセル領域Dに形成されたポリシリコン膜(図示せず)を除去することで、メモリセル領域Dに形成された絶縁膜48の上面を露出させる。
次いで、図7A及び図7Bに示す工程では、図6A及び図6Bに示すレジストマスク139を除去する。
次いで、メモリセル領域Dに配置された絶縁膜48上に、溝形成用エッチングマスク(図示せず)を形成する。該溝形成用エッチングマスクとしては、例えば、非晶質カーボン膜、シリコン酸化膜(SiO2膜)、シリコン窒化膜(SiN膜)等を組み合わせて積層したハードマスクを用いることができる。
次いで、メモリセル領域Dに配置された絶縁膜48上に、溝形成用エッチングマスク(図示せず)を形成する。該溝形成用エッチングマスクとしては、例えば、非晶質カーボン膜、シリコン酸化膜(SiO2膜)、シリコン窒化膜(SiN膜)等を組み合わせて積層したハードマスクを用いることができる。
上記溝形成用エッチングマスクは、第1及び第2の溝21,22の各々の形成領域に対応する絶縁膜48の上面を露出する2つの溝状開口部(図示せず)と、を有する。
第1及び第2の溝状開口部(共に図示せず)は、Y方向に延在する開口部であり、Y方向に配置された複数の活性領域17、及び素子分離領域15に跨るように配置されている。
第1及び第2の溝状開口部(共に図示せず)は、X方向(図1A参照)に対して交互に配列されている。X方向における該第1及び第2の溝状開口部の幅及び間隔は、例えば、それぞれ30nmとすることができる。
第1及び第2の溝状開口部(共に図示せず)は、Y方向に延在する開口部であり、Y方向に配置された複数の活性領域17、及び素子分離領域15に跨るように配置されている。
第1及び第2の溝状開口部(共に図示せず)は、X方向(図1A参照)に対して交互に配列されている。X方向における該第1及び第2の溝状開口部の幅及び間隔は、例えば、それぞれ30nmとすることができる。
次いで、上記溝形成用エッチングマスク(図示せず)をマスクとする異方性ドライエッチング法により、第1及び第2の溝状開口部(図示せず)から露出された絶縁膜48を除去することで、半導体基板13の主面13a(活性領域17の上面)、及び素子分離領域15の上面を露出させる。
次いで、Y方向(図1A参照)に延在し、かつY方向に配置された複数の活性領域17及び素子分離領域に跨る第1及び第2の溝21,22を形成する。
始めに、上記溝形成用エッチングマスクをマスクとする異方性ドライエッチングにより、半導体基板13の主面13aを基準とした深さが所定の深さ(例えば、150nm)となるように、第1及び第2の溝21,22の形成領域に対応する素子分離領域15の上面を掘り下げる。
このとき、エッチング条件としては、シリコン酸化膜よりなる素子分離用絶縁膜15−2がエッチングされやすく、かつシリコンよりなる活性領域17がエッチングされにくい条件を用いる。例えば、オクタフロロシクロブタン(C4F8)、アルゴン、及び酸素を含有するガスプラズマを用いることができる。
次いで、上記溝形成用エッチングマスクをマスクとする異方性ドライエッチングにより、半導体基板13の主面13aを基準とした深さが所定の深さ(例えば、110nm)となるように、第1及び第2の溝21,22の形成領域に対応する活性領域17の上面を掘り下げる。
このとき、エッチング条件としては、シリコンよりなる活性領域17がエッチングされやすく、かつシリコン酸化膜よりなる素子分離用絶縁膜15−2がエッチングされにくい条件を用いる。例えば、臭化水素、塩素、及び酸素を含有するガスプラズマを用いることができる。
このとき、エッチング条件としては、シリコンよりなる活性領域17がエッチングされやすく、かつシリコン酸化膜よりなる素子分離用絶縁膜15−2がエッチングされにくい条件を用いる。例えば、臭化水素、塩素、及び酸素を含有するガスプラズマを用いることができる。
これにより、素子分離領域15の深さ(例えば、250nm)よりも浅い深さとされ、かつ1つの活性領域17の上部を3分割する第1及び第2の溝21,22が一括形成される。
また、第1及び第2の溝21,22により、図6Aに示すn型不純物拡散層131−2が3分割されることで、活性領域17の一方の端部に配置され、かつn型不純物拡散層131−2よりなる第1の容量不純物拡散領域106と、活性領域17の他方の端部に配置され、かつn型不純物拡散層131−2よりなる第2の容量不純物拡散領域109と、が一括形成される。
また、第1及び第2の溝21,22により、図6Aに示すn型不純物拡散層131−2が3分割されることで、活性領域17の一方の端部に配置され、かつn型不純物拡散層131−2よりなる第1の容量不純物拡散領域106と、活性領域17の他方の端部に配置され、かつn型不純物拡散層131−2よりなる第2の容量不純物拡散領域109と、が一括形成される。
X方向における第1の容量不純物拡散領域106の幅、第1及び第2の容量不純物拡散領域106,109間に配置されたn型不純物拡散層131−2のX方向の幅、及びX方向における第2の容量不純物拡散領域109の幅は、例えば、それぞれ30nmとすることができる。
また、第1及び第2の溝21,22のうち、素子分離領域15に形成された部分の深さを150nmとし、活性領域17(半導体基板13)に形成された部分の深さを110nmとすることにより、掘り下げられた活性領域17の上面が、掘り下げられた素子分離領域15の上面よりも40nmの高さ分だけ上方に突き出たサドルフィン型のワードトレンチ(第1及び第2の溝21,22)が形成される。
これにより、第1及び第2の溝21,22(ワードトレンチ)に形成される第1及び第2のトランジスタ25,26の電流駆動能力を向上させることができる。
これにより、第1及び第2の溝21,22(ワードトレンチ)に形成される第1及び第2のトランジスタ25,26の電流駆動能力を向上させることができる。
次いで、溝形成用エッチングマスク(図示せず)を除去する。これにより、メモリセル領域Dに配置された絶縁膜48の上面が露出される。
次いで、第1及び第2の溝21,22の内面を覆うゲート絶縁膜101を形成する。具体的には、ゲート絶縁膜101は、例えば、熱酸化法により、第1及び第2の溝21,22の内面を構成する半導体基板13を熱酸化させることで形成する。
この場合、ゲート絶縁膜101となるシリコン酸化膜(SiO2膜)の厚さは、例えば、4nmとすることができる。
次いで、第1及び第2の溝21,22の内面を覆うゲート絶縁膜101を形成する。具体的には、ゲート絶縁膜101は、例えば、熱酸化法により、第1及び第2の溝21,22の内面を構成する半導体基板13を熱酸化させることで形成する。
この場合、ゲート絶縁膜101となるシリコン酸化膜(SiO2膜)の厚さは、例えば、4nmとすることができる。
次いで、ゲート絶縁膜101を介して、第1の溝21の下部を埋め込み、かつY方向に延在する第1のワード線102と、ゲート絶縁膜101を介して、第2の溝22の下部を埋め込み、かつY方向に延在する第2のワード線108と、を一括形成する。このとき、第1及び第2のワード線102,108は、その上面が半導体基板13の主面13aから70nmの深さに配置されるように形成する。
具体的には、始めに、CVD法により、第1及び第2の溝21,22を埋め込むように、第1及び第2のワード線102,108の母材となる窒化チタン膜(TiN膜)と、タングステン膜(W膜)と、を順次成膜する。
その後、異方性ドライエッチングを用いたエッチバックにより、第1及び第2の溝21,22の下部のみに窒化チタン膜(TiN膜)及びタングステン膜(W膜)を残存させることで、第1及び第2のワード線102,108が形成される。
次いで、第1及び第2の溝21,22の上部を埋め込み、かつ上面が半導体基板13の主面13aに対して面一とされたキャップ絶縁膜28を形成する。
これにより、第1及び第2のワード線102,108の上面は、キャップ絶縁膜28で覆われる。キャップ絶縁膜28としては、例えば、シリコン窒化膜(SiN膜)を用いることができる。
これにより、第1及び第2のワード線102,108の上面は、キャップ絶縁膜28で覆われる。キャップ絶縁膜28としては、例えば、シリコン窒化膜(SiN膜)を用いることができる。
次いで、キャップ絶縁膜28の上面、絶縁膜48、第1のn型不純物ドープドポリシリコン膜117−2の上面、及びp型不純物ドープドポリシリコン膜121−2の上面を覆う第1の層間絶縁膜31を形成する。このとき、第1の層間絶縁膜31は、シリコン酸化膜を用いて形成し、その厚さは、例えば、20nmとすることができる。
次いで、図8A、図8B、及び図8Cに示す工程では、フォトリソグラフィー技術により、第1の層間絶縁膜31の上面に、第1の層間絶縁膜31の上面を露出する開口溝144Aを有したビットコン形成用マスク144を形成する。
このとき、開口溝144Aは、Y方向に配置された複数の活性領域17のうち、第1のビットコンタクトホール33−1が形成される領域と対向するように形成する。
また、開口溝144Aは、X方向の幅が第1及び第2の溝21,22間に配置されたn型不純物拡散層131−2の幅(例えば、30nm)よりも広くなるように形成する。開口溝144Aの幅は、例えば、40nmとすることができる。
このとき、開口溝144Aは、Y方向に配置された複数の活性領域17のうち、第1のビットコンタクトホール33−1が形成される領域と対向するように形成する。
また、開口溝144Aは、X方向の幅が第1及び第2の溝21,22間に配置されたn型不純物拡散層131−2の幅(例えば、30nm)よりも広くなるように形成する。開口溝144Aの幅は、例えば、40nmとすることができる。
次いで、ビットコン形成用マスク144をマスクとする異方性ドライエッチングにより、開口溝144Aの下方に配置された第1の層間絶縁膜31及び絶縁膜48を除去することで、Y方向に延在する溝とされた第1のビットコンタクトホール33−1を形成する。
これにより、第1のビットコンタクトホール33−1は、Y方向に配置された複数のキャップ絶縁膜28の上面の一部、及びY方向に配置された複数のn型不純物拡散層131−2の上面を露出する。
また、第1のビットコンタクトホール33−1は、X方向において対向配置され、かつ半導体基板13の主面13aに対して垂直な側面33−1a,33−1bを有している。
平面視した状態において、一方の側面33−1aは、第1のワード線102(言い換えれば、第1のワード線102上に配置されたキャップ絶縁膜28)と重なるように配置され、他方の側面33−1bは、第2のワード線108(言い換えれば、第2のワード線108上に配置されたキャップ絶縁膜28)と重なるように配置されている。
平面視した状態において、一方の側面33−1aは、第1のワード線102(言い換えれば、第1のワード線102上に配置されたキャップ絶縁膜28)と重なるように配置され、他方の側面33−1bは、第2のワード線108(言い換えれば、第2のワード線108上に配置されたキャップ絶縁膜28)と重なるように配置されている。
次いで、図9A及び図9Bに示す工程では、図8A、図8B、及び図8Cに示すビットコン形成用マスク144を除去する。これにより、残存している第1の層間絶縁膜31の上面が露出される。
次いで、第1の層間絶縁膜31をマスクとする異方性ドライエッチングにより、第1のビットコンタクトホール33−1内に露出された活性領域17を選択的にエッチングする。
これにより、第1のビットコンタクトホール33−1と一体とされ、かつX方向の幅が第1のビットコンタクトホール33−1のX方向の幅(例えば、40nm)よりも縮幅された第2のビットコンタクトホール33−2が形成される。第2のビットコンタクトホール33−2は、第1及び第2の溝21,22に対して自己整合で形成される。
これにより、第1のビットコンタクトホール33−1と一体とされ、かつX方向の幅が第1のビットコンタクトホール33−1のX方向の幅(例えば、40nm)よりも縮幅された第2のビットコンタクトホール33−2が形成される。第2のビットコンタクトホール33−2は、第1及び第2の溝21,22に対して自己整合で形成される。
これにより、底面33−2cが半導体基板13の主面13aよりも下方に配置された第2のビットコンタクトホール33−2と、第2のビットコンタクトホール33−2上に配置され、かつ第2のビットコンタクトホール33−2と一体とされた第1のビットコンタクトホール33−1と、を有するビットコンタクトホール33が形成される。
第2のビットコンタクトホール33−2は、X方向に対向し半導体基板13の主面13aに対して垂直な側面33−2a,33−2bを有する。また、第2のビットコンタクトホール33−2の底面33−2cの位置は、Z方向において第1及び第2のワード線102,108の上面の位置と略等しくなるように形成する。
第2のビットコンタクトホール33−2を形成する際の異方性エッチングには、例えば、臭化水素、塩素、及び酸素を含有するガスプラズマを用いることができる。
第2のビットコンタクトホール33−2を形成する際の異方性エッチングには、例えば、臭化水素、塩素、及び酸素を含有するガスプラズマを用いることができる。
次いで、素子分離領域15、キャップ絶縁膜28、及び第1の層間絶縁膜31をマスクとして、第2のビットコンタクトホール33−2の底面33−2c(リセスされた活性領域17の上面)にn型不純物(例えば、リン(P)やヒ素(As))をイオン注入することで、第1及び第2の溝21,22間に配置された活性領域17にn型不純物注入層104−1を形成する。このときの注入エネルギーとしては、例えば、5KeVを用いることができる。
次いで、半導体基板13を熱処理(例えば、加熱温度が800〜950℃、処理時間が20〜60分)することで、第1及び第2の溝21,22間に配置された活性領域17に注入されたn型不純物を活性化させると共に、該n型不純物を活性領域17に拡散させることで、ビット線用不純物拡散領域104を形成する。
すなわち、同一活性領域17内で隣接する第1のワード線102と第2のワード線108とに挟まれ、第2のビットコンタクトホール33−2の底面33−2cに連続する下方の活性領域17に、上面104a(底面33−2cと一致する面)が第2のビットコンタクトホール33−2から露出されたビット線用不純物拡散領域104を形成する。
これにより、1つの活性領域17に、ゲート絶縁膜101、第1のワード線102(ゲート電極)と、第1の不純物拡散領域であるビット線用不純物拡散領域104、及び第2の不純物拡散領域である第1の容量不純物拡散領域106を有する第1のトランジスタ25と、ゲート絶縁膜101、第2のワード線108(ゲート電極)、ビット線用不純物拡散領域104、及び第3の不純物拡散領域である第2の容量不純物拡散領域109を有する第2のトランジスタ26と、が形成される。
上記熱処理は、ビット線用不純物拡散領域104の底面104bが第1及び第2の溝21,22の底面21c,22cと略等しい深さとなるように実施する。
これにより、ビット線用不純物拡散領域104は、第1及び第2の溝21,22の一方の側面21a,22aを覆うように、第1及び第2の溝21,22間に配置された活性領域17全体に形成される。
これにより、ビット線用不純物拡散領域104は、第1及び第2の溝21,22の一方の側面21a,22aを覆うように、第1及び第2の溝21,22間に配置された活性領域17全体に形成される。
このように、隣接して配置された第1及び第2の溝21,22間に位置する活性領域17のうち、第2のビットコンタクトホール33−2の下方に位置する部分全体にビット線用不純物拡散領域104を形成することにより、第1及び第2のトランジスタ25,26のチャネル領域が第1及び第2の溝21,22の一方の側面21a,22aに形成されることがなくなる。
すなわち、第1のトランジスタ25のチャネル領域は、第1の溝21の底面21c、及び第1の溝21の他方の側面21bの2面のみに形成され、第2のトランジスタ26のチャネル領域は、第2の溝22の底面22c、及び第2の溝22の他方の側面22bの2面のみに形成される。
したがって、第1及び第2のトランジスタ25,26のチャネル領域が形成される面の数は、図24に示す3つの面にチャネル領域が形成されるトランジスタTr1,Tr2よりも1面少なくなる。
これにより、第1及び第2のトランジスタ25,26がオン状態になった時、オン電流が流れるチャネル領域を従来のトランジスタTr1,Tr2よりも少なくすることが可能となる。よって、メモリセル部11(図1B参照)が微細化された場合でも、チャネル抵抗を減少させてオン電流を増加させることが可能となる。
これにより、第1及び第2のトランジスタ25,26がオン状態になった時、オン電流が流れるチャネル領域を従来のトランジスタTr1,Tr2よりも少なくすることが可能となる。よって、メモリセル部11(図1B参照)が微細化された場合でも、チャネル抵抗を減少させてオン電流を増加させることが可能となる。
また、第1及び第2のトランジスタ25,26のうち、一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となる。
よって、半導体装置10を微細化して、第1及び第2のワード線102,108を狭ピッチで配置した場合でも、第1及び第2のトランジスタ25,26を独立して、安定して動作させることができる。
よって、半導体装置10を微細化して、第1及び第2のワード線102,108を狭ピッチで配置した場合でも、第1及び第2のトランジスタ25,26を独立して、安定して動作させることができる。
次いで、図10A及び図10Bに示す工程では、ビットコンタクトホール33(言い換えれば、第1及び第2のビットコンタクトホール33−1,33−2)を埋め込む厚さで、ビットコンタクトホール33内及び第1の層間絶縁膜31の上面にn型不純物含有アモルファスシリコン膜147−1を成膜する。
成膜条件としては、例えば、成膜温度が530℃以下、成膜チャンバ内の圧力が133Pa、原料ガスとして同時に供給されるモノシラン(SiH4)及びホスフィン(PH3)を用いることができる。
これにより、リンを含有させながらアモルファスシリコン膜を成膜することができる。膜中の含有リン濃度は、ホスフィンの供給流量で制御することができる。
成膜条件としては、例えば、成膜温度が530℃以下、成膜チャンバ内の圧力が133Pa、原料ガスとして同時に供給されるモノシラン(SiH4)及びホスフィン(PH3)を用いることができる。
これにより、リンを含有させながらアモルファスシリコン膜を成膜することができる。膜中の含有リン濃度は、ホスフィンの供給流量で制御することができる。
上記のように、n型不純物含有アモルファスシリコン膜147−1として膜中に、1E20〜1E21(atoms/cm3)のリン(P)を含んだアモルファスシリコン膜を形成することができる。
この場合、n型不純物含有アモルファスシリコン膜147−1の厚さは、例えば、20nmとすることができる。これにより、X方向の幅が40nmの第1のビットコンタクトホール33−1、及びX方向の幅が30nmの第2のビットコンタクトホール33−2は、n型不純物含有アモルファスシリコン膜147−1で埋設される。
この場合、n型不純物含有アモルファスシリコン膜147−1の厚さは、例えば、20nmとすることができる。これにより、X方向の幅が40nmの第1のビットコンタクトホール33−1、及びX方向の幅が30nmの第2のビットコンタクトホール33−2は、n型不純物含有アモルファスシリコン膜147−1で埋設される。
次いで、半導体基板13を熱処理することで、n型不純物含有アモルファスシリコン膜147−1を多結晶化すると共に、含有n型不純物を活性化させることで、第2のn型不純物ドープドポリシリコン膜147−2を形成する。熱処理条件としては、例えば、加熱温度が600℃、処理時間を30分とすることができる。
これにより、下端がビット線用不純物拡散領域104の上面104aと接触し、かつ第2のビットコンタクトホール33−2を埋め込む第2のn型不純物ドープドポリシリコン膜147−2よりなる第2のビットコンタクトプラグ35−2が形成される。
これにより、下端がビット線用不純物拡散領域104の上面104aと接触し、かつ第2のビットコンタクトホール33−2を埋め込む第2のn型不純物ドープドポリシリコン膜147−2よりなる第2のビットコンタクトプラグ35−2が形成される。
第2のn型不純物ドープドポリシリコン膜147−2のうち、第1の層間絶縁膜31の上面よりも上方に配置された部分は、後述する図13A、図13B、及び図13Cに示す工程において、パターニングされることで図1Dに示すビット線37を構成する導電膜37−1(ビット線37の母材)となる。
また、第1のビットコンタクトホール33−1を埋め込む第2のn型不純物ドープドポリシリコン膜147−2は、第1のビットコンタクトプラグ35−1(図13B参照)の母材となる。
つまり、図10A及び図10Bに示す工程では、ビットコンタクトプラグ35(図13B参照)の母材となる導電膜と、ビット線37の一部となる導電膜37−1と、が一括形成される。
つまり、図10A及び図10Bに示す工程では、ビットコンタクトプラグ35(図13B参照)の母材となる導電膜と、ビット線37の一部となる導電膜37−1と、が一括形成される。
第1の実施の形態では、ビット線37の一部、及びビットコンタクトプラグ35に、アモルファスシリコン膜を熱処理して多結晶化させたリン含有ポリシリコン膜を用いる場合を例に挙げて説明した。
前述の成膜温度を570℃以上とすれば、成膜段階で多結晶状態のリン含有ポリシリコン膜を得ることができる。しかし、成膜段階で多結晶状態となるリン含有ポリシリコン膜は、多結晶を構成する個々の結晶粒が小さいことに起因して抵抗が高い。
これに対して、アモルファス状態で成膜したシリコン膜を熱処理して多結晶化したリン含有ポリシリコン膜は、デンドライト(樹脂状)結晶を構成し大きな結晶粒を有する。これにより、より低抵抗のポリシリコン膜が得られる利点がある。
前述の成膜温度を570℃以上とすれば、成膜段階で多結晶状態のリン含有ポリシリコン膜を得ることができる。しかし、成膜段階で多結晶状態となるリン含有ポリシリコン膜は、多結晶を構成する個々の結晶粒が小さいことに起因して抵抗が高い。
これに対して、アモルファス状態で成膜したシリコン膜を熱処理して多結晶化したリン含有ポリシリコン膜は、デンドライト(樹脂状)結晶を構成し大きな結晶粒を有する。これにより、より低抵抗のポリシリコン膜が得られる利点がある。
ところで、第1の実施の形態では、第2のビットコンタクトホール33−2を形成後、イオン注入法により、第2のビットコンタクトホール33−2の底面33−2c(言い換えれば、リセスされた活性領域17の上面)の下方に位置する活性領域17にn型不純物注入層104−1を形成し、次いで、半導体基板13を熱処理させることで、n型不純物注入層104−1に含まれるn型不純物を活性化させると共に、n型不純物注入層104−1の下方に位置する活性領域17にn型不純物を拡散させることで、ビット線用不純物拡散領域104を形成する場合について説明したが、これ以外の方法を用いて、ビット線用不純物拡散領域104を形成してもよい。
例えば、第2のビットコンタクトホール33−2を形成後、第2のビットコンタクトホール33−2の底面33−2cにイオン注入を行うことなく、先に説明したn型不純物含有アモルファスシリコン膜147−1を形成し、次いで、半導体基板13を熱処理(例えば、加熱温度が800〜950℃、処理時間が20〜60分)することで、n型不純物含有アモルファスシリコン膜147−1(例えば、リン含有アモルファスシリコン膜)を第2のn型不純物ドープドポリシリコン膜147−2(例えば、リン含有ポリシリコン膜)に変換すると共に、第2のビットコンタクトホール33−2の底面33−2cの下方側に、第2のn型不純物ドープドポリシリコン膜147−2に含まれるn型不純物を拡散させることで、ビット線用不純物拡散領域104を形成してもよい。
また、例えば、第2のビットコンタクトホール33−2を形成後、イオン注入法により、第2のビットコンタクトホール33−2の底面33−2c(言い換えれば、リセスされた活性領域17の上面)の下方に位置する活性領域17にn型不純物注入層104−1を形成し、熱処理することなく、先に説明したn型不純物含有アモルファスシリコン膜147−1を形成し、その後、半導体基板13を熱処理(例えば、加熱温度が800〜950℃、処理時間が20〜60分)を行うことで、n型不純物含有アモルファスシリコン膜147−1に含まれるn型不純物を活性化させて、第2のn型不純物ドープドポリシリコン膜147−2を形成すると共に、第2のビットコンタクトホール33−2の底面33−2cの下方側に、n型不純物注入層104−1及び第2のn型不純物ドープドポリシリコン膜147−2に含まれるn型不純物を拡散させることで、ビット線用不純物拡散領域104を形成してもよい。
次いで、図11A及び図11Bに示す工程では、フォトリソグラフィー技術により、メモリセル領域Dに配置された第2のn型不純物ドープドポリシリコン膜147−2の上面を覆うエッチングマスク151を形成する。この段階で、周辺回路領域Eに形成された第2のn型不純物ドープドポリシリコン膜147−2の上面は、エッチングマスク151から露出されている。
次いで、エッチングマスク151をマスクとする異方性ドライエッチングにより、周辺回路領域Eに形成された第2のn型不純物ドープドポリシリコン膜147−2及び第1の層間絶縁膜31を除去する。これにより、周辺回路領域Eに形成された第1のn型不純物ドープドポリシリコン膜117−2及びp型不純物ドープドポリシリコン膜121−2の上面が露出される。
次いで、エッチングマスク151をマスクとする異方性ドライエッチングにより、周辺回路領域Eに形成された第2のn型不純物ドープドポリシリコン膜147−2及び第1の層間絶縁膜31を除去する。これにより、周辺回路領域Eに形成された第1のn型不純物ドープドポリシリコン膜117−2及びp型不純物ドープドポリシリコン膜121−2の上面が露出される。
次いで、図12A及び図12Bに示す工程では、図11Aに示すエッチングマスク151を除去する。これにより、メモリセル領域Dに配置された第2のn型不純物ドープドポリシリコン膜147−2の上面が露出される。
次いで、構造体の上面全体を覆う金属膜37−2と、金属膜37−2の上面を覆うシリコン窒化膜153と、を順次積層形成する。
次いで、構造体の上面全体を覆う金属膜37−2と、金属膜37−2の上面を覆うシリコン窒化膜153と、を順次積層形成する。
金属膜37−2としては、例えば、厚さが3nmのチタンシリサイド膜等の金属シリサイド膜、厚さが5nmの窒化チタン膜等の金属窒化膜、厚さが2nmのタングステンシリサイド膜、及び厚さが30nmのタングステン膜を順次積層した積層膜を用いることができる。
この段階において、製造途中の半導体装置10の上面全体は、シリコン膜で構成され、かつ平坦面となっているので、金属膜37−2を構成するチタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜、及びタングステン膜は、いずれもスパッタ法を用いて形成することができる。
最初に形成するチタンシリサイド膜は、スパッタ法によりチタン膜を形成した後熱処理することにより、チタン膜と下層のシリコン膜と反応して形成される。
この段階において、製造途中の半導体装置10の上面全体は、シリコン膜で構成され、かつ平坦面となっているので、金属膜37−2を構成するチタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜、及びタングステン膜は、いずれもスパッタ法を用いて形成することができる。
最初に形成するチタンシリサイド膜は、スパッタ法によりチタン膜を形成した後熱処理することにより、チタン膜と下層のシリコン膜と反応して形成される。
次いで、図13A、図13B、及び図13Cに示す工程では、カバー絶縁膜38,122の形成領域に対応するシリコン窒化膜153の上面を覆うエッチングマスク155を形成する(図13A参照)。
次いで、エッチングマスク155をマスクとする異方ドライエッチングにより、シリコン窒化膜153をパターニングすることで、メモリセル領域Dに配置されるカバー絶縁膜38と、周辺回路領域Eに配置されるカバー絶縁膜122と、が一括形成される。
次いで、エッチングマスク155をマスクとする異方ドライエッチングにより、シリコン窒化膜153をパターニングすることで、メモリセル領域Dに配置されるカバー絶縁膜38と、周辺回路領域Eに配置されるカバー絶縁膜122と、が一括形成される。
次いで、エッチングマスク155及びカバー絶縁膜38,122をエッチングマスクとする異方性ドライエッチングにより、メモリセル領域Dに配置された第2のn型不純物ドープドポリシリコン膜147−2(導電膜37−1)及び金属膜37−2と、周辺回路領域Eに配置された金属膜37−2、第1のn型不純物ドープドポリシリコン膜117−2(導電膜117)、及びp型不純物ドープドポリシリコン膜121−2(導電膜121)と、をパターニングする。
これにより、第2のn型不純物ドープドポリシリコン膜147−2(導電膜37−1)と金属膜37−2とが順次積層され、かつビットコンタクトプラグ35の上端と一体とされたビット線37と、第1の周辺活性領域46−1の中央に配置され、かつ第1のn型不純物ドープドポリシリコン膜117−2(導電膜117)と金属膜37−2とが順次積層された第1の周辺ゲート電極115と、第2の周辺活性領域46−2の中央に配置され、かつp型不純物ドープドポリシリコン膜121−2(導電膜121)と金属膜37−2とが順次積層された第2の周辺ゲート電極118と、が一括形成される。
ここでは、第1のビットコンタクトホール33−1以外の領域において、第1の層間絶縁膜31の上面を露出させることにより、第1の層間絶縁膜31の上面よりも上方に配置された第2のn型不純物ドープドポリシリコン膜147−2のエッチングが完結し、第2のn型不純物ドープドポリシリコン膜147−2(導電膜37−1)及び金属膜37−2よりなるビット線37が形成される。
しかし、第1のビットコンタクトホール33−1は、Y方向に延在する溝として形成されているため、第1の層間絶縁膜31の上面が露出した段階では、Y方向に隣接するビット線37間に位置する第1のビットコンタクトホール33−1内には、埋設された第2のn型不純物ドープドポリシリコン膜147−2が残存している。
そのため、第1の層間絶縁膜31の上面が露出した後、第1のビットコンタクトホール33−1の底面に位置する素子分離絶縁膜15の上面が露出するまで、追加のエッチングを実施して、第1のビットコンタクトホール33−1内に残存している第2のn型不純物ドープドポリシリコン膜147−2を除去する。
これにより、それぞれY方向に分離、独立したn型不純物ドープドポリシリコン膜147−2よりなる第1のビットコンタクトプラグ35−1が形成されると共に、第1及び第2のビットコンタクトプラグ35−1,35−2よりなり、かつビット線37とビット線用不純物拡散領域104とを電気的に接続するビットコンタクトプラグ35が形成される。
上記ビット線37、第1のビットコンタクトプラグ35−1、第1の周辺ゲート電極115、及び第2の周辺ゲート電極118を形成後、エッチングマスク155を除去する。
上記ビット線37、第1のビットコンタクトプラグ35−1、第1の周辺ゲート電極115、及び第2の周辺ゲート電極118を形成後、エッチングマスク155を除去する。
次いで、図14A及び図14Bに示す工程では、第1の層間絶縁膜31上に配置され、かつビット線37及びカバー絶縁膜38の側面を覆うサイドウォール41と、絶縁膜48上に配置され、かつ第1及び第2の周辺ゲート電極115,118及びカバー絶縁膜122の側面を覆うサイドウォール123と、を一括形成する。
次いで、第1の周辺活性領域46−1に一対のn型不純物拡散領域116を形成する。
始めに、メモリセル領域Dに配置された第1の層間絶縁膜31の上面、及び第2の周辺活性領域46−2の上方に形成された絶縁膜48の上面を覆うレジスト膜(図示せず)を形成する。次いで、イオン注入法により、n型不純物をイオン注入することで、一対のn型不純物拡散領域116が形成される。その後、図示していないレジスト膜を除去する。
始めに、メモリセル領域Dに配置された第1の層間絶縁膜31の上面、及び第2の周辺活性領域46−2の上方に形成された絶縁膜48の上面を覆うレジスト膜(図示せず)を形成する。次いで、イオン注入法により、n型不純物をイオン注入することで、一対のn型不純物拡散領域116が形成される。その後、図示していないレジスト膜を除去する。
次いで、メモリセル領域Dに配置された第1の層間絶縁膜31の上面、及び第1の周辺活性領域46−1の上方に形成された絶縁膜48の上面を覆うレジスト膜(図示せず)を形成する。次いで、イオン注入法により、p型不純物をイオン注入することで、一対のp型不純物拡散領域119が形成される。その後、周知の手法により、図示していないレジスト膜を除去する。
次いで、図15A及び図15Bに示す工程では、周知の手法により、サイドウォール41間、サイドウォール41,123間、及びサイドウォール123間に形成された空間を埋め込み、かつ上面がサイドウォール41,123の上面に対して面一とされた第2の層間絶縁膜54を形成する。
次いで、フォトリソグラフィー技術及び異方性ドライエッチング技術により、容量コンタクトホール56,57と、周辺コンタクトホール61,62と、ビット線用コンタクトホール157と、を一括形成する。
図15Cに示すように、ビット線用コンタクトホール157は、ビット線37を構成する金属膜37−2の端部の上面を露出するように形成する。
図15Cに示すように、ビット線用コンタクトホール157は、ビット線37を構成する金属膜37−2の端部の上面を露出するように形成する。
また、上記異方性ドライエッチングにより、周辺回路領域Eに配置された絶縁膜48がパターニングされることで、絶縁膜48よりなるゲート絶縁膜113が形成される。
これにより、第1の周辺活性領域46−1に配置された第1の周辺トランジスタ51と、第2の周辺活性領域46−2に配置された第2の周辺トランジスタ52と、が一括形成される。
これにより、第1の周辺活性領域46−1に配置された第1の周辺トランジスタ51と、第2の周辺活性領域46−2に配置された第2の周辺トランジスタ52と、が一括形成される。
次いで、容量コンタクトホール56を埋め込む第1の容量コンタクトプラグ65と、容量コンタクトホール57を埋め込む第2の容量コンタクトプラグ66と、周辺コンタクトホール61を埋め込む周辺コンタクトプラグ68と、周辺コンタクトホール62を埋め込む周辺コンタクトプラグ69と、ビット線用コンタクトホール157を埋め込むビット線用コンタクトプラグ158と、を一括形成する。
次いで、図1A〜図1Dに示すように、周辺回路領域Eに配置された第2の層間絶縁膜54上に、周辺コンタクトプラグ68の上端と接続された周辺配線72と、周辺コンタクトプラグ69の上端と接続された周辺配線73と、を一括形成する。
次いで、この段階の製造途中の半導体装置10の上面全体に、ストッパー膜75を形成する。次いで、ストッパー膜75の上面を覆う第3の層間絶縁膜77を形成する。
次いで、フォトリソグラフィー技術及び異方性ドライエッチング技術により、第1及びの第2のシリンダ孔78,79を一括形成する。
次いで、第1及び第2のシリンダ孔78,79の内面に、円筒形状とされた下部電極124を形成する。次いで、下部電極124の表面、及び第3の層間絶縁膜77の上面を覆う容量絶縁膜125を形成する。
次いで、容量絶縁膜125の表面を覆い、かつ下部電極124内を埋め込む上部電極126を形成する。
これにより、第1のシリンダ孔78内に配置された第1のキャパシタ82と、第2のシリンダ孔79内に配置された第2のキャパシタ83と、が一括形成される。
これにより、第1のシリンダ孔78内に配置された第1のキャパシタ82と、第2のシリンダ孔79内に配置された第2のキャパシタ83と、が一括形成される。
また、第1及び第2のキャパシタ82,83を形成することで、1つの第1のトランジスタ25、及び1つの第1のキャパシタ82よりなる第1のメモリセルMC1と、1つの第2のトランジスタ26、及び1つの第2のキャパシタ83よりなる第2のメモリセルMC2と、が形成される。
次いで、上部電極126の上面、及び周辺回路領域Eに配置された第3の層間絶縁膜77の上面を覆う第4の層間絶縁膜85を形成する。次いで、周辺配線72上に位置するコンタクトホール87と、周辺配線73上に位置するコンタクトホール88と、を一括形成する。
次いで、コンタクトホール87を埋め込むコンタクトプラグ91と、コンタクトホール88を埋め込むコンタクトプラグ92と、を一括形成する。
これにより、コンタクトプラグ91は、周辺配線72を介して、第1の周辺トランジスタ51と電気的に接続される。また、コンタクトプラグ92は、周辺配線73を介して、第2の周辺トランジスタ52と電気的に接続される。
これにより、コンタクトプラグ91は、周辺配線72を介して、第1の周辺トランジスタ51と電気的に接続される。また、コンタクトプラグ92は、周辺配線73を介して、第2の周辺トランジスタ52と電気的に接続される。
次いで、コンタクトプラグ91の上端と接続された第1の上層配線94と、コンタクトプラグ92の上端と接続された第2の上層配線95と、を一括形成する。
次いで、第4の層間絶縁膜85の上面に、第1及び第2の上層配線94,95を覆うポリイミド樹脂よりなる保護絶縁膜97を形成する。
これにより、メモリセル部11及び周辺回路部12が完成し、第1の実施の形態の半導体装置10が完成する。
これにより、メモリセル部11及び周辺回路部12が完成し、第1の実施の形態の半導体装置10が完成する。
第1の実施の形態の半導体装置の製造方法によれば、活性領域17の上面及びキャップ絶縁膜28の上面に配置された第1の層間絶縁膜31に、第1及び第2の溝21,22間に位置する活性領域17の上面を露出する第1のコンタクトホール33−1を形成し、次いで、第1及び第2の溝21,22間に位置する活性領域17の上面を掘り下げることで、第1及び第2の溝21,22間に位置する活性領域17に、第2のコンタクトホール33−2を形成し、次いで、第2のコンタクトホール33−2の底面を介して、第1及び第2の溝21,22間に位置する活性領域17に半導体基板13(p型不純物)とは異なる導電型の不純物(n型不純物)よりなるビット線用不純物拡散領域104を形成し、その後、第1のコンタクトホール33−1を埋め込み、かつビット線37と接続された第1のコンタクトプラグ35−1、及び第2のコンタクトホール33−2を埋め込み、かつ下端がビット線用不純物拡散領域104と接触する第2のコンタクトプラグ35−2を有するビットコンタクトプラグ35を形成することにより、図22に示す上面が半導体基板303の主面303aと一致する従来のビット線用不純物拡散領域331と比較して、ビット線用不純物拡散領域104の実効深さを浅くすることが可能となる。
したがって、イオン注入法を用いてビット線用不純物拡散領域104を形成する場合、従来の深さの深いビット線用不純物拡散領域331を形成する場合よりも浅い深さに不純物をイオン注入すればよい。
つまり、従来の深さの深いビット線用不純物拡散領域331を形成する際のイオン注入のエネルギーよりも低いエネルギーを用いたイオン注入で、ビット線用不純物拡散領域104を形成することが可能となる。
したがって、イオン注入を用いて、深さの深いビット線用不純物拡散領域331を形成するときよりも横方向散乱注入の影響を小さくすることが可能となる。
つまり、従来の深さの深いビット線用不純物拡散領域331を形成する際のイオン注入のエネルギーよりも低いエネルギーを用いたイオン注入で、ビット線用不純物拡散領域104を形成することが可能となる。
したがって、イオン注入を用いて、深さの深いビット線用不純物拡散領域331を形成するときよりも横方向散乱注入の影響を小さくすることが可能となる。
これにより、ビット線用不純物拡散領域104が形成されていない側の第1及び第2の溝21,22の側壁部を構成する活性領域17(言い換えれば、第1及び第2の容量不純物拡散領域106,109が形成される活性領域17)に、ビット線用不純物拡散領域104を形成する際のn型不純物が再度注入されることを抑制可能となるので、第1及び第2のトランジスタ25,26の特性の変化を抑制できる。
また、図22に示す上面が半導体基板303の主面303aと一致する従来のビット線用不純物拡散領域331と比較して、ビット線用不純物拡散領域104の実効深さが浅くなるため、イオン注入法を用いることなく、ビット線用不純物拡散領域104を形成することが可能となる。
具体的には、例えば、以下の方法を用いて、ビット線用不純物拡散領域104を形成することができる。
第2のビットコンタクトホール33−2を形成後、第2のビットコンタクトホール33−2の底面33−1cにイオン注入を行うことなく、先に説明したn型不純物含有アモルファスシリコン膜147−1を形成する。
第2のビットコンタクトホール33−2を形成後、第2のビットコンタクトホール33−2の底面33−1cにイオン注入を行うことなく、先に説明したn型不純物含有アモルファスシリコン膜147−1を形成する。
次いで、半導体基板13を熱処理(例えば、加熱温度が800〜950℃、処理時間が20〜60分)することで、n型不純物含有アモルファスシリコン膜147−1(例えば、リン含有アモルファスシリコン膜)を第2のn型不純物ドープドポリシリコン膜147−2(例えば、リンドープドポリシリコン膜)に変換すると共に、第2のビットコンタクトホール33−2の底面33−2cの下方側に、第2のn型不純物ドープドポリシリコン膜147−2に含まれるn型不純物を拡散させることで、イオン注入法を用いることなく、ビット線用不純物拡散領域104を形成することができる。
このように、イオン注入法を用いることなく、ビット線用不純物拡散領域104を形成することで、イオン注入法を用いてビット線用不純物拡散領域104を形成する場合と比較して、横方向散乱注入の影響をさらに抑制することが可能となるので、第1及び第2のトランジスタ25,26の特性の変化をさらに抑制することができる。
ビット線用不純物拡散領域104を形成する他の方法としては、例えば、イオン注入のみでビット線用不純物拡散領域104を形成する場合よりもイオン注入の注入エネルギーを弱くすると共に、熱処理により、第2のn型不純物ドープドポリシリコン膜147−2に含まれるn型不純物を活性化させることで、ビット線用不純物拡散領域104を形成する方法がある。
このような方法を用いて、ビット線用不純物拡散領域104を形成することで、イオン注入法のみを用いてビット線用不純物拡散領域104を形成する場合よりも横方向散乱注入の影響を抑制することが可能となるので、第1及び第2のトランジスタ25,26の特性の変化を抑制することができる。
また、隣り合うように配置された第1及び第2の溝21,22間に位置する活性領域17のうち、ビットコンタクトプラグ35の下方に位置する部分全体にビット線用不純物拡散領域104を形成することにより、第1及び第2のトランジスタ25,26のチャネル領域が第1及び第2の溝21,22の一方の側面21a,22aに形成されることがなくなるため、第1及び第2のトランジスタ25,26のチャネル領域が2面にのみ形成される。
したがって、第1及び第2のトランジスタ25,26のチャネル領域が形成される面の数は、図24に示す3つの面にチャネル領域が形成されるトランジスタTr1,Tr2よりも1面少なくなる。
これにより、第1及び第2のトランジスタ25,26がオン状態になった時、オン電流が流れるチャネル領域を従来のトランジスタTr1,Tr2よりも少なくすることが可能となる。よって、メモリセル部11が微細化された場合でも、チャネル抵抗を減少させてオン電流を増加させることができる。
これにより、第1及び第2のトランジスタ25,26がオン状態になった時、オン電流が流れるチャネル領域を従来のトランジスタTr1,Tr2よりも少なくすることが可能となる。よって、メモリセル部11が微細化された場合でも、チャネル抵抗を減少させてオン電流を増加させることができる。
また、第1及び第2のトランジスタ25,26の一方のトランジスタが動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となるため、半導体装置10を微細化して、第1及び第2のワード線102,108を狭ピッチで配置した場合でも、第1及び第2のトランジスタ25,26を独立して、安定して動作させることができる。
図16は、第1の実施の形態の半導体装置を含むデータ処理システムの概略構成を示す図である。
ここで、図16を参照して、第1の実施の形態の半導体装置10を含んだデータ処理システム160について説明する。
データ処理システム160は、例えば、コンピュータシステムを含むが、これに限定されない。データ処理システム160は、データプロセッサ160B、及び第1の実施の形態の半導体装置10であるDRAM160Fを含む。データプロセッサ160Bは、例えば、マイクロプロセッサ(MPU)、デジタルシグナルプロセッサ(DPS)などを含むが、これらに限定されない。
ここで、図16を参照して、第1の実施の形態の半導体装置10を含んだデータ処理システム160について説明する。
データ処理システム160は、例えば、コンピュータシステムを含むが、これに限定されない。データ処理システム160は、データプロセッサ160B、及び第1の実施の形態の半導体装置10であるDRAM160Fを含む。データプロセッサ160Bは、例えば、マイクロプロセッサ(MPU)、デジタルシグナルプロセッサ(DPS)などを含むが、これらに限定されない。
図16では、簡単のため、データプロセッサ160Bは、システムバス160Aを介してDRAM160F(半導体装置10)に接続されているが、システムバス160Aを介さずにローカルなバスによって接続される場合もある。
また、システムバス160Aは、図16では簡便のため1本しか描かれていないが、必要に応じてコネクタなどを介しシリアルないしパラレルに接続される。また、必要に応じ、データ処理システム160では、ストレージデバイス160C、I/Oデバイス160D、ROM160Eがシステムバス160Aに接続されるが、必ずしも必須の構成要素ではない。
ここでI/Oデバイス160Dには、入力デバイスもしくは出力デバイスのいずれか一方のみの場合も含まれる。さらに、各構成要素の個数は、図16では簡単のため1つにとどめているが、それに限定されるものではなく、少なくともいずれかが複数個の場合も含まれる。
(第2の実施の形態)
先に説明した第1の実施の形態の半導体装置10の製造方法(図3A及び図3Bに示す工程〜図15A、図15B、及び図15Cに示す工程を参照)では、ビット線37を構成する導電膜37−1として、第2のn型不純物ドープドポリシリコン膜147−2を用いると共に、ビットコンタクトホール33を第2のn型不純物ドープドポリシリコン膜147−2で埋め込む場合を例に挙げて説明した。
先に説明した第1の実施の形態の半導体装置10の製造方法(図3A及び図3Bに示す工程〜図15A、図15B、及び図15Cに示す工程を参照)では、ビット線37を構成する導電膜37−1として、第2のn型不純物ドープドポリシリコン膜147−2を用いると共に、ビットコンタクトホール33を第2のn型不純物ドープドポリシリコン膜147−2で埋め込む場合を例に挙げて説明した。
また、第1の実施の形態の半導体装置10の製造方法では、図10A及び図10Bに示す工程において、ビットコンタクトホール33を埋め込む第2のn型不純物ドープドポリシリコン膜147−2を形成している。
すなわち、ビットコンタクトプラグ35及びビット線37を構成する第2のn型不純物ドープドポリシリコン膜147−2を一括して形成する方法を用いている。
すなわち、ビットコンタクトプラグ35及びビット線37を構成する第2のn型不純物ドープドポリシリコン膜147−2を一括して形成する方法を用いている。
しかし、周辺回路領域Eに形成された第1の層間絶縁膜31及び第2のn型不純物ドープドポリシリコン膜147−2はいずれも不要であるため、図11A及び図11Bに示す工程において、周辺回路領域Eに形成された第1の層間絶縁膜31及び第2のn型不純物ドープドポリシリコン膜147−2を除去している。
このため、図15Cに示すように、メモリセル領域Dと周辺回路領域Eとの境界には、第2のn型不純物ドープドポリシリコン膜147−2の端部が存在するため、n型不純物ドープドポリシリコン膜147−2の端部と第1の層間絶縁膜31の上面とで構成される段差部Fが形成されてしまう。
第2のn型不純物ドープドポリシリコン膜147−2上に積層される金属膜37−2は、メモリセル領域Dに形成されるビット線37、及び周辺回路領域Eに形成される第1及び第2の周辺ゲート電極115,118に共有される材料であるため、上記段差F上を通過せざるを得ない。
このため、段差部Fにおいて、金属膜37−2が断線しやすくなる懸念がある。特に、金属膜37−2を構成する後述のタングステン膜は、スパッタ法で形成されるため段差部Fでの断線が発生しやすくなる。
このため、段差部Fにおいて、金属膜37−2が断線しやすくなる懸念がある。特に、金属膜37−2を構成する後述のタングステン膜は、スパッタ法で形成されるため段差部Fでの断線が発生しやすくなる。
そこで、本発明の第2の実施の形態に係る半導体装置の製造方法では、上記の懸念を回避するため、ビット線37を金属膜のみで形成し、ビット線37が第2のn型不純物ドープドポリシリコン膜147−2を含まない構成としている。
図17〜図19は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す図である。
具体的には、図17A及び図18Aは、図1Aに示すA−A線方向の断面に対応する製造途中の半導体装置の断面図である。
図17B及び図18Bは、図1Aに示すB−B線方向の断面に対応する製造途中の半導体装置の断面図である。図19は、図1Aに示すC−C線方向の断面に対応する製造途中の半導体装置の断面図である。
図17〜図19において、図1A〜図1Dに示す構造体と同一構成部分には、同一符号を付す。
具体的には、図17A及び図18Aは、図1Aに示すA−A線方向の断面に対応する製造途中の半導体装置の断面図である。
図17B及び図18Bは、図1Aに示すB−B線方向の断面に対応する製造途中の半導体装置の断面図である。図19は、図1Aに示すC−C線方向の断面に対応する製造途中の半導体装置の断面図である。
図17〜図19において、図1A〜図1Dに示す構造体と同一構成部分には、同一符号を付す。
次に、主に、図17〜図19を参照して、第2の実施の形態に係る半導体装置の製造方法について説明する。
始めに、第1の実施の形態で説明した図3A及び図3Bに示す工程から図11A及び図11Bに示す工程までの処理を行うことで、図11A及び図11Bに示す構造体を形成する。このとき、第1の層間絶縁膜31は、その厚さが導電膜117,121の厚さと等しくなるように形成する。
次いで、メモリセル領域Dに形成された図11Aに示すエッチングマスク151を除去する。
次いで、メモリセル領域Dに形成された図11Aに示すエッチングマスク151を除去する。
次いで、図17A及び図17Bに示す工程では、第1のn型不純物ドープドポリシリコン膜117−2の上面、及びp型不純物ドープドポリシリコン膜121−2の上面を覆うエッチングマスク161を形成する。
次いで、第1の層間絶縁膜31に対する選択性の高いエッチング条件を用いた異方性ドライエッチングにより、メモリセル領域Dに配置された第1の層間絶縁膜31の上面が露出するまで、第2のn型不純物ドープドポリシリコン膜147−2をエッチバックする。
次いで、第1の層間絶縁膜31に対する選択性の高いエッチング条件を用いた異方性ドライエッチングにより、メモリセル領域Dに配置された第1の層間絶縁膜31の上面が露出するまで、第2のn型不純物ドープドポリシリコン膜147−2をエッチバックする。
これにより、メモリセル領域Dに配置された第1の層間絶縁膜31の上面に形成された第2のn型不純物ドープドポリシリコン膜147−2が除去されて、ビットコンタクトホール33内のみに第2のn型不純物ドープドポリシリコン膜147−2が残存する。
ビットコンタクトホール33内のみに残存する第2のn型不純物ドープドポリシリコン膜147−2の上面は、メモリセル領域Dに配置された第1の層間絶縁膜31の上面、第1のn型不純物ドープドポリシリコン膜117−2の上面、及びp型不純物ドープドポリシリコン膜121−2の上面に対して面一となる。
なお、この段階では、Y方向に延在する第1のビットコンタクトホール33−1(図8A〜図8C参照)全体に第2のn型不純物ドープドポリシリコン膜147−2が埋め込まれている。
なお、この段階では、Y方向に延在する第1のビットコンタクトホール33−1(図8A〜図8C参照)全体に第2のn型不純物ドープドポリシリコン膜147−2が埋め込まれている。
次いで、図18A及び図18Bに示す工程では、図17Bに示すエッチングマスク161を除去する。
次いで、先に説明した図12A及び図12Bに示す工程と同様な手法により、エッチングマスク161が除去された構造体の上面全体に、金属膜37−2と、金属膜37−2の上面を覆うシリコン窒化膜153と、を順次積層形成する。
次いで、先に説明した図12A及び図12Bに示す工程と同様な手法により、エッチングマスク161が除去された構造体の上面全体に、金属膜37−2と、金属膜37−2の上面を覆うシリコン窒化膜153と、を順次積層形成する。
次いで、先に説明した図13A、図13B、及び図13Cに示す工程と同様な処理を行うことで、カバー絶縁膜38,122と、第2のn型不純物ドープドポリシリコン膜147−2よりなるビットコンタクトプラグ35と、金属膜37−2よりなるビット線37と、第1のn型不純物ドープドポリシリコン膜117−2及び金属膜37−2よりなる第1の周辺ゲート電極115と、p型不純物ドープドポリシリコン膜121−2及び金属膜37−2よりなる第2の周辺ゲート電極118と、が一括形成される。
次いで、図19に示す工程では、先に説明した図14A及び図14Bに示す工程と、図15A、図15B、及び図15Cに示す工程と、の処理を順次行う。これにより、図19に示す構造体が形成される。
図19に示すように、ビット線37が金属膜37−2のみで構成されているため、ビット線37の厚さを図15Cに示すビット線37の厚さよりも薄くすることが可能となる。これにより、ビット線37の寄生容量を低減することができる。
また、図15Cに示す段差Fが形成されることがないため、ビット線37(金属膜37−2)が断線することを抑制できる。
図19に示すように、ビット線37が金属膜37−2のみで構成されているため、ビット線37の厚さを図15Cに示すビット線37の厚さよりも薄くすることが可能となる。これにより、ビット線37の寄生容量を低減することができる。
また、図15Cに示す段差Fが形成されることがないため、ビット線37(金属膜37−2)が断線することを抑制できる。
その後、第1の実施の形態で図1A〜図1Dを参照して説明した工程と同様な処理を行うことで、金属膜37−2よりなるビット線37を備えた半導体装置10が製造される。
第2の実施の形態の半導体装置の製造方法によれば、第1の実施の形態の半導体装置の製造方法で得られる効果の他、図18に示すように、金属膜37−2の断線懸念を回避できる効果がある。
すなわち、第2の実施の形態では、第2のn型不純物ドープドポリシリコン膜147−2の上面が第1の層間絶縁膜31の上面に対して面一となるように、第2のn型不純物ドープドポリシリコン膜147−2をエッチバックしている。
すなわち、第2の実施の形態では、第2のn型不純物ドープドポリシリコン膜147−2の上面が第1の層間絶縁膜31の上面に対して面一となるように、第2のn型不純物ドープドポリシリコン膜147−2をエッチバックしている。
さらに、第2のn型不純物ドープドポリシリコン膜147−2の上面、第1の層間絶縁膜31の上面、第1のn型不純物ドープドポリシリコン膜117−2(導電膜117)の上面、及びp型不純物ドープドポリシリコン膜121−2(導電膜121)の上面が面一になるように形成している。
これにより、図15Cに示す段差Fが形成されることがなくなるため、ビット線37が断線することを抑制できる。また、ビット線37にポリシリコン膜が含まれない分、ビット線37の高さを減少させることが可能となるので、ビット線37の寄生容量を低減できる。
これにより、図15Cに示す段差Fが形成されることがなくなるため、ビット線37が断線することを抑制できる。また、ビット線37にポリシリコン膜が含まれない分、ビット線37の高さを減少させることが可能となるので、ビット線37の寄生容量を低減できる。
第2の実施の形態の変形例に係る半導体装置の製造方法として、第2のビットコンタクトプラグ35−2だけを第2のn型不純物ドープドポリシリコン膜147−2で形成し、第1のビットコンタクトプラグ35−1及びビット線37を金属膜37−2で形成してもよい。
この場合、第2のn型不純物ドープドポリシリコン膜147−2のエッチバックをキャップ絶縁膜28の上面が露出するまで実施する。
この場合、第2のn型不純物ドープドポリシリコン膜147−2のエッチバックをキャップ絶縁膜28の上面が露出するまで実施する。
すなわち、半導体基板13の主面13aと第2のn型不純物ドープドポリシリコン膜147−2の上面とが面一となるようにエッチバックする。次に、全面に厚さ2nmのチタン膜を形成した後、第1のビットコンタクトホール33−1を埋設するように全面に前述の窒化チタン膜を形成する。この時、該窒化チタン膜の厚さは、例えば、20nmとすることができる。
第2の実施形態の変形例では、第1のビットコンタクトホール33−1が凹部を形成することとなる。したがって、上記窒化チタン膜を段差被覆性に劣るスパッタ法で形成すると第1のビットコンタクトホール33−1を埋設することができなくなるという問題が発生する。
この場合、窒化チタン膜は、段差被覆性に優れるCVD法で形成するとよい。CVD法を用いる場合には、窒化チタン膜のみならずチタンシリサイド膜も同一成膜チャンバを用いるCVD法により形成できる。
具体的には、半導体基板13をCVD装置の成膜チャンバ内にセットした後、成膜チャンバ内の圧力を大気圧以下に保持し、半導体基板13の温度を630℃に保持した状態で成膜チャンバ内に四塩化チタン(TiCl4)を導入し、高周波電圧を印加してプラズマ化させた雰囲気に生成されるチタンを成膜する。
具体的には、半導体基板13をCVD装置の成膜チャンバ内にセットした後、成膜チャンバ内の圧力を大気圧以下に保持し、半導体基板13の温度を630℃に保持した状態で成膜チャンバ内に四塩化チタン(TiCl4)を導入し、高周波電圧を印加してプラズマ化させた雰囲気に生成されるチタンを成膜する。
シリコン上に成膜したチタンは成膜と同時にシリコンと反応しチタンシリサイド膜を形成する。これにより、第2のビットコンタクトプラグ35−2の上面だけにチタンシリサイドが形成される。その後、高周波電圧の印加を停止して、成膜チャンバ内にアンモニア(NH3)を導入し、四塩化チタンと反応させることで生成される窒化チタン膜を成膜する。この場合、第1のビットコンタクトホール33−1は、窒化チタン膜で埋設される。
その後、半導体基板をスパッタ装置に移載し、厚さが2nmのタングステンシリサイド膜と、厚さが30nmのタングステン膜と、を順次形成する。以下、第1の実施の形態の半導体装置の製造方法と同様な工程を行うことで、ビット線37、第1の周辺ゲート電極115、及び第2の周辺ゲート電極118を形成する。
これにより、第2のn型不純物ドープドポリシリコン膜147−2で構成された第2のビットコンタクトプラグ35−2と、金属膜37−2で構成された第1のビットコンタクトプラグ35−1と、金属膜37−2で構成されたビット線37と、が形成される。
これにより、第2のn型不純物ドープドポリシリコン膜147−2で構成された第2のビットコンタクトプラグ35−2と、金属膜37−2で構成された第1のビットコンタクトプラグ35−1と、金属膜37−2で構成されたビット線37と、が形成される。
第2の実施の形態の変形例に係る半導体装置の製造方法によれば、第1及び第2の実施の形態の半導体装置の製造方法で得られる効果の他、第1のビットコンタクトプラグ35−1を金属膜37−2で形成することが可能となるので、ビットコンタクトプラグ35の抵抗を低減できる。
(第3の実施の形態)
先に説明した第1の実施の形態の半導体装置10の製造方法では、ビット線37を構成する導電膜37−1として、第2のn型不純物ドープドポリシリコン膜147−2を用いると共に、ビットコンタクトホール33を第2のn型不純物ドープドポリシリコン膜147−2で埋め込む場合を例に挙げて説明したが、第3の実施の形態では、ビット線37及びビットコンタクトプラグ35を金属膜166(具体的には、異なる金属膜が積層された積層金属膜)で形成する場合を例に挙げて説明する。
先に説明した第1の実施の形態の半導体装置10の製造方法では、ビット線37を構成する導電膜37−1として、第2のn型不純物ドープドポリシリコン膜147−2を用いると共に、ビットコンタクトホール33を第2のn型不純物ドープドポリシリコン膜147−2で埋め込む場合を例に挙げて説明したが、第3の実施の形態では、ビット線37及びビットコンタクトプラグ35を金属膜166(具体的には、異なる金属膜が積層された積層金属膜)で形成する場合を例に挙げて説明する。
第3の実施の形態では、第2の実施の形態と同様に、周辺回路領域Eに形成されている。第1のn型不純物ドープドポリシリコン膜117−2(導電膜117)及びp型不純物ドープドポリシリコン膜121−2(導電膜121)の厚さと、メモリセル領域Dに形成されている第1の層間絶縁膜31の厚さとを同じとしておくことが必要である。
図20及び図21は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す図である。
具体的には、図20A及び図21Aは、図1Aに示すA−A線方向の断面に対応する製造途中の半導体装置の断面図である。
図20B及び図21Bは、図1Aに示すB−B線方向の断面に対応する製造途中の半導体装置の断面図である
図21Cは、図21Aに示す領域Gで囲まれた部分を拡大した断面図である。図21Dは、図21Bに示す領域Jで囲まれた部分を拡大した断面図である。
具体的には、図20A及び図21Aは、図1Aに示すA−A線方向の断面に対応する製造途中の半導体装置の断面図である。
図20B及び図21Bは、図1Aに示すB−B線方向の断面に対応する製造途中の半導体装置の断面図である
図21Cは、図21Aに示す領域Gで囲まれた部分を拡大した断面図である。図21Dは、図21Bに示す領域Jで囲まれた部分を拡大した断面図である。
次に、主に、図20及び図21を参照して、第3の実施の形態に係る半導体装置の製造方法について説明する。
始めに、第1の実施の形態で説明した図3A及び図3Bに示す工程から図7A及び図7Bに示す工程と同様な処理を行うことで、図7A及び図7Bに示す構造体を形成する。
始めに、第1の実施の形態で説明した図3A及び図3Bに示す工程から図7A及び図7Bに示す工程と同様な処理を行うことで、図7A及び図7Bに示す構造体を形成する。
次いで、図20A及び図20Bに示す工程では、メモリセル領域Dをマスク膜(図示せず)で被覆し、周辺回路領域Eに形成された第1の層間絶縁膜31を除去する。次いで、図8Aに示すビットコン形成用マスク144を形成した後、図9A及び図9Bに示す工程と同様な処理を行うことで、ビットコンタクトホール33を形成する。
次いで、図9A及び図9Bで説明したイオン注入法及び熱処理工程を経て、ビット線用不純物拡散領域104を形成する。この後、上記マスク膜を除去する。これにより、図20A及び図20Bに示す構造体が形成される。
次いで、図9A及び図9Bで説明したイオン注入法及び熱処理工程を経て、ビット線用不純物拡散領域104を形成する。この後、上記マスク膜を除去する。これにより、図20A及び図20Bに示す構造体が形成される。
この段階では、メモリセル領域Dにおいて、ビットコンタクトホール33の底面にビット線用不純物拡散領域104の上面が露出している。また、周辺回路領域Eでは、第1のn型不純物ドープドポリシリコン膜117−2の上面、及びp型不純物ドープドポリシリコン膜121−2の上面が露出されている。
次いで、図21A及び図21Bに示す工程では、第1のビットコンタクトホール33−1及び第2のビットコンタクトホール33−2を埋設すると共に、第1の層間絶縁膜31の上面を覆う金属膜166を成膜する。
具体的には、第2の実施の形態で説明したCVD法を用いて、厚さが20nmの窒化チタン膜を形成する。これにより、ビット線用不純物拡散領域104の上面には厚さが3nmのチタンシリサイドが形成され、X方向の幅が30nmの第2のビットコンタクトホール33−2、及びX方向の幅が40nmの第1のビットコンタクトホール33−1は窒化チタン膜で埋設される。その後、タングステンシリサイド膜及びタングステン膜をスパッタ法により成膜する。
その後、金属膜166の上面を覆うシリコン窒化膜153を成膜する。
具体的には、第2の実施の形態で説明したCVD法を用いて、厚さが20nmの窒化チタン膜を形成する。これにより、ビット線用不純物拡散領域104の上面には厚さが3nmのチタンシリサイドが形成され、X方向の幅が30nmの第2のビットコンタクトホール33−2、及びX方向の幅が40nmの第1のビットコンタクトホール33−1は窒化チタン膜で埋設される。その後、タングステンシリサイド膜及びタングステン膜をスパッタ法により成膜する。
その後、金属膜166の上面を覆うシリコン窒化膜153を成膜する。
図21C及び図21Dを参照するに、金属膜166は、ビット線用不純物拡散領域104上に、厚さ3nmのチタンシリサイド膜166−1(金属シリサイド膜)と、窒化チタン膜166−2と、厚さ2nmのタングステンシリサイド膜166−3と、厚さ30nmのタングステン膜166−4と、が順次積層された構成とされている。
また、第1の層間絶縁膜31上では、下から順に厚さ20nmの窒化チタン膜166−2と、厚さ2nmのタングステンシリサイド膜166−3と、厚さ30nmのタングステン膜166−4と、が順次積層された構成とされている。
また、第1の層間絶縁膜31上では、下から順に厚さ20nmの窒化チタン膜166−2と、厚さ2nmのタングステンシリサイド膜166−3と、厚さ30nmのタングステン膜166−4と、が順次積層された構成とされている。
さらに、第1のn型不純物ドープドポリシリコン膜117−2上、及びp型不純物ドープドポリシリコン膜121−2上では、メモリセル領域Dに配置されたビット線用不純物拡散領域104上と同様に、下から順にチタンシリサイド膜166−1と、窒化チタン膜166−2と、タングステンシリサイド膜166−3と、タングステン膜166−4と、が積層された構成とされている。
ところで、ビットコンタクトホール33は、窒化チタン膜166−2で埋設されているので、タングステン膜166−4が段差にかかることがなく、断線を回避できる。
もし、窒化チタン膜166−2によるビットコンタクトホール33の埋設が不十分となる場合は、段差が発生するのでタングステン膜が断線しやすくなり好ましくない。
もし、窒化チタン膜166−2によるビットコンタクトホール33の埋設が不十分となる場合は、段差が発生するのでタングステン膜が断線しやすくなり好ましくない。
以下、第1の実施の形態の半導体装置の製造方法で説明した図13A、図13B、及び図13Cに示す工程以降の処理を行うことで、金属膜166よりなるビット線37及びビットコンタクトプラグ35を備えた半導体装置10が製造される。
第3の実施の形態の半導体装置の製造方法によれば、第1及び第2の実施の形態の半導体装置の製造方法で得られる効果の他、第2の実施の形態の半導体装置の製造方法よりさらにビットコンタクトプラグ35の抵抗を低減できる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
本発明は、半導体装置及びその製造方法、並びにデータ処理システムに適用可能である。
10…半導体装置、11…メモリセル部、12…周辺回路部、13…半導体基板、13a…主面、15…素子分離領域、15−1…素子分離用溝、15−2…素子分離用絶縁膜、17…セル活性領域、21…第1の溝、21a,22a…一方の側面、21b,22b…他方の側面、21c,22c,33−2c…底面、22…第2の溝、25…第1のトランジスタ、26…第2のトランジスタ、28…キャップ絶縁膜、31…第1の層間絶縁膜、33…ビットコンタクトホール、33−1…第1のビットコンタクトホール、33−2…第2のビットコンタクトホール、33−1a,33−1b,33−2a,33−2b…側面、35…ビットコンタクトプラグ、35−1…第1のビットコンタクトプラグ、35−2…第2のビットコンタクトプラグ、37…ビット線、37−1…導電膜、37−2,166…金属膜、38,122…カバー絶縁膜、41,123…サイドウォール、43…p−well拡散領域、44…n−well拡散領域、46−1…第1の周辺活性領域、46−2…第2の周辺活性領域、48…絶縁膜、51…第1の周辺トランジスタ、52…第2の周辺トランジスタ、54…第2の層間絶縁膜、56,57…容量コンタクトホール、61,62…周辺コンタクトホール、65…第1の容量コンタクトプラグ、66…第2の容量コンタクトプラグ、68,69…周辺コンタクトプラグ、72,73…周辺配線、75…ストッパー膜、77…第3の層間絶縁膜、78…第1のシリンダ孔、79…第2のシリンダ孔、82…第1のキャパシタ、83…第2のキャパシタ、85…第4の層間絶縁膜、87,88…コンタクトホール、91,92…コンタクトプラグ、94…第1の上層配線、95…第2の上層配線、97…保護絶縁膜、101…ゲート絶縁膜、102…第1のワード線、104…ビット線用不純物拡散領域、104a…上面、104b…底面、104A…底部、106…第1の容量不純物拡散領域、108…第2のワード線、109…第2の容量不純物拡散領域、113…周辺ゲート絶縁膜、115…第1の周辺ゲート電極、116…n型不純物拡散領域、117,121…導電膜、117−1,147−1…n型不純物含有アモルファスシリコン膜、117−2…第1のn型不純物ドープドポリシリコン膜、118…第2の周辺ゲート電極、119…p型不純物拡散領域、121−1…p型不純物含有アモルファスシリコン膜、121−2…p型不純物ドープドポリシリコン膜、124…下部電極、125…容量絶縁膜、126…上部電極、131−1,104−1…n型不純物注入層、131−2…n型不純物拡散層、133…アモルファスシリコン膜、135,137,139…レジストマスク、142,151,155,161…エッチングマスク、144…ビットコン形成用マスク、144A…開口溝、147−2…第2のn型不純物ドープドポリシリコン膜、153…シリコン窒化膜、157…ビット線用コンタクトホール、158…ビット線用コンタクトプラグ、160…データ処理システム、160A…システムバス、160B…データプロセッサ、160C…ストレージデバイス、160D…I/Oデバイス、160E…ROM、160F…DRAM、166−1…チタンシリサイド膜、166−2…窒化チタン膜、166−3…タングステンシリサイド膜、166−4…タングステン膜、D…メモリセル領域、E…周辺回路領域、F…段差部
Claims (59)
- 半導体基板に内設され、上面が該半導体基板の主面よりも下方に配置された第1の不純物拡散領域と、
前記半導体基板の主面に配置された第1の層間絶縁膜と、
前記第1の層間絶縁膜上に設けられ、かつ一部が前記第1の不純物拡散領域と対向配置された第1の配線と、
前記第1の不純物拡散領域と前記第1の配線とを電気的に接続するコンタクトプラグと、
を含み、
前記コンタクトプラグは、上端が前記第1の配線と接続され、かつ前記第1の層間絶縁膜を貫通する第1のコンタクトプラグと、
前記第1の不純物拡散領域上に位置する前記半導体基板を貫通すると共に、上端が前記第1のコンタクトプラグと接続され、下端が前記第1の不純物拡散領域の上面と接触する第2のコンタクトプラグと、
を有することを特徴とする半導体装置。 - 前記第1のコンタクトプラグの幅は、前記第2のコンタクトプラグの幅よりも広いことを特徴とする請求項1記載の半導体装置。
- 前記半導体基板の主面側に配置された素子分離領域と、
前記素子分離領域により区画された前記半導体基板よりなり、かつ 所定の方向に延在する活性領域と、
を有し、
前記第1の不純物拡散領域は、前記活性領域に配置することを特徴とする請求項1または2記載の半導体装置。 - 前記活性領域に設けられ、該活性領域と交差する方向に延在し、かつ一方の側面が前記第1の不純物拡散領域を露出する第1の溝と、
前記第1の溝の他方の側面を構成する前記半導体基板のうち、前記第1の溝の上部を構成する部分に配置された第2の不純物拡散領域と、
を有することを特徴とする請求項3記載の半導体装置。 - 前記活性領域に、前記第1の溝の内面を覆うゲート絶縁膜、該ゲート絶縁膜を介して、前記第1の溝の下部を埋め込む第1のワード線、前記第1の不純物拡散領域、及び前記第2の不純物拡散領域を有する第1のトランジスタが配置されていることを特徴とする請求項4記載の半導体装置。
- 前記活性領域に設けられ、前記第1の溝の延在方向と同じ方向に延在し、前記第1の溝と共に前記第1の不純物拡散領域を挟み込み、かつ一方の側面が前記第1の不純物拡散領域を露出する第2の溝と、
前記第2の溝の他方の側面を構成する前記半導体基板のうち、前記第2の溝の上部を構成する部分に配置された第3の不純物拡散領域と、
を有することを特徴とする請求項4または5記載の半導体装置。 - 前記第1及び第2の溝は、前記活性領域の上部を3分割することを特徴とする請求項6記載の半導体装置。
- 前記活性領域に、前記第2の溝の内面を覆うゲート絶縁膜、該ゲート絶縁膜を介して、前記第2の溝の下部を埋め込む第2のワード線、前記第1の不純物拡散領域、及び前記第3の不純物拡散領域を有する第2のトランジスタが配置されていることを特徴とする請求項6または7記載の半導体装置。
- 前記第1の不純物拡散領域は、前記第1の溝の一方の側面、及び前記第2の溝の一方の側面を覆うように配置することを特徴とする請求項6ないし8のうち、いずれか1項記載の半導体装置。
- 前記第1の不純物拡散領域の底部は、前記第1の溝の底面、及び前記第2の溝の底面よりも下方に突出することを特徴とする請求項6ないし9のうち、いずれか1項記載の半導体装置。
- 前記活性領域は、前記第1及び第2の溝の延在方向に対して複数配置されており、
前記第1及び第2の溝は、前記第1及び第2の溝の延在方向に配置された複数の前記活性領域、及び前記素子分離領域に跨るように配置されており、
前記第1及び第2の溝の底面は、複数の前記活性領域の上面、及び複数の前記活性領域間に配置された前記素子分離領域の上面を掘り下げることで構成されており、
前記第1及び第2の溝の底面のうち、前記活性領域で構成された部分は、前記素子分離領域で構成された部分よりも深さが浅いことを特徴とする請求項6ないし10のうち、いずれか1項記載の半導体装置。 - 前記第1及び第2の溝の延在方向と直交する方向における前記第2のコンタクトプラグの幅は、前記第1の溝と前記第2の溝との間隔に等しいことを特徴とする請求項6ないし11のうち、いずれか1項記載の半導体装置。
- 前記第1及び第2のトランジスタは、セルトランジスタであることを特徴とする請求項8ないし12のうち、いずれか1項記載の半導体装置。
- 前記第1の配線は、前記第1及び第2のワード線の延在方向に対して交差する方向に延在するビット線であることを特徴とする請求項8ないし13のうち、いずれか1項記載の半導体装置。
- 前記第1の配線を金属膜のみで構成することを特徴とする請求項1ないし14のうち、いずれか1項記載の半導体装置。
- 前記コンタクトプラグを金属膜のみで構成することを特徴とする請求項1ないし15のうち、いずれか1項記載の半導体装置。
- 前記金属膜は、複数の異なる金属膜が積層された積層金属膜であることを特徴とする請求項15または16記載の半導体装置。
- 前記積層金属膜を構成する金属膜のうち、前記第1の不純物拡散領域上に配置される金属膜が金属シリサイド膜であることを特徴とする請求項17記載の半導体装置。
- 前記半導体基板は、複数の前記活性領域が配置されるメモリセル領域と、該メモリセル領域の周囲に配置された周辺回路領域と、を有し、
前記周辺回路領域は、第1及び第2の周辺活性領域を有し、
前記第1の周辺活性領域に配置された第1の周辺トランジスタと、
前記第2の周辺活性領域に配置された第2の周辺トランジスタと、
を含むことを特徴とする請求項1ないし18のうち、いずれか1項記載の半導体装置。 - 前記第1の周辺活性領域は、p−well拡散領域で構成され、
前記第2の周辺活性領域は、n−well拡散領域で構成され、
前記第1の周辺トランジスタは、nチャネル型トランジスタであり、
前記第2の周辺トランジスタは、pチャネル型トランジスタであることを特徴とする請求項19記載の半導体装置。 - 前記第1の周辺トランジスタを構成する第1の周辺ゲート電極は、n型不純物が高濃度にドープされたn型不純物ドープドポリシリコン膜と、金属膜と、が順次積層された構成とされており、
前記第2の周辺トランジスタを構成する第2の周辺ゲート電極は、p型不純物が高濃度にドープされたp型不純物ドープドポリシリコン膜と、金属膜と、が順次積層された構成であることを特徴とする請求項20記載の半導体装置。 - 前記金属膜は、複数の異なる金属膜が積層された積層金属膜であることを特徴とする請求項21記載の半導体装置。
- 前記積層金属膜を構成する金属膜のうち、前記n型不純物ドープドポリシリコン膜の上面、及び前記p型不純物ドープドポリシリコン膜の上面に配置される金属膜が金属シリサイド膜であることを特徴とする請求項22記載の半導体装置。
- 前記第2の不純物拡散領域上に配置され、上端が前記第1の配線よりも上方に配置された第1の容量コンタクトプラグと、
前記第3の不純物拡散領域上に配置され、上端が前記第1の配線よりも上方に配置された第2の容量コンタクトプラグと、
前記第1の容量コンタクトプラグ上に配置された第1のキャパシタと、
前記第2の容量コンタクトプラグ上に配置された第2のキャパシタと、
を特徴とする請求項6ないし23のうち、いずれか1項記載の半導体装置。 - 半導体基板に配置された活性領域と、
前記活性領域に設けられ、該活性領域の延在方向に対して交差する方向に延在する第1及び第2の溝と、
前記第1の溝の下部に配置された第1の導体と、
前記第2の溝の下部に配置された第2の導体と、
前記第1及び第2の導体の上面を被覆するように、前記第1及び第2の溝の上部を埋め込むキャップ絶縁膜と、
前記第1及び第2の溝間に位置する前記活性領域に設けられ、かつ上面が前記半導体基板の主面よりも下方に配置された第1の不純物拡散領域と、
前記半導体基板の主面、及び前記キャップ絶縁膜の上面に設けられた第1の層間絶縁膜と、
前記第1の層間絶縁膜上に設けられ、かつ一部が前記第1の不純物拡散領域と対向配置された第1の配線と、
前記第1の不純物拡散領域と前記第1の配線とを電気的に接続するコンタクトプラグと、
を含み、
前記コンタクトプラグは、上端が前記第1の配線と接続され、かつ前記第1の層間絶縁膜を貫通する第1のコンタクトプラグと、
上端が前記第1のコンタクトプラグと接続され、下端が前記第1の不純物拡散領域の上面と接触し、かつ前記第1の不純物拡散領域上に位置する前記半導体基板を貫通する第2のコンタクトプラグと、
を有することを特徴とする半導体装置。 - 前記第1のコンタクトプラグの幅は、前記第2のコンタクトプラグの幅よりも広いことを特徴とする請求項25記載の半導体装置。
- 前記第1及び第2の溝は、前記第1の不純物拡散領域を挟み込むように配置されており、
前記第1及び第2の溝は、前記第1の不純物拡散領域の対向する2つの側面を露出することを特徴とする請求項25または26記載の半導体装置。 - 前記第1及び第2の溝は、前記活性領域の上部を3分割することを特徴とする請求項25ないし27のうち、いずれか1項記載の半導体装置。
- 前記第1の不純物拡散領域が配置された側とは反対側に位置する前記第1の溝の側面の上部を構成する前記活性領域に配置された第2の不純物拡散領域と、
前記第1の不純物拡散領域が配置された側とは反対側に位置する前記第2の溝の側面の上部を構成する前記活性領域に配置された第3の不純物拡散領域と、
を有することを特徴とする請求項25ないし28のうち、いずれか1項記載の半導体装置。 - 前記第1の導体は、第1のワード線であり、
前記活性領域に、前記第1の溝の内面を覆うゲート絶縁膜、該ゲート絶縁膜を介して、前記第1の溝の下部を埋め込む第1のワード線、前記第1の不純物拡散領域、及び前記第2の不純物拡散領域を有する第1のトランジスタが配置されていることを特徴とする請求項29記載の半導体装置。 - 前記第2の導体は、第2のワード線であり、
前記活性領域に、前記第2の溝の内面を覆うゲート絶縁膜、該ゲート絶縁膜を介して、前記第2の溝の下部を埋め込む第2のワード線、前記第1の不純物拡散領域、及び前記第3の不純物拡散領域を有する第2のトランジスタが配置されていることを特徴とする請求項29または30記載の半導体装置。 - 前記第1の不純物拡散領域の底部は、前記第1の溝の底面、及び前記第2の溝の底面よりも下方に突出することを特徴とする請求項25ないし31のうち、いずれか1項記載の半導体装置。
- 前記第1及び第2の溝の延在方向と直交する方向における前記第2のコンタクトプラグの幅は、前記第1の溝と前記第2の溝との間隔に等しいことを特徴とする請求項25ないし32のうち、いずれか1項記載の半導体装置。
- 前記第1及び第2のトランジスタは、セルトランジスタであることを特徴とする請求項31ないし33のうち、いずれか1項記載の半導体装置。
- 前記第1の配線は、前記第1及び第2のワード線の延在方向に対して交差する方向に延在するビット線であることを特徴とする請求項31ないし34のうち、いずれか1項記載の半導体装置。
- 前記第1の配線を金属膜のみで構成することを特徴とする請求項25ないし35のうち、いずれか1項記載の半導体装置。
- 前記コンタクトプラグを金属膜のみで構成することを特徴とする請求項25ないし36のうち、いずれか1項記載の半導体装置。
- 前記金属膜は、複数の異なる金属膜が積層された積層金属膜であることを特徴とする請求項36または37記載の半導体装置。
- 前記積層金属膜を構成する金属膜のうち、前記第1の不純物拡散領域上に配置される金属膜が金属シリサイド膜であることを特徴とする請求項38記載の半導体装置。
- 前記半導体基板は、複数の前記活性領域が配置されるメモリセル領域と、該メモリセル領域の周囲に配置された周辺回路領域と、を有し、
前記周辺回路領域は、第1及び第2の周辺活性領域を有し、
前記第1の周辺活性領域に配置された第1の周辺トランジスタと、
前記第2の周辺活性領域に配置された第2の周辺トランジスタと、
を含むことを特徴とする請求項25ないし39のうち、いずれか1項記載の半導体装置。 - 前記第1の周辺活性領域は、p−well拡散領域で構成され、
前記第2の周辺活性領域は、n−well拡散領域で構成され、
前記第1の周辺トランジスタは、nチャネル型トランジスタであり、
前記第2の周辺トランジスタは、pチャネル型トランジスタであることを特徴とする請求項40記載の半導体装置。 - 前記第1の周辺トランジスタを構成する第1の周辺ゲート電極は、n型不純物が高濃度にドープされたn型不純物ドープドポリシリコン膜と、金属膜と、が順次積層された構成とされており、
前記第2の周辺トランジスタを構成する第2の周辺ゲート電極は、p型不純物が高濃度にドープされたp型不純物ドープドポリシリコン膜と、金属膜と、が順次積層された構成であることを特徴とする請求項41記載の半導体装置。 - 前記金属膜は、複数の異なる金属膜が積層された積層金属膜であることを特徴とする請求項42記載の半導体装置。
- 前記第2の不純物拡散領域上に配置され、上端が前記第1の配線よりも上方に配置された第1の容量コンタクトプラグと、
前記第3の不純物拡散領域上に配置され、上端が前記第1の配線よりも上方に配置された第2の容量コンタクトプラグと、
前記第1の容量コンタクトプラグ上に配置された第1のキャパシタと、
前記第2の容量コンタクトプラグ上に配置された第2のキャパシタと、
を有することを特徴とすることを特徴とする請求項29ないし43のうち、いずれか1項記載の半導体装置。 - 半導体基板のメモリセル領域に配置され、かつ素子分離領域により区画された活性領域に、該活性領域の延在方向に対して交差する方向に延在し、前記活性領域の上部を3分割する第1及び第2の溝を形成する工程と、
ゲート絶縁膜を介して、前記第1の溝の下部を埋め込む第1のワード線、及びゲート絶縁膜を介して、前記第2の溝の下部を埋め込む第2のワード線を一括形成する工程と、
前記第1及び第2のワード線の上面を覆うように、前記第1及び第2の溝の上部を埋め込むキャップ絶縁膜を形成する工程と、
前記活性領域の上面及び前記キャップ絶縁膜の上面に、第1の層間絶縁膜を形成する工程と、
前記第1の層間絶縁膜に、前記第1及び第2の溝間に位置する前記活性領域の上面を露出する第1のコンタクトホールを形成する工程と、
前記第1及び第2の溝間に位置する前記活性領域の上面を掘り下げることで、前記第1及び第2の溝間に位置する前記活性領域に、前記第1のコンタクトホールと一体とされた第2のコンタクトホールを形成する工程と、
前記第2のコンタクトホールの底面を介して、前記第1及び第2の溝間に位置する前記活性領域に前記半導体基板とは異なる導電型の不純物よりなる第1の不純物拡散領域を形成する工程と、
前記第1のコンタクトホールを埋め込み、かつビット線と接続された第1のコンタクトプラグ、及び前記第2のコンタクトホールを埋め込み、かつ下端が前記第1の不純物拡散領域の上面と接触する第2のコンタクトプラグを有するビットコンタクトプラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第1の不純物拡散領域を形成する工程は、前記ビットコンタクトプラグを形成する工程の前に、前記第2のコンタクトホールの底面を介して、前記第1及び第2の溝間に位置する前記活性領域に前記半導体基板とは異なる導電型の第1の不純物をイオン注入する工程と、
前記イオン注入工程後に、前記半導体基板を熱処理することで、前記第1の不純物を活性化させる工程と、
を含むことを特徴とする請求項45記載の半導体装置の製造方法。 - 前記第1及び第2のコンタクトホールよりなるコンタクトホール内を、前記半導体基板とは異なる導電型の第2の不純物を含有した不純物含有アモルファスシリコン膜で埋め込む工程を有し、
前記第1の不純物拡散領域を形成する工程では、前記不純物含有アモルファスシリコン膜を形成後で、かつ前記ビットコンタクトプラグを形成する前に、前記半導体基板を熱処理することで、前記不純物含有アモルファスシリコン膜を不純物ドープドポリシリコン膜に変換させると共に、該不純物ドープドポリシリコン膜に含まれる前記第2の不純物を活性化して、前記第2のコンタクトホールの底面の下方に位置する前記活性領域に拡散させることを特徴とする請求項45記載の半導体装置の製造方法。 - 前記第1の不純物拡散領域を形成する工程は、前記第1及び第2の溝間に位置する前記活性領域に前記半導体基板とは異なる導電型の第1の不純物をイオン注入する工程と、
前記イオン注入後、前記不純物ドープドポリシリコン膜に含まれる前記第2の不純物を活性化して、前記第2のコンタクトホールの底面の下方に位置する前記活性領域に拡散させる工程と、
前記半導体基板を熱処理することで、前記第1及び第2の不純物を活性化させて、前記第2のコンタクトホールの底面の下方に位置する前記活性領域に拡散させる工程と、
を有することを特徴とする請求項45記載の半導体装置の製造方法。 - 前記ビットコンタクトプラグを形成する工程では、前記第1のコンタクトプラグの幅が、前記第2のコンタクトプラグの幅よりも広くなるように、前記第1のコンタクトプラグを形成することを特徴とする請求項45ないし48のうち、いずれか1項記載の半導体装置の製造方法。
- 前記第2のコンタクトホールを形成する工程では、前記第2のコンタクトホールとして、前記第1及び第2の溝の延在方向に配置された複数の前記活性領域と対向するように、前記第1及び第2の溝の延在方向に延在する溝を形成し、
前記ビットコンタクトプラグを形成する工程は、前記溝を導電膜で埋め込む工程と、
前記導電膜を前記溝の延在方向に対して、複数に分割することで、前記溝の延在方向に配置された複数の前記第2のコンタクトプラグを形成する工程と、
を含むことを特徴とする請求項45ないし49のうち、いずれか1項記載の半導体装置の製造方法。 - 前記活性領域に、前記第1の溝の内面に配置された前記ゲート絶縁膜と、前記第1のワード線と、前記第1の不純物拡散領域と、前記活性領域のうち、前記第1の溝と前記素子分離領域で区画され、前記第1の溝の上部を構成する部分に配置された第2の不純物拡散領域と、を有する第1のトランジスタを形成する工程を有することを特徴とする請求項45ないし50のうち、いずれか1項記載の半導体装置の製造方法。
- 前記活性領域に、前記第2の溝の内面に配置された前記ゲート絶縁膜と、前記第2のワード線と、前記第1の不純物拡散領域と、前記活性領域のうち、前記第2の溝と前記素子分離領域で区画され、前記第2の溝の上部を構成する部分に配置された第3の不純物拡散領域と、を有する第2のトランジスタを形成する工程を有することを特徴とする請求項45ないし51のうち、いずれか1項記載の半導体装置の製造方法。
- 前記第1の層間絶縁膜を形成する工程の前に、前記メモリセル領域の周囲に配置された前記半導体基板の周辺回路領域に、素子分離領域で区画された第1及び第2の周辺活性領域を形成する工程と、
前記周辺回路領域に形成された前記素子分離領域、前記第1の周辺活性領域の上面、及び前記第2の周辺活性領域の上面を覆う絶縁膜を形成する工程と、
前記絶縁膜を覆うアモルファスシリコン膜を形成する工程と、
前記第2の周辺活性領域に配置された前記アモルファスシリコン膜の上面を覆う第1のマスクを形成する工程と、
前記第1のマスクから露出された前記アモルファスシリコン膜を介して、前記第1の周辺活性領域にp型不純物を高エネルギーでイオン注入してp−well注入領域を形成する工程と、
前記第1のマスクから露出された前記アモルファスシリコン膜にn型不純物を低エネルギーでイオン注入することで、n型不純物含有アモルファスシリコン膜を形成する工程と、
前記n型不純物含有アモルファスシリコン膜を形成後、前記第1のマスクを除去する工程と、
前記p−well注入領域及び前記n型不純物含有アモルファスシリコン膜を形成後、前記半導体基板を熱処理することで、p−well拡散領域及び第1のn型不純物ドープドポリシリコン膜を形成する工程と、
を含むことを特徴とする請求項45ないし52のうち、いずれか1項記載の半導体装置の製造方法。 - 前記第1の周辺活性領域に配置された前記アモルファスシリコン膜の上面を覆う第2のマスクを形成する工程と、
前記第2のマスクから露出された前記アモルファスシリコン膜を介して、前記第2の周辺活性領域にn型不純物を高エネルギーでイオン注入してn−well注入領域を形成する工程と、
前記第2のマスクから露出された前記アモルファスシリコン膜にp型不純物を低エネルギーでイオン注入することで、p型不純物含有アモルファスシリコン膜を形成する工程と、
前記p型不純物含有アモルファスシリコン膜を形成後、前記第2のマスクを除去する工程と、
前記n−well注入領域及び前記p型不純物含有アモルファスシリコン膜を形成後、前記半導体基板を熱処理することで、n−well拡散領域及びp型不純物ドープドポリシリコン膜を形成する工程と、
を含むことを特徴とする請求項45ないし53のうち、いずれか1項記載の半導体装置の製造方法。 - 前記半導体基板として、p型の半導体基板を準備する工程を有し、
前記第1及び第2のコンタクトホールよりなるコンタクトホールを埋め込むと共に、前記第1の層間絶縁膜の上面を覆う第2のn型不純物ドープドポリシリコン膜を形成する工程と、
前記第1及び第2のn型不純物ドープドポリシリコン膜の上面、及び前記p型不純物ドープドポリシリコン膜の上面を覆う金属膜を形成する工程と、
前記第1のn型不純物ドープドポリシリコン膜、前記第2のn型不純物ドープドポリシリコン膜、前記p型不純物ドープドポリシリコン膜、及び前記金属膜をパターニングすることで、前記第2のn型不純物ドープドポリシリコン膜よりなる前記ビットコンタクトプラグと、前記第2のn型不純物ドープドポリシリコン膜及び前記金属膜よりなる前記ビット線と、前記第1の周辺活性領域の上方に配置され、前記第1のn型不純物ドープドポリシリコン膜及び前記金属膜よりなる第1の周辺トランジスタの第1の周辺ゲート電極と、前記第2の周辺活性領域の上方に配置され、前記p型不純物ドープドポリシリコン膜及び前記金属膜よりなる第2の周辺トランジスタの第2の周辺ゲート電極と、を一括形成する工程と、
を有することを特徴とする請求項54記載の半導体装置の製造方法。 - 前記半導体基板として、p型の半導体基板を準備する工程を有し、
前記第1及び第2のコンタクトホールよりなるコンタクトホールを埋め込むと共に、前記第1の層間絶縁膜の上面を露出する第2のn型不純物ドープドポリシリコン膜を形成する工程と、
前記第1の層間絶縁膜の上面、前記第1及び第2のn型不純物ドープドポリシリコン膜の上面、及び前記p型不純物ドープドポリシリコン膜の上面を覆う金属膜を形成する工程と、
前記第1のn型不純物ドープドポリシリコン膜、前記第2のn型不純物ドープドポリシリコン膜、前記p型不純物ドープドポリシリコン膜、及び前記金属膜をパターニングすることで、前記第2のn型不純物ドープドポリシリコン膜よりなる前記ビットコンタクトプラグと、前記金属膜よりなる前記ビット線と、前記第1の周辺活性領域の上方に配置され、前記第1のn型不純物ドープドポリシリコン膜及び前記金属膜よりなる第1の周辺トランジスタの第1の周辺ゲート電極と、前記第2の周辺活性領域の上方に配置され、前記p型不純物ドープドポリシリコン膜及び前記金属膜よりなる第2の周辺トランジスタの第2の周辺ゲート電極と、を一括形成する工程と、
を有することを特徴とする請求項54または55記載の半導体装置の製造方法。 - 前記半導体基板として、p型の半導体基板を準備する工程を有し、
前記第1及び第2のコンタクトホールよりなるコンタクトホールを埋め込むと共に、前記第1の層間絶縁膜の上面、前記第1のn型不純物ドープドポリシリコン膜の上面、及び前記p型不純物ドープドポリシリコン膜の上面を覆う金属膜を形成する工程と、
前記第1のn型不純物ドープドポリシリコン膜、前記p型不純物ドープドポリシリコン膜、及び前記金属膜をパターニングすることで、前記金属膜よりなる前記ビットコンタクトプラグと、前記金属膜よりなる前記ビット線と、前記第1の周辺活性領域の上方に配置され、前記第1のn型不純物ドープドポリシリコン膜及び前記金属膜よりなる第1の周辺トランジスタの第1の周辺ゲート電極と、前記第2の周辺活性領域の上方に配置され、前記p型不純物ドープドポリシリコン膜及び前記金属膜よりなる第2の周辺トランジスタの第2の周辺ゲート電極と、を一括形成する工程と、
を有することを特徴とする請求項54または55記載の半導体装置の製造方法。 - 前記第2の不純物拡散領域上に配置され、上端が前記ビット線よりも上方に配置される第1の容量コンタクトプラグと、前記第3の不純物拡散領域上に配置され、上端が前記ビット線よりも上方に配置される第2の容量コンタクトプラグと、を一括形成する工程と、
前記第1の容量コンタクトプラグ上に配置される第1のキャパシタ、及び前記第2の容量コンタクトプラグ上に配置される第2のキャパシタを形成する工程と、
を有することを特徴とすることを特徴とする請求項52ないし57のうち、いずれか1項記載の半導体装置の製造方法。 - 請求項1ないし44のうち、いずれか1項記載の半導体装置を含むことを特徴とするデータ処理システム。
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JP2013186515A JP2015053447A (ja) | 2013-09-09 | 2013-09-09 | 半導体装置及びその製造方法、並びにデータ処理システム |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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US10586798B2 (en) | 2018-01-03 | 2020-03-10 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
TWI830296B (zh) * | 2021-12-10 | 2024-01-21 | 南韓商三星電子股份有限公司 | 半導體記憶體裝置 |
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2013
- 2013-09-09 JP JP2013186515A patent/JP2015053447A/ja active Pending
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