KR20230088565A - 반도체 메모리 소자 - Google Patents

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KR20230088565A
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노인호
곽동화
문경돈
이원석
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Abstract

반도체 메모리 소자가 제공된다. 제1 불순물 영역들 및 제2 불순물 영역들을 포함하는 활성 영역들을 포함하는 기판이 제공된다. 상기 기판의 제1 면 상에서 제1 방향으로 연장되는 워드 라인들 및 상기 워드 라인들 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 제1 불순물 영역들과 연결되는 제1 비트 라인들이 제공된다. 상기 제1 비트 라인들 사이에 제공되고 상기 제2 불순물 영역들 각각과 연결되는 제1 콘택 플러그들 및 상기 기판의 제2 면 상에 제공되고, 상기 제1 불순물 영역들과 전기적으로 연결되는 제2 비트 라인들이 제공된다. 상기 제1 콘택 플러그들 상의 제1 커패시터를 포함한다.

Description

반도체 메모리 소자 {SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 메모리 소자 및 그의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 메모리 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 전자 산업의 고도로 발전함에 따라, 반도체 메모리 소자의 고집적화 경향이 심화되고 있다. 반도체 메모리 소자의 고집적화를 위하여, 반도체 메모리 소자의 패턴들의 선폭이 점점 감소되고 있다. 특히, 디램(DRAM)과 같은 반도체 메모리 소자의 디자인 룰 감소에 따라 커패시터 하부 전극의 산화로 인한 정전용량의 최대값과 최소값의 차이가 더욱 커지고 있다. 따라서, 정전용량 차이를 개선할 수 있는 반도체 메모리 소자의 구조 및 방법에 대한 필요성이 커지고 있다.
본 발명의 목적은 집적도를 높이고 센싱 마진을 증가시킬수 있는 반도체 메모리 소자를 제공하는 것에 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 제1 불순물 영역들 및 제2 불순물 영역들을 포함하는 활성 영역들을 포함하는 기판; 상기 기판의 제1 면 상에서 제1 방향으로 연장되는 워드 라인들; 상기 워드 라인들 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 제1 불순물 영역들과 연결되는 제1 비트 라인들; 상기 제1 비트 라인들 사이에 제공되고 상기 제2 불순물 영역들 각각과 연결되는 제1 콘택 플러그들; 상기 기판의 제2 면 상에 제공되고, 상기 제1 불순물 영역들과 전기적으로 연결되는 제2 비트 라인들; 및 상기 제1 콘택 플러그들 상의 제1 커패시터를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 제1 불순물 영역들 및 제2 불순물 영역들을 포함하는 활성 영역들을 포함하는 기판; 상기 기판의 제1 면 상에서 제1 방향으로 연장되는 워드 라인들; 상기 워드 라인들 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 제1 불순물 영역들과 연결되는 제1 비트 라인들; 상기 제1 비트 라인들 사이에 제공되고 상기 제2 불순물 영역들 각각과 연결되는 제1 콘택 플러그들; 상기 제1 콘택 플러그들 상의 제1 커패시터; 상기 기판의 제2 면 상에 제공되고 상기 제2 불순물 영역들과 전기적으로 연결되는 제2 콘택 플러그들; 및 상기 제2 콘택 플러그들의 하면 상에 제공되는 제2 커패시터를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 제1 불순물 영역들 및 제2 불순물 영역들을 포함하는 활성 영역들을 포함하는 기판; 상기 기판의 제1 면 상에서 제1 방향으로 연장되는 워드 라인들; 상기 워드 라인들 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 제1 불순물 영역들과 연결되는 제1 비트 라인들; 상기 제1 비트 라인들 사이에 제공되고 상기 제2 불순물 영역들 각각과 연결되는 제1 콘택 플러그들; 상기 기판의 제2 면 상에 제공되고, 상기 제1 불순물 영역들과 전기적으로 연결되는 제2 비트 라인들; 및 상기 제1 콘택 플러그들 상에 제공되고 하부 전극들 및 상부 전극을 포함하는 제1 커패시터를 포함하고, 평면적 관점에서, 상기 제1 비트 라인들과 상기 제2 비트 라인들은 상기 제1 방향을 따라 교대로 배치될 수 있다.
본 발명에 의하면, 비트 라인의 일부 또는 커패시터를 기판의 제1 면과 제2 면에 나누어 형성할 수 있다. 그 결과 반도체 메모리 소자의 집적도가 향상되고 센싱 마진이 증가될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자를 도시한 평면도이다.
도 2a는 도 1의 A1-A2 선 및 B1-B2 선에 따른 단면도이다.
도 2b는 도 1의 C1-C2 선에 따른 단면도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 소자를 도시한 평면도이다.
도 4는 도 1의 B1-B2 선 및 C1-C2 선에 따른 단면도이다.
도 5, 도 7, 도 9, 도 11 및 도 13은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 6, 도 8, 도 10, 도 12, 및 도 14는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 A1-A2선 및 B1-B2선에 따른 단면도들이다.
도 15는 본 발명의 실시예들에 따른 반도체 메모리 소자(1002)를 도시한 평면도이다.
도 16a는 도 15의 A1-A2 선에 따른 단면도이다.
도 16b는 도 15의 B1-B2 선 및 C1-C2 선에 따른 단면도이다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 소자를 도시한 평면도이다.
도 18는 도 17의 A1-A2 선 및 B1-B2 선에 따른 단면도이다.
이하, 본 발명에 따른 반도체 메모리 소자 및 그의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자(1000)를 도시한 평면도이다. 도 2a는 도 1의 A1-A2 선 및 B1-B2 선에 따른 단면도이다. 도 2b는 도 1의 C1-C2 선에 따른 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 제1 면(F1) 및 제2 면(F2)을 포함하는 기판(101)이 제공될 수 있다. 기판(101)은 단결정 실리콘 기판과 같은 반도체 기판일 수 있다. 제1 면(F1)과 제2 면(F2)은 서로 반대면일 수 있다. 일 예로, 제1 면(F1)은 기판(101)의 전면(front side)일 수 있고, 제2 면(F1)은 기판(101)의 후면(back side)일 수 있다. 기판(101)의 제1 면(F1)에 소자 분리 패턴(102)이 배치되어 활성 영역들(ACT)을 정의할 수 있다. 활성 영역들(ACT) 각각은 고립된 형상을 가질 수 있다. 활성 영역들(ACT)은 각각 평면적으로 제3 방향(D3)으로 길쭉한 바(bar) 형태일 수 있다. 평면적 관점에서, 활성 영역들(ACT)은 소자분리 패턴(102)에 의해 둘러싸인 기판(101)의 일부분들에 해당할 수 있다. 활성 영역들(ACT)은 제3 방향(D3)으로 서로 평행하도록 배열될 수 있고, 하나의 활성 영역(ACT)의 단부는 이에 이웃하는 다른 활성 영역(ACT)의 중심에 인접하도록 배열될 수 있다.
활성 영역들(ACT)은 제2 방향(D2)을 따라 연장되고 제1 방향(D1)을 따라 배치되는 복수 개의 열들을 포함할 수 있다. 즉, 하나의 열 내의 활성 영역들(ACT)은 제2 방향(D2)을 따라 배치될 수 있다. 짝수 번째 열들을 구성하는 활성 영역들(ACT)은 제1 활성 영역들(ACT1)로 지칭되고, 홀수 번째 열들을 구성하는 활성 영역들(ACT)은 제2 활성 영역들(ACT2)로 지칭될 수 있다.
워드 라인들(WL)이 활성 영역들(ACT)을 가로지를 수 있다. 워드 라인들(WL)은 소자분리 패턴(102) 및 활성 영역들(ACT)에 형성된 그루브들 내에 각각 배치될 수 있다. 워드 라인들(WL)은 제3 방향(D3)과 교차하는 제1 방향(D1)에 평행할 수 있다. 워드 라인들(WL)은 도전 물질을 포함할 수 있다. 일 예로, 워드 라인들(WL)은 금속, 도전 성 금속 질화물, 또는 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다.
게이트 유전막(107)이 워드 라인(WL)과 그루브의 내면 사이에 배치될 수 있다. 게이트 유전막(107)은 열 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전물 중에서 적어도 하나를 포함할 수 있다. 하나의 활성 영역(ACT)는 한 쌍의 워드 라인들(WL)과 교차할 수 있다.
한 쌍의 워드 라인들(WL) 사이의 각 활성 영역(ACT) 내에 제1 불순물 영역(2a)이 배치될 수 있고, 각 활성 영역(ACT)의 양 가장자리 영역들에 한 쌍의 제2 불순물 영역들(2b)이 배치될 수 있다. 제1 및 제2 불순물 영역들(2a, 2b)은 예를 들면 N형의 불순물이 도핑된 영역들일 수 있다. 제1 불순물 영역(2a)은 공통 드레인 영역에 해당될 수 있고, 제2 불순물 영역들(2b)은 소오스 영역에 해당될 수 있다. 각 워드 라인(WL) 및 이에 인접한 제1 및 제2 불순물 영역들(2a, 2b)은 트랜지스터를 구성할 수 있다.
워드 라인들(WL)의 상부면은 활성 영역들(ACT)의 상부면 보다 낮을 수 있다. 워드 라인 캐핑 패턴(110)이 각 워드 라인(WL) 상에 배치될 수 있다. 워드 라인 캐핑 패턴들(110)은 워드 라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있고, 워드 라인들(WL)의 상부면을 덮을 수 있다. 워드 라인 캐핑 패턴(110)은 예를 들면 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다.
기판(101) 상에는 제1 버퍼 절연 패턴(105)이 배치될 수 있다. 제1 버퍼 절연 패턴(105)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나의 단일막 또는 다중막일 수 있다. 제1 버퍼 절연 패턴(105)은 평면상 서로 이격된 섬 형태로 형성될 수 있다. 제1 버퍼 절연 패턴(105)은 인접하는 두 개의 활성 영역들(ACT)의 단부들을 동시에 덮을 수 있다.
기판(101), 소자분리 패턴(102) 및 워드 라인 캐핑 패턴(110)의 상부들이 일부 리세스되어 형성된 제1 리세스 영역들(R1)이 제공될 수 있다. 제1 비트 라인들(BL1)이 기판(101)의 제1 면(F1) 상에 배치될 수 있다. 제1 비트 라인들(BL1)은 워드 라인 캐핑 패턴들(110) 및 워드 라인들(WL)을 가로지를 수 있다. 도 1에 개시된 바와 같이, 제1 비트 라인들(BL1)은 제1 및 제3 방향들(D1, D3)과 교차하는 제2 방향(D2)으로 연장되며 복수의 제1 불순물 영역들(2a)과 연결될 수 있다. 보다 구체적으로, 제1 비트 라인들(BL1)은 제1 활성 영역들(ACT1)의 제1 불순물 영역들(2a)과 연결될 수 있다.
제1 비트 라인들(BL1)은 차례로 적층된 반도체 패턴(130), 오믹 패턴(131), 및 금속 함유 패턴(132)을 포함할 수 있다. 반도체 패턴(130)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 오믹 패턴(131)은 금속실리사이드를 포함할 수 있다. 금속 함유 패턴(132)은 금속(ex, 텅스텐, 티타늄, 탄탈륨 등) 및 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다. 제1 비트 라인들(BL1)의 구성 층들 및 물질들은 이에 한정되지 않는다. 제1 비트 라인들(BL1) 상에는 각각 비트 라인 캐핑 패턴들(137)이 배치될 수 있다. 비트 라인 캐핑 패턴들(137)은 실리콘질화막과 같은 절연 물질을 포함할 수 있다.
제1 비트 라인들(BL1)과 교차하는 제1 리세스 영역들(R1) 내에 제1 콘택 플러그들(DC1)이 배치될 수 있다. 제1 콘택 플러그들(DC1)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 제1 콘택 플러그들(DC1) 각각은 제1 불순물 영역들(2a) 각각과 전기적으로 연결될 수 있다. 제1 비트 라인들(BL1) 각각은 제1 콘택 플러그들(DC1)에 의하여 복수의 제1 불순물 영역들(2a)과 전기적으로 연결될 수 있다.
인접한 한 쌍의 제1 비트 라인들(BL1) 사이에 제2 콘택 플러그들(BC)이 배치될 수 있다. 제2 콘택 플러그들(BC)은 제1 비트 라인들(BL1) 사이를 채우는 제1 층간 절연막(171)을 관통하여 제2 불순물 영역들(2b)에 연결될 수 있다. 도 1에 도시된 것과 같이, 복수개의 제2 콘택 플러그들(BC)은 2차원 적으로 서로 이격되어 배치될 수 있다. 제2 콘택 플러그들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘 또는 텅스텐과 같은 금속 물질을 포함할 수 있다. 제1 층간 절연막(171)은 실리콘 산화막을 포함할 수 있다.
제1 비트 라인들(BL1)의 측벽들 상에 스페이서들(121)이 제공될 수 있다. 스페이서들(121)는 제1 비트 라인(BL1)의 측벽과 비트 라인 캐핑 패턴(137)의 측벽을 덮을 수 있다. 스페이서들(121)는 제1 콘택 플러그(DC1)의 측벽 상으로 연장될 수 있다. 스페이서들(121)각각은 복수 개의 절연층들을 포함할 수 있다. 일 예로, 제1 절연층 및 제3 절연층은 동일 물질을 포함할 수 있고, 제2 절연층은 이와 다른 물질을 포함할 수 있다. 예를 들면 , 제1 절연층 및 제3 절연층은 실리콘 질화물을 포함하고, 제2 절연층은 실리콘 산화물 및/또는 실리콘 산화질화물을 포함할 수 있다. 이와는 달리, 제2 절연층 대신 에어갭이 제공될 수 있다.
제2 콘택 플러그들(BC) 각각 상에 하부 전극들(BE)이 배치될 수 있다. 일 예로, 하부 전극(BE)은 불순물이 도핑된 폴리실리콘막, 티타늄질화막과 같은 금속 질화막, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나를 포함할 수 있다. 하부 전극(BE)은 원기둥 형태이거나 또는 속이 빈 실린더나 컵 형태를 가질 수 있다.
하부 전극들(BE)의 상면 및 측벽을 덮는 유전막(DL)이 제공될 수 있다. 유전막(DL)은 랜딩 패드들(LP)의 상면 및 갭필 구조체(BS)의 상면 상으로 연장될 수 있다. 유전막(DL)은 상부전극(TE)으로 덮일 수 있다. 유전막(DL)과 하부 전극들(BE) 사이에 계면막이 제공될 수 있으나 이에 한정되지 않는다. 유전막(10)은 하프늄(Hf), 네오븀(Nb), 타이타늄(Ti), 탄탈륨(Ta), 지르코늄(Zr), 크롬(Cr), 코발트(Co), 이리듐(Ir), 몰리브데늄(Mo), 오스뮴(Os), 레늄(Ra), 로듐(Rh), 루테늄(Ru), 텅스텐(W), 또는 바나듐(V) 중 적어도 하나를 포함하는 금속 산화막일 수 있다.
하부 전극들(BE)과 제2 콘택 플러그들(BC) 사이에에는 복수 개의 층들이 제공될 수 있다. 일 예로, 하부 전극들(BE)과 제2 콘택 플러그들(BC)을 연결하는 랜딩 패드들이 제공될 수 있다. 랜딩 패드들(LP)은 텅스텐과 같은 금속 함유 물질을 포함할 수 있다. 랜딩 패드들 사이를 채우는 갭필층이 제공될 수 있다. 갭필층은 2차원적으로 이격된 랜딩 패드들 사이를 채우는 형상을 가질 수 있다. 일 예로, 갭필 층은 랜딩 패드들에 의하여 관통되는 홀들을 포함하는 메쉬(mesh) 형태의 평면 형상을 가질 수 있다. 갭필층은 실리콘 산화물 또는 실리콘 산화질화물을 포함할 수 있다.
상부전극(TE)은 불순물이 도핑된 폴리실리콘막, 불순물이 도핑된 실리콘-게르마늄막, 티타늄질화막과 같은 금속 질화막, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나를 포함할 수 있다. 하부 전극들(BE), 유전막(DL), 및 상부전극(TE)은 커패시터(CAP)를 구성할 수 있다. 이로써, 커패시터(CAP)를 포함하는 반도체 메모리 소자(1000)가 제공될 수 있다.
기판(101)의 제2 면(F2) 상에 제2 비트 라인들(BL2)이 제공될 수 있다. 제2 비트 라인들(BL2)은 각각 제2 방향(D2)으로 연장될 수 있다. 기판(101)의 제2 면(F2)과 제2 비트 라인들(BL2) 사이에 제2 버퍼 절연 패턴(205)이 제공될 수 있다. 제2 버퍼 절연 패턴(205)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나의 단일막 또는 다중막일 수 있다. 제2 비트 라인들(BL2)은 제2 활성 영역들(ACT2)의 제1 불순물 영역들(2a)과 전기적으로 연결될 수 있다. 평면적 관점에서, 도 1에 도시된 것과 같이 제1 비트 라인들(BL1)과 제2 비트 라인들(BL2)은 제1 방향(D1)을 따라 교대로 반복하여 배치될 수 있다. 제1 비트 라인들(BL1)과 제2 비트 라인들(BL2)의 배치는 이에 한정되지 않으며 활성 영역들(ACT)의 배치를 고려하여 변경될 수 있다. 제1 비트 라인들(BL1)의 개수와 제2 비트 라인들(BL2)의 개수는 동일할 수 있다. 하나의 제1 비트 라인(BL1)과 하나의 제2 비트 라인(BL2)이 한 쌍을 이루어 동작하도록 코어 회로가 설계될 수 있다.
제2 비트 라인들(BL2)의 구성은 제1 비트 라인들(BL1)과 동일하거나 유사할 수 있다. 일 예로, 제2 비트 라인들(BL2)은 기판(100)의 제1 면(F1) 상에 차례로 적층된 반도체 패턴(230), 오믹 패턴(231), 및 금속 함유 패턴(232)을 포함할 수 있다. 반도체 패턴(230)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 오믹 패턴(231)은 금속실리사이드를 포함할 수 있다. 금속 함유 패턴(232)은 금속(ex, 텅스텐, 티타늄, 탄탈륨 등) 및 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다. 금속 함유 패턴(232)은 루테늄(Ru) 및/또는 몰리브데늄(Mo)을 포함할 수 있다. 제2 비트 라인들(BL2)의 구성 층들 및 물질들은 이에 한정되지 않는다. 일 예로, 제2 비트 라인들(BL2)은 제1 비트 라인들(BL1)과는 달리 반도체 패턴(230) 및 오믹 패턴(231)을 포함하지 않을 수 있다.
제2 비트 라인들(BL2) 상에는 각각 비트 라인 캐핑 패턴들(237)이 배치될 수 있다. 비트 라인 캐핑 패턴들(237)은 실리콘질화막과 같은 절연 물질을 포함할 수 있다. 비트 라인 캐핑 패턴들(237) 상에 제3 마스크 패턴들(239)이 제공될 수 있다.
제2 비트 라인들(BL2)과 제2 활성 영역들(ACT2)의 제1 불순물 영역들(2a)을 연결하는 연결 도전 패턴들이 제공될 수 있다. 연결 도전 패턴들(220) 각각은 기판(101)의 제2 면(F2)으로부터 제1 면(F1)을 향하여 연장되는 도전 구조물을 포함할 수 있다. 일 예로, 연결 도전 패턴(220)은 제2 비트 라인(BL2)과 연결되는 제1 관통 비아(201) 및 제1 관통 비아(201)과 제2 활성 영역들(ACT2)의 제1 불순물 영역들(2a)을 연결하는 제2 관통 비아(202)를 포함할 수 있다. 일 예로, 제1 관통 비아(201)는 제2 버퍼 절연 패턴(205) 및 반도체 패턴(230)을 관통하여 오믹 패턴(231)과 연결될 수 있다. 제1 관통 비아(201)의 상면 높이는 소자분리 패턴(102)의 하면 보다 낮을 수 있다. 제1 관통 비아(201) 및 제2 관통 비아(202)는 텅스텐, 티타늄, 탄탈륨 및/또는 이들의 도전성 질화물을 포함할 수 있다. 제1 관통 비아(201) 및 제2 관통 비아(202)는 기판(101)과 직접 연결될 수 있으나, 이와는 달리 제1 관통 비아(201) 및 제2 관통 비아(202)와 기판(101) 사이에 절연막이 제공될 수 있다.
제2 관통 비아(202)는 제1 관통 비아(201)의 상면으로부터 제1 불순물 영역(2a) 내로 연장될 수 있다. 일 예로, 제2 관통 비아(202)의 상면은 워드 라인들(WL)의 하면 보다 높을 수 있다. 제2 관통 비아(202)는 워드 라인들(WL) 사이로 연장될 수 있다. 제1 관통 비아(201)의 폭은 제2 관통 비아(202)의 폭 보다 클 수 있다.
제2 비트 라인들(BL2)은 기판(101)의 제2 면(F2) 상에 형성된 제2 층간 절연막(271) 내에 제공될 수 있다. 제2 층간 절연막(271)은 실리콘 산화막을 포함할 수 있다. 제2 비트 라인들(BL2)의 측벽과 제2 층간 절연막(271) 사이에 스페이서들(221)이 제공될 수 있다.
본 발명의 실시예들에 따르면, 비트 라인들이 기판의 제1 면과 제2 면에 나누어 배치될 수 있다. 이에 따라 비트 라인들의 형성을 위한 공정 마진이 증가될 수 있어 반도체 메모리 소자의 집적도를 높일 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 소자(1001)를 도시한 평면도이다. 도 4는 도 1의 B1-B2 선 및 C1-C2 선에 따른 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략된다.
도 3 및 도 4를 참조하면, 기판(101)의 제1 면(F1)으로부터 연장되어 제2 활성 영역들(ACT2)의 제1 불순물 영역들(2a)과 연결되는 제3 콘택 플러그들(DC2)이 제공될 수 있다. 도 3의 A1-A1 선에 따른 단면은 도 2a와 동일할 수 있다. 제3 콘택 플러그들(DC2)은 도 3에 도시된 것과 같이 제2 비트 라인들(BL2)과 얼라인될 수 있다. 제3 콘택 플러그들(DC2)은 제1 콘택 플러그들(DC1)과 함께 형성될 수 있으나, 이에 한정되지 않으며, 제1 콘택 플러그들(DC1)과 별개로 형성될 수 있다. 제1 콘택 플러그들(DC1)은 연결 도전 패턴들(220)과 제2 비트 라인들(BL2)을 연결할 수 있다.
연결 도전 패턴들(220) 각각은 제2 비트 라인(BL2)과 연결되고 기판(101)을 관통하는 제3 관통 비아(223) 및 워드 라인들(WL) 상으로 연장되는 제1 연결 라인(222)을 포함할 수 있다. 일 예로, 제3 관통 비아(223)는 기판(101)의 제1 면(F1) 및 제2 면(F2)을 관통할 수 있다. 제1 연결 라인(222)은 제3 관통 비아(223)의 상면 상으로부터 제3 콘택 플러그(DC2)의 상면 상으로 연장될 수 있다. 제3 관통 비아(223) 및 제1 연결 라인(222)은 금속(ex, 텅스텐, 티타늄, 탄탈륨 등) 및 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다.
도 5, 도 7, 도 9, 도 11 및 도 13은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 6, 도 8, 도 10, 도 12, 및 도 14는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 A1-A2선 및 B1-B2선에 따른 단면도들이다.
도 5 및 도 6을 참조하여, 기판(101)에 소자분리 패턴(102)을 형성하여, 활성 영역들(ACT)을 정의할 수 있다. 일 예로, 기판(101)에 그루브들을 형성할 수 있으며, 그루브들을 절연물로 채워 소자분리 패턴(102)을 형성할 수 있다. 활성 영역들(ACT) 및 소자분리 패턴(102)을 식각하여, 트렌치들을 형성할 수 있다. 트렌치들 안에 각각 워드 라인들(WL)을 형성할 수 있다. 한 쌍의 워드 라인들(WL)이 각 활성 영역들(ACT)을 가로지를 수 있다. 워드 라인들(WL)을 형성하기 이전에, 게이트 유전막(107)을 트렌치들 각각의 내면 상에 형성할 수 있다. 게이트 유전막(107)은 열산화 공정, 화학기상 증착 공정 및/또는 원자층 증착 공정으로 형성될 수 있다.
기판(101) 상에 도전막을 적층하여 트렌치들을 채우고 에치백 혹은 화학기계적 연마 공정을 진행하여 트렌치들 내에 워드 라인들(WL)을 형성할 수 있다. 워드 라인들(WL)의 상면들은 활성 영역들(ACT)의 상면들 보다 낮도록 리세스될 수 있다. 기판(101) 상에 예를 들면 실리콘 질화막과 같은 절연막을 형성하여 트렌치들을 채우고 평탄화하여 워드 라인들(WL) 상에 각각 워드 라인 캐핑 패턴들(110)을 형성할 수 있다.
워드 라인 캐핑 패턴들(110)과 소자분리 패턴(102)을 마스크로 사용하여 활성 영역들(ACT)에 불순물들을 주입할 수 있다. 이에 따라, 활성 영역들(ACT) 내에 제1 및 제2 불순물 영역들(2a, 2b)을 형성할 수 있다. 제1 및 제2 불순물 영역들(2a, 2b)은 기판(101)과 다른 도전형을 가질 수 있다. 가령, 기판(101)이 P형 도전형을 갖는 경우, 제1 및 제2 불순물 영역들(2a, 2b) 각각은 N형 도전형을 가질 수 있다.
기판(101) 상에 제1 버퍼 절연 패턴(105)과 제1 마스크 패턴(130a)을 형성할 수 있다. 일 예로, 기판(101) 상에 절연막과 폴리실리콘막을 차례대로 형성할 수 있다. 이 후, 폴리실리콘막을 패터닝하여 제1 마스크 패턴(130a)을 형성할 수 있다. 제1 마스크 패턴(130a)을 식각 마스크로 이용하여 절연막, 소자분리 패턴(102), 기판(101) 및 워드 라인 캐핑 패턴들(110)을 식각하여 제1 리세스 영역들(R1)과 제1 버퍼 절연 패턴(105)을 형성할 수 있다. 제1 리세스 영역들(R1)은 제1 불순물 영역들(2a) 중 일부를 노출할 수 있다. 일 예로, 제1 리세스 영역들(R1)은 제1 활성 영역들(ACT1)의 제1 불순물 영역들(2a)을 노출할 수 있다.
도 7 및 도 8을 참조하면, 제1 리세스 영역들(R1)을 채우는 도전 패턴들(129)을 형성할 수 있다. 일 예로, 도전 패턴들(129)은 폴리실리콘 물질을 포함할 수 있다. 이후 평탄화 공정이 수행될 수 있다.
제1 마스크 패턴(130a)과 도전 패턴들(129) 상에 오믹층(131a), 금속 함유막(132a)과 캐핑막(137a)을 차례로 형성할 수 있다. 오믹층(131a)은 코발트 실리사이드와 같은 금속 실리사이드로 형성될 수 있다. 오믹층(131a)은 제1 마스크 패턴(130a)과 도전 패턴들(129) 상에 금속막을 증착한 후 열처리 공정을 진행하여 형성할 수 있다. 상기 열처리 공정은 금속막을 제1 마스크 패턴(130a) 및 도전 패턴들(129)과 반응시켜 금속 실리사이드를 형성할 수 있다. 미반응된 금속막은 제거될 수 있다. 금속 함유막(132a)은 금속(ex, 텅스텐, 티타늄, 탄탈륨 등) 및 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물) 중에서 적어도 하나를 포함하는 물질로 형성될 수 있다. 캐핑막(137a)은 실리콘질화막과 같은 절연 물질로 형성될 수 있다.
캐핑막(137a) 상에 후술하는 제1 비트 라인(BL1)의 평면 형태를 한정하는 제2 마스크 패턴들(139)을 형성할 수 있다. 제2 마스크 패턴들(139)은 도 1에 도시된 제2 방향(D2)으로 연장될 수 있다. 일 예로, 제2 마스크 패턴들(139)은 비정질 탄소층, 실리콘 질화막, 및 금속막 중 적어도 하나로 형성될 수 있다.
도 9 및 도 10을 참조하면, 제2 마스크 패턴들(139)을 식각 마스크로 이용하는 식각 공정을 진행하여 캐핑막(137a), 금속 함유막(132a), 오믹층(131a), 제1 마스크 패턴(130a), 및 도전 패턴들(129)을 차례대로 식각하여 비트 라인 캐핑 패턴들(137), 제1 비트 라인들(BL1), 및 제1 콘택 플러그들(DC1)을 형성할 수 있다. 제1 비트 라인들(BL1) 각각은 반도체 패턴(130), 오믹 패턴(131)과, 금속 함유 패턴(132)을 포함할 수 있다. 상기 식각 공정은 제1 버퍼 절연 패턴(105)의 상면과 제1 리세스 영역(R1)의 내측벽 및 바닥면을 일부 노출시킬 수 있다.
제2 마스크 패턴들(139)을 제거한 후, 제1 비트 라인들(BL1)의 측벽들 각각 상에 스페이서들(121)을 형성할 수 있다. 스페이서들(121)는 제1 리세스 영역(R1)의 바닥면과 내측벽을 덮을 수 있다. 스페이서들(121)은 복수의 절연층들을 증착 및 식각하여 형성될 수 있다. 일 예로, 스페이서들(121)의 형성은 제1 실리콘 질화막, 실리콘 산화막, 및 제2 실리콘 질화막을 차례로 형성하는 것을 포함할 수 있다. 스페이서들(121)의 형성 이후, 제2 불순물 영역들(2b)이 노출될 수 있다.
도 11 및 도 12를 참조하면, 제1 비트 라인들(BL1) 사이를 채우는 제1 층간 절연막(171)을 형성할 수 있다. 제1 층간 절연막(171)은 실리콘 산화막을 증착한 후 제2 마스크 패턴들(139)이 노출될때까지 평탄화 공정을 수행하여 형성될 수 있다.
제1 층간 절연막(171)을 관통하여 제2 불순물 영역들(2b)에 연결되는 제2 콘택 플러그들(BC)이 형성될 수 있다. 본 실시예에서, 제2 콘택 플러그들(BC)은 제1 활성 영역들(ACT1)의 제2 불순물 영역들(2b) 및 제2 활성 영역들(ACT2)의 제2 불순물 영역들(2b) 상에 형성될 수 있다. 제2 콘택 플러그들(BC)은 제1 층간 절연막(171)을 관통홀들을 형성한 후 이를 도전 물질로 채워 형성할 수 있다. 일 예로, 제2 콘택 플러그들(BC)은 텅스텐 또는 다결정 실리콘을 포함할 수 있따.
도 13 및 도 14을 참조하면, 제2 콘택 플러그들(BC) 각각 상에 하부 전극들(BE)이 형성될 수 있다. 하부 전극(BE)은 불순물이 도핑된 폴리실리콘막, 티타늄질화막과 같은 금속 질화막, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나로 형성될 수 있다. 하부 전극(BE)은 제2 콘택 플러그들(BC)을 덮는 몰드막을 형성한 후, 몰드막을 관통하는 전극홀들을 형성하는 것을 포함할 수 있다. 전극홀들을 덮는 전극막을 형성한 후 평탄화 공정을 통하여 하부 전극들(BE)을 형성할 수 있다. 몰드막은 절연막 및 절연막과 식각 선택성이 다른 적어도 하나의 지지막을 포함할 수 있다.
하부 전극들(BE)의 상면 및 측벽을 덮는 유전막(DL)이 제공될 수 있다. 유전막(DL)은 하프늄(Hf), 네오븀(Nb), 타이타늄(Ti), 탄탈륨(Ta), 지르코늄(Zr), 크롬(Cr), 코발트(Co), 이리듐(Ir), 몰리브덴(Mo), 오스뮴(Os), 레늄(Ra), 로듐(Rh), 루테늄(Ru), 텅스텐(W), 또는 바나듐(V) 중 적어도 하나를 포함하는 금속 산화막으로 형성될 수 있다.
유전막(DL) 상에 상부 전극(TE)을 형성할 수 있다. 상부전극(TE)은 불순물이 도핑된 폴리실리콘막, 불순물이 도핑된 실리콘-게르마늄막, 티타늄질화막과 같은 금속 질화막, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나로 형성될 수 있다. 이로써, 커패시터(CAP)의 형성이 완료될 수 있다.
도 1, 도 2a 및 도 2b를 다시 참조하여, 백 그라인딩(back grinding), 즉, 기판(101)의 제2 면(F2)의 연삭 공정이 수행될 수 있다. 백 그라인딩 공정을 통하여 기판(101)의 두께가 줄어들고 제2 면(F2)이 제1 면(F1)과 가까워질 수 있다.
기판(101)의 제2 면(F2) 상에 제2 버퍼 절연 패턴(205)및 반도체 패턴(230)이 차례로 형성될 수 있다. 제2 버퍼 절연 패턴(205)및 반도체 패턴(230)을 관통하는 연결 도전 패턴들(220)이 형성될 수 있다. 연결 도전 패턴들(220) 각각은 제1 관통 비아(201) 및 제2 관통 비아(202)를 포함할 수 있다. 일 예로,제2 관통 비아(202)는 제2 버퍼 절연 패턴(205)및 반도체 패턴(230)의 형성 이전에 형성되고, 제1 관통 비아(201)는 제2 버퍼 절연 패턴(205)및 반도체 패턴(230)의 형성 이후에 형성될 수 있다. 제1 관통 비아(201) 및 제2 관통 비아(202)는 텅스텐, 티타늄, 탄탈륨 및/또는 이들의 도전성 질화물로 형성될 수 있다.
제1 관통 비아(201) 상에 오믹 패턴(231) 및 금속 함유 패턴(232)를 포함하는 제2 비트 라인들(BL2), 및 비트 라인 캐핑 패턴들(237)이 형성될 수 있다. 제2 비트 라인들(BL2) 및 비트 라인 캐핑 패턴들(237)은 제1 비트 라인들(BL1) 및 비트 라인 캐핑 패턴들(137)과 실질적으로 동일한 방법으로 형성될 수 있다. 일 예로, 비트 라인 캐핑 패턴들(237) 상에 제3 마스크 패턴들(239)을 형성한 후 패터닝 공정이 수행될 수 있다.
제2 비트 라인들(BL2)의 측벽을 덮는 스페이서들(221)이 형성될 수 있다. 이후, 제2 비트 라인들(BL2) 사이를 채우는 제2 층간 절연막(271)이 형성될 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 메모리 소자(1002)를 도시한 평면도이다. 도 16a는 도 15의 A1-A2 선에 따른 단면도이다. 도 16b는 도 15의 B1-B2 선 및 C1-C2 선에 따른 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 15, 도 16a 및 도 16b를 참조하면, 기판(101)의 제1 면(F1) 상에 제1 커패시터(CAP1)가 제공되고, 기판(101)의 제2 면(F2) 상에 제2 커패시터(CAP2)가 제공될 수 있다. 제1 커패시터(CAP1)는 제1 하부 전극들(BE1), 제1 유전막(DL1) 및 제1 상부 전극(TE1)을 포함할 수 있다. 제2 커패시터(CAP2)는 제2 하부 전극들(BE2), 제2 유전막(DL2) 및 제2 상부 전극(TE2)을 포함할 수 있다.
기판(101)의 제1 면(F1)과 제1 커패시터(CAP1) 사이에 제1 비트 라인들(BL1), 제1 콘택 플러그들(DC1) 및 제2 콘택 플러그들(BC1)이 제공될 수 있다. 제2 콘택 플러그들(BC1)은 제1 활성 영역들(ACT1)의 제2 불순물 영역들(2b)과 제1 커패시터(CAP1)의 제1 하부 전극들(BE1)을 연결할 수 있다.
기판(101)의 제2 면(F2)과 제2 커패시터(CAP2) 사이에 제2 비트 라인들(BL2), 연결 도전 패턴들(220), 제4 콘택 플러그들(BC2)이 제공될 수 있다. 제4 콘택 플러그들(BC2)은 제2 층간 절연막(271)을 관통할 수 있다. 제4 콘택 플러그들(BC2)의 하면은 제2 커패시터(CAP2)의 제2 하부 전극들(BE2)이 제공될 수 있다. 제4 콘택 플러그들(BC2)은 제2 활성 영역들(ACT2)의 제2 불순물 영역들(2b)과 제2 커패시터(CAP2)의 제2 하부 전극들(BE2)을 전기적으로 연결할 수 있다.
제4 콘택 플러그들(BC2)과 제2 활성 영역들(ACT2)의 제2 불순물 영역들(2b)을 연결하는 제4 관통 비아들(245)이 제공될 수 있다. 제4 관통 비아들(245)과 제4 콘택 플러그들(BC2)은 제2 연결 라인들(241)을 통하여 연결될 수 있다. 제4 관통 비아들(245)의 폭은 제4 콘택 플러그들(BC2)의 폭보다 작을 수 있다.
제1 커패시터(CAP1) 상에 제3 층간 절연막(172)이 제공되고, 제2 커패시터(CAP2) 상에 제4 층간 절연막(272)이 제공될 수 있다. 제3 층간 절연막(172) 및 제4 층간 절연막(272)는 실리콘 산화막을 포함할 수 있다. 제1 커패시터(CAP1)의 제1 상부 전극(TE1)과 제2 커패시터(CAP2)의 제2 상부 전극(TE2)을 전기적으로 연결하는 커패시터 배선이 제공될 수 있다. 커패시터 배선은 기판(101)을 관통하는 제5 관통 비아(279)를 포함할 수 있다. 제5 관통 비아(279)는 복수 개의 관통 비아들을 포함할 수 있다. 커패시터 배선은 제5 관통 비아(279)와 제1 커패시터(CAP1)의 제1 상부 전극(TE1)을 연결하는 제3 연결 배선(175) 및 제1 플러그(174)를 포함할 수 있다. 커패시터 배선은 제5 관통 비아(279)와 제2 커패시터(CAP2)의 제2 상부 전극(TE2)을 연결하는 제4 연결 배선(275) 및 제2 플러그(274)를 포함할 수 있다.
본 발명의 실시예들에 따르면, 커패시터를 기판의 제1 면과 제2 면에 나누어 배치될 수 있다. 이에 따라 커패시터 형성을 위한 공정 마진이 증가되고 센싱 마진이 증가될 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 소자(1003)를 도시한 평면도이다. 도 18는 도 17의 A1-A2 선 및 B1-B2 선에 따른 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 17 및 도 18을 참조하면, 본 실시예에 있어서, 제1 활성 영역들(ACT1)의 제1 불순물 영역들(2a)과 연결되는 제1 비트 라인들(BL1) 및 제1 콘택 플러그들(DC1)과, 제2 활성 영역들(ACT2)의 제1 불순물 영역들(2a)과 연결되는 제2 비트 라인들(BL2) 및 제3 콘택 플러그들(DC2)은 기판(101)의 제1 면(F1) 상에 제공될 수 있다.
본 실시예에 따른 반도체 메모리 소자는 기판(101)의 제2 면(F2) 내에 매립된 제2 커패시터(CAP2)를 포함할 수 있다. 제2 커패시터(CAP2)의 제2 하부 전극들(BE2)은 기판(101)의 제2 면(F2)으로부터 제1 면(F1) 방향으로 연장되는 전극홀들(EH) 내에 각각 제공될 수 있다. 제2 커패시터(CAP2)의 제2 유전막(DL2) 및 제2 상부 전극(TE2)은 전극홀들(EH)의 나머지 부분을 채울 수 있다. 제2 하부 전극들(BE2)과 기판(101)은 그들 사이에 절연막을 사이에 두고 이격될 수 있으나, 이와는 달리 제2 하부 전극들(BE2)과 기판(101)은 직접 접할 수 있다. 제2 활성 영역들(ACT2)의 제2 불순물 영역들(2b)과 제2 커패시터(CAP2)의 제2 하부 전극들(BE2)을 연결하는 제4 콘택 플러그들(BC2)이 제공될 수 있다. 제4 콘택 플러그들(BC2)은 제2 하부 전극들(BE2)과 직접 연결될 수 있으나 이에 한정되지 않는다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 불순물 영역들 및 제2 불순물 영역들을 포함하는 활성 영역들을 포함하는 기판;
    상기 기판의 제1 면 상에서 제1 방향으로 연장되는 워드 라인들;
    상기 워드 라인들 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 제1 불순물 영역들과 연결되는 제1 비트 라인들;
    상기 제1 비트 라인들 사이에 제공되고 상기 제2 불순물 영역들 각각과 연결되는 제1 콘택 플러그들;
    상기 기판의 제2 면 상에 제공되고, 상기 제1 불순물 영역들과 전기적으로 연결되는 제2 비트 라인들; 및
    상기 제1 콘택 플러그들 상의 제1 커패시터를 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    평면적 관점에서, 상기 제1 비트 라인들과 상기 제2 비트 라인들은 상기 제1 방향을 따라 교대로 반복하여 배치되는 반도체 메모리 소자.
  3. 제 2 항에 있어서,
    상기 활성 영역들은 상기 제2 방향을 따라 연장되고 상기 제1 방향을 따라 배치되는 복수 개의 열들을 포함하고,
    상기 활성 영역들의 열들은 상기 제1 비트 라인들과 연결되는 제1 열들 및 상기 제2 비트 라인들과 연결되는 제2 열들을 포함하는 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 제2 비트 라인들과 상기 제1 불순물 영역들을 연결하는 연결 도전 패턴들을 더 포함하고,
    상기 연결 도전 패턴들은 상기 기판의 상기 제2 면으로부터 상기 제1 면을 향하여 연장되는 반도체 메모리 소자.
  5. 제 4 항에 있어서,
    상기 연결 도전 패턴들 각각은 :
    상기 제2 비트 라인들과 연결되는 제1 관통 비아; 및
    상기 제1 관통 비아 상에 제공되어 상기 제1 관통 비아와 상기 제1 불순물 영역들을 연결하는 제2 관통 비아를 포함하고,
    상기 제1 관통 비아의 폭은 상기 제2 관통 비아의 폭보다 큰 반도체 메모리 소자.
  6. 제 5 항에 있어서,
    상기 제2 관통 비아는 상기 워드 라인들 사이로 연장되는 반도체 메모리 소자.
  7. 제 4 항에 있어서,
    상기 연결 도전 패턴들 각각은 :
    상기 제2 비트 라인들과 연결되고 상기 기판을 관통하는 제3 관통 비아; 및
    상기 워드 라인들 상으로 연장되는 연결 라인을 포함하는 반도체 메모리 소자.
  8. 제 1 항에 있어서,
    상기 기판의 상기 제2 면 상에 제공되고 상기 제2 불순물 영역들과 전기적으로 연결되는 제2 콘택 플러그들; 및
    상기 제2 콘택 플러그들의 하면 상에 제공되는 제2 커패시터를 더 포함하는 반도체 메모리 소자.
  9. 제 8 항에 있어서,
    상기 기판 내에 매립되어 상기 제2 콘택 플러그들과 상기 제2 불순물 영역들을 연결하는 제4 관통 비아들을 더 포함하는 반도체 메모리 소자.
  10. 제 8 항에 있어서,
    상기 제1 커패시터는 제1 하부 전극들 및 제1 상부 전극을 포함하고,
    상기 제2 커패시터는 제2 하부 전극들 및 제2 상부 전극을 포함하고,
    상기 반도체 메모리 소자는 상기 제1 상부 전극과 상기 제2 상부 전극을 연결하는 커패시터 배선을 포함하고,
    상기 커패시터 배선은 상기 기판을 관통하는 제5 관통 비아를 포함하는 반도체 메모리 소자.
  11. 제1 불순물 영역들 및 제2 불순물 영역들을 포함하는 활성 영역들을 포함하는 기판;
    상기 기판의 제1 면 상에서 제1 방향으로 연장되는 워드 라인들;
    상기 워드 라인들 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 제1 불순물 영역들과 연결되는 제1 비트 라인들;
    상기 제1 비트 라인들 사이에 제공되고 상기 제2 불순물 영역들 각각과 연결되는 제1 콘택 플러그들;
    상기 제1 콘택 플러그들 상의 제1 커패시터;
    상기 기판의 제2 면 상에 제공되고 상기 제2 불순물 영역들과 전기적으로 연결되는 제2 콘택 플러그들; 및
    상기 제2 콘택 플러그들의 하면 상에 제공되는 제2 커패시터를 포함하는 반도체 메모리 소자.
  12. 제 11 항에 있어서,
    상기 기판 내에 매립되어 상기 제2 콘택 플러그들과 상기 제2 불순물 영역들을 연결하는 제4 관통 비아들을 더 포함하는 반도체 메모리 소자.
  13. 제 11 항에 있어서,
    상기 제1 커패시터는 제1 하부 전극들 및 제1 상부 전극을 포함하고,
    상기 제2 커패시터는 제2 하부 전극들 및 제2 상부 전극을 포함하고,
    상기 반도체 메모리 소자는 상기 제1 상부 전극과 상기 제2 상부 전극을 연결하는 커패시터 배선을 포함하고,
    상기 커패시터 배선은 상기 기판을 관통하는 제5 관통 비아를 포함하는 반도체 메모리 소자.
  14. 제 11 항에 있어서,
    상기 제2 커패시터의 적어도 일부는 상기 기판 내에 매립되는 반도체 메모리 소자.
  15. 제 11 항에 있어서,
    상기 기판의 상기 제2 면 상에 제공되고, 상기 제1 불순물 영역들과 전기적으로 연결되는 제2 비트 라인들을 더 포함하고,
    상기 제2 비트 라인들은 상기 제2 커패시터와 상기 기판의 상기 제2 면 사이에 제공되는 반도체 메모리 소자.
  16. 제 15 항에 있어서,
    평면적 관점에서, 상기 제1 비트 라인들과 상기 제2 비트 라인들은 상기 제1 방향을 따라 교대로 반복하여 배치되는 반도체 메모리 소자.
  17. 제 16 항에 있어서,
    상기 활성 영역들은 상기 제2 방향을 따라 연장되고 상기 제1 방향을 따라 배치되는 복수 개의 열들을 포함하고,
    상기 활성 영역들의 열들은 상기 제1 비트 라인들과 연결되는 제1 열들 및 상기 제2 비트 라인들과 연결되는 제2 열들을 포함하는 반도체 메모리 소자.
  18. 제 15 항에 있어서,
    상기 제2 비트 라인들과 상기 제1 불순물 영역들을 연결하는 연결 도전 패턴들을 더 포함하고,
    상기 연결 도전 패턴들은 상기 기판의 상기 제2 면으로부터 상기 제1 면을 향하여 연장되는 반도체 메모리 소자.
  19. 제 18 항에 있어서,
    상기 연결 도전 패턴들 각각은 :
    상기 제2 비트 라인들과 연결되는 제1 관통 비아; 및
    상기 제1 관통 비아 상에 제공되어 상기 제1 관통 비아와 상기 제1 불순물 영역들을 연결하는 제2 관통 비아를 포함하고,
    상기 제1 관통 비아의 폭은 상기 제2 관통 비아의 폭보다 큰 반도체 메모리 소자.
  20. 제1 불순물 영역들 및 제2 불순물 영역들을 포함하는 활성 영역들을 포함하는 기판;
    상기 기판의 제1 면 상에서 제1 방향으로 연장되는 워드 라인들;
    상기 워드 라인들 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 제1 불순물 영역들과 연결되는 제1 비트 라인들;
    상기 제1 비트 라인들 사이에 제공되고 상기 제2 불순물 영역들 각각과 연결되는 제1 콘택 플러그들;
    상기 기판의 제2 면 상에 제공되고, 상기 제1 불순물 영역들과 전기적으로 연결되는 제2 비트 라인들; 및
    상기 제1 콘택 플러그들 상에 제공되고 하부 전극들 및 상부 전극을 포함하는 제1 커패시터를 포함하고,
    평면적 관점에서, 상기 제1 비트 라인들과 상기 제2 비트 라인들은 상기 제1 방향을 따라 교대로 배치되는 반도체 메모리 소자.
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