CN107706179A - 半导体存储器件 - Google Patents

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Abstract

本公开提供了半导体存储器件。一种半导体存储器件包括：字线，在半导体基板中在第一方向上延伸；位线结构，在字线之上跨过并在交叉第一方向的第二方向上延伸；以及接触焊盘结构，在平面图中在字线之间且在位线结构之间。间隔物结构在位线结构与接触焊盘结构之间延伸。间隔物结构包括沿着位线结构的侧壁在第二方向上延伸的第一空气间隙以及围绕每个接触焊盘结构并且联接到第一空气间隙的第二空气间隙。

Description

半导体存储器件
技术领域
本公开的实施方式涉及半导体存储器件，更具体地，涉及包括基于空气间隙的间隔物结构的半导体存储器件。
背景技术
由于其小尺寸、多功能和/或低制造成本，半导体器件可以被用于电子产业中。半导体器件可以分为存储逻辑数据的半导体存储器件、处理逻辑数据的操作的半导体逻辑器件、以及具有存储器件和逻辑器件两者的功能的混合式器件。
一些半导体器件可以包括垂直堆叠的图案和将堆叠图案电连接到彼此的接触插塞。由于半导体器件已经被高度集成，图案之间的距离和/或图案与接触插塞之间的距离已经减小。因此，图案之间和/或图案与接触插塞之间的寄生电容会增大。寄生电容会导致半导体器件的性能恶化(例如，运行速度的降低)。
发明内容
发明构思的示例实施方式可以提供具有改善的电特性的半导体器件。
根据发明构思的一示例实施方式，一种半导体存储器件可以包括：字线，在半导体基板中在第一方向上延伸；位线结构，在字线之上跨过并在交叉第一方向的第二方向上延伸；接触焊盘结构，在平面图中在字线之间以及在位线结构之间；以及间隔物结构，在位线结构与接触焊盘结构之间。间隔物结构可以包括沿着位线结构的侧壁在第二方向上延伸的第一空气间隙以及围绕每个接触焊盘结构并且联接到第一空气间隙的第二空气间隙。
根据发明构思的一示例实施方式，一种半导体存储器件可以包括：字线，在半导体基板中在第一方向上延伸；位线结构，在字线之上跨过并在交叉第一方向的第二方向上延伸；接触焊盘结构，在平面图中在位线结构之间以及在字线之间；绝缘图案，在字线上并且在平面图中在接触焊盘结构之间以及在位线结构之间；以及间隔物结构，在位线结构与接触焊盘结构之间。间隔物结构可以包括：从位线结构与接触焊盘结构之间延伸到位线结构与绝缘图案之间的第一间隔物和第二间隔物；在第一间隔物与第二间隔物之间并在第二方向上延伸的第一空气间隙；以及沿着第一方向从第一空气间隙延伸到绝缘图案与接触焊盘结构之间的第二空气间隙。
根据发明构思的一示例实施方式，一种半导体存储器件可以包括：在半导体基板上在第一方向上延伸的第一位线结构和第二位线结构，其中第一位线结构具有第一侧壁并且第二位线结构具有与第一侧壁相对的侧壁；接触焊盘结构，布置为在第一位线结构和第二位线结构之间在第一方向上彼此间隔开；第一间隔物结构，包括沿着第一位线结构的第一侧壁延伸的第一空气间隙；第二间隔物结构，包括沿着第二位线结构的第二侧壁延伸的第二空气间隙；以及第三间隔物结构，包括围绕接触焊盘结构并将第一空气间隙联接到第二空气间隙的第三空气间隙。
根据发明构思的一些示例实施方式，一种半导体存储器件可以包括在基板上分别在交叉的第一方向和第二方向上延伸的字线以及相邻的位线结构。包括相应的导电着陆焊盘的接触焊盘结构可以提供在相邻的位线结构的相应的侧壁之间，并可以接触基板的杂质区。第一空气间隙可以在第二方向上沿着相邻的位线结构的相应的侧壁延伸并可以使相应的导电着陆焊盘与所述相邻的位线结构分离，第二空气间隙可以从第一空气间隙中的至少一个并在第一方向上沿着相应的导电着陆焊盘的多个侧部延伸。
附图说明
图1A是示出根据示例实施方式的半导体存储器件的平面图。
图1B示出沿图1A的线A-A'和B-B'截取的截面图。
图1C示出沿图1A的线C-C'和D-D'截取的截面图。
图2A是示出图1A的部分A的放大图，图2B是示出图1B的部分B的放大图。
图2C示出根据另一些示例实施方式的半导体存储器件并且是示出图1B的部分B的放大图。
图3A和图3B示出根据另一些示例实施方式的半导体存储器件并且分别是示出图1A的部分A和图1B的部分B的放大图。
图4A、5A、6A、7A、8A、9A、10A、11A、12A、13A和14A是示出根据示例实施方式制造半导体存储器件的方法的平面图。
图4B、5B、6B、7B、8B、9B、10B、11B、12B、13B和14B分别是沿图4A至14A的线A-A'和B-B'截取的截面图。
图4C、5C、6C、7C、8C、9C、10C、11C、12C、13C和14C分别是沿图4A至14A的线C-C'和D-D'截取的截面图。
具体实施方式
现在将在下文参照附图更充分地描述发明构思，附图中示出了发明构思的示例实施方式。然而，本发明构思可以以许多不同的形式实施，而不应被解释为限于这里阐述的实施方式。
图1A是示出根据示例实施方式的半导体存储器件的平面图，图1B示出沿图1A的线A-A'和B-B'截取的截面图，图1C示出沿图1A的线C-C'和D-D'截取的截面图。图2A是示出图1A的部分A的放大图，图2B是示出图1B的部分B的放大图。图2C示出根据另一些示例实施方式的半导体存储器件并且是示出图1B的部分B的放大图。图3A和3B示出根据另一些示例实施方式的半导体存储器件并且分别是示出图1A的部分A和图1B的部分B的放大图。
参照图1A、1B和1C，限定有源区ACT的器件隔离层101可以设置在半导体基板100中。半导体基板100可以包括硅基板、锗基板和/或硅锗基板。
在一示例中，有源区ACT可以具有条形并可以沿着第一方向D1和与第一方向D1相交或交叉(例如垂直于第一方向D1)的第二方向D2二维地布置。有源区ACT可以在平面图中布置为Z字形的形式并可以具有向第一方向D1和第二方向D2倾斜的长轴。
字线WL可以设置在半导体基板100中并可以在平面图中在第一方向D1上延伸以交叉有源区ACT和器件隔离层101。
栅绝缘层103可以插置在字线WL与半导体基板100之间。字线WL的顶表面可以定位或者延伸得低于半导体基板100的顶表面。栅极硬掩模图案105可以设置在每条字线WL上。
第一杂质区域1a和第二杂质区域1b可以在字线WL的相反侧设置在每个有源区ACT上。第一杂质区域1a的底表面和第二杂质区域1b的底表面可以定位在自有源区ACT的顶表面的预定深度处。第一杂质区域1a可以设置在字线WL之间的每个有源区ACT中。第二杂质区域1b可以与第一杂质区域1a间隔开以设置在每个有源区ACT的端部处。第一杂质区域1a和第二杂质区域1b可以包括与半导体基板100的导电类型相反的导电类型的掺杂剂。
根据示例实施方式，位线结构BLS可以在第二方向D2上延伸以交叉字线WL。位线结构BLS可以每个交叠多个第一杂质区域1a。在示例中，位线结构BLS可以每个包括多晶硅图案121、硅化物图案122、金属图案123和硬掩模图案125。绝缘夹层110可以插置在半导体基板100和多晶硅图案121之间。多晶硅图案121的一部分(即位线接触图案DC)可以接触第一杂质区域1a。位线接触图案DC的底表面可以定位得低于半导体基板100的顶表面并高于字线WL的顶表面。在示例中，位线接触图案DC可以局部地设置在形成于半导体基板100中的凹陷区111中以暴露第一杂质区域1a。凹陷区111可以具有椭圆形，并且凹陷区111的最小宽度可以大于每个位线结构BLS的宽度。
位线接触间隔物DCP可以填充其中形成位线接触DC的凹陷区111。在一些实施方式中，位线接触间隔物DCP可以在位线接触图案DC的相反的侧壁上延伸或者覆盖位线接触图案DC的相反的侧壁。在另一些实施方式中，位线接触间隔物DCP可以围绕凹陷区111中的位线接触图案DC。位线接触间隔物DCP可以由相对于绝缘夹层110具有蚀刻选择性的绝缘材料形成。例如，位线接触间隔物DCP可以包括硅氧化物层、硅氮化物层和/或硅氮氧化物层并可以由多个层形成。在示例中，位线接触间隔物DCP的顶表面可以定位在与绝缘夹层110的顶表面相同的水平面处。
根据示例实施方式，绝缘图案143可以设置在绝缘夹层110上并可以在位线结构BLS之间布置在第二方向D2上。绝缘图案143可以在平面图中交叠字线WL并可以具有在与位线结构BLS的顶表面相同的水平面处的顶表面。绝缘图案143可以由相对于绝缘夹层110具有蚀刻选择性的绝缘材料形成。
根据示例实施方式，接触焊盘结构CPS可以设置在位线结构BLS之间以分别接触第二杂质区域1b。接触焊盘结构CPS可以每个在平面图中设置在字线WL之间以及在位线结构BLS之间。接触焊盘结构CPS可以每个填充由在第一方向D1上的相邻位线结构BLS和在第二方向D2上的相邻绝缘图案143限定(或者划界)的空间。
接触焊盘结构CPS的顶表面可以定位得高于位线结构BLS的顶表面。每个接触焊盘结构CPS的一部分可以在平面图中交叠相应的位线结构BLS。在示例中，每个接触焊盘结构CPS的上部宽度可以大于相邻的位线结构BLS之间的距离或者每个位线结构BLS的宽度。
根据示例实施方式，接触焊盘结构CPS可以每个包括接触第二杂质区域1b的接触导电焊盘153、接触硅化物图案155以及着陆焊盘LP。
接触导电焊盘153可以由例如掺杂的多晶硅层形成并可以穿过绝缘夹层110以直接接触每个第二杂质区域1b。在示例中，接触导电焊盘153的底表面可以定位得低于半导体基板100的顶表面并且高于位线接触焊盘DC的底表面。此外，接触导电焊盘153可以通过位线接触间隔物DCP而与位线接触图案DC隔离。接触导电焊盘153的顶表面可以定位得低于每个位线结构BLS的金属图案123的顶表面。
接触硅化物图案155可以在接触导电焊盘153的顶表面上延伸或者覆盖接触导电焊盘153的顶表面，并可以包括例如钛硅化物、钴硅化物、镍硅化物、钨硅化物、铂硅化物和/或钼硅化物。在一些实施方式中，接触硅化物图案155可以被省略。
着陆焊盘LP的顶表面可以定位得高于位线结构BLS的顶表面，并且着陆焊盘LP的底表面可以定位得低于位线结构BLS的顶表面。在一示例中，着陆焊盘LP的底表面可以定位得低于每个位线结构BLS的金属图案123的顶表面。
着陆焊盘LP可以经由接触硅化物图案155和接触导电图案153电连接到每个第二杂质区域1b。着陆焊盘LP可以包括顺序地堆叠的金属阻挡图案157和焊盘金属图案159。根据示例实施方式，着陆焊盘LP可以包括填充在相邻的位线结构BLS之间和在相邻的绝缘图案143之间的下部分以及在相应的位线结构BLS的一部分上延伸的上部分。例如，着陆焊盘LP的上部分可以部分地交叠相应的位线结构BLS的一部分。着陆焊盘LP的上部宽度可以大于相邻的位线结构BLS之间的距离或者每个位线结构BLS的宽度。由于着陆焊盘LP的上部分在相应的位线结构BLS上延伸，所以着陆焊盘LP的可用的表面面积(例如用于提供与数据存储图案DSP的接触)可以增大。在一些实施方式中，着陆焊盘LP与数据存储图案DSP之间的实际接触面积可以小于该可用的表面面积。
在一些实施方式中，着陆焊盘LP的上部分可以在平面图中具有椭圆形，该椭圆形具有长轴和短轴。着陆焊盘LP的上部分可以具有向第一方向D1和第二方向D2两者倾斜的长轴。在一些实施方式中，着陆焊盘LP的上部分可以具有倒圆的菱形形状、倒圆的矩形形状或者倒圆的梯形形状。
根据示例实施方式，间隔物结构SS可以设置在位线结构BLS与接触焊盘结构CPS之间。间隔物结构SS可以包括沿着每个位线结构BLS的侧壁在第二方向D2上延伸的第一空气间隙AG1以及围绕每个接触焊盘结构CPS的一部分并在平面图中具有环形的第二空气间隙AG2。第一空气间隙AG1可以联接到第二空气间隙AG2并可以在第二空气间隙AG2下面。
作为示例，间隔物结构SS还可以包括限定第一空气间隙AG1的第一间隔物131和第二间隔物135以及限定第二空气间隙AG2并且围绕每个接触焊盘结构CPS的在位线结构BLS之间的部分的第三间隔物139。
更具体地，参照图2A和2B，第一间隔物131和第二间隔物135可以沿着位线结构BLS的相反的侧壁在第二方向D2上在绝缘夹层110上延伸。第一间隔物131和第二间隔物135可以在第二方向D2上从位线结构BLS与接触焊盘结构CPS之间延伸到位线结构BLS与绝缘图案143之间。第一间隔物131和第二间隔物135可以包括相对于绝缘夹层110具有蚀刻选择性的绝缘材料。
第一间隔物131可以接触位线结构BLS的侧壁。第二间隔物135可以与第一间隔物131间隔开使得第一空气间隙AG1可以被限定为第一间隔物131与第二间隔物135之间的间隙。在一示例中，第一间隔物131可以在位线接触图案DC的侧壁上延伸，第二间隔物135可以设置在位线接触间隔物DCP的顶表面上以及在绝缘夹层110上。
根据示例实施方式，第二间隔物135可以包括邻近于接触焊盘结构CPS的第一部分135a以及邻近于绝缘图案143的第二部分135b。第一部分135a的高度可以小于第二部分135b的高度。例如，第一部分135a的顶表面可以定位得低于第二部分135b的顶表面。第一部分135a的顶表面可以定位得高于接触导电图案153的顶表面。
第三间隔物139可以在第二间隔物135的第一部分135a上围绕着陆焊盘LP的下部分。第三间隔物139可以在平面图中具有环形。第三间隔物139的一部分可以定位在着陆焊盘LP的上部分之下。例如，第三间隔物139的该部分可以在平面图中交叠着陆焊盘LP的上部分。
更具体地，在平面图中具有环形的第三间隔物139可以包括在着陆焊盘LP之下的第一部分以及在相邻的着陆焊盘LP之间的第二部分。第三间隔物139的第二部分的高度可以小于第三间隔物139的第一部分的高度。
在一示例中，第一空气间隙AG1的一部分和第二空气间隙AG2的一部分可以在平面图中与着陆焊盘LP交叠。
在一些实施方式中，第二空气间隙AG2可以被限定为第一间隔物131与第三间隔物139之间以及绝缘图案143与第三间隔物139之间的间隙。第二空气间隙AG2还可以由第二间隔物135与第三间隔物139之间的间隙限定。在另一些实施方式中，第二空气间隙AG2可以被限定为第一间隔物131与接触焊盘结构CPS之间以及接触焊盘结构CPS与绝缘图案143之间的间隙，如图3A和3B所示，使得第三间隔物可以被省略。
更具体地，参照图2A和2B，第二空气间隙AG2可以在平面图中具有类似于第三间隔物139的环形并可以围绕着陆焊盘LP的下部分。第二空气间隙AG2可以在位线结构BLS与接触焊盘结构CPS之间的空间处被联接到第一空气间隙AG1。此外，第二空气间隙AG2可以从第一空气间隙AG1沿着第一方向D1并沿着着陆焊盘LP的多个侧部在绝缘图案143与接触焊盘结构CPS之间延伸。例如，第一空气间隙AG1和第二空气间隙AG2可以联接到(或者与其流体地连通；这里也被称为连通地联接到)彼此以形成单个空的空间。由于第二空气间隙AG2可以沿着第一方向D1在接触焊盘结构CPS和绝缘图案143之间延伸，所以第二空气间隙AG2可以将在第二方向D2上延伸的两个相邻的平行的第一空气间隙AG1联接在一起。该两个相邻的第一空气间隙AG1和第二空气间隙AG2可以在相邻的位线结构BLS之间联接到彼此以形成单个空的空间。
在一示例中，第一空气间隙AG1可以具有被限定为第一间隔物131与第二间隔物135之间的距离的第一宽度，第二空气间隙AG2可以具有被限定为第一间隔物131与第三间隔物139之间的距离(或者每个绝缘图案143与第三间隔物139之间的距离)的第二宽度。第一宽度可以等于或大于第二宽度。
此外，第一空气间隙AG1可以包括邻近于接触焊盘结构CPS的第一部分以及邻近于绝缘图案143(或者在第二方向D2上在接触焊盘结构CPS之间)的第二部分。第一空气间隙AG1的高度可以在第二部分处比在第一部分处更大。
根据示例实施方式，焊盘绝缘图案LPI可以填充在着陆焊盘LP的上部分之间。焊盘绝缘图案LPI可以具有倒圆的底表面。第二空气间隙AG2可以被焊盘绝缘图案LPI的底表面封闭。焊盘绝缘图案LPI的顶表面可以与着陆焊盘LP的顶表面共平面。
焊盘绝缘图案LPI可以包括顺序地堆叠的第一覆盖绝缘层161和第二覆盖绝缘层163。第一覆盖绝缘层161可以具有基本上均一的厚度，第二覆盖绝缘层163可以填充在着陆焊盘LP之间。第一覆盖绝缘层161可以直接接触着陆焊盘LP和位线结构BLS的硬掩模图案125。另外，第一覆盖绝缘层161可以在绝缘图案143的顶表面上延伸或者覆盖绝缘图案143的顶表面并且可以直接接触第二间隔物135的第二部分135b和第三间隔物139的一部分。第一覆盖绝缘层161和第二覆盖绝缘层163可以包括硅氧化物层、硅氮化物层和/或硅氮氧化物层。
根据示例实施方式，数据存储图案DSP可以分别设置在接触焊盘结构CPS上。数据存储图案DSP可以经由相应的接触焊盘结构CPS分别连接到第二杂质区域1b。数据存储图案DSP可以每个设置在从接触焊盘结构CPS的每个着陆焊盘LP的中心轴偏移的位置并可以接触每个着陆焊盘LP的一部分。在一示例中，数据存储图案DSP可以在平面图中布置为蜂巢形式或者Z字形形式。在一些实施方式中，数据存储图案DSP可以与位线结构BLS交叠。
在一些实施方式中，数据存储图案DSP可以每个是电容器，并可以包括下电极、上电极以及在下电极与上电极之间的电介质层。在另一些实施方式中，数据存储图案DSP可以每个是能够通过施加到存储元件的电脉冲在两个电阻状态之间切换的可变电阻图案。例如，数据存储图案DSP可以包括能够根据电流的量改变结晶状态的相变材料，诸如钙钛矿化合物、过渡金属氧化物、磁性材料、铁磁材料或反铁磁材料。
根据如图2C所示的示例实施方式，在参照图1A、1B和1C所述的存储器件中，第一空气间隙AG1可以沿着位线接触图案DC的侧壁垂直地延伸。
根据如图3A和3B所示的示例实施方式，在参照图1A、1B和1C所述的存储器件中，第三间隔物139可以被省略。因此，第二空气间隙AG2可以提供在第一间隔物131与接触焊盘结构CPS之间以及在绝缘图案143与接触焊盘结构CPS之间。
图4A、5A、6A、7A、8A、9A、10A、11A、12A、13A和14A是示出根据示例实施方式制造半导体存储器件的方法的平面图。图4B、5B、6B、7B、8B、9B、10B、11B、12B、13B和14B分别是沿图4A至14A的线A-A'和B-B'截取的截面图。图4C、5C、6C、7C、8C、9C、10C、11C、12C、13C和14C分别是沿图4A至14A的线C-C'和D-D'截取的截面图。
参照图4A、4B和4C，限定有源区ACT的器件隔离层101可以形成在半导体基板100中。在示例中，有源区ACT具有条形状并可以在第一方向D1和与第一方向D1相交或者交叉(例如垂直于第一方向D1)的第二方向D2上二维地布置。有源区ACT可以在平面图中布置为Z字形形式并可以具有向第一方向D1和第二方向D2倾斜的长轴。
多条字线WL可以设置在半导体基板100中以在方向D1上延伸。在一示例中，有源区ACT和器件隔离层101可以被图案化以形成在第一方向D1上延伸的栅极凹陷区102，并且在栅极凹陷区102中分别形成栅绝缘层之后，字线WL可以在相应的栅极凹陷区102中分别形成在栅绝缘层上。栅极凹陷区102的底表面可以定位得高于器件隔离层101的底表面。字线WL的顶表面可以定位或者延伸得低于器件隔离层101的顶表面。栅极硬掩模图案105可以分别形成在其中形成字线WL的栅极凹陷区102中。
在形成字线WL之后，第一杂质区域1a和第二杂质区域1b可以分别在字线WL的相反侧形成在有源区ACT中。第一杂质区域1a和第二杂质区域1b可以通过离子注入工艺形成并可以包括与有源区ACT的导电类型相反的导电类型的掺杂剂。
绝缘夹层110可以形成在半导体基板100上。绝缘夹层110可以由单个绝缘层或者多个绝缘层形成。绝缘夹层110可以包括例如硅氮化物层、硅氮化物层和/或硅氮氧化物层。
根据示例实施方式，半导体基板100和绝缘夹层110可以被图案化以形成分别暴露第一杂质区域1a的凹陷区111。在一示例中，凹陷区111可以具有椭圆形，该椭圆形具有在第二方向D2上的长轴。另外，凹陷区111可以在平面图中布置为蜂巢形式或者Z字形形式。
在一些实施方式中，凹陷区111可以通过各向异性蚀刻工艺形成。在这种情况下，器件隔离层101的一部分和每个栅极硬掩模图案105的邻近于第一杂质区域1a的部分可以被一起蚀刻。凹陷区111的底表面可以定位得高于第一杂质区域1a的底表面，器件隔离层101的一部分和每个栅极硬掩模图案105的一部分可以通过凹陷区111暴露。
参照图5A、5B和5C，位线结构BLS可以形成在具有凹陷区111的绝缘夹层110上并可以在第二方向D2上延伸。
位线结构BLS的形成可以包括：在绝缘夹层110上形成第一导电层以填充凹陷区111；在第一导电层上形成第二导电层；在第二导电层上形成硬掩模层；在硬掩模层上形成位线掩模图案；以及使用位线掩模图案作为蚀刻掩模顺序地蚀刻硬掩模层、第二导电层和第一导电层。位线掩模图案可以在蚀刻硬掩模层、第二导电层和第一导电层之后被去除。这里，第一导电层可以由掺杂的半导体层(例如掺杂的多晶硅层)形成，第二导电层可以由金属层诸如钨层、铝层、钛层或钽层形成。此外，金属硅化物层可以形成在第一导电层与第二导电层之间。
因此，位线结构BLS可以每个包括顺序地堆叠的多晶硅图案121、硅化物图案122、金属图案123和硬掩模图案125。这里，多晶硅图案121的一部分可以局部地形成在凹陷区111中以形成直接接触第一杂质区域1a的位线接触图案DC。另外，多晶硅图案121的侧壁可以与相应的凹陷区111的侧壁间隔开。
参照图6A、6B和6C，第一间隔物131和第一牺牲间隔物133可以形成在每个位线结构BLS的相反的侧壁上。
更具体地，形成第一间隔物131可以包括沉积填充凹陷区111并共形地覆盖位线结构BLS的间隔物层以及各向异性地蚀刻该间隔物层。这里，间隔物层可以包括顺序地堆叠的第一氮化物层、氧化物层和第二氮化物层。当各向异性地蚀刻间隔物层(即第二氮化物层)时，氧化物层可以用作蚀刻停止层，并且氧化物层和第二氮化物层可以局部地保留在凹陷区111中以形成位线接触间隔物DCP。第一氮化物层可以保留在凹陷区111和相应的位线结构BLS的相反的侧壁上以形成第一间隔物131。第一间隔物131可以包括形成在凹陷区111中的下部分以及覆盖相应的位线结构BLS的相反的侧壁的上部分。第一间隔物131的下部分可以形成位线接触间隔物DCP。第一间隔物131可以沿着相应的位线结构BLS的相反的侧壁在第二方向D2上延伸。在一些实施方式中，第一间隔物131可以填充凹陷区111并沿着相应的位线结构BLS的相反的侧壁延伸。
根据一些实施方式，在形成第一间隔物131之后，第一牺牲层可以形成为在所得结构的一部分或者整个表面上共形地延伸或者覆盖所得结构的一部分或者整个表面，并且第一牺牲层可以被各向异性地蚀刻以在相应的位线结构BLS的相反的侧壁上形成第一牺牲间隔物133。第一牺牲间隔物133可以由相对于第一间隔物131具有蚀刻选择性的绝缘材料形成，例如硅氧化物。第一牺牲间隔物133可以设置在第一间隔物131上并可以沿着相应的位线结构BLS的相反的侧壁在第二方向D2上延伸。
在形成第一牺牲间隔物133之后，第二间隔物层134可以形成为在位线结构BLS、第一牺牲间隔物133和绝缘夹层110上共形地延伸或者覆盖位线结构BLS、第一牺牲间隔物133和绝缘夹层110。第二间隔物层134可以由相对于第一牺牲间隔物133和绝缘夹层110两者具有蚀刻选择性的绝缘材料形成。第二间隔物层134可以由例如硅氮化物层和/或硅氮氧化物层形成。
参照图7A、7B和7C，牺牲图案141和绝缘图案143可以形成为在位线结构BLS之间沿着第二方向D2交替地布置。例如，绝缘图案143可以分别形成在字线WL上，牺牲图案141可以分别形成在第二杂质区域1b上。
在一示例中，形成牺牲图案141和绝缘图案143可以包括：在第二间隔物层134上形成牺牲层以填充在位线结构BLS之间；在牺牲层上形成在第一方向D1上平行于字线WL延伸的掩模图案；使用掩模图案和位线结构BLS作为蚀刻掩模各向异性地蚀刻牺牲层以形成暴露字线WL上的第二间隔物层134的牺牲图案141；形成填充在牺牲图案141之间以及位线结构BLS之间的绝缘层；以及平坦化该绝缘层以暴露掩模图案的顶表面。
在平面图中，牺牲图案141可以在第二方向D2上彼此间隔开并可以设置在字线WL之间。牺牲图案141可以由相对于第二间隔物层134具有蚀刻选择性的材料形成。例如，牺牲图案141可以由旋涂硬掩模(SOH)材料(例如SOH硅氧化物)形成。当形成牺牲图案141时，掩模图案之间的位线结构BLS的上表面可以被部分地蚀刻。
绝缘图案143可以填充由位线结构BLS和牺牲图案141限定的空间并可以在平面图中与字线WL交叠。绝缘图案143可以由相对于牺牲图案141具有蚀刻选择性的绝缘材料形成。例如，绝缘图案143可以由硅氧化物、硅氮化物和/或硅氮氧化物形成。
参照图8A、8B和8C，在形成绝缘图案143之后，牺牲图案141可以利用相对于绝缘图案143和第二间隔物层134具有蚀刻选择性的蚀刻配方来去除。因此，接触区可以由位线结构BLS和绝缘图案143限定，并且第二间隔物层134的一部分可以被暴露。
随后，第二间隔物层134的通过接触区暴露的部分、绝缘夹层110的一部分以及半导体基板100的一部分、器件隔离层101的一部分可以利用绝缘图案143和位线结构BLS作为蚀刻掩模被各向异性地蚀刻以形成分别暴露第二杂质区域1b的接触孔145。当接触孔145被形成时，第二间隔物135可以形成在相应的位线结构BLS的相反的侧壁上。
由于在形成接触孔145时半导体基板100的该部分和器件隔离层101的该部分被蚀刻，接触孔145的底表面可以定位得低于半导体基板100的顶表面。接触孔145可以暴露凹陷区111中的位线接触间隔物DCP的一部分。
参照图9A、9B和9C，初始接触图案151可以分别形成在接触孔145中。初始接触图案151可以每个形成为填充相应的接触孔145的一部分。在一示例中，初始接触图案151的顶表面可以定位得低于位线结构BLS的硬掩模图案125的顶表面。
形成初始接触图案151可以包括：沉积导电层以填充接触孔145；平坦化导电层以暴露位线结构BLS的顶表面和绝缘图案143的顶表面；以及使导电层的顶表面凹进。结果，初始接触图案151被形成为使第二间隔物135的上部分暴露到接触孔145。
初始接触图案151可以包括例如掺杂的半导体材料(例如掺杂的硅)、金属(例如钨、铝、钛和/或钽)、导电的金属氮化物(例如钛氮化物、钽氮化物和/或钨氮化物)和/或金属-半导体合金(例如金属硅化物)。
在一些实施方式中，在形成初始接触图案151时，绝缘图案143的顶表面和位线结构BLS的顶表面可以被凹进，因此第一牺牲间隔物133的顶表面以及第一间隔物131和第二间隔物135的顶表面可以被暴露。
参照图10A、10B和10C，在形成初始接触图案151之后，第二间隔物135的通过接触孔145暴露的上部分和第一牺牲间隔物133的上部分可以被蚀刻。例如，通过接触孔145暴露的第二间隔物135以及第一牺牲间隔物133可以通过各向异性蚀刻工艺或者各向同性蚀刻工艺蚀刻。被蚀刻的第一牺牲间隔物133的顶表面和被蚀刻的第二间隔物135的顶表面可以定位在基本上相同的水平面处。由于第一牺牲间隔物133和第二间隔物135被蚀刻，每个接触孔145的未被初始接触图案151填充的上部宽度可以增大。此外，在蚀刻第二间隔物135的上部分和第一牺牲间隔物133的上部分时，每个位线结构BLS的硬掩模图案125的一部分可以被一起蚀刻，从而减小硬掩模图案125的上部宽度。结果，第一牺牲间隔物133和第二间隔物135可以分别包括在初始接触图案151与位线结构BLS之间的第一部分133a和135a以及在绝缘图案143与位线结构BLS之间的第二部分133b和135b。第一部分133a和135a的顶表面可以定位得低于第二部分133b和135b的顶表面。例如，第一部分133a和135a可以具有比第二部分133b和135b低的高度。
参照图11A、11B和11C，在平面图中具有环形的第二牺牲间隔物137可以形成在接触孔145中。
形成第二牺牲间隔物137可以包括形成共形地覆盖接触孔145的上部分的内表面的第二牺牲间隔物层以及各向异性地蚀刻(例如回蚀刻)第二牺牲间隔物层以暴露初始接触图案151的顶表面。第二牺牲间隔物137可以设置在第一牺牲间隔物133和第二间隔物135的第一部分133a和135a上并可以在第一间隔物131和绝缘图案143的部分侧壁的上共形地延伸或者覆盖第一间隔物131和绝缘图案143的部分侧壁。在一些实施方式中，第二牺牲间隔物137的厚度可以等于或小于第一牺牲间隔物133的厚度。第二牺牲间隔物137可以直接接触第一牺牲间隔物133的顶表面(例如第一部分133a的顶表面)。此外，第二牺牲间隔物137可以直接接触相应的接触孔145中的两个相邻的第一牺牲间隔物133。第二牺牲间隔物137可以由与第一牺牲间隔物133相同的材料形成并可以由相对于第一间隔物131和第二间隔物135具有蚀刻选择性的材料形成。
参照图12A、12B和12C，第三间隔物139可以形成在第二牺牲间隔物137上。第三间隔物139可以通过在其中形成第二牺牲间隔物137的接触孔145中共形地形成第三间隔物层、然后回蚀刻第三间隔物层而形成。第三间隔物139可以形成在初始接触图案151以及第一牺牲间隔物133和第二间隔物135的第一部分133a和135a上。第三间隔物139可以由相对于第二牺牲间隔物137具有蚀刻选择性的材料形成并可以比第二牺牲间隔物137厚。
在形成第三间隔物139之后，初始接触图案151的被第三间隔物139暴露的顶表面可以被凹进以形成接触导电图案153。在一示例中，接触导电图案153的顶表面可以定位得低于位线结构BLS的金属图案123的顶表面。因此，第二间隔物135的第一部分135a的部分侧壁以及绝缘图案143的部分侧壁可以被接触孔145暴露。
参照图13A、13B和13C，接触硅化物图案155可以形成在接触导电图案153的被第二牺牲间隔物137和第三间隔物139暴露的顶表面上。接触硅化物图案155可以通过使接触导电图案153的顶表面与金属材料反应而形成。接触硅化物图案155可以由例如钛硅化物、钴硅化物、镍硅化物、钨硅化物、铂硅化物和/或钼硅化物形成。在一些实施方式中，形成接触硅化物图案155可以被省略。
随后，着陆焊盘LP可以被形成以填充其中形成第二牺牲间隔物137和第三间隔物139的接触孔145并将被分别连接到接触导电图案153。
形成着陆焊盘LP可以包括：在半导体基板100的一些部分或整个表面上沉积阻挡金属层157；在阻挡金属层157上形成金属层159以填充接触孔145；在金属层159上形成掩模图案MP；以及通过利用掩模图案MP作为蚀刻掩模顺序地蚀刻金属层159和阻挡金属层157而形成焊盘凹陷区RR。这里，金属层159可以完全地填充接触孔145并可以在位线结构BLS上部分地或完全地延伸或者部分地或完全地覆盖位线结构BLS。
焊盘凹陷区RR可以使着陆焊盘LP彼此分离并可以具有比位线结构BLS的顶表面低的底表面。此外，在形成焊盘凹陷区RR时，硬掩模图案125的一部分、第二牺牲间隔物137的一部分以及第三间隔物139的一部分可以被蚀刻。因此，第二牺牲间隔物137的一部分可以通过着陆焊盘LP之间的焊盘凹陷区RR暴露。第一牺牲间隔物133的邻近于接触焊盘结构CPS的第一部分133a可以交叠着陆焊盘LP的上部分，因此可以不被焊盘凹陷区RR暴露。
着陆焊盘LP可以每个包括填充每个接触孔145的下部分的下部分以及延伸到每个位线结构BLS的顶表面的上部分。每个着陆焊盘LP的上部分可以在平面图中具有椭圆形并可以具有向第一方向D1和第二方向D2两者倾斜的长轴。尽管在形成着陆焊盘LP时每个着陆焊盘LP在长轴的方向上的宽度增大，但是由于着陆焊盘LP每个具有向第一方向D1和第二方向D2两者倾斜的长轴，所以可以保证着陆焊盘LP之间的工艺容限。
参照图14A、14B和14C，在形成焊盘凹陷区RR之后，第一牺牲间隔物133和第二牺牲间隔物137可以被去除以形成第一空气间隙AG1和第二空气间隙AG2。第一空气间隙AG1和第二空气间隙AG2可以通过利用相对于第一至第三间隔物131、135和139以及绝缘图案143具有蚀刻选择性的蚀刻配方执行各向同性蚀刻工艺而形成。
作为示例，第一空气间隙AG1和第二空气间隙AG2可以通过用经由焊盘凹陷区RR提供的蚀刻剂蚀刻第一牺牲间隔物133和第二牺牲间隔物137而形成。例如，蚀刻剂可以被提供到通过焊盘凹陷区RR暴露的第二牺牲间隔物137的一部分和第一牺牲间隔物133的第二部分133b。由于第二牺牲间隔物137的该部分在平面图中具有环形并且直接接触第一牺牲间隔物133的第一部分133a，所以尽管第一牺牲间隔物133的第一部分133a没有被焊盘凹陷区RR暴露，但是湿式蚀刻剂可以通过由去除第二牺牲间隔物137形成的空的空间而提供到第一牺牲间隔物133的第一部分133a。例如，部分的第一牺牲间隔物133(即邻近于接触焊盘结构CPS的第一部分133a)可以通过由去除形成为环形的第二牺牲间隔物137所形成的空的空间以及通过由去除第一牺牲间隔物133的第二部分133b所形成的空的空间而被去除。
当第一牺牲间隔物133和第二牺牲间隔物137被去除时，第一空气间隙AG1被限定为第一间隔物131与第二间隔物135之间的间隙(即通过去除第一牺牲间隔物133形成的空的空间)，第二空气间隙AG2可以被限定为第一间隔物131与第三间隔物139之间以及绝缘图案143与第三间隔物139之间的间隙(即通过去除第二牺牲间隔物137形成的空的空间)。这里，第一空气间隙AG1和第二空气间隙AG2可以联接(或者流体连通)在一起以形成单个空的空间。此外，由于第二牺牲间隔物137在相应的接触孔145中直接接触在第一方向D1上彼此相邻并在第二方向D2上延伸的第一牺牲间隔物133，所以第二空气间隙AG2可以联接到在第二方向D2上延伸的两个第一空气间隙AG1。
接着，在形成第一空气间隙AG1和第二空气间隙AG2之后，如图1A、1B和1C所示，共形地覆盖焊盘凹陷区RR的内表面的第一覆盖绝缘层161以及完全地填充焊盘凹陷区RR的第二覆盖绝缘层163可以被顺序地形成。
第一覆盖绝缘层161可以利用具有差的台阶覆盖性的沉积工艺形成，因此可以密封第二空气间隙AG2同时不填充第二空气间隙AG2。
根据示例实施方式，沿着位线结构的侧壁延伸的第一牺牲间隔物以及围绕着陆焊盘的下部分并直接接触第一牺牲间隔物的第二牺牲间隔物可以被形成。因此，当在位线结构与接触焊盘结构之间形成空气间隙时，被着陆焊盘覆盖的第一牺牲间隔物可以被容易地去除。结果，由于空气间隙被形成为沿着位线结构的侧壁延伸并围绕着陆焊盘的下部分，所以位线结构与接触焊盘结构之间的寄生电容可以减小。因此，半导体存储器件的可靠性和电性能可以被改善。
以上公开的主题应被认为是说明性的，而不是限制性的，权利要求书旨在覆盖落入发明构思的实际精神和范围内的所有这样的变形、增强及其它实施方式。因此，至法律所允许的最大程度，本公开的范围由权利要求书及其等同物的最宽可允许解释来确定，而不应被之前的详细描述约束或限制。
本申请要求于2016年8月8日在韩国知识产权局提交的韩国专利申请第10-2016-0100899号以及于2016年10月19日在韩国知识产权局提交的韩国专利申请第10-2016-0136009号的优先权，其公开内容通过引用被整体地结合于此。

Claims (25)

1.一种半导体存储器件，包括：
字线，在半导体基板中在第一方向上延伸；
位线结构，在所述字线之上跨过并在交叉所述第一方向的第二方向上延伸；
接触焊盘结构，在平面图中在所述字线之间以及在所述位线结构之间；以及
间隔物结构，在所述位线结构与所述接触焊盘结构之间，
其中所述间隔物结构包括：
第一空气间隙，沿着所述位线结构的侧壁在所述第二方向上延伸；和
第二空气间隙，围绕每个所述接触焊盘结构并且联接到所述第一空气间隙。
2.如权利要求1所述的半导体存储器件，其中每个所述接触焊盘结构包括在所述位线结构之间的下部分以及从所述下部分延伸并设置在所述位线结构中的相应一个上的上部分，并且
其中所述第二空气间隙围绕每个所述接触焊盘结构的所述下部分并在平面图中交叠每个所述接触焊盘结构的所述上部分。
3.如权利要求1所述的半导体存储器件，其中所述第二空气间隙具有比所述第一空气间隙小的宽度。
4.如权利要求1所述的半导体存储器件，其中所述第一空气间隙包括邻近于所述接触焊盘结构的第一部分以及在所述接触焊盘结构之间的第二部分，并且
其中所述第一空气间隙的高度在所述第二部分处比在所述第一部分处大。
5.如权利要求1所述的半导体存储器件，其中所述间隔物结构还包括：
第一间隔物和第二间隔物，在所述第二方向上延伸并彼此相邻；以及
第三间隔物，在所述第二间隔物上且在所述位线结构之间并围绕每个所述接触焊盘结构的一部分，
其中所述第一空气间隙在所述第一间隔物与所述第二间隔物之间，并且所述第二空气间隙在所述第一间隔物与所述第三间隔物之间。
6.一种半导体存储器件，包括：
字线，在半导体基板中在第一方向上延伸；
位线结构，在所述字线之上跨过并在交叉所述第一方向的第二方向上延伸；
接触焊盘结构，在平面图中在所述位线结构之间且在所述字线之间；
绝缘图案，在所述字线上并且在平面图中在所述接触焊盘结构之间且在所述位线结构之间；以及
间隔物结构，在所述位线结构与所述接触焊盘结构之间，
其中所述间隔物结构包括：
第一间隔物和第二间隔物，从所述位线结构与所述接触焊盘结构之间延伸到所述位线结构与所述绝缘图案之间；
第一空气间隙，在所述第一间隔物与所述第二间隔物之间并在所述第二方向上延伸；以及
第二空气间隙，沿着所述第一方向从所述第一空气间隙延伸到所述绝缘图案与所述接触焊盘结构之间。
7.如权利要求6所述的半导体存储器件，其中所述第二空气间隙具有比所述第一空气间隙小的宽度。
8.如权利要求6所述的半导体存储器件，其中所述第一空气间隙包括邻近于所述接触焊盘结构的第一部分以及在所述接触焊盘结构之间的第二部分，并且
其中所述第一空气间隙的高度在所述第二部分处比在所述第一部分处大。
9.如权利要求6所述的半导体存储器件，其中所述间隔物结构还包括：
第三间隔物，在所述第二间隔物上且在所述位线结构之间并围绕每个所述接触焊盘结构的一部分，
其中所述第二空气间隙被限定在所述第一间隔物与所述第三间隔物之间以及在所述绝缘图案与所述第三间隔物之间。
10.如权利要求6所述的半导体存储器件，其中每个所述接触焊盘结构包括：
接触导电图案；和
着陆焊盘，连接到所述接触导电图案并延伸到所述间隔物结构的一部分和所述位线结构中的相应一个的一部分上，
其中所述着陆焊盘包括在所述位线结构与所述绝缘图案之间的下部分以及在所述位线结构中的所述相应一个的所述部分上的上部分，并且
其中所述第二空气间隙围绕所述着陆焊盘的所述下部分。
11.如权利要求10所述的半导体存储器件，还包括在所述接触焊盘结构的所述着陆焊盘之间的焊盘绝缘图案，
其中在平面图中，所述第二空气间隙包括交叠所述着陆焊盘的第一部分和交叠所述焊盘绝缘图案的第二部分。
12.如权利要求11所述的半导体存储器件，其中所述第二间隔物的邻近于所述接触焊盘结构的顶表面与所述焊盘绝缘图案的底表面间隔开。
13.一种半导体存储器件，包括：
在半导体基板上在第一方向上延伸的第一位线结构和第二位线结构，所述第一位线结构具有第一侧壁并且所述第二位线结构具有与所述第一侧壁相对的第二侧壁；
接触焊盘结构，布置为在所述第一位线结构与所述第二位线结构之间在所述第一方向上彼此间隔开；
第一间隔物结构，包括沿着所述第一位线结构的所述第一侧壁延伸的第一空气间隙；
第二间隔物结构，包括沿着所述第二位线结构的所述第二侧壁延伸的第二空气间隙；以及
第三间隔物结构，包括分别围绕所述接触焊盘结构并将所述第一空气间隙联接到所述第二空气间隙的第三空气间隙。
14.如权利要求13所述的半导体存储器件，其中所述第一间隔物结构包括沿着所述第一位线结构的所述第一侧壁延伸的第一间隔物和第二间隔物，并且所述第一空气间隙限定在所述第一间隔物与所述第二间隔物之间，
其中所述第二间隔物结构包括沿着所述第二位线结构的所述第二侧壁延伸的第三间隔物和第四间隔物，并且所述第二空气间隙被限定在所述第三间隔物与所述第四间隔物之间，并且
其中所述第二间隔物和所述第四间隔物分别包括邻近于所述接触焊盘结构的第一部分以及在所述第一部分之间的第二部分，并且其中所述第一部分的高度小于所述第二部分的高度。
15.如权利要求14所述的半导体存储器件，其中所述第三间隔物结构分别设置在所述第二间隔物和所述第四间隔物的所述第一部分上并围绕所述接触焊盘结构的一部分。
16.如权利要求13所述的半导体存储器件，其中所述接触焊盘结构分别包括在所述第一位线结构与所述第二位线结构之间的下部分以及从所述下部分延伸到所述第一位线结构和所述第二位线结构中的相应一个的顶表面的上部分，
其中在平面图中，所述第三空气间隙每个围绕所述接触焊盘结构中的相应一个的所述下部分并部分地交叠所述接触焊盘结构中的相应一个的所述上部分。
17.如权利要求16所述的半导体存储器件，还包括：
绝缘图案，在所述第一方向上的相邻的接触焊盘结构之间，
其中所述第一间隔物结构和所述第二间隔物结构的每个从所述第一位线结构和所述第二位线结构的每个与所述接触焊盘结构之间延伸到所述第一位线结构和所述第二位线结构的每个与所述绝缘图案之间，所述第三间隔物结构从所述第一位线结构和所述第二位线结构与所述接触焊盘结构之间延伸到所述接触焊盘结构与所述绝缘图案之间。
18.如权利要求17所述的半导体存储器件，其中所述接触焊盘结构分别包括：
接触导电图案，接触所述半导体基板；和
着陆焊盘，连接到所述接触导电图案并在所述第一至第三间隔物结构的部分以及所述第一位线结构和所述第二位线结构中的相应一个的一部分上延伸，
其中所述着陆焊盘包括被所述第一位线结构和所述第二位线结构与所述绝缘图案围绕的下部分以及在所述第一位线结构和所述第二位线结构中的所述相应一个的所述部分上的上部分，并且
其中所述第三空气间隙每个围绕所述接触焊盘结构中的相应一个的所述着陆焊盘的所述下部分。
19.如权利要求13所述的半导体存储器件，其中所述第一空气间隙和所述第二空气间隙具有比所述第三空气间隙大的宽度。
20.一种半导体存储器件，包括：
基板，在其上包括分别在交叉的第一方向和第二方向上延伸的字线结构和相邻的位线结构；
接触焊盘结构，包括在所述相邻的位线结构的相应的侧壁之间的相应的导电着陆焊盘并接触所述基板的杂质区；
第一空气间隙，沿着所述相邻的位线结构的所述相应的侧壁在所述第二方向上延伸并使所述相应的导电着陆焊盘与所述相邻的位线结构分离；以及
第二空气间隙，从所述第一空气间隙中的至少一个并在所述第一方向上沿着所述相应的导电着陆焊盘的多个侧部延伸。
21.如权利要求20所述的半导体存储器件，其中所述接触焊盘结构还包括在所述相应的导电着陆焊盘与所述杂质区之间的相应的接触焊盘，其中所述第一空气间隙沿着所述相应的接触焊盘的侧壁延伸，并且其中所述第二空气间隙被限定在所述相应的接触焊盘的所述侧壁之上。
22.如权利要求21所述的半导体存储器件，还包括：
绝缘图案，在所述相邻的位线结构的所述相应的侧壁之间以及在所述相应的导电着陆焊盘之间，其中所述第二空气间隙在所述第一方向上沿着所述相应的导电着陆焊盘的所述多个侧部从所述第一空气间隙延伸以使所述相应的导电着陆焊盘与所述绝缘图案分开。
23.如权利要求22所述的半导体存储器件，其中所述第二空气间隙在所述第一方向上沿着所述相应的导电着陆焊盘的所述多个侧部从所述第一空气间隙中的所述至少一个延伸到所述第一空气间隙中的另一个以联接在所述相邻的位线结构的所述相应的侧壁上的所述第一空气间隙。
24.如权利要求21所述的半导体存储器件，其中所述第一空气间隙被限定在分别沿着所述相邻的位线结构的相应的侧壁和所述相应的接触焊盘的侧壁延伸的第一间隔物和第二间隔物之间，并且其中所述第二空气间隙被限定在从所述第二间隔物朝向所述相应的导电着陆焊盘的顶表面延伸的所述第一间隔物和所述第三间隔物之间。
25.如权利要求24所述的半导体存储器件，其中所述相应的导电着陆焊盘横向地延伸使得其所述顶表面交叠所述相邻的位线结构中的相应的位线结构，该半导体存储器件还包括：
相应的数据存储图案，在所述相应的导电着陆焊盘的所述顶表面上并交叠所述相邻的位线结构中的相应的位线结构，
其中所述相应的接触焊盘提供所述相应的数据存储图案与所述杂质区之间的电连接。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109003938A (zh) * 2018-07-26 2018-12-14 长鑫存储技术有限公司 半导体接触结构、存储器结构及其制备方法
CN110299360A (zh) * 2018-03-22 2019-10-01 联华电子股份有限公司 半导体结构及其制作方法
CN111244094A (zh) * 2018-11-28 2020-06-05 三星电子株式会社 半导体存储器件
CN111524888A (zh) * 2020-04-30 2020-08-11 福建省晋华集成电路有限公司 半导体存储器件与其制作方法
CN111584489A (zh) * 2020-05-29 2020-08-25 福建省晋华集成电路有限公司 半导体存储器件与其制作方法
CN113690219A (zh) * 2020-05-18 2021-11-23 中国科学院微电子研究所 一种半导体器件及其制作方法、电子设备
CN113937058A (zh) * 2020-07-14 2022-01-14 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
WO2022012169A1 (zh) * 2020-07-14 2022-01-20 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
WO2022083168A1 (zh) * 2020-10-23 2022-04-28 长鑫存储技术有限公司 半导体结构制作方法及半导体结构
CN114843270A (zh) * 2021-02-01 2022-08-02 华邦电子股份有限公司 动态随机存取存储器及其制造方法
TWI808662B (zh) * 2021-07-02 2023-07-11 南韓商三星電子股份有限公司 半導體記憶體裝置
US11985814B2 (en) 2020-08-13 2024-05-14 Changxin Memory Technologies, Inc. Method for manufacturing bit line structure, method for manufacturing semiconductor structure, and semiconductor structure

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10468350B2 (en) * 2016-08-08 2019-11-05 Samsung Electronics Co., Ltd. Semiconductor memory device
CN109427798A (zh) * 2017-08-28 2019-03-05 中芯国际集成电路制造(上海)有限公司 闪存器件及其制造方法
KR20190034023A (ko) 2017-09-22 2019-04-01 삼성전자주식회사 집적회로 소자
KR102528111B1 (ko) * 2017-11-17 2023-05-03 삼성전자주식회사 반도체 소자
US10347643B1 (en) * 2018-06-07 2019-07-09 Micron Technology, Inc. Methods of forming integrated assemblies having dielectric regions along conductive structures
KR102606784B1 (ko) 2018-07-13 2023-11-28 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102574450B1 (ko) * 2018-07-27 2023-09-04 삼성전자 주식회사 소자 특성을 향상시킬 수 있는 반도체 소자
US10811420B2 (en) * 2018-11-23 2020-10-20 Nanya Technology Corporation Semiconductor structure and method for forming the same
KR102476141B1 (ko) 2018-12-14 2022-12-09 삼성전자주식회사 스페이서를 포함하는 반도체 소자 및 그 제조 방법
KR20200074659A (ko) * 2018-12-17 2020-06-25 삼성전자주식회사 집적회로 소자
KR20200079366A (ko) 2018-12-24 2020-07-03 삼성전자주식회사 반도체 메모리 장치
US10607996B1 (en) * 2018-12-26 2020-03-31 Micron Technology, Inc. Construction of integrated circuitry, DRAM circuitry, a method of forming a conductive line construction, a method of forming memory circuitry, and a method of forming DRAM circuitry
KR20200085512A (ko) 2019-01-07 2020-07-15 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
CN113302723B (zh) 2019-02-20 2024-04-12 东京毅力科创株式会社 半导体装置的制造方法
CN113316840A (zh) 2019-03-28 2021-08-27 东京毅力科创株式会社 半导体装置的制造方法
US10957699B2 (en) * 2019-04-08 2021-03-23 Micron Technology, Inc. Integrated assemblies which include two different types of silicon nitride, and methods of forming integrated assemblies
KR20200130945A (ko) * 2019-05-13 2020-11-23 삼성전자주식회사 랜딩 패드를 갖는 반도체 소자
KR20200142908A (ko) 2019-06-14 2020-12-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20210013799A (ko) * 2019-07-29 2021-02-08 삼성전자주식회사 반도체 장치
KR20210037211A (ko) 2019-09-27 2021-04-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN112652625A (zh) * 2019-10-12 2021-04-13 长鑫存储技术有限公司 半导体存储器件及其制作方法
KR20210051401A (ko) * 2019-10-30 2021-05-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11152372B2 (en) 2020-02-25 2021-10-19 Micron Technology, Inc. Method used in forming integrated circuitry, and method used in forming memory circuitry
KR20210116824A (ko) * 2020-03-17 2021-09-28 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
KR20210155697A (ko) 2020-06-16 2021-12-23 삼성전자주식회사 집적회로 소자
KR20220004253A (ko) * 2020-07-03 2022-01-11 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
TWI749678B (zh) * 2020-08-03 2021-12-11 力晶積成電子製造股份有限公司 記憶元件及其形成方法
US11877437B2 (en) * 2020-08-21 2024-01-16 SK Hynix Inc. Semiconductor device with low-k spacer
KR20220032738A (ko) * 2020-09-08 2022-03-15 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR20220060086A (ko) 2020-11-03 2022-05-11 삼성전자주식회사 반도체 소자
US11963346B2 (en) * 2021-03-31 2024-04-16 Changxin Memory Technologies, Inc. Semiconductor structure and preparation method thereof
CN113097210B (zh) * 2021-03-31 2022-05-03 长鑫存储技术有限公司 半导体结构及其制备方法
US20230030843A1 (en) * 2021-07-30 2023-02-02 Nanya Technology Corporation Semiconductor structure and method for manufacturing the same
KR20230042963A (ko) 2021-09-23 2023-03-30 삼성전자주식회사 카본 함유의 콘택-펜스를 포함한 반도체 소자
US11823951B2 (en) 2022-01-12 2023-11-21 Nanya Technology Corporation Method of manufacturing semiconductor structure having air gap
TWI799220B (zh) * 2022-01-12 2023-04-11 南亞科技股份有限公司 具有氣隙的半導體結構的製備方法
US11877435B2 (en) 2022-01-12 2024-01-16 Nanya Technology Corporation Semiconductor structure having air gap
CN118102700A (zh) * 2022-11-15 2024-05-28 长鑫存储技术有限公司 半导体结构及其形成方法、存储器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100285662A1 (en) * 2009-05-11 2010-11-11 Samsung Electronics Co., Ltd. Methods of fabricating integrated circuit devices including air spacers separating conductive structures and contact plugs
CN103779393A (zh) * 2012-10-18 2014-05-07 三星电子株式会社 半导体器件及其制造方法
US20150061134A1 (en) * 2013-08-30 2015-03-05 Eun-Ok Lee Semiconductor devices including air gap spacers and methods of manufacturing the same
CN105280608A (zh) * 2014-07-25 2016-01-27 爱思开海力士有限公司 具有气隙的半导体器件及其制造方法
US9356073B1 (en) * 2015-01-19 2016-05-31 SK Hynix Inc. Semiconductor device including air gaps and method of fabricating the same
CN105719998A (zh) * 2014-12-18 2016-06-29 爱思开海力士有限公司 具有空气间隙的半导体器件及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100577542B1 (ko) 2005-03-11 2006-05-10 삼성전자주식회사 매몰콘택 플러그를 갖는 반도체소자의 제조방법
KR20130039525A (ko) 2011-10-12 2013-04-22 에스케이하이닉스 주식회사 다마신비트라인을 구비한 반도체장치 및 그 제조 방법
KR101979752B1 (ko) * 2012-05-03 2019-05-17 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20140082281A (ko) 2012-12-24 2014-07-02 에스케이하이닉스 주식회사 에어 스페이서를 포함하는 반도체 소자 및 그 제조 방법
KR102038091B1 (ko) 2013-10-07 2019-10-30 삼성전자 주식회사 반도체 소자 제조방법
KR102198857B1 (ko) 2014-01-24 2021-01-05 삼성전자 주식회사 랜딩 패드를 구비하는 반도체 소자
KR102200342B1 (ko) 2014-03-17 2021-01-08 삼성전자주식회사 비트 라인 구조체의 측면들 상에 위치하는 에어 갭들을 포함하는 반도체 소자
US10468350B2 (en) * 2016-08-08 2019-11-05 Samsung Electronics Co., Ltd. Semiconductor memory device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100285662A1 (en) * 2009-05-11 2010-11-11 Samsung Electronics Co., Ltd. Methods of fabricating integrated circuit devices including air spacers separating conductive structures and contact plugs
CN103779393A (zh) * 2012-10-18 2014-05-07 三星电子株式会社 半导体器件及其制造方法
US20150061134A1 (en) * 2013-08-30 2015-03-05 Eun-Ok Lee Semiconductor devices including air gap spacers and methods of manufacturing the same
CN105280608A (zh) * 2014-07-25 2016-01-27 爱思开海力士有限公司 具有气隙的半导体器件及其制造方法
CN105719998A (zh) * 2014-12-18 2016-06-29 爱思开海力士有限公司 具有空气间隙的半导体器件及其制造方法
US9356073B1 (en) * 2015-01-19 2016-05-31 SK Hynix Inc. Semiconductor device including air gaps and method of fabricating the same

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110299360A (zh) * 2018-03-22 2019-10-01 联华电子股份有限公司 半导体结构及其制作方法
US11233057B2 (en) 2018-03-22 2022-01-25 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
CN109003938A (zh) * 2018-07-26 2018-12-14 长鑫存储技术有限公司 半导体接触结构、存储器结构及其制备方法
US11930629B2 (en) 2018-11-28 2024-03-12 Samsung Electronics Co., Ltd. Semiconductor memory device including multiple conductive line layers
CN111244094A (zh) * 2018-11-28 2020-06-05 三星电子株式会社 半导体存储器件
CN111244094B (zh) * 2018-11-28 2024-03-29 三星电子株式会社 半导体存储器件
CN111524888A (zh) * 2020-04-30 2020-08-11 福建省晋华集成电路有限公司 半导体存储器件与其制作方法
CN111524888B (zh) * 2020-04-30 2022-04-22 福建省晋华集成电路有限公司 半导体存储器件与其制作方法
CN113690219A (zh) * 2020-05-18 2021-11-23 中国科学院微电子研究所 一种半导体器件及其制作方法、电子设备
CN113690219B (zh) * 2020-05-18 2024-04-30 中国科学院微电子研究所 一种半导体器件及其制作方法、电子设备
CN111584489A (zh) * 2020-05-29 2020-08-25 福建省晋华集成电路有限公司 半导体存储器件与其制作方法
WO2022012128A1 (zh) * 2020-07-14 2022-01-20 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
CN113937058B (zh) * 2020-07-14 2023-01-31 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
WO2022012169A1 (zh) * 2020-07-14 2022-01-20 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
CN113937058A (zh) * 2020-07-14 2022-01-14 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
US11985814B2 (en) 2020-08-13 2024-05-14 Changxin Memory Technologies, Inc. Method for manufacturing bit line structure, method for manufacturing semiconductor structure, and semiconductor structure
WO2022083168A1 (zh) * 2020-10-23 2022-04-28 长鑫存储技术有限公司 半导体结构制作方法及半导体结构
CN114843270A (zh) * 2021-02-01 2022-08-02 华邦电子股份有限公司 动态随机存取存储器及其制造方法
TWI808662B (zh) * 2021-07-02 2023-07-11 南韓商三星電子股份有限公司 半導體記憶體裝置

Also Published As

Publication number Publication date
US20210210432A1 (en) 2021-07-08
CN107706179B (zh) 2022-12-20
US11776909B2 (en) 2023-10-03
US10468350B2 (en) 2019-11-05
US20180040560A1 (en) 2018-02-08
US10978397B2 (en) 2021-04-13
US20200118929A1 (en) 2020-04-16
US10535605B2 (en) 2020-01-14
US20180040561A1 (en) 2018-02-08

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