CN111244094A - 半导体存储器件 - Google Patents
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Abstract
公开了一种半导体存储器件，该半导体存储器件包括：在基板上的多个存储单元，每个存储单元包括存取晶体管、上拉晶体管和下拉晶体管；第一线层，在存储单元上并包括第一下着陆焊盘和第二下着陆焊盘；第二线层，在第一线层上并包括具有开口的接地线和在开口中的上着陆焊盘；以及包括字线的第三线层，在第二线层上。接地线通过第一下着陆焊盘电连接到下拉晶体管的端子。字线通过上着陆焊盘和第二下着陆焊盘电连接到存取晶体管的端子。
Description
技术领域
一些发明构思的一些示例实施方式涉及一种半导体存储器件，更具体地，涉及包括多个存储单元的半导体存储器件。
背景技术
半导体器件由于其小尺寸、多功能性和/或低制造成本而在电子产业中是有益的。半导体器件的示例包括存储逻辑数据的半导体存储器件、处理逻辑数据的操作的半导体逻辑器件、以及具有存储元件和逻辑元件两者的混合半导体器件。随着电子产业的先进发展，半导体器件已经日益集成。例如，越来越要求半导体器件表现出诸如高可靠性、高速度和/或多功能性的特性。半导体器件已经逐渐复杂化并集成以满足这些要求的特性。
发明内容
根据一些方面构思的一些示例实施方式，一种半导体存储器件可以包括：在基板上的多个存储单元，所述多个存储单元中的每个包括存取晶体管和下拉晶体管；在存储单元上的第一线层，第一线层包括第一下着陆焊盘和第二下着陆焊盘；在第一线层上的第二线层，该第二线层包括具有开口的接地线和在开口中的上着陆焊盘；以及在第二线层上的包括字线的第三线层。接地线可以通过第一下着陆焊盘电连接到下拉晶体管的端子。字线可以通过上着陆焊盘和第二下着陆焊盘电连接到存取晶体管的端子。
根据一些方面构思的一些示例实施方式，一种半导体存储器件可以包括：在基板上的多个存储单元晶体管；在所述多个存储单元晶体管上的第一线层；以及在第一线层上的第二线层。第二线层可以包括接地线，该接地线具有多个开口并具有通过第一线层到所述多个存储单元晶体管中的第一存储晶体管的端子的电连接。接地线可以包括在第二方向上延伸的一对第一部分和在与第二方向相交的第一方向上延伸的一对第二部分。每个开口可以由该对第一部分和该对第二部分限定。该对第一部分中的每个第一部分在第一方向上的宽度可以大于该对第二部分中的每个第二部分在第二方向上的宽度。
根据一些方面构思的一些示例实施方式，一种半导体存储器件可以包括：在基板上的多个存储单元，每个存储单元包括多个存储晶体管；以及顺序堆叠在所述多个存储单元上的第一线层、第二线层和第三线层。第一线层可以包括位线、电源线和第一下着陆焊盘。第二线层可以包括接地线和上着陆焊盘。第三线层可以包括字线。字线可以通过上着陆焊盘和第一下着陆焊盘电连接到所述多个存储晶体管中的第一存储晶体管的端子。
附图说明
图1示出示例电路图，其示出根据一些发明构思的一些示例实施方式的SRAM单元。
图2示出平面图，其示出根据一些发明构思的一些示例实施方式的示例半导体存储器件的线层。
图3示出放大平面图的示例，其示出图2的部分M。
图4示出简化的透视图，其示出图2的示例部分M。
图5示出图3中绘出的示例部分N的放大平面图，其包括根据图1的示例电路图的示例SRAM。
图6A至图6D示出分别沿着图5的线A-A'、B-B'、C-C'和D-D'截取的剖视图的示例。
图7示出图3中绘出的部分M的示例的平面图，其包括根据一些发明构思的一些示例实施方式的示例半导体存储器件。
图8示出包括图2中绘出的部分M的线层的示例的简化透视图。
图9示出图2中绘出的部分M的示例的简化透视图，其包括根据一些发明构思的一些示例实施方式的示例半导体存储器件。
具体实施方式
图1示出示例电路图，其示出根据一些发明构思的一些示例实施方式的示例SRAM单元。
在诸如图1所示的一些示例实施方式中，静态随机存取存储器(SRAM)单元可以包括第一上拉晶体管TU1、第一下拉晶体管TD1、第二上拉晶体管TU2、第二下拉晶体管TD2、第一存取晶体管TA1和/或第二存取晶体管TA2。在一些示例实施方式中，第一上拉晶体管TU1和第二上拉晶体管TU2可以是PMOS和/或NMOS晶体管。第一下拉晶体管TD1和第二下拉晶体管TD2以及第一存取晶体管TA1和第二存取晶体管TA2可以是NMOS晶体管。
在一些示例实施方式中，第一节点N1可以连接到第一上拉晶体管TU1的第一源极/漏极和/或第一下拉晶体管TD1的第一源极/漏极。电源线VDD可以连接到第一上拉晶体管TU1的第二源极/漏极，接地线VSS可以连接到第一下拉晶体管TD1的第二源极/漏极。第一上拉晶体管TU1和第一下拉晶体管TD1可以使它们的栅极彼此电连接。在一些示例实施方式中，第一上拉晶体管TU1和第一下拉晶体管TD1可以一起用作第一反相器。第一反相器可以具有与第一上拉晶体管TU1和/或第一下拉晶体管TD1的被连接的栅极对应的输入端子，和/或可以具有与第一节点N1对应的输出端子。
在一些示例实施方式中，第二节点N2可以连接到第二上拉晶体管TU2的第一源极/漏极和/或第二下拉晶体管TD2的第一源极/漏极。电源线VDD可以连接到第二上拉晶体管TU2的第二源极/漏极，和/或接地线VSS可以连接到第二下拉晶体管TD2的第二源极/漏极。第二上拉晶体管TU2和第二下拉晶体管TD2可以使它们的栅极彼此电连接。因此，第二上拉晶体管TU2和第二下拉晶体管TD2可以一起用作第二反相器。第二反相器可以具有与第二上拉晶体管TU2和第二下拉晶体管TD2的被连接的栅极对应的输入端子，和/或具有与第二节点N2对应的输出端子。
在一些示例实施方式中，第一反相器和第二反相器可以彼此连接以用作闩锁结构。在这种配置中，第一上拉晶体管TU1的栅极和第一下拉晶体管TD1的栅极可以电连接到第二节点N2，和/或第二上拉晶体管TU2的栅极和第二下拉晶体管TD2的栅极可以电连接到第一节点N1。第一存取晶体管TA1可以具有连接到第一节点N1的第一源极/漏极和/或连接到第一位线BL1的第二源极/漏极。第二存取晶体管TA2也可以具有连接到第二节点N2的第一源极/漏极和/或连接到第二位线BL2的第二源极/漏极。第一和/或第二存取晶体管TA1和TA2可以使它们的栅极电连接到字线WL。以上配置可以用作根据一些发明构思的一些示例实施方式的SRAM单元。
图2示出平面图，其示出根据一些发明构思的一些示例实施方式的半导体存储器件的线层。图3示出放大平面图，其示出图2的示例部分M。图4示出简化透视图，其示出图2的示例部分M。
在诸如图2至图4中示出的一些示例实施方式中，多个存储单元CE可以提供在基板100上。存储单元CE可以二维地布置在基板100上。在一些示例实施方式中，每个存储单元CE可以是以上参照图1讨论的SRAM单元。存储单元CE可以在其上提供有第一线层M1、第二线层M2和第三线层M3。第一线层M1、第二线层M2和第三线层M3可以顺序地堆叠。第一线层M1、第二线层M2和/或第三线层M3可以包括导电的金属氮化物(例如钛氮化物或钽氮化物)和金属(例如钛、钽、钨、铜或铝)中的一种或更多种。
在诸如图3和图4中示出的一些示例实施方式中，第一线层M1可以包括在第二方向D2上延伸的第一位线BL1、第二位线BL2和/或电源线VDD。电源线VDD可以插设在第一位线BL1和/或第二位线BL2之间。当在平面图中看时，第一位线BL1、第二位线BL2和/或电源线VDD可以具有线形形状。电源线VDD可以在第一方向D1上具有比第一位线BL1和/或第二位线BL2在第一方向D1上的宽度大的宽度。
在一些示例实施方式中，第一线层M1可以包括分别与第一位线BL1和/或第二位线BL2相邻的第一下着陆焊盘LLP1和/或第二下着陆焊盘LLP2。第一下着陆焊盘LLP1和第二下着陆焊盘LLP2可以沿着第二方向D2布置。当在平面图中看时，第一下着陆焊盘LLP1和/或第二下着陆焊盘LLP2可以具有岛形状。
在一些示例实施方式中，第一线层M1可以包括第一通路(例如图5的VI1)，其可以相应地设置在第一位线BL1、第二位线BL2、电源线VDD、第一下着陆焊盘LLP1和/或第二下着陆焊盘LLP2下面。第一通路VI1可以将存储单元CE电连接到第一线层M1。
在诸如图2至图4中示出的一些示例实施方式中，第二线层M2可以包括接地线VSS和/或上着陆焊盘ULP。接地线VSS可以是网格型导电结构。例如，接地线VSS可以具有多个开口OP，和/或可以在第一方向D1和第二方向D2上延伸。接地线VSS可以包括在第二方向D2上延伸的第一部分P1和/或在第一方向D1上延伸的第二部分P2。第一部分P1可以在第一方向D1上具有比第二部分P2在第二方向D2上的宽度大的宽度。开口OP可以由一对相邻的第一部分P1和一对相邻的第二部分P2限定。
在一些示例实施方式中，一对上着陆焊盘ULP可以设置在开口OP中。该对上着陆焊盘ULP可以在第二方向D2上布置在开口OP中。当在平面图中看时，上着陆焊盘ULP可以具有岛形状。
在一些示例实施方式中，接地线VSS的一个或更多个第二部分P2可以分别与一个或更多个第一下着陆焊盘LLP1竖直地重叠。接地线VSS的第二部分P2的至少一部分可以与其下面的第一下着陆焊盘LLP1竖直地重叠。一个或更多个上着陆焊盘ULP可以分别与一个或更多个第二下着陆焊盘LLP2竖直地重叠。上着陆焊盘ULP的至少一部分可以与其下面的第二下着陆焊盘LLP2竖直地重叠。
在一些示例实施方式中，第二线层M2可以包括相应地提供在接地线VSS和/或上着陆焊盘ULP下面的一个或更多个第二通路VI2。接地线VSS可以通过第二通路VI2电连接到第一线层M1的第一下着陆焊盘LLP1。由于第二通路VI2在接地线VSS下面提供为多个，所以多个第一下着陆焊盘LLP1可以共同地连接到单个接地线VSS。上着陆焊盘ULP可以通过第二通路VI2电连接到第一线层M1的第二下着陆焊盘LLP2。
在一些示例实施方式中，第二线层M2可以包括接地线VSS、上着陆焊盘ULP和/或第二通路VI2。在一些示例实施方式中，第二线层M2可以被限制为这样的结构；在另一些示例实施方式中，第二线层M2可以被限制为接地线VSS。在一些其它的示例实施方式中，第二线层M2可以包括其它线，诸如位线、电源线和/或字线。
在一些示例实施方式中，第三线层M3可以包括在第一方向D1上延伸的字线WL。字线WL可以布置在第二方向D2上。当在平面图中看时，字线WL可以具有线形形状。
在一些示例实施方式中，第三线层M3可以包括在字线WL下面的第三通路VI3。字线WL可以通过第三通路VI3电连接到第二线层M2的上着陆焊盘ULP。例如，字线WL可以通过第三通路VI3、上着陆焊盘ULP和第二通路VI2电连接到第一线层M1的第二下着陆焊盘LLP2。
在一些示例实施方式中，第三线层M3可以包括字线WL和/或第三通路VI3。在一些示例实施方式中，第三线层M3可以仅包括字线WL。在一些其它的示例实施方式中，第三线层M3可以包括其它线，诸如位线、电源线和/或接地线。
图5示出图3中绘出的示例部分N的放大平面图，示出根据图1的电路图的示例SRAM单元。图6A至图6D示出分别沿着图5的线A-A'、B-B'、C-C'和D-D'截取的剖视图。
在诸如图1至图5和/或图6A至图6D中示出的一些示例实施方式中，基板100可以在其上提供有存储单元CE，存储单元CE可以包括SRAM单元。器件隔离层ST可以提供在基板100上。器件隔离层ST可以限定第一有源图案AP1和第二有源图案AP2。基板100可以是化合物半导体基板或包括硅、锗、硅锗等的半导体基板。器件隔离层ST可以包括电介质材料，诸如硅氧化物层。
在一些示例实施方式中，第一有源图案AP1和/或第二有源图案AP2可以是基板100的部分。沟槽TR可以限定在相邻的第一有源图案AP1和第二有源图案AP2之间。器件隔离层ST可以填充沟槽TR。第一有源图案AP1和/或第二有源图案AP2可以具有竖直地突出超过器件隔离层ST的上部分。第一有源图案AP1和/或第二有源图案AP2的上部分可以具有竖直地突出在器件隔离层ST之上的鳍形状。
在一些示例实施方式中，第一沟道CH1和/或第一源极/漏极图案SD1可以提供在第一有源图案AP1的上部分上。第二沟道CH2和/或第二源极/漏极图案SD2可以提供在第二有源图案AP2的上部分上。第一源极/漏极图案SD1可以是p型杂质区。第二源极/漏极图案SD2可以是n型杂质区。一个或更多个第一沟道CH1可以插设在一对第一源极/漏极图案SD1之间。一个或更多个第二沟道CH2可以插设在一对第二源极/漏极图案SD2之间。
在一些示例实施方式中，第一源极/漏极图案SD1和/或第二源极/漏极图案SD2可以是通过选择性外延生长工艺形成的外延图案。第一源极/漏极图案SD1和/或第二源极/漏极图案SD2可以具有在比第一沟道CH1和/或第二沟道CH2的顶表面高的水平面处的顶表面。第一源极/漏极图案SD1和/或第二源极/漏极图案SD2可以包括可与基板100的半导体元素相同或不同的半导体元素。例如，第一源极/漏极图案SD1可以包括具有比基板100的半导体元素的晶格常数大的晶格常数的半导体元素。因此，第一源极/漏极图案SD1可以给第一沟道CH1提供压应力。例如，第二源极/漏极图案SD2可以包括与基板100的半导体元素相同或类似的半导体元素。
在一些示例实施方式中，第一栅电极GE1至第四栅电极GE4可以在第一方向D1上延伸，同时跨过第一有源图案AP1和/或第二有源图案AP2。第一栅电极GE1至第四栅电极GE4中的至少一个可以与第一沟道CH1和第二沟道CH2中的至少一个竖直地重叠。第一栅电极GE1至第四栅电极GE4中的一个或更多个可以包括导电的金属氮化物(例如钛氮化物或钽氮化物)和/或金属(例如钛、钽、钨、铜或铝)中的一种或更多种。
在一些示例实施方式中，第二栅电极GE2和第四栅电极GE4可以在第一方向D1上彼此线性地对准。电介质图案SP可以插设在第二栅电极GE2和第四栅电极GE4之间，并可以使第二栅电极GE2和第四栅电极GE4彼此分隔。第一栅电极GE1和第三栅电极GE3可以在第一方向D1上彼此线性地对准。电介质图案SP可以插设在第一栅电极GE1和第三栅电极GE3之间，并可以使第一栅电极GE1和第三栅电极GE3彼此分隔。
在一些示例实施方式中，一对栅极间隔物GS可以设置在第一栅电极GE1至第四栅电极GE4中的一个或更多个的相反的侧壁上。栅极间隔物GS可以沿着第一栅电极GE1至第四栅电极GE4在第一方向D1上延伸。栅极间隔物GS中的一个或更多个可以具有比第一栅电极GE1至第四栅电极GE4中的至少一个的顶表面高的顶表面。栅极间隔物GS中的至少一个的顶表面可以与第一层间电介质层110的顶表面共平面。栅极间隔物GS中的一个或更多个可以包括SiO2、SiCN、SiCON和SiN中的一种或更多种。例如，栅极间隔物GS中的一个或更多个可以包括分别包含SiO2、SiCN、SiCON和SiN的多个层。一些示例实施方式可以被限制为两种或更多种这样的成分，而另一些示例实施方式可以包括一种或更多种其它成分。
在一些示例实施方式中，至少一个栅极电介质图案GI可以插设在第一栅电极GE1至第四栅电极GE4中的至少一个与第一有源图案AP1和/或第二有源图案AP2中的至少一个之间。栅极电介质图案GI中的至少一个可以沿着第一栅电极GE1至第四栅电极GE4中的对应一个的底表面延伸。栅极电介质图案GI中的至少一个可以覆盖第一沟道CH1和第二沟道CH2中的对应一个的顶表面和/或相反的侧壁。栅极电介质图案GI可以包括高k电介质材料。例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌中的一种或更多种。
一些示例实施方式可以包括相应地提供在第一栅电极GE1至第四栅电极GE4上的栅极覆盖图案GP。栅极覆盖图案GP中的至少一个可以沿着第一栅电极GE1至第四栅电极GE4中的至少一个在第一方向D1上延伸。栅极覆盖图案GP中的至少一个可以插设在一对栅极间隔物GS之间。栅极覆盖图案GP中的至少一个可以包括相对于第一层间电介质层110、第二层间电介质层120、第三层间电介质层130和/或第四层间电介质层140具有蚀刻选择性的材料。在一些示例实施方式中，栅极覆盖图案GP可以包括SiON、SiCN、SiCON和SiN中的一种或更多种。在一些示例实施方式中，栅极覆盖图案GP可以被限制为这样的成分，而在另一些示例实施方式中，栅极覆盖图案GP可以包括一种或更多种其它成分。
在一些示例实施方式中，第一层间电介质层110可以提供在基板100上。第一层间电介质层110可以覆盖栅极间隔物GS中的至少一个和/或第一源极/漏极图案SD1和第二源极/漏极图案SD2中的至少一个。第一层间电介质层110可以具有与栅极覆盖图案GP中的至少一个的顶表面和/或栅极间隔物GS中的至少一个的顶表面基本上共平面的顶表面。
一些示例实施方式可以包括第一有源接触AC1至第八有源接触AC8。第一有源接触AC1至第八有源接触AC8中的至少一个可以穿透第一层间电介质层110的上部分和/或可以具有与第一源极/漏极图案SD1和/或第二源极/漏极图案SD2的连接。第一有源接触AC1至第八有源接触AC8中的至少一个可以具有与第一层间电介质层110的顶表面共平面的顶表面。第一有源接触AC1至第八有源接触AC8中的至少一个可以包括导电的金属氮化物(例如钛氮化物或钽氮化物)和金属(例如钛、钽、钨、铜或铝)中的一种或更多种。在一些示例实施方式中，第一有源接触AC1至第八有源接触AC8中的至少一个可以被限制为这样的成分，而在另一些示例实施方式中，第一有源接触AC1至第八有源接触AC8中的至少一个可以包括一种或更多种其它成分。
一些示例实施方式可以包括提供在第三栅电极GE3上的第一栅极接触GC1和/或提供在第二栅电极GE2上的第二栅极接触GC2。第一栅极接触GC1和第二栅极接触GC2中的至少一个可以穿透第一层间电介质层110、栅极间隔物GS和/或栅极覆盖图案GP的上部分。第一栅极接触GC1和第二栅极接触GC2可以分别具有与第三栅电极GE3和第二栅电极GE2的连接。第一栅极接触GC1和第二栅极接触GC2中的至少一个可以具有与第一层间电介质层110的顶表面共平面的顶表面。第一栅极接触GC1和第二栅极接触GC2中的至少一个可以具有比第一有源接触AC1至第八有源接触AC8中的至少一个的底表面高的底表面。第一栅极接触GC1和第二栅极接触GC2中的至少一个可以包括导电的金属氮化物(例如钛氮化物或钽氮化物)和金属(例如钛、钽、钨、铜或铝)中的一种或更多种。第一栅极接触GC1和/或第二栅极接触GC2可以包括与第一有源接触AC1至第八有源接触AC8的材料相同或类似的材料。例如，第一栅极接触GC1和第二有源接触AC2可以一体地结合以组成单个导电结构。第二栅极接触GC2和第五有源接触AC5可以一体地结合成单个导电结构。
一些示例实施方式可以包括顺序堆叠的第一层间电介质层110、第二层间电介质层120、第三层间电介质层130和/或第四层间电介质层140。例如，第一层间电介质层110至第四层间电介质层140可以包括硅氧化物层。
一些示例实施方式可以包括在第二层间电介质层120中的第一线层M1。第一线层M1可以包括第一位线BL1、第二位线BL2、电源线VDD、第一下着陆焊盘LLP1、第二下着陆焊盘LLP2和/或第一通路VI1。
在一些示例实施方式中，第一位线BL1可以通过第一通路VI1电连接到第三有源接触AC3。第二位线BL2可以通过第一通路VI1电连接到第七有源接触AC7。电源线VDD可以通过第一通路VI1电连接到第四有源接触AC4和/或第六有源接触AC6。
在一些示例实施方式(尽管没有示出)中，第一下着陆焊盘LLP1中的一个LLP1a可以电连接到第八有源接触AC8。第一下着陆焊盘LLP1中的另一个LLP1b可以电连接到第一有源接触AC1。第四栅电极GE4可以电连接到第二下着陆焊盘LLP2中的一个LLP2c。第一栅电极GE1可以电连接到第二下着陆焊盘LLP2中的另一个LLP2d(例如，如图3所示)。
一些示例实施方式可以包括在第三层间电介质层130中的第二线层M2。第二线层M2可以包括接地线VSS、上着陆焊盘ULP和/或第二通路VI2。
在一些示例实施方式中，接地线VSS可以通过第二通路VI2中的至少一个VI2a电连接到第一下着陆焊盘LLP1a。接地线VSS可以通过第二通路VI2中的另一个VI2b电连接到第一下着陆焊盘LLP1b。上着陆焊盘ULP中的一个可以通过第二通路VI2中的另一个VI2c电连接到第二下着陆焊盘LLP2c。上着陆焊盘ULP中的另一个可以通过第二通路VI2中的另一个VI2d电连接到第二下着陆焊盘LLP2d(见图3)。例如，第一有源接触AC1和/或第八有源接触AC8可以电连接到第二线层M2的接地线VSS。
一些示例实施方式可以包括在第四层间电介质层140中的第三线层M3。第三线层M3可以包括字线WL和/或第三通路VI3。上着陆焊盘ULP可以通过第三通路VI3电连接到字线WL。例如，第一栅电极GE1和第四栅电极GE4可以电连接到字线WL。
在一些示例实施方式中，存储晶体管可以包括第一有源图案AP1、第二有源图案AP2和/或第一栅电极GE1至第四栅电极GE4中的至少一个。图5的存储晶体管可以包括第一上拉晶体管TU1、第一下拉晶体管TD1、第二上拉晶体管TU2、第二下拉晶体管TD2、第一存取晶体管TA1和/或第二存取晶体管TA2，诸如在图1的示例中示出的。
在一些示例实施方式中，第一栅电极GE1可以是第一存取晶体管TA1的栅极。第一栅电极GE1可以电连接到字线WL。第二栅电极GE2可以是第一上拉晶体管TU1和第一下拉晶体管TD1的公共栅极。第三栅电极GE3可以是第二上拉晶体管TU2和第二下拉晶体管TD2的公共栅极。第四栅电极GE4可以是第二存取晶体管TA2的栅极。第四栅电极GE4可以电连接到字线WL。
在一些示例实施方式中，第一有源接触AC1可以电连接到第一下拉晶体管TD1的第二源极/漏极。第一有源接触AC1可以电连接到接地线VSS。
在一些示例实施方式中，第二有源接触AC2可以电连接到第一下拉晶体管TD1和第一存取晶体管TA1的公共源极/漏极(或第一源极/漏极)。第二有源接触AC2可以在第一方向D1上延伸。第二有源接触AC2可以具有到第一上拉晶体管TU1的第一源极/漏极的电连接。第二有源接触AC2可以对应于图1的第一节点N1。
在一些示例实施方式中，第三有源接触AC3可以电连接到第一存取晶体管TA1的第二源极/漏极。第三有源接触AC3可以通过第一通路VI1电连接到第一位线BL1。
在一些示例实施方式中，第四有源接触AC4可以电连接到第一上拉晶体管TU1的第二源极/漏极。第四有源接触AC4可以通过第一通路VI1电连接到电源线VDD。
在一些示例实施方式中，第五有源接触AC5可以电连接到第二上拉晶体管TU2的第一源极/漏极。第五有源接触AC5可以在第一方向D1上延伸并具有到第二下拉晶体管TD2和第二存取晶体管TA2的公共源极/漏极(或第一源极/漏极)的电连接。第五有源接触AC5可以对应于图1的第二节点N2。
在一些示例实施方式中，第六有源接触AC6可以电连接到第二上拉晶体管TU2的第二源极/漏极。第六有源接触AC6可以通过第一通路VI1电连接到电源线VDD。
在一些示例实施方式中，第七有源接触AC7可以电连接到第二存取晶体管TA2的第二源极/漏极。第七有源接触AC7可以通过第一通路VI1电连接到第二位线BL2。
在一些示例实施方式中，第八有源接触AC8可以电连接到第二下拉晶体管TD2的第二源极/漏极。第八有源接触AC8可以电连接到接地线VSS。
在一些示例实施方式中，第一栅极接触GC1可以将第二有源接触AC2电连接到第三栅电极GE3。例如，第一栅极接触GC1可以将图1的第一节点N1电连接到第二上拉晶体管TU2和第二下拉晶体管TD2的公共栅极。
在一些示例实施方式中，第二栅极接触GC2可以将第五有源接触AC5电连接到第二栅电极GE2。例如，第二栅极接触GC2可以将图1的第二节点N2电连接到第一上拉晶体管TU1和第一下拉晶体管TD1的公共栅极。
在一些发明构思的一些示例实施方式中，接地线VSS可以包括网格型导电结构。上着陆焊盘ULP可以具有比接地线VSS的面积小的面积。例如，接地线VSS的面积与第二线层M2的总面积的比率可以相对大，这可以在一些示例实施方式中减小接地线VSS的电阻。在一些示例实施方式中，字线WL可以提供在第二线层M2上的第三线层M3上，使得字线WL具有比第三线层M3的面积大的面积。因此，字线WL可以在电阻上减小。在一些示例实施方式中，接地线VSS和/或字线WL的减小的电阻可以提高根据一些发明构思的半导体存储器件的操作速度。
图7示出在图3中绘出的部分M的示例的平面图，示出根据一些发明构思的一些示例实施方式的示例半导体存储器件。图8示出简化透视图，示出诸如在图2中绘出的示例部分M的线层的示例。在诸如图7和/或图8中示出的示例实施方式中，与以上参照图1至图5和图6A至图6D讨论的技术特征的详细描述重复的技术特征的详细描述可以被省略。
在诸如图7和图8中示出的一些示例实施方式中，第一线层M1可以包括第一下接地线LVSS1和第二下接地线LVSS2。第一线层M1可以不包括第一下着陆焊盘LLP1。
在一些示例实施方式中，第一下接地线LVSS1和/或第二下接地线LVSS2可以在第二方向D2上延伸。第一下接地线LVSS1和第二下接地线LVSS2可以具有线形形状。例如，第一下接地线LVSS1和第二下接地线LVSS2可以跨过单个存储单元CE。第一下接地线LVSS1可以邻近第一位线BL1，第二下接地线LVSS2可以邻近第二位线BL2。
在一些示例实施方式中，第一下接地线LVSS1可以通过第一通路VI1电连接到第一有源接触AC1。第二下接地线LVSS2可以通过第一通路VI1电连接到第八有源接触AC8。第一下接地线LVSS1和第二下接地线LVSS2可以共同地连接到第二线层M2的接地线VSS。
图9示出在图2中绘出的部分M的简化透视图，示出根据一些发明构思的一些示例实施方式的示例半导体存储器件。在以下的示例实施方式中，将省略可与以上参照图1至图5和图6A至图6D讨论的技术特征的详细描述重复的技术特征的详细描述。
一些示例实施方式(诸如在图9中示出的)可以包括提供在第三线层M3上的第四线层M4。第四线层M4可以包括在第一方向D1上延伸的上字线UWL。上字线UWL可以布置在第二方向D2上。当在平面图中看时，上字线UWL可以具有线形形状。
在一些示例实施方式中，上字线UWL中的至少一个可以分别与第三线层M3的字线WL中的至少一个竖直地重叠。上字线UWL中的至少一个可以通过第四通路VI4电连接到在其下的字线WL中的至少一个。字线WL和/或上面的上字线UWL可以用作捆绑(strap)结构。在一些示例实施方式中，电信号可以不仅通过字线WL而且通过上字线UWL施加，这使得能够减小电阻和/或提高操作速度。
在一些发明构思的一些示例实施方式中，半导体存储器件可以包括具有比第二线层的面积大的面积的接地线，例如通过上述下接地线。在一些示例实施方式中，至少一个字线可以具有比第三线层的面积大的面积，例如通过上述上字线。因此，接地线和/或字线可以在电阻上减小。因此，半导体存储器件可以在操作速度上提高。
这里讨论的一些示例实施方式涉及一个或更多个晶体管，诸如第一和第二上拉晶体管TU1、TU2、第一和第二下拉晶体管TD1、TD2以及第一和第二存取晶体管TA1和TA2。这里讨论的一些示例实施方式涉及这样的晶体管的一个或更多个端子，诸如漏极、栅极和/或源极。当在这里使用时，诸如在一些示例实施方式的讨论中和/或在附图中，术语“晶体管”可以指的是场效应晶体管、二元结型晶体管和/或类似物。当在这里使用时，诸如在一些示例实施方式的讨论中和/或在附图中，在晶体管的背景中的术语“端子”可以指的是例如晶体管的漏极、栅极、源极、集电极、基极和/或发射极等。诸如这里讨论的和/或在附图中的一些示例实施方式可以涉及漏极、栅极、源极等。将理解，在一些其它的示例实施方式中，不管在这里是否被讨论，漏极、栅极、源极等可以用相同的或不同的晶体管的不同端子代替，而不一定脱离本公开，本公开的范围将由权利要求书确定。
尽管已经参照附图讨论了一些发明构思的一些示例实施方式，但是可以在其中进行形式和细节上的各种变化而没有脱离一些发明构思的精神和范围。在所有的方面中，以上描述的一些示例实施方式仅是说明性的而不是限制性的。
本申请要求于2018年11月28日在韩国知识产权局提交的韩国专利申请第10-2018-0149652号的优先权，其全部内容通过引用结合于此。
Claims (20)
1.一种半导体存储器件，包括：
在基板上的多个存储单元，所述多个存储单元中的每个包括存取晶体管和下拉晶体管；
在所述存储单元上的第一线层，所述第一线层包括第一下着陆焊盘和第二下着陆焊盘；
在所述第一线层上的第二线层，所述第二线层包括具有开口的接地线和在所述开口中的上着陆焊盘；以及
在所述第二线层上的包括字线的第三线层，
其中所述接地线通过所述第一下着陆焊盘电连接到所述下拉晶体管的端子，并且
其中所述字线通过所述上着陆焊盘和所述第二下着陆焊盘电连接到所述存取晶体管的端子。
2.根据权利要求1所述的半导体存储器件，其中
所述第一线层包括位线和电源线，并且
所述位线和所述电源线在第二方向上彼此平行地延伸。
3.根据权利要求2所述的半导体存储器件，其中
所述第一下着陆焊盘和所述第二下着陆焊盘邻近所述位线，并且
所述第一下着陆焊盘和所述第二下着陆焊盘分别布置在所述第二方向上。
4.根据权利要求1所述的半导体存储器件，其中所述上着陆焊盘的至少一部分与所述第二下着陆焊盘竖直地重叠。
5.根据权利要求1所述的半导体存储器件，其中所述上着陆焊盘包括在所述开口中的一对上着陆焊盘。
6.根据权利要求1所述的半导体存储器件，其中
所述接地线具有多个开口，并且
所述接地线是网格型导电结构。
7.根据权利要求1所述的半导体存储器件，其中
所述接地线包括在第二方向上延伸的第一部分以及在与所述第二方向相交的第一方向上延伸的第二部分，并且
所述开口由一对所述第一部分和一对所述第二部分限定。
8.根据权利要求7所述的半导体存储器件，其中所述第一部分在所述第一方向上的宽度大于所述第二部分在所述第二方向上的宽度。
9.根据权利要求1所述的半导体存储器件，还包括：
在所述第三线层上的包括上字线的第四线层，
其中所述字线和所述上字线彼此电连接。
10.一种半导体存储器件，包括：
在基板上的多个存储单元晶体管；
在所述多个存储单元晶体管上的第一线层；以及
在所述第一线层上的第二线层，
其中所述第二线层包括接地线，该接地线具有多个开口并具有通过所述第一线层到所述多个存储单元晶体管中的第一存储晶体管的端子的电连接，
其中所述接地线包括在第二方向上延伸的一对第一部分以及在与所述第二方向相交的第一方向上延伸的一对第二部分，
其中每个所述开口由所述一对第一部分和所述一对第二部分限定，并且
其中所述一对第一部分中的每个第一部分在所述第一方向上的宽度大于所述一对第二部分中的每个所述第二部分在所述第二方向上的宽度。
11.根据权利要求10所述的半导体存储器件，其中
所述第一线层包括位线、电源线、第一下着陆焊盘和第二下着陆焊盘，并且
所述接地线通过所述第一下着陆焊盘电连接到所述第一存储晶体管的所述端子。
12.根据权利要求11所述的半导体存储器件，其中所述第二线层包括在所述开口中的上着陆焊盘。
13.根据权利要求12所述的半导体存储器件，其中
所述半导体存储器件还包括在所述第二线层上的第三线层，并且
所述第三线层包括字线，该字线通过所述上着陆焊盘和所述第二下着陆焊盘电连接到所述多个存储单元晶体管中的第二存储晶体管的端子。
14.根据权利要求10所述的半导体存储器件，其中
所述第一线层包括位线、电源线和下接地线，
所述位线、所述电源线和所述下接地线彼此平行地延伸，并且
所述接地线通过所述下接地线电连接到所述第一存储晶体管的所述端子。
15.一种半导体存储器件，包括：
在基板上的多个存储单元，每个所述存储单元包括多个存储晶体管；和
顺序地堆叠在所述多个存储单元上的第一线层、第二线层和第三线层，
其中所述第一线层包括位线、电源线和第一下着陆焊盘，
其中所述第二线层包括接地线和上着陆焊盘，
其中所述第三线层包括字线，并且
其中所述字线通过所述上着陆焊盘和所述第一下着陆焊盘电连接到所述多个存储晶体管中的第一存储晶体管的端子。
16.根据权利要求15所述的半导体存储器件，其中
所述第一线层包括第二下着陆焊盘，并且
所述接地线通过所述第二下着陆焊盘电连接到所述多个存储晶体管中的第二存储晶体管的端子。
17.根据权利要求15所述的半导体存储器件，其中
所述第一线层还包括下接地线，并且
所述接地线通过所述下接地线电连接到所述多个存储晶体管中的第二存储晶体管的端子。
18.根据权利要求15所述的半导体存储器件，其中所述第一存储晶体管是静态随机存取存储器(SRAM)单元的存取晶体管。
19.根据权利要求15所述的半导体存储器件，其中
所述接地线具有开口，并且
所述上着陆焊盘在所述开口中。
20.根据权利要求19所述的半导体存储器件，其中
所述接地线包括在第二方向上延伸的一对第一部分以及在与所述第二方向相交的第一方向上延伸的一对第二部分，并且
所述开口由所述一对第一部分和所述一对第二部分限定。
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Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220320115A1 (en) * | 2021-04-05 | 2022-10-06 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and methods of fabricating the same |
| US20240172407A1 (en) * | 2022-11-17 | 2024-05-23 | Samsung Electronics Co., Ltd. | Integrated circuit including cell array and backside power rail |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5334863A (en) * | 1991-06-06 | 1994-08-02 | Nec Corporation | Semiconductor memory device having a meshlike grounding wiring |
| US20050093071A1 (en) * | 2002-12-03 | 2005-05-05 | Chau-Neng Wu | Substrate based ESD network protection for a flip chip |
| US20170154671A1 (en) * | 2015-11-30 | 2017-06-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | SRAM Structure with Reduced Capacitance and Resistance |
| CN107706179A (zh) * | 2016-08-08 | 2018-02-16 | 三星电子株式会社 | 半导体存储器件 |
| CN108695272A (zh) * | 2017-04-06 | 2018-10-23 | 三星电子株式会社 | 半导体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3319872B2 (ja) * | 1994-05-24 | 2002-09-03 | 三菱電機株式会社 | 半導体記憶装置 |
| JP3526553B2 (ja) | 2001-01-26 | 2004-05-17 | 松下電器産業株式会社 | Ｓｒａｍ装置 |
| JP4073691B2 (ja) * | 2002-03-19 | 2008-04-09 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US6710391B2 (en) * | 2002-06-26 | 2004-03-23 | Texas Instruments Incorporated | Integrated DRAM process/structure using contact pillars |
| JP4624198B2 (ja) | 2005-07-06 | 2011-02-02 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP5362198B2 (ja) | 2007-08-31 | 2013-12-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8421205B2 (en) | 2010-05-06 | 2013-04-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Power layout for integrated circuits |
| US9620510B2 (en) | 2014-12-19 | 2017-04-11 | Taiwan Semiconductor Manufacturing Company Ltd. | Stacked metal layers with different thicknesses |
| US10411019B2 (en) | 2015-10-20 | 2019-09-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | SRAM cell word line structure with reduced RC effects |
-
2018
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-
2019
- 2019-06-27 US US16/454,765 patent/US11201160B2/en active Active
- 2019-07-01 TW TW108123157A patent/TWI811390B/zh active
- 2019-09-09 CN CN201910846913.8A patent/CN111244094B/zh active Active
-
2021
- 2021-12-09 US US17/546,241 patent/US11930629B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5334863A (en) * | 1991-06-06 | 1994-08-02 | Nec Corporation | Semiconductor memory device having a meshlike grounding wiring |
| US20050093071A1 (en) * | 2002-12-03 | 2005-05-05 | Chau-Neng Wu | Substrate based ESD network protection for a flip chip |
| US20170154671A1 (en) * | 2015-11-30 | 2017-06-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | SRAM Structure with Reduced Capacitance and Resistance |
| CN107706179A (zh) * | 2016-08-08 | 2018-02-16 | 三星电子株式会社 | 半导体存储器件 |
| CN108695272A (zh) * | 2017-04-06 | 2018-10-23 | 三星电子株式会社 | 半导体装置 |
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