CN117412582A - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括：衬底，具有第一表面和第二表面；第一导线结构至第三导线结构，设置在第一表面上，沿第一方向延伸，并在第二方向上彼此间隔开；以及SRAM单位单元，设置在第一表面上，并且包括：彼此连接的第一反相器和第二反相器；第一通道晶体管，连接到第一反相器；第二通道晶体管，连接到第二反相器；第一栅电极，包括在第一反相器中；以及第二栅电极，包括在第一通道晶体管中，第一反相器和第一通道晶体管设置在第一导线结构和第三导线结构之间，第二反相器和第二通道晶体管设置在第二导线结构和第三导线结构之间，并且第一栅电极和第二栅电极设置在第一导线结构和第三导线结构之间。

Description

半导体器件
相关申请的交叉引用
本申请要求于2022年7月15日在韩国知识产权局递交的韩国专利申请No.10-2022-0087390的优先权，其全部公开内容通过引用并入本文。
技术领域
本公开涉及半导体器件。
背景技术
集成电路可以包括具有各个功能的各种电路，诸如具有用于保存信息的多个存储位单元的存储电路。存储电路可以包括非易失性存储器件或易失性存储器件。例如，易失性存储器件可以包括SRAM(静态随机存取存储器)器件。
具有鳍状有源区、纳米线有源区或纳米片有源区的多沟道晶体管用于提高器件性能。由于多沟道晶体管需要窄的有源图案宽度以用于短沟道控制，因此比平面晶体管的源/漏区小的源/漏区可能是有用的。这可以减小对齐裕度，并进一步减小器件间距，以及增加封装密度。
此外，随着金属布线继续缩小到更小的特征尺寸以提高电路路由密度，现有的金属布线结构方案在更紧密间距的金属层上面临各种挑战。例如，存在由于金属线或插塞而导致的金属填充问题，并且需要扩散阻挡金属层以提高可靠性。阻挡金属层进一步减小金属线和金属插塞的尺寸。
该阻挡金属层影响沟槽填充能力，从而降低金属电阻或者甚至导致例如通孔开口或电迁移(EM)问题。与器件尺寸的减小相关联的其他问题包括增加的路由电阻、增加的寄生电容、短路、泄漏、对齐裕度、布局灵活性和封装密度。
因此，为了实现提高的电路性能和可靠性以及增加的封装密度以改善上述公开的问题，需要对SRAM单位单元进行研究。
发明内容
本公开的目的是提供一种能够使用可以在切割栅电极的同时用作连接布线的导线结构来提高SRAM的操作特性和可靠性的半导体器件。
根据本公开的目的不限于上述目的。根据本公开的未提及的其他目的和优点可以基于以下描述来理解，并且可以基于根据本公开的实施例来更加清楚地理解。此外，将容易理解，根据本公开的目的和优点可以使用权利要求中所示的方法及其组合来实现。
根据本公开的一方面，提供了一种半导体器件，该半导体器件包括：衬底，具有第一表面和与第一表面相对的第二表面；第一导线结构和第二导线结构，设置在衬底的第一表面上，沿第一方向延伸，并在第二方向上彼此间隔开；第三导线结构，设置在衬底的第一表面上，并在第一导线结构与第二导线结构之间，并且沿第一方向延伸；以及SRAM单位单元，设置在衬底的第一表面上，其中，SRAM单位单元包括：第一反相器和第二反相器，以交叉耦接的方式彼此连接；第一通道晶体管，连接到第一反相器；第二通道晶体管，连接到第二反相器；第一栅电极，包括在第一反相器中；以及第二栅电极，包括在第一通道晶体管中，其中，第一反相器和第一通道晶体管设置在第一导线结构和第三导线结构之间，其中，第二反相器和第二通道晶体管设置在第二导线结构和第三导线结构之间，并且其中，第一栅电极和第二栅电极设置在第一导线结构和第三导线结构之间。
根据本公开的另一方面，提供了一种半导体器件，该半导体器件包括：衬底，具有第一表面和与第一表面相对的第二表面；SRAM单位单元，设置在衬底的第一表面上；第一导线结构，设置在衬底的第一表面上，并沿第一方向延伸；以及第一电力线，设置在衬底的第二表面上，并连接到第一导线结构，其中，SRAM单位单元包括：第一反相器和第二反相器，以交叉耦接的方式彼此连接；第一通道晶体管，连接到第一反相器；以及第二通道晶体管，连接到第二反相器，其中，第一反相器包括第一下拉晶体管和第一上拉晶体管，第一上拉晶体管包括第一栅电极，并连接到第一电力线，其中，第二反相器包括第二下拉晶体管和第二上拉晶体管，第二上拉晶体管包括第二栅电极，并连接到第一电力线，并且其中，第一栅电极的沿第一方向延伸的短边和第二栅电极的沿第一方向延伸的短边中的每个短边面对第一导线结构的侧壁。
根据本公开的又一方面，提供了一种半导体器件，该半导体器件包括：衬底，具有第一表面和与第一表面相对的第二表面；SRAM单位单元，设置在衬底的第一表面上；导线结构，设置在衬底的第一表面上，并且包括沿第一方向延伸的隔离导线和在隔离导线的侧壁上的隔离线绝缘膜；桥接布线，设置在衬底的第一表面上，沿第二方向延伸，并在隔离导线的上表面上与隔离导线相交；以及电力线，设置在衬底的第二表面上，并连接到隔离导线，其中，SRAM单位单元包括：第一反相器和第二反相器，以交叉耦接的方式彼此连接；第一通道晶体管，连接到第一反相器；第二通道晶体管，连接到第二反相器；第一栅电极，包括在第一反相器中；第二栅电极，包括在第一通道晶体管中；第三栅电极，包括在第二反相器中；以及第四栅电极，包括在第二通道晶体管中，其中，第一栅电极和第二栅电极通过导线结构与第三栅电极和第四栅电极分离，其中，第一反相器的上拉晶体管和第二反相器的上拉晶体管连接到电力线，并且其中，桥接布线将第一反相器的上拉晶体管的源/漏区连接到第三栅电极。
附图说明
通过参照附图详细描述本公开的说明性实施例，本公开的上述和其他方面和特征将变得更清楚，在附图中：
图1是根据一些实施例的包括静态随机存取存储器(SRAM)器件的半导体器件的平面图；
图2是用于示出图1的半导体器件的SRAM单位单元的电路图；
图3是根据一些实施例的图1中的半导体器件的SRAM单位单元的布局图；
图4是根据一些实施例的沿图3的A-A截取的截面图；
图5是根据一些实施例的沿图3的B-B截取的截面图；
图6是根据一些实施例的沿图3的C-C截取的截面图；
图7是根据一些实施例的沿图3的D-D截取的截面图；
图8是根据一些实施例的沿图3的E-E截取的截面图；
图9是根据一些实施例的沿图3的F-F截取的截面图；
图10是根据一些实施例的沿图3的G-G截取的截面图；
图11是用于示出根据一些实施例的半导体器件的图；
图12和图13是用于示出根据一些实施例的半导体器件的图；
图14是用于示出根据一些实施例的半导体器件的图；以及
图15至图17是用于示出根据一些实施例的半导体器件的图。
具体实施方式
将理解的是，虽然本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语用于区分一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分。因此，以下描述的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分，而不脱离本公开的精神和范围。
在根据一些实施例的半导体器件的附图中，包括具有鳍状图案形状的沟道区的鳍状晶体管(FinFET)和包括纳米线或纳米片的晶体管以示例的方式示出。然而，本公开不限于此。本公开的技术思想可以应用于平面晶体管。
此外，根据一些实施例的半导体器件可以包括隧道晶体管(隧道FET)或三维(3D)晶体管。根据一些实施例的半导体器件可以包括双极结型晶体管、横向双扩散晶体管(LDMOS)等。
以下描述提供了静态随机存取存储器(SRAM)器件的各种实施例，即具有分布在衬底的前表面和后表面上的电力线(例如，高电力线Vdd、低电力线Vss)、位线和字线的SRAM器件的各种实施例，使得在各种折衷参数(诸如金属路由电阻和寄生电容)之间改善整体器件性能。
图1是根据一些实施例的包括SRAM器件的半导体器件的平面图。图2是用于示出图1的半导体器件的SRAM单位单元的电路图。图3是根据一些实施例的图1中的半导体器件的SRAM单位单元的布局图。图4是根据一些实施例的沿图3的A-A截取的截面图。图5是根据一些实施例的沿图3的B-B截取的截面图。图6是根据一些实施例的沿图3的C-C截取的截面图。图7是根据一些实施例的沿图3的D-D截取的截面图。图8是根据一些实施例的沿图3的E-E截取的截面图。图9是根据一些实施例的沿图3的F-F截取的截面图。图10是根据一些实施例的沿图3的G-G截取的截面图。
参照图1，根据一些实施例的半导体器件10包括SRAM电路，该SRAM电路具有布置成阵列的多个SRAM单位单元(或SRAM位单元)14的SRAM阵列12。在阵列12中，单位单元14可以布置成多行和多列。在这种情况下，半导体器件10可以是SRAM器件。
半导体器件10还可以包括与SRAM器件集成的其他器件/电路模块(例如，逻辑器件、高频器件、图像感测器件、动态随机存取存储器(DRAM)器件或其组合)。
在一些实施例中，SRAM阵列12中的SRAM单位单元14的每一列可以沿第一方向X延伸，而SRAM阵列12中的SRAM单位单元14的每一行可以沿第二方向Y延伸。第一方向X和第二方向Y可以表示与衬底的上表面(例如，图4的100S1)平行的方向，并且第一方向X和第二方向Y可以包括彼此垂直的方向。例如，每一列可以包括沿第一方向X布置成线(列)的N1个SRAM单位单元14，而每一行可以包括沿第二方向Y布置成线(行)的N2个SRAM单位单元14。即，SRAM阵列12可以包括布置成N1行和N2列的矩阵的SRAM单位单元14。在一些实施例的SRAM阵列12中，每一列可以包括8、16、32、64或128个SRAM单位单元14，并且每一行可以包括4、8、16或32个SRAM单位单元14。在图1所示的实施例中，SRAM阵列12包括4列和8行。
半导体器件10可以包括设置在SRAM阵列12的四个角中的每个角处的角虚设单元16、设置在SRAM阵列12的行边缘中的边缘带(诸如字线边缘带(WL边缘带)18)、以及设置在SRAM阵列12的列边缘中的位线边缘带(BL边缘带)22。每个WL边缘带18可以包括沿第一方向X布置成线的多个WL边缘单元20。每个BL边缘带22可以包括沿第二方向Y布置成线的多个BL边缘单元24。边缘带18和22可以不被设计为用作SRAM单位单元14，但可以是被设计为提供其他功能的电路区。
参照图2，根据一些实施例的半导体器件的SRAM单位单元14包括以交叉耦接的方式彼此耦接以存储数据位的第一反相器INV1和第二反相器INV2。SRAM单位单元14还包括用于从SRAM单位单元14读取数据以及向SRAM单位单元14写入数据的通道晶体管，该通道晶体管电连接到两个反相器INV1和INV2。
第一反相器INV1和第二反相器INV2并联连接在电源节点Vdd和接地节点Vss之间。第一通道晶体管PS1和第二通道晶体管PS2可以分别连接到第一反相器INV1和第二反相器INV2的输出节点。
第一通道晶体管PS1和第二通道晶体管PS2可以分别连接到位线BL和互补位线BLB。第一通道晶体管PS1和第二通道晶体管PS2的栅极可以连接到字线WL。
第一反相器INV1可以包括串联连接到电源节点Vdd和接地节点Vss并设置在电源节点Vdd和接地节点Vss之间的第一上拉晶体管PU1和第一下拉晶体管PD1。第二反相器INV2可以包括串联连接到电源节点Vdd和接地节点Vss并设置在电源节点Vdd和接地节点Vss之间的第二上拉晶体管PU2和第二下拉晶体管PD2。
例如，第一上拉晶体管PU1和第二上拉晶体管PU2中的每一个可以体现为P型晶体管，并且第一下拉晶体管PD1和第二下拉晶体管PD2中的每一个可以体现为N型晶体管。第一通道晶体管PS1和第二通道晶体管PS2中的每一个可以体现为N型晶体管。
此外，为了使第一反相器INV1和第二反相器INV2构成一个锁存电路，第一反相器INV1的输入节点连接到第二反相器INV2的输出节点，并且第二反相器INV2的输入节点连接到第一反相器INV1的输出节点。即，第一反相器INV1和第二反相器INV2以交叉耦接的方式彼此耦接以构成数据存储电路。
参照图2至图10，根据一些实施例的半导体器件可以包括有源图案AP1、AP2、AP3和AP4、栅电极120、220、320和420、隔离导线160、260和360、桥接触部271和272、源/漏接触部171、172、173、174、175、176、177和178、栅极接触部181、182、183和184、桥接布线M1_C1和M1_C2、前布线M1_A、M1_B、M1_W1、M1_W2和M1、以及后布线BS_M11、BS_M12和BS_M13。
衬底100可以包括第一表面100_S1和第二表面100_S2。衬底100的第一表面100_S1和衬底100的第二表面100_S2可以在第三方向Z上彼此相对。第三方向Z可以表示与衬底的上表面垂直的方向，并且第三方向Z可以包括与X-Y平面垂直的方向。例如，衬底100的第一表面100_S1可以是衬底100的前侧，并且衬底100的第二表面100_S2可以是衬底100的后侧。然而，本公开不限于此。
例如，上述SRAM单位单元14可以设置在衬底100的第一表面100_S1上。在下文中，衬底100的其上设置有SRAM单位单元14的第一表面100_S1被称为衬底100的前侧。
有源图案AP1、AP2、AP3和AP4、栅电极120、220、320和420、隔离导线160、260和360、桥接触部271和272、源/漏接触部171、172、173、174、175、176、177和178、栅极接触部181、182、183和184、桥接布线M1_C1和M1_C2、以及前布线M1_A、M1_B、M1_W1、M1_W2和M1可以设置在衬底100的第一表面100_S1上。后布线BS_M11、BS_M12和BS_M13可以设置在衬底100的第二表面100_S2上。
衬底100可以体现为硅衬底或SOI(绝缘体上硅)。备选地，衬底100可以由除了硅之外的材料制成，诸如硅锗、SGOI(绝缘体上硅锗)、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。然而，本公开可以不限于此。
有源图案AP1、AP2、AP3和AP4可以设置在SRAM单位单元14中。第一有源图案AP1和第三有源图案AP3可以设置在SRAM单位单元14的PMOS区中。第二有源图案AP2和第四有源图案AP4可以设置在SRAM单位单元14的NMOS区中。
有源图案AP1、AP2、AP3和AP4中的每一个可以沿第一方向X伸长。第一有源图案AP1和第三有源图案AP3可以设置在沿第二方向Y彼此间隔开的第二有源图案AP2和第四有源图案AP4之间。
第一有源图案AP1可以在第二方向Y上与第二有源图案AP2和第三有源图案AP3间隔开。第三有源图案AP3可以在第二方向Y上与第四有源图案AP4间隔开。第一有源图案AP1可以在第二方向Y上与第三有源图案AP3的一部分重叠。第一有源图案AP1和第三有源图案AP3可以在第一方向X上以Z字形方式布置。
有源图案AP1、AP2、AP3和AP4中的每一个可以是多沟道有源图案。第一有源图案AP1可以包括第一下图案BP1和多个第一片状图案NS1。第二有源图案AP2可以包括第二下图案BP2和多个第二片状图案NS2。第三有源图案AP3可以包括第三下图案BP3和多个第三片状图案NS3。第四有源图案AP4可以包括第四下图案BP4和多个第四片状图案NS4。
下图案BP1、BP2、BP3和BP4中的每一个可以从衬底100的第一表面100_S1突出。下图案BP1、BP2、BP3和BP4中的每一个可以沿第一方向X延伸。下图案BP1、BP2、BP3和BP4中的每一个可以具有鳍状图案形状。
第一下图案BP1的上表面在第二方向Y上的宽度可以等于第三下图案BP3的上表面在第二方向Y上的宽度。第二下图案BP2的上表面在第二方向Y上的宽度可以等于第四下图案BP4的上表面在第二方向Y上的宽度。
例如，第一下图案BP1的上表面在第二方向Y上的宽度可以等于第二下图案BP2的上表面在第二方向Y上的宽度。与图示不同，第一下图案BP1的上表面在第二方向Y上的宽度可以不同于第二下图案BP2的上表面在第二方向Y上的宽度。
片状图案NS1、NS2、NS3和NS4可以分别设置在下图案BP1、BP2、BP3和BP4的上表面上。片状图案NS1、NS2、NS3和NS4可以在第三方向Z上分别与下图案BP1、BP2、BP3和BP4间隔开。示出了片状图案NS1、NS2、NS3和NS4中的每一个包括沿第三方向Z布置的三个片状图案。然而，这仅是为了便于说明，并且本公开不限于此。
下图案BP1、BP2、BP3和BP4中的每一个可以通过蚀刻衬底100的一部分来形成，或者可以包括从衬底100生长的外延层。下图案BP1、BP2、BP3和BP4中的每一个可以包括作为元素半导体材料的硅或锗。此外，下图案BP1、BP2、BP3和BP4中的每一个可以包括化合物半导体，例如，IV-IV族化合物半导体或III-V族化合物半导体。
IV-IV族化合物半导体可以包括例如包含碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的两种的二元化合物、包含其中的三种的三元化合物、或通过向其掺杂IV族元素而获得的化合物。
III-V族化合物半导体可以包括例如通过将作为III族元素的铝(A1)、镓(Ga)和铟(In)中的一种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种彼此结合而获得的二元化合物、通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的两种与作为V族元素的磷(P)、砷(As)、锑(Sb)中的一种彼此结合而获得的三元化合物、或通过将作为III族元素的铝(Al)、镓(Ga)、铟(In)中的三种与作为第V族元素的磷(P)、砷(As)和锑(Sb)中的一种彼此结合而获得的四元化合物。
片状图案NS1、NS2、NS3和NS4中的每一个可以包括元素半导体(诸如硅或锗)、IV-IV族化合物半导体或III-V族化合物半导体中的一种。片状图案NS1、NS2、NS3和NS4中的每一个可以包括与下图案BP1、BP2、BP3和BP4中的每一个的材料相同的材料，或者可以包括与下图案BP1、BP2、BP3和BP4中的每一个的材料不同的材料。
在根据一些实施例的半导体器件中，下图案BP1、BP2、BP3和BP4中的每一个可以是包括硅的硅下图案，并且片状图案NS1、NS2、NS3和NS4中的每一个可以是包括硅的硅片状图案。
场绝缘膜105可以设置在衬底的第一表面100S1上。场绝缘膜105可以设置在下图案BP1、BP2、BP3和BP4中的每一个的侧壁上。在下图案BP1、BP2、BP3和BP4中的每一个的上表面上不设置场绝缘膜105。
片状图案NS1、NS2、NS3和NS4中的每一个的竖直高度高于场绝缘膜105的上表面的竖直高度。场绝缘膜105可以包括例如氧化物膜、氮化物膜、氮氧化物膜或其组合膜。尽管示出了场绝缘膜105被体现为单个膜，但这仅是为了便于说明，并且本公开不限于此。
第一导线结构160ST、第二导线结构260ST和第三导线结构360ST中的每一个可以设置在衬底100的第一表面100S1上。第一导线结构160ST、第二导线结构260ST和第三导线结构360ST中的每一个可以沿第一方向X延伸。第一导线结构160ST、第二导线结构260ST和第三导线结构360ST中的每一个的侧壁可以沿第一方向X延伸。第一导线结构160ST、第二导线结构260ST和第三导线结构360ST中的每一个可以具有线形状。
第一导线结构160ST、第二导线结构260ST和第三导线结构360ST可以穿过场绝缘膜105，并沿第三方向Z延伸到衬底100。第一导线结构160ST、第二导线结构260ST和第三导线结构360ST可以与衬底100接触。将理解，当提及元件“连接”或“耦接”到另一元件或在另一元件“之上”时，该元件可以直接连接或耦接到该另一元件或直接在该另一元件之上，或者可以存在中间元件。相比之下，当提及元件“直接连接”或“直接耦接”到另一个元件或“接触”另一元件或与另一元件“接触”时，在接触点处不存在中间元件。
第一导线结构160ST可以设置在沿第二方向Y彼此间隔开的第二导线结构260ST和第三导线结构360ST之间。第一导线结构160ST可以在第二方向Y上与第二导线结构260ST和第三导线结构360ST间隔开。
第一有源图案AP1和第二有源图案AP2可以设置在第一导线结构160ST和第二导线结构260ST之间。第三有源图案AP3和第四有源图案AP4可以设置在第一导线结构160ST和第三导线结构360ST之间。第一导线结构160ST可以设置在沿第二方向Y彼此相邻的第一有源图案AP1和第三有源图案AP3之间。
第一导线结构160ST可以包括第一隔离导线160、第一隔离线绝缘膜160SP和第一隔离绝缘封盖膜160CAP。第二导线结构260ST可以包括第二隔离导线260、第二隔离线绝缘膜260SP和第二隔离绝缘封盖膜260CAP。第三导线结构360ST可以包括第三隔离导线360、第三隔离线绝缘膜360SP和第三隔离绝缘封盖膜360CAP。
隔离导线160、260和360中的每一条沿第一方向X延伸。隔离导线160、260和360中的每一条包括沿第一方向X延伸的侧壁。隔离导线160、260和360中的每一条可以沿第三方向Z延伸到衬底100。
隔离线绝缘膜160SP、260SP和360SP分别设置在隔离导线160、260和360的侧壁上。隔离线绝缘膜160SP、260SP和360SP可以分别将隔离导线160、260和360与栅电极120、220、320和420分离。
隔离绝缘封盖膜160CAP、260CAP和360CAP可以分别设置在隔离导线160、260和360的上表面上。示出了隔离绝缘封盖膜160CAP、260CPA和360CAP分别设置在隔离线绝缘膜160SP、260SP和360SP的上表面上。然而，本公开不限于此。
隔离导线160、260和360中的每一条可以包括导电材料。隔离导线160、260和360中的每一条可以包括例如金属、金属合金、导电金属氮化物、导电金属碳氮化物、金属硅化物、掺杂半导体材料、导电金属氧化物和导电金属氮氧化物中的至少一种。
隔离线绝缘膜160SP、260SP和360SP中的每一个可以由绝缘材料制成。隔离线绝缘膜160SP、260SP和360SP中的每一个可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、硼氮化硅(SiBN)、硼氮氧化硅(SiOBN)、碳氧化硅(SiOC)及其组合中的至少一种。示出了隔离线绝缘膜160SP、260SP和360SP中的每一个作为单个膜。然而，这仅是为了便于说明，并且本公开不限于此。
隔离绝缘封盖膜160CAP、260CAP和360CAP中的每一个可以由绝缘材料制成。隔离绝缘封盖膜160CAP、260CAP、360CAP中的每一个可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、氮化硼硅(SiBN)、硼氮氧化硅(SiOBN)、碳氧化硅(SiOC)及其组合中的至少一种。
栅电极120、220、320和420中的每一个可以沿第二方向Y延伸。第一栅电极120可以在第一方向X上与第二栅电极220间隔开。第三栅电极320可以在第一方向X上与第四栅电极420间隔开。第一栅电极120和第四栅电极420可以在第二方向Y上彼此对齐。第二栅电极220和第三栅电极320可以在第二方向Y上彼此对齐。
第一栅电极120和第二栅电极220可以设置在第一导线结构160ST和第二导线结构260ST之间。第三栅电极320和第四栅电极420可以设置在第一导线结构160ST和第三导线结构360ST之间。
第一导线结构160ST设置在第一栅电极120和第四栅电极420之间。第一栅电极120和第四栅电极420在第二方向Y上通过第一导线结构160ST分离。例如，第一导线结构160ST的第一隔离导线160可以在切割第一栅电极120和第四栅电极420的一部分之后形成在第一栅电极120和第四栅电极420之间。第一导线结构160ST设置在第二栅电极220和第三栅电极320之间。第二栅电极220和第三栅电极320在第二方向Y上通过第一导线结构160ST分离。例如，第一导线结构160ST的第一隔离导线160可以在切割第二栅电极220和第三栅电极320的一部分之后形成在第二栅电极220和第三栅电极320之间。
尽管未示出，但第二导线结构260ST设置在SRAM单位单元14的第一栅电极120和与SRAM单位单元14相邻的SRAM单位单元的第一栅电极120之间。SRAM单位单元14的第一栅电极120和与SRAM单位单元14相邻的SRAM单位单元的第一栅电极120在第二方向Y上通过第二导线结构260ST分离。例如，第二导线结构260ST的第二隔离导线260可以在切割SRAM单位单元14的第一栅电极120和与SRAM单位单元14相邻的SRAM单位单元的第一栅电极120的一部分之后形成在SRAM单位单元14的第一栅电极120和与SRAM单位单元14相邻的SRAM单位单元的第一栅电极120之间。第二导线结构260ST设置在SRAM单位单元14的第二栅电极220和与SRAM单位单元14相邻的SRAM单位单元的第二栅电极220之间。SRAM单位单元14的第二栅电极220和与SRAM单位单元14相邻的SRAM单位单元的第二栅电极220在第二方向Y上通过第二导线结构260ST分离。例如，第二导线结构260ST的第二隔离导线260可以在切割SRAM单位单元14的第二栅电极220和与SRAM单位单元14相邻的SRAM单位单元的第二栅电极220的一部分之后形成在SRAM单位单元14的第二栅电极220和与SRAM单位单元14相邻的SRAM单位单元的第二栅电极220之间。
尽管未示出，但第三导线结构360ST设置在SRAM单位单元14的第四栅电极420和与SRAM单位单元14相邻的SRAM单位单元的第四栅电极420之间。SRAM单位单元14的第四栅电极420和与SRAM单位单元14相邻的SRAM单位单元的第四栅电极420在第二方向Y上通过第三导线结构360ST分离。例如，第三导线结构360ST的第三隔离导线360可以在切割SRAM单位单元14的第四栅电极420和与SRAM单位单元14相邻的SRAM单位单元的第四栅电极420的一部分之后形成在SRAM单位单元14的第四栅电极420和与SRAM单位单元14相邻的SRAM单位单元的第四栅电极420之间。第三导线结构360ST设置在SRAM单位单元14的第三栅电极320和与SRAM单位单元14相邻的SRAM单位单元的第三栅电极320之间。SRAM单位单元14的第三栅电极320和与SRAM单位单元14相邻的SRAM单位单元的第三栅电极320在第二方向Y上通过第三导线结构360ST分离。例如，第三导线结构360ST的第三隔离导线360可以在切割SRAM单位单元14的第三栅电极320和与SRAM单位单元14相邻的SRAM单位单元的第三栅电极320的一部分之后形成在SRAM单位单元14的第三栅电极320和与SRAM单位单元14相邻的SRAM单位单元的第三栅电极320之间。
第一栅电极120包括在第二方向Y上彼此相对的第一短侧壁120SW1和第二短侧壁120SW2。第二栅电极220包括在第二方向Y上彼此相对的第一短侧壁220SW1和第二短侧壁220SW2。第一栅电极120的第一短侧壁120SW1和第二栅电极220的第一短侧壁220SW1面对第二导线结构260ST的侧壁。第一栅电极120的第二短侧壁120SW2和第二栅电极220的第二短侧壁220SW2面对第一导线结构160ST的侧壁。
第三栅电极320包括在第二方向Y上彼此相对的第一短侧壁320SW1和第二短侧壁320SW2。第四栅电极420包括在第二方向Y上彼此相对的第一短侧壁420SW1和第二短侧壁420SW2。第三栅电极320的第一短侧壁320SW1和第四栅电极420的第一短侧壁420SW1面对第三导线结构360ST的侧壁。第三栅电极320的第二短侧壁320SW2和第四栅电极420的第二短侧壁420SW2面对第一导线结构160ST的侧壁。
第一栅电极120和第二栅电极220中的每一个可以与第一有源图案AP1和第二有源图案AP2相交。第三栅电极320和第四栅电极420中的每一个可以与第三有源图案AP3和第四有源图案AP4相交。
第一栅电极120和第二栅电极220中的每一个可以与第一下图案BP1和第二下图案BP2相交。第一栅电极120和第二栅电极220中的每一个可以围绕第一片状图案NS1和第二片状图案NS2。
第三栅电极320和第四栅电极420中的每一个可以与第三下图案BP3和第四下图案BP4相交。第三栅电极320和第四栅电极420中的每一个可以围绕第三片状图案NS3和第四片状图案NS4。
栅电极120、220、320和420中的每一个可以包括例如金属、金属合金、导电金属氮化物、导电金属碳氮化物、金属硅化物、掺杂半导体材料、导电金属氧化物和导电金属氮氧化物中的至少一种。
第一上拉晶体管PU1被限定在第一栅电极120和第一有源图案AP1彼此相交的区域周围。第一下拉晶体管PD1被限定在第一栅电极120和第二有源图案AP2彼此相交的区域周围。第一通道晶体管PS1被限定在第二栅电极220和第二有源图案AP2彼此相交的区域周围。
第一上拉晶体管PU1和第一下拉晶体管PD1可以包括第一栅电极120。包括第一上拉晶体管PU1和第一下拉晶体管PD1的第一反相器INV1包括第一栅电极120。第一通道晶体管PS1可以包括第二栅电极220。
由于第一栅电极120、第二栅电极220、第一有源图案AP1和第二有源图案AP2设置在第一导线结构160ST和第二导线结构260ST之间，因此第一上拉晶体管PU1、第一下拉晶体管PD1和第一通道晶体管PS1可以设置在第一导线结构160ST和第二导线结构260ST之间。例如，第一反相器INV1和第一通道晶体管PS1可以设置在第一导线结构160ST和第二导线结构260ST之间。
第二上拉晶体管PU2被限定在第三栅电极320和第三有源图案AP3彼此相交的区域周围。第二下拉晶体管PD2被限定在第三栅电极320和第四有源图案AP4彼此相交的区域周围。第二通道晶体管PS2被限定在第四栅电极420和第四有源图案AP4彼此相交的区域周围。
第二上拉晶体管PU2和第二下拉晶体管PD2可以包括第三栅电极320。包括第二上拉晶体管PU2和第二下拉晶体管PD2的第二反相器INV2包括第三栅电极320。第二通道晶体管PS2可以包括第四栅电极420。
由于第三栅电极320、第四栅电极420、第三有源图案AP3和第四有源图案AP4设置在第一导线结构160ST和第三导线结构360ST之间，因此第二上拉晶体管PU2、第二下拉晶体管PD2和第二通道晶体管PS2可以设置在第一导线结构160ST和第三导线结构360ST之间。例如，第二反相器INV2和第二通道晶体管PS2可以设置在第一导线结构160ST和第三导线结构360ST之间。
第一栅极绝缘膜130可以设置在第一栅电极120和第一有源图案AP1之间以及第一栅电极120和第二有源图案AP2之间。第二栅极绝缘膜230可以设置在第二栅电极220和第一有源图案AP1之间以及第二栅电极220和第二有源图案AP2之间。第三栅极绝缘膜330可以设置在第三栅电极320和第三有源图案AP3之间以及第三栅电极320和第四有源图案AP4之间。第四栅极绝缘膜430可以设置在第四栅电极420和第三有源图案AP3之间以及第四栅电极420和第四有源图案AP4之间。
第一栅极绝缘膜至第四栅极绝缘膜130、230、330和430中的每一个可以包括氧化硅、氮氧化硅、氮化硅、以及介电常数比氧化硅的介电常数高的高介电常数(高k)材料中的至少一种。高k材料可以包括例如氮化硼、氧化铪、氧化硅铪、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。
根据一些实施例的半导体器件可以包括使用负电容器的NC(负电容)FET。例如，第一栅极绝缘膜至第四栅极绝缘膜130、230、330和430中的每一个可以包括具有铁电特性的铁电材料膜和具有顺电特性的顺电材料膜。
铁电材料膜可以具有负电容，并且顺电材料膜可以具有正电容。例如，当两个或更多个电容器可以彼此串联连接并且电容器中的每一个的电容具有正值时，总电容小于每个单独电容器的电容。反之，当彼此串联连接的两个或更多个电容器的电容中的至少一个具有负值时，总电容可以具有正值并且大于每个单独电容的绝对值。
当具有负电容的铁电材料膜和具有正电容的顺电材料膜彼此串联连接时，可以增加彼此串联连接的铁电材料膜和顺电材料膜的总电容值。使用总电容值的增加，包括铁电材料膜的晶体管在室温下可以具有低于约60mV/decade的亚阈值摆幅(SS)。
铁电材料膜可以具有铁电特性。铁电材料膜可以包括例如氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和氧化铅锆钛中的至少一种。就此而言，在一个示例中，氧化铪锆可以指通过用锆(Zr)掺杂氧化铪而获得的材料。在另一示例中，氧化铪锆可以指铪(Hf)、锆(Zr)和氧(O)的化合物。
铁电材料膜还可以包含掺杂的掺杂剂。例如，掺杂剂可以包括铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)中的至少一种。包含在铁电材料膜中的掺杂剂的类型可以取决于包括在铁电材料膜中的铁电材料的类型而变化。
当铁电材料膜包括氧化铪时，包含在铁电材料膜中的掺杂剂可以包括例如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和钇(Y)中的至少一种。
当掺杂剂是铝(Al)时，铁电材料膜可以包含约3至约8at％(原子％)的铝。就此而言，掺杂剂的含量可以是基于铪和铝之和的铝含量。
当掺杂剂是硅(Si)时，铁电材料膜可以包含约2至约10at％的硅。当掺杂剂是钇(Y)时，铁电材料膜可以包含约2至约10at％的钇。当掺杂剂为钆(Gd)时，铁电材料膜可以包含约1至约7at％的钆。当掺杂剂是锆(Zr)时，铁电材料膜可以包含约50至约80at％的锆。
顺电材料膜可以具有顺电特性。顺电材料膜可以包括例如氧化硅和具有高介电常数的金属氧化物中的至少一种。包含在顺电材料膜中的金属氧化物可以包括例如氧化铪、氧化锆和氧化铝中的至少一种。然而，本公开不限于此。
铁电材料膜和顺电材料膜可以包括相同的材料。铁电材料膜可以具有铁电特性，但顺电材料膜可以不具有铁电特性。例如，当铁电材料膜和顺电材料膜中的每一个包括氧化铪时，铁电材料膜中包含的氧化铪的晶体结构不同于顺电材料膜中包含的氧化铪的晶体结构。
铁电材料膜可以具有一定厚度以呈现铁电特性。尽管铁电材料膜的厚度可以例如在约0.5至约10nm的范围内，但本公开不限于此。由于呈现铁电特性的临界厚度可以基于铁电材料的类型而变化，因此铁电材料膜的厚度可以取决于铁电材料的类型而变化。
在一个示例中，第一栅极绝缘膜至第四栅极绝缘膜130、230、330和430中的每一个可以包括一个铁电材料膜。在另一示例中，第一栅极绝缘膜至第四栅极绝缘膜130、230、330和430中的每一个可以包括彼此间隔开的多个铁电材料膜。第一栅极绝缘膜至第四栅极绝缘膜130、230、330和430中的每一个可以具有多个铁电材料膜和多个顺电材料膜交替地堆叠在彼此之上的多层结构。
第一栅极间隔物140可以设置在第一栅电极120的沿第二方向Y延伸的侧壁上。第二栅极间隔物240可以设置在第二栅电极220的沿第二方向Y延伸的侧壁上。尽管未示出，但栅极间隔物可以设置在第三栅电极320的侧壁和第四栅电极420的侧壁中的每个侧壁上。
第一栅极间隔物140和第二栅极间隔物240中的每一个可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、硼氮化硅(SiBN)、氮氧化硼(SiOBN)、碳氧化硅(SiOC)及其组合中的至少一种。本公开不限于此。尽管示出了第一栅极间隔物140和第二栅极间隔物240中的每一个作为单个膜，但这仅是为了便于说明，并且本公开不限于此。
第一栅极封盖图案145可以设置在第一栅电极120上。第二栅极封盖图案245可以设置在第二栅电极220上。第三栅极封盖图案345可以设置在第三栅电极320上。第四栅极封盖图案445可以设置在第四栅电极420上。第一栅极封盖图案至第四栅极封盖图案145、245、345和445中的每一个可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)及其组合中的至少一种。
第一源/漏图案150_1和第二源/漏图案150_2中的每一个可以设置在第一有源图案AP1上。第一源/漏图案150_1和第二源/漏图案150_2可以包括在第一上拉晶体管PU1的源/漏区中。例如，第一源/漏图案150_1和第二源/漏图案150_2可以包括在第一上拉晶体管PU1中。
第三源/漏图案至第五源/漏图案250_1、250_2和250_3中的每一个可以设置在第二有源图案AP2上。第三源/漏图案250_1可以包括在第一通道晶体管PS1中。第五源/漏图案250_3可以包括在第一下拉晶体管PD1中。第四源/漏图案250_2可以包括在第一通道晶体管PS1和第一下拉晶体管PD1中。
第六源/漏图案350_1和第七源/漏图案350_2中的每一个可以设置在第三有源图案AP3上。第六源/漏图案350_1和第七源/漏图案3502可以包括在第二上拉晶体管PU2中。
第八源/漏图案至第十源/漏图案450_1、450_2和450_3中的每一个可以设置在第四有源图案AP4上。第八源/漏图案450_1可以包括在第二下拉晶体管PD2中。第十源/漏图案450_3可以包括在第二通道晶体管PS2中。第九源/漏图案450_2可以包括在第二通道晶体管PS2和第二下拉晶体管PD2中。
层间绝缘膜190设置在源/漏图案150_1、150_2、250_1、250_2、250_3、350_1、350_2、450_1、450_2和450_3上。层间绝缘膜190可以包括例如氧化硅、氮化硅、氮氧化硅和低介电常数(低k)材料中的至少一种。低k材料可以包括例如氟化原硅酸四乙酯(FTEOS)、氢倍半硅氧烷(HSQ)、双苯并环丁烯(BCB)、原硅酸四甲酯(TMOS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氧烷(HMDS)、硼酸三甲基甲硅烷基酯(TMSB)、二乙酰氧基二叔丁硅氧烷(DADBS)、磷酸三甲基硅烷(TMSP)、聚四氟乙烯(PTFE)、TOSZ(东燃硅氮烷)、FSG(氟化硅酸盐玻璃)、聚酰亚胺纳米泡沫(诸如聚环氧丙烷)、CDO(碳掺杂氧化硅)、OSG(有机硅酸盐玻璃)、SiLK、无定形氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅或其组合。本公开不限于此。
第一源/漏接触部171可以设置在第一源/漏图案150_1和第四源/漏图案250_2上。第一源/漏接触部171将第一源/漏图案150_1和第四源/漏图案250_2彼此连接。第一源/漏接触部171连接到第一上拉晶体管PU1的源/漏区、第一下拉晶体管PD1的源/漏区和第一通道晶体管PS1的源/漏区。
第二源/漏接触部172可以设置在第七源/漏图案350_2和第九源/漏图案450_2上。第二源/漏接触部172连接第七源/漏图案350_2和第九源/漏图案450_2。第二源/漏接触部172连接到第二上拉晶体管PU2的源/漏区、第二下拉晶体管PD2的源/漏区和第二通道晶体管PS2的源/漏区。
第三源/漏接触部173可以设置在第二源/漏图案150_2上。第三源/漏接触部173将第二源/漏图案150_2和第一隔离导线160彼此连接。第三源/漏接触部173连接到第一上拉晶体管PU1的源/漏区和第一隔离导线160。第三源/漏接触部173可以接触第一隔离导线160。
第四源/漏接触部174可以设置在第六源/漏图案350_1上。第四源/漏接触部174将第六源/漏图案350_1和第一隔离导线160彼此连接。第四源/漏接触部174连接到第二上拉晶体管PU2的源/漏区和第一隔离导线160。第四源/漏接触部174可以接触第一隔离导线160。
第五源/漏接触部175可以设置在第十源/漏图案450_3上。第五源/漏接触部175连接到第十源/漏图案450_3。
第六源/漏接触部176可以设置在第三源/漏图案250_1上。第六源/漏接触部176连接到第三源/漏图案250_1。
第七源/漏接触部177可以设置在第五源/漏图案250_3上。第七源/漏接触部177连接第五源/漏图案250_3和第二隔离导线260。第七源/漏接触部177连接到第一下拉晶体管PD1的源/漏区和第二隔离导线260。第七源/漏接触部177可以与第二隔离导线260接触。
第八源/漏接触部178可以设置在第八源/漏图案450_1上。第八源/漏接触部178将第八源/漏图案450_1和第三隔离导线360彼此连接。第八源/漏接触部178连接到第二下拉晶体管PD2的源/漏区和第三隔离导线360。第八源/漏接触部178可以接触第三隔离导线360。
从衬底100的第一表面100S1到源/漏接触部171、172、173、174、175、176、177和178中的每一个的上表面的高度可以大于从衬底100的第一表面100_S1到栅电极120、220、320和420中的每一个的上表面的高度。从衬底的第一表面100_S1到源/漏接触部171、172、173、174、175、176、177和178中的每一个的上表面的高度可以大于从衬底的第一表面100_S1到隔离导线160、260和360中的每一条的上表面的高度。
示出了源/漏接触部171、172、173、174、175、176、177和178中的每一个作为单个层。然而，本公开不限于此。源/漏接触部171、172、173、174、175、176、177和178中的每一个可以包括例如金属、金属合金、导电金属氮化物、导电金属碳氮化物、金属硅化物、掺杂半导体材料、导电金属氧化物和导电金属氮氧化物中的至少一种。
第一栅极接触部181设置在第一栅电极120上。第一栅极接触部181可以穿过第一栅极封盖图案145以连接到第一栅电极120。第一栅极接触部181连接到第一上拉晶体管PU1的栅电极和第一下拉晶体管PD1的栅电极。
第二栅极接触部182设置在第三栅电极320上。第二栅极接触部182可以穿过第三栅极封盖图案345以连接到第三栅电极320。第二栅极接触部182连接到第二上拉晶体管PU2的栅电极和第二下拉晶体管PD2的栅电极。
第三栅极接触部183设置在第二栅电极220上。第三栅极接触部183可以穿过第二栅极封盖图案245以连接到第二栅电极220。第三栅极接触部183连接到第一通道晶体管PS1的栅电极。
第四栅极接触部184设置在第四栅电极420上。第四栅极接触部184可以穿过第四栅极封盖图案445以连接到第四栅电极420。第四栅极接触部184连接到第二通道晶体管PS2的栅电极。
示出了栅极接触部181、182、183和184中的每一个作为单个层。然而，本公开不限于此。栅极接触部181、182、183和184中的每一个可以包括例如金属、金属合金、导电金属氮化物、导电金属碳氮化物、金属硅化物、掺杂半导体材料、导电金属氧化物和导电金属氮氧化物中的至少一种。
第一连接结构可以包括第一桥接触部271和第二桥接布线M1_C2。
第一桥接触部271设置在第一源/漏接触部171上。第一桥接触部271连接到第一源/漏接触部171。第一桥接触部271沿第一方向X延伸。第一桥接触部271的一部分可以在第三方向Z上与第二栅电极220重叠。由于第一桥接触部271在第三方向Z上与第二栅电极220间隔开，因此第一桥接触部271不连接到第二栅电极220。
第二桥接布线M1_C2设置在第一桥接触部271上。第二桥接布线M1_C2可以设置在层间绝缘膜190上。第二桥接布线M1_C2沿第二方向Y延伸。第二桥接布线M1_C2设置在第一导线结构160ST的上表面上。第二桥接布线M1_C2在第一导线结构160ST上与第一导线结构160ST相交。
第二桥接布线M1_C2连接到第一桥接触部271和第二栅极接触部182。第二桥接布线M1_C2将第一源/漏接触部171和第二栅极接触部182彼此连接。
第三栅电极320通过第一源/漏接触部171、第一桥接触部271和第二桥接布线M1_C2连接到第一源/漏图案150_1和第四源/漏图案250_2。包括在第二反相器INV2中的栅电极通过第一源/漏接触部171、第一桥接触部271和第二桥接布线M1_C2连接到第一上拉晶体管PU1的源/漏区、第一下拉晶体管PD1的源/漏区和第一通道晶体管PS1的源/漏区。
第二连接结构可以包括第二桥接触部272和第一桥接布线M1_C1。
第二桥接触部272设置在第二源/漏接触部172上。第二桥接触部272连接到第二源/漏接触部172。第二桥接触部272沿第一方向X延伸。第二桥接触部272的一部分可以在第三方向Z上与第四栅电极420重叠。由于第二桥接触部272在第三方向Z上与第四栅电极420间隔开，因此第二桥接触部272不连接到第四栅电极420。
第一桥接布线M1_C1设置在第二桥接触部272上。第一桥接布线M1_C1可以设置在层间绝缘膜190上。第一桥接布线M1_C1沿第二方向Y延伸。第一桥接布线M1_C1设置在第一导线结构160ST的上表面上。第一桥接布线M1_C1在第一导线结构160ST上与第一导线结构160ST相交。
第一桥接布线M1_C1连接到第二桥接触部271和第一栅极接触部181。第一桥接布线M1_C1将第二源/漏接触部172和第一栅极接触部181彼此连接。
第一栅电极120通过第二源/漏接触部172、第二桥接触部272和第一桥接布线M1_C1连接到第七源/漏图案350_2和第九源/漏图案450_2。包括在第一反相器INV1中的栅电极通过第二源/漏接触部172、第二桥接触部272和第一桥接布线M1_C1连接到第二上拉晶体管PU2的源/漏区、第二下拉晶体管PD2的源/漏区和第二通道晶体管PS2的源/漏区。
第一字线布线M1_W1和第二字线布线M1_W2设置在衬底100的第一表面100_S1上。第一字线布线M1_W1和第二字线布线M1_W2可以设置在层间绝缘膜190上。
第一字线布线M1_W1连接到第三栅极接触部183。第二栅电极220通过第三栅极接触部183连接到第一字线布线M1_W1。包括在第一通道晶体管PS1中的栅电极连接到第一字线布线M1_W1。
第二字线布线M1_W2连接到第四栅极接触部184。第四栅电极420通过第四栅极接触部184连接到第二字线布线M1_W2。包括在第二通道晶体管PS2中的栅电极连接到第二字线布线M1_W2。
第一字线布线M1_W1和第二字线布线M1_W2可以包括在字线(图1的WL)中。
第一布线M1_A可以设置在层间绝缘膜190上。第一布线M1_A可以沿第一方向X延伸。在根据一些实施例的半导体器件中，第一布线M1_A可以是第一位线。例如，第一布线M1_A可以包括在位线(图1的BL)中。
第一布线M1_A可以通过第一布线经由V1_A连接到第六源/漏接触部176。第一通道晶体管PS1可以连接到设置在衬底100的第一表面100_S1上的第一布线M1_A。第一通道晶体管PS1的源/漏区可以连接到设置在衬底100的第一表面100_S1上的第一位线。
第二布线M1_B可以设置在层间绝缘膜190上。第二布线M1_B可以沿第一方向X延伸。第二布线M1_B可以是第二位线。例如，第二布线M1_B可以包括在互补位线(图1中的BLB)中。
第二布线M1_B可以通过第二布线经由V1_B连接到第五源/漏接触部175。第二通道晶体管PS2可以连接到设置在衬底100的第一表面100_S1上的第二布线M1_B。第二通道晶体管PS2的源/漏区可以连接到设置在衬底100的第一表面100_S1上的第二位线。
备用布线M1可以设置在层间绝缘膜190上。备用布线M1可以不连接到图3所示的SRAM单位单元14中包括的反相器INV1和INV2以及通道晶体管PS1和PS2。尽管未示出，但备用布线M1可以连接到图3所示的与SRAM单位单元14相邻的SRAM单位单元中包括的晶体管。
桥接布线M1_C1和M1_C2、前布线M1_A、M1_B、M1_W1、M1_W2和M1、桥接触部271和272中的每一个可以包括例如金属、金属合金、导电金属氮化物、导电金属碳氮化物、金属硅化物、掺杂半导体材料、导电金属氧化物和导电金属氮氧化物中的至少一种。
第一后布线BS_M11、第二后布线BS_M12和第三后布线BS_M13可以设置在衬底100的第二表面100_S2上。
第一后布线BS_M11、第二后布线BS_M12和第三后布线BS_M13中的每一条可以沿第一方向X延伸。与图示不同，第一后布线BS_M11、第二后布线BS_M12和第三后布线BS_M13中的每一条可以沿第二方向Y延伸。以下描述基于第一后布线BS_M11、第二后布线BS_M12和第三后布线BS_M13中的每一条沿第一方向X延伸的示例。
第一后布线BS_M11连接到第一导线结构160ST。第一后布线BS_M11连接到第一隔离导线160。第一后布线BS_M11可以经由穿过衬底100的第一贯通图案THP1连接到第一隔离导线160。
第一贯通图案THP1可以具有线形状。例如，第一贯穿图案THP1可以沿第一方向X延伸。
第二后布线BS_M12连接到第二导线结构260ST。第二后布线BS_M12连接到第二隔离导线260。第二后布线BS_M12可以经由穿过衬底100的第二贯通图案THP2连接到第二隔离导线260。
第三后布线BS_M13连接到第三导线结构360ST。第三后布线BS_M13连接到第三隔离导线360。第三后布线BS_M13可以经由穿过衬底100的第三贯通图案THP3连接到第三隔离导线360。
在根据一些实施例的半导体器件中，第一后布线BS_M11可以是第一电力线，第二后布线BS_M12可以是第二电力线，并且第三后布线BS_M13可以是第三电力线。
第一后布线BS_M11可以是例如高电力线PW_L1。例如，第一后布线BS_M11可以是电源节点(图1中的Vdd)。
第二后布线BS_M12和第三后布线BS_M13中的每一条可以是低电力线PW_L2。例如，第二后布线BS_M12和第三后布线BS_M13中的每一条可以是接地节点(图1的Vss)。
第一上拉晶体管PU1和第二上拉晶体管PU2可以连接到第一后布线BS_M11。第一上拉晶体管PU1的第二源/漏图案150_2可以经由第三源/漏接触部173、第一隔离导线160和第一贯通图案THP1连接到第一后布线BS_M11。第二上拉晶体管PU2的第六源/漏图案350_1可以经由第四源/漏接触部174、第一隔离导线160和第一贯通图案THP1连接到第一后布线BS_M11。
第一下拉晶体管PD1可以连接到第二后布线BS_M12。第一下拉晶体管PD1的第五源/漏图案250_3可以经由第七源/漏接触部177、第二隔离导线260和第二贯通图案THP2与第二后布线BS_M12连接。
第二下拉晶体管PD2可以连接到第三后布线BS_M13。第二下拉晶体管PD2的第八源/漏图案450_1可以经由第八源/漏接触部178、第三隔离导线360和第三贯通图案THP3连接到第三后布线BS_M13。
后布线BS_M11、BS_M12和BS_M13以及贯通图案THP1、THP2和THP3中的每一个可以包括例如金属、金属合金、导电金属氮化物、导电金属碳氮化物、金属硅化物、掺杂半导体材料、导电金属氧化物和导电金属氮氧化物中的至少一种。
尽管图3中未示出，但连接到栅电极120、220、320和420的前布线可以连接到除了图3所示的晶体管之外附加地设置的PMOS或NMOS。
尽管图3中未示出，但连接到源/漏接触部171和172的前布线可以连接到除了图3所示的晶体管之外附加地设置的PMOS或NMOS。
图11是用于示出根据一些实施例的半导体器件的图。图12和图13是用于示出根据一些实施例的半导体器件的图。图14是用于示出根据一些实施例的半导体器件的图。为了便于描述，以下描述基于其与上面参照图1至图10所描述的那些的不同之处。
参照图11，在根据一些实施例的半导体器件中，第一有源图案至第四有源图案AP1、AP2、AP3和AP4中的每一个可以不包括片状图案。
第一有源图案至第四有源图案AP1、AP2、AP3和AP4中的每一个的从衬底100的第一表面100_S1突出的部分在第三方向Z上突出超过场绝缘膜105的上表面。
第一有源图案至第四有源图案AP1、AP2、AP3和AP4中的每一个的突出超过场绝缘膜105的上表面的部分可以用作晶体管的沟道区。
在第一导线结构160ST和第二导线结构260ST之间的区域中，设置在NMOS区中的有源图案的数量可以等于设置在PMOS区中的有源图案的数量。
与图示不同，在第一导线结构160ST和第二导线结构260ST之间的区域中，设置在NMOS区中的有源图案的数量可以不同于设置在PMOS区中的有源图案的数量。
参照图12和图13，根据一些实施例的半导体器件还可以包括第一有源图案分离结构APS1和第二有源图案分离结构APS2。
第一有源图案分离结构APS1可以沿第一方向X延伸。第一有源图案分离结构APS1可以将第一有源图案AP1和第二有源图案AP2彼此分离。
第二有源图案分离结构APS2可以沿第一方向X延伸。第二有源图案分离结构APS2可以将第三有源图案AP3和第四有源图案AP4彼此分离。
第一片状图案NS1和第二片状图案NS2接触第一有源图案分离结构APS1的侧壁。第一片状图案NS1和第二片状图案NS2可以在第二方向Y上从第一有源图案分离结构APS1的侧壁突出。
第三片状图案NS3和第四片状图案NS4与第二有源图案分离结构APS2的侧壁接触。第三片状图案NS3和第四片状图案NS4可以在第二方向Y上从第二有源图案分离结构APS2的侧壁突出。
第一有源图案分离结构APS1的上表面的竖直高度可以高于最上面的第一片状图案NS1的上表面的竖直高度。第二有源图案分离结构APS2的上表面的竖直高度可以高于最上面的第三片状图案NS3的上表面的竖直高度。
在图13中，第一源/漏图案150_1和第四源/漏图案250_2可以接触第一有源图案分离结构APS1。第七源/漏图案350_2和第九源/漏图案450_2可以接触第二有源图案分离结构APS2。
第一有源图案分离结构APS1和第二有源图案分离结构APS2中的每一个可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、硼氮化硅(SiBN)、硼氮氧化硅(SiOBN)、碳氧化硅(SiOC)及其组合中的至少一种。
参照图14，在根据一些实施例的半导体器件中，第一贯通图案THP1可以具有接触形状。
尽管未示出，但第二贯通图案THP2和第三贯通图案THP3中的每一个可以具有接触形状而不是线形状。
图15至图17是用于示出根据一些实施例的半导体器件的图。为了便于描述，以下描述基于与上面参照图1至图10所描述的那些的不同之处。
作为参照，图15是根据一些实施例的图1中的半导体器件的SRAM单位单元的布局图。图16和图17分别是根据一些实施例的沿图15的A-A和E-E截取的截面图。
参照图15至图17，根据一些实施例的半导体器件还可以包括第九源/漏接触部179、第十源/漏接触部180、第三布线M1_S1和第四布线M1_S2。
第九源/漏接触部179可以设置在第五源/漏图案250_3上。第九源/漏接触部179连接到第五源/漏图案250_3，但不连接到第二隔离导线260。第九源/漏接触部179连接到第一下拉晶体管PD1的源/漏区。
第十源/漏接触部180可以设置在第八源/漏图案450_1上。第十源/漏接触部180连接到第八源/漏图案450_1，但不连接到第三隔离导线360。第十源/漏接触部180连接到第二下拉晶体管PD2的源/漏区。
第一布线M1_A可以不连接到图3所示的SRAM单位单元14中包括的反相器INV1和INV2以及通道晶体管PS1和PS2。尽管未示出，但第一布线M1_A可以连接到与图3所示的SRAM单位单元14相邻的SRAM单位单元中包括的晶体管。
第三布线M1_S1和第四布线M1_S2设置在衬底200的第一表面100_S1上。第三布线M1_S1和第四布线M1_S2可以设置在层间绝缘膜190上。
例如，第三布线M1_S1可以是第二电力线，并且第四布线M1_S2可以是第三电力线。例如，第三布线M1_S1和第四布线M1_S2中的每一条可以是如上面参照图1至图10所描述的低电力线PW_L2。例如，第三布线M1_S1和第四布线M1_S2中的每一条可以是接地节点(图1的Vss)。
第一下拉晶体管PD1可以连接到第三布线M1_S1。第一下拉晶体管PD1的第五源/漏图案250_3可以通过第三布线经由V1_S1连接到第三布线M1_S1。
第二下拉晶体管PD2可以连接到第四布线M1_S2。第二下拉晶体管PD2的第八源/漏图案450_1可以通过第四布线经由V1_S2连接到第四布线M1_S2。
例如，第二后布线BS_M12可以是第一位线。第二后布线BS_M12可以包括在位线(图1的BL)中。尽管未示出，但第三后布线BS_M13可以是与图3所示的SRAM单位单元14相邻的SRAM单位单元的位线。
第二后布线BS_M12可以经由第二隔离导线260和第二贯通图案TPH2连接到第六源/漏接触部176。第一通道晶体管PS1可以连接到设置在衬底100的第二表面100_S2上的第二后布线BS_M12。第一通道晶体管PS1的源/漏区可以连接到设置在衬底100的第二表面100_S2上的第一位线。
虽然已经参考本发明构思的实施例具体示出和描述了本发明构思，但将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种半导体器件，包括：
衬底，包括第一表面和与所述第一表面相对的第二表面；
第一导线结构和第二导线结构，设置在所述衬底的第一表面上，沿第一方向延伸，并在第二方向上彼此间隔开；
第三导线结构，设置在所述衬底的第一表面上，并在所述第一导线结构和所述第二导线结构之间，并且沿所述第一方向延伸；以及
SRAM单位单元，设置在所述衬底的第一表面上，
其中，所述SRAM单位单元包括：
第一反相器和第二反相器，以交叉耦接的方式彼此连接；
第一通道晶体管，连接到所述第一反相器；
第二通道晶体管，连接到所述第二反相器；
第一栅电极，包括在所述第一反相器中；以及
第二栅电极，包括在所述第一通道晶体管中，
其中，所述第一反相器和所述第一通道晶体管设置在所述第一导线结构和所述第三导线结构之间，
其中，所述第二反相器和所述第二通道晶体管设置在所述第二导线结构和所述第三导线结构之间，并且
其中，所述第一栅电极和所述第二栅电极设置在所述第一导线结构和所述第三导线结构之间。
2.根据权利要求1所述的半导体器件，还包括：
第一电力线，设置在所述衬底的第二表面上，并连接到所述第三导线结构，
其中，所述第一反相器和所述第二反相器中的每个反相器包括上拉晶体管和下拉晶体管，并且
其中，所述上拉晶体管连接到所述第三导线结构。
3.根据权利要求2所述的半导体器件，还包括：
第二电力线，设置在所述衬底的第二表面上，并连接到所述第一导线结构；以及
第三电力线，设置在所述衬底的第二表面上，并连接到所述第二导线结构，
其中，所述第一反相器的下拉晶体管连接到所述第二电力线，并且
其中，所述第二反相器的下拉晶体管连接到所述第三电力线。
4.根据权利要求3所述的半导体器件，还包括：
第一位线和第二位线，设置在所述衬底的第一表面上，
其中，所述第一通道晶体管连接到所述第一位线，并且
其中，所述第二通道晶体管连接到所述第二位线。
5.根据权利要求2所述的半导体器件，还包括：
第一位线，设置在所述衬底的第二表面上，并连接到所述第一导线结构；以及
第二位线，设置在所述衬底的第一表面上，
其中，所述第一通道晶体管连接到所述第一位线，并且
其中，所述第二通道晶体管连接到所述第二位线。
6.根据权利要求5所述的半导体器件，还包括：
第二电力线和第三电力线，设置在所述衬底的第一表面上，
其中，所述第一反相器的下拉晶体管连接到所述第二电力线，
其中，所述第二反相器的下拉晶体管连接到所述第三电力线。
7.根据权利要求2所述的半导体器件，还包括：
第一源/漏接触部，连接到所述第一反相器的上拉晶体管的源/漏图案；以及
第二源/漏接触部，连接到所述第二反相器的上拉晶体管的源/漏图案，
其中，所述第三导线结构包括沿所述第一方向延伸的隔离导线，并且
其中，所述第一源/漏接触部和所述第二源/漏接触部中的每个源/漏接触部接触所述隔离导线。
8.根据权利要求1所述的半导体器件，其中，所述SRAM单位单元还包括：
第三栅电极，包括在所述第二反相器中；以及
第四栅电极，包括在所述第二通道晶体管中，
其中，所述第三栅电极和所述第四栅电极设置在所述第二导线结构和所述第三导线结构之间，
其中，在所述第二方向上彼此对齐的所述第一栅电极和所述第四栅电极经由所述第三导线结构彼此隔离，并且
其中，在所述第二方向上彼此对齐的所述第二栅电极和所述第三栅电极经由所述第三导线结构彼此隔离。
9.根据权利要求8所述的半导体器件，其中，所述第一反相器包括第一上拉晶体管，
其中，所述第二反相器包括第二上拉晶体管，
其中，所述第一上拉晶体管的源/漏图案经由连接结构连接到所述第三栅电极，
其中，所述连接结构包括桥接触部和所述桥接触部上的桥接布线，并且
其中，所述桥接布线设置在所述第三导线结构上，并沿所述第二方向延伸。
10.根据权利要求9所述的半导体器件，其中，所述桥接触部的一部分在与所述第一方向和所述第二方向垂直的第三方向上与所述第二栅电极重叠，并且
其中，所述桥接触部在所述第三方向上与所述第二栅电极间隔开。
11.根据权利要求1所述的半导体器件，还包括：
第一有源图案和第二有源图案，设置在所述第一导线结构和所述第三导线结构之间，并沿所述第一方向延伸，
其中，所述第一有源图案和所述第二有源图案中的每个有源图案包括沿所述第一方向延伸且在第三方向上从所述衬底的第一表面突出的鳍状图案，并且
其中，所述第一栅电极与所述第一有源图案和所述第二有源图案中的每个有源图案相交。
12.根据权利要求11所述的半导体器件，其中，所述第一有源图案和所述第二有源图案中的每个有源图案包括设置在所述鳍状图案上且在所述第三方向上与所述鳍状图案间隔开的片状图案，并且
其中，所述第一栅电极围绕所述第一有源图案的片状图案和所述第二有源图案的片状图案。
13.根据权利要求11所述的半导体器件，还包括：
有源图案分离结构，将所述第一有源图案和所述第二有源图案彼此分离，并沿所述第一方向延伸，
其中，所述第一有源图案和所述第二有源图案中的每个有源图案包括设置在所述鳍状图案上且在所述第三方向上与所述鳍状图案间隔开的片状图案，并且
其中，所述第一有源图案的片状图案和所述第二有源图案的片状图案中的每个片状图案接触所述有源图案分离结构的侧壁。
14.一种半导体器件，包括：
衬底，包括第一表面和与所述第一表面相对的第二表面；
SRAM单位单元，设置在所述衬底的第一表面上；
第一导线结构，设置在所述衬底的第一表面上，并沿第一方向延伸；以及
第一电力线，设置在所述衬底的第二表面上，并连接到所述第一导线结构，
其中，所述SRAM单位单元包括：
第一反相器和第二反相器，以交叉耦接的方式彼此连接；
第一通道晶体管，连接到所述第一反相器；以及
第二通道晶体管，连接到所述第二反相器，
其中，所述第一反相器包括第一下拉晶体管和第一上拉晶体管，所述第一上拉晶体管包括第一栅电极，并连接到所述第一电力线，
其中，所述第二反相器包括第二下拉晶体管和第二上拉晶体管，所述第二上拉晶体管包括第二栅电极，并连接到所述第一电力线，并且
其中，所述第一栅电极的沿所述第一方向延伸的短边和所述第二栅电极的沿所述第一方向延伸的短边中的每个短边面对所述第一导线结构的侧壁。
15.根据权利要求14所述的半导体器件，还包括：
第二导线结构和第三导线结构，设置在所述衬底的第一表面上，沿所述第一方向延伸，并在第二方向上彼此间隔开；
第二电力线，设置在所述衬底的第二表面上，并连接到所述第二导线结构；以及
第三电力线，设置在所述衬底的第二表面上，并连接到所述第三导线结构，
其中，所述第一导线结构设置在所述第二导线结构和所述第三导线结构之间，
其中，所述第一下拉晶体管连接到所述第二电力线，并且
其中，所述第二下拉晶体管连接到所述第三电力线。
16.根据权利要求15所述的半导体器件，还包括：
第一位线和第二位线，设置在所述衬底的第一表面上，
其中，所述第一通道晶体管连接到所述第一位线，并且
其中，所述第二通道晶体管连接到所述第二位线。
17.根据权利要求14所述的半导体器件，还包括：
第二导线结构和第三导线结构，设置在所述衬底的第一表面上，沿所述第一方向延伸，并在第二方向上彼此间隔开；
第一位线，设置在所述衬底的第二表面上，并连接到所述第二导线结构；以及
第二位线，设置在所述衬底的第一表面上，
其中，所述第一导线结构设置在所述第二导线结构和所述第三导线结构之间，
其中，所述第一通道晶体管连接到所述第一位线，并且
其中，所述第二通道晶体管连接到所述第二位线。
18.根据权利要求17所述的半导体器件，还包括：
第二电力线和第三电力线，设置在所述衬底的第一表面上，
其中，所述第一下拉晶体管连接到所述第二电力线，并且
其中，所述第二下拉晶体管连接到所述第三电力线。
19.根据权利要求14所述的半导体器件，还包括：
连接结构，将所述第一上拉晶体管的源/漏区连接到所述第二栅电极，
其中，所述连接结构包括桥接触部和所述桥接触部上的桥接布线，并且
其中，所述桥接布线设置在所述第一导线结构的上表面上，并沿第二方向延伸。
20.一种半导体器件，包括：
衬底，包括第一表面和与所述第一表面相对的第二表面；
SRAM单位单元，设置在所述衬底的第一表面上；
导线结构，设置在所述衬底的第一表面上，并且包括沿第一方向延伸的隔离导线和在所述隔离导线的侧壁上的隔离线绝缘膜；
桥接布线，设置在所述衬底的第一表面上，沿第二方向延伸，并在所述隔离导线的上表面上与所述隔离导线相交；以及
电力线，设置在所述衬底的第二表面上，并连接到所述隔离导线，
其中，所述SRAM单位单元包括：
第一反相器和第二反相器，以交叉耦接的方式彼此连接；
第一通道晶体管，连接到所述第一反相器；
第二通道晶体管，连接到所述第二反相器；
第一栅电极，包括在所述第一反相器中；
第二栅电极，包括在所述第一通道晶体管中；
第三栅电极，包括在所述第二反相器中；以及
第四栅电极，包括在所述第二通道晶体管中，
其中，所述第一栅电极和所述第二栅电极通过所述导线结构与所述第三栅电极和所述第四栅电极分离，
其中，所述第一反相器的上拉晶体管和所述第二反相器的上拉晶体管连接到所述电力线，并且
其中，所述桥接布线将所述第一反相器的上拉晶体管的源/漏区连接到所述第三栅电极。
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