TW202020947A - 半導體記憶體元件 - Google Patents

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Abstract

本發明揭露一種半導體記憶體元件，所述半導體記憶體元件包括：多個記憶體單元，位於基板上，所述多個記憶體單元中的每一者包括存取電晶體、上拉電晶體及下拉電晶體；第一線層，位於記憶體單元上且包括第一下部連接接墊及第二下部連接接墊；第二線層，位於第一線層上且包括具有開口的接地線及位於開口中的上部連接接墊；以及第三線層，包括位於第二線層上的字元線。接地線經由第一下部連接接墊電性連接至下拉電晶體的端子。字元線經由上部連接接墊及第二下部連接接墊電性連接至存取電晶體的端子。

Description

半導體記憶體元件
一些發明概念的一些示例性實施例是有關於一種半導體記憶體元件，且更具體而言，是有關於一種包括多個記憶體單元的半導體記憶體元件。 [相關申請案的交叉參考]
本美國非臨時申請案基於35 U.S.C § 119主張在2018年11月28日在韓國智慧財產局提出申請的韓國專利申請案第10-2018-0149652號的優先權，所述韓國專利申請案的全部內容併入本文供參考。
半導體元件由於其尺寸小、功能多及/或製作成本低而在電子產業中是有益的。半導體元件的實例包括儲存邏輯資料的半導體記憶體元件、處理邏輯資料的操作的半導體邏輯元件以及具有記憶體元件及邏輯元件二者的混合半導體元件。半導體元件已經越來越多地與電子產業的先進發展整合於一起。舉例而言，已越來越多地要求半導體元件展現出例如可靠性高、速度高及/或功能性多等特性。半導體元件逐漸複雜化並被整合於一起以滿足所要求的該些特性。
根據一些發明概念的一些示例性實施例，一種半導體記憶體元件可包括：多個記憶體單元，位於基板上，所述多個記憶體單元中的每一者包括存取電晶體及下拉電晶體；第一線層，位於所述記憶體單元上，所述第一線層包括第一下部連接接墊及第二下部連接接墊；第二線層，位於所述第一線層上，所述第二線層包括具有開口的接地線及位於所述開口中的上部連接接墊；以及第三線層，包括位於所述第二線層上的字元線。所述接地線可經由所述第一下部連接接墊電性連接至所述下拉電晶體的端子。所述字元線可經由所述上部連接接墊及所述第二下部連接接墊電性連接至所述存取電晶體的端子。
根據一些發明概念的一些示例性實施例，一種半導體記憶體元件可包括：多個記憶體單元電晶體，位於基板上；第一線層，位於所述記憶體單元電晶體上；以及第二線層，位於所述第一線層上。所述第二線層可包括接地線，所述接地線具有多個開口且具有通過所述第一線層而到達所述記憶體單元電晶體中的第一記憶體電晶體的端子的電性連接。所述接地線可包括在第二方向上延伸的一對第一段及在與所述第二方向交叉的第一方向上延伸的一對第二段。所述開口中的每一者可由所述一對第一段及所述一對第二段界定。所述一對第一段中的每一第一段在所述第一方向上的寬度可大於所述一對第二段中的每一第二段在所述第二方向上的寬度。
根據一些發明概念的一些示例性實施例，一種半導體記憶體元件可包括：多個記憶體單元，位於基板上，所述記憶體單元中的每一者包括多個記憶體電晶體；以及第一線層、第二線層及第三線層，依序堆疊於所述記憶體單元上。所述第一線層可包括位元線、電源線及第一下部連接接墊。所述第二線可包括接地線及上部連接接墊。所述第三線層可包括字元線。所述字元線可經由所述上部連接接墊及所述第一下部連接接墊電性連接至所述記憶體電晶體中的第一記憶體電晶體的端子。
圖1示出根據一些發明概念的一些示例性實施例的示例性SRAM單元的示例性電路圖。
在例如圖1所示的一些示例性實施例中，靜態隨機存取記憶體（SRAM）單元可包括第一上拉電晶體TU1、第一下拉電晶體TD1、第二上拉電晶體TU2、第二下拉電晶體TD2、第一存取電晶體TA1及/或第二存取電晶體TA2。在一些示例性實施例中，第一上拉電晶體TU1及第二上拉電晶體TU2可為P型金屬氧化物半導體（p-type metal oxide semiconductor，PMOS）及/或N型金屬氧化物半導體（n-type metal oxide semiconductor，NMOS）電晶體。第一下拉電晶體TD1及第二下拉電晶體TD2以及第一存取電晶體TA1及第二存取電晶體TA2可為NMOS電晶體。
在一些示例性實施例中，第一節點N1可連接至第一上拉電晶體TU1的第一源極/汲極及/或第一下拉電晶體TD1的第一源極/汲極。電源線VDD可連接至第一上拉電晶體TU1的第二源極/汲極，且接地線VSS可連接至第一下拉電晶體TD1的第二源極/汲極。第一上拉電晶體TU1與第一下拉電晶體TD1可使自己的閘極電性連接至彼此。在一些示例性實施例中，第一上拉電晶體TU1與第一下拉電晶體TD1可一起用作第一反相器。第一反相器可具有與第一上拉電晶體TU1的連接的閘極及/或第一下拉電晶體TD1的連接的閘極對應的輸入端子，及/或可具有與第一節點N1對應的輸出端子。
在一些示例性實施例中，第二節點N2可連接至第二上拉電晶體TU2的第一源極/汲極及/或第二下拉電晶體TD2的第一源極/汲極。電源線VDD可連接至第二上拉電晶體TU2的第二源極/汲極，及/或接地線VSS可連接至第二下拉電晶體TD2的第二源極/汲極。第二上拉電晶體TU2與第二下拉電晶體TD2可使它們的閘極電性連接至彼此。因此，第二上拉電晶體TU2與第二下拉電晶體TD2可一起用作第二反相器。第二反相器可具有與第二上拉電晶體TU2的連接的閘極及第二下拉電晶體TD2的連接的閘極對應的輸入端子，及/或具有與第二節點N2對應的輸出端子。
在一些示例性實施例中，第一反相器與第二反相器可連接至彼此以用作鎖存結構。在此種配置中，第一上拉電晶體TU1及第一下拉電晶體TD1的閘極可電性連接至第二節點N2，及/或第二上拉電晶體TU2的閘極及第二下拉電晶體TD2的閘極可電性連接至第一節點N1。第一存取電晶體TA1可具有連接至第一節點N1的第一源極/汲極及/或連接至第一位元線BL1的第二源極/汲極。第二存取電晶體TA2亦可具有連接至第二節點N2的第二源極/汲極及/或連接至第二位元線BL2的第二源極/汲極。第一存取電晶體TA1及/或第二存取電晶體TA2可使自己的閘極電性連接至字元線WL。根據一些發明概念的一些示例性實施例，可使用上述配置作為SRAM單元。
圖2示出根據一些發明概念的一些示例性實施例的半導體記憶體元件的線層的平面圖。圖3示出圖2所示示例性區段M的放大平面圖。圖4示出圖2所示示例性區段M的簡化立體圖。
在例如圖2至圖4所示的一些示例性實施例中，可在基板100上提供多個記憶體單元CE。記憶體單元CE可在二維方向上排列於基板100上。在一些示例性實施例中，記憶體單元CE中的每一者可為以上參照圖1所論述的SRAM單元。記憶體單元CE上可設置有第一線層M1、第二線層M2及第三線層M3。第一線層M1、第二線層M2及第三線層M3可依序堆疊。第一線層M1、第二線層M2及/或第三線層M3可包含導電金屬氮化物（例如，氮化鈦或氮化鉭）及金屬（例如，鈦、鉭、鎢、銅或鋁）中的一或多種。
在例如圖3及圖4所示的一些示例性實施例中，第一線層M1可包括在第二方向D2上延伸的第一位元線BL1、第二位元線BL2及/或電源線VDD。電源線VDD可夾置於第一位元線BL1及/或第二位元線BL2之間。當在平面中觀察時，第一位元線BL1、第二位元線BL2及/或電源線VDD可具有線性形狀。電源線VDD在第一方向D1上的寬度可大於第一位元線BL1及/或第二位元線BL2在第一方向D1上的寬度。
在一些示例性實施例中，第一線層M1可包括與第一位元線BL1及/或第二位元線BL2相鄰的第一下部連接接墊LLP1及/或第二下部連接接墊LLP2。第一下部連接接墊LLP1及第二下部連接接墊LLP2可沿第二方向D2排列。當在平面中觀察時，第一下部連接接墊LLP1及第二下部連接接墊LLP2可具有島嶼形狀。
在一些示例性實施例中，第一線層M1可包括第一通孔（例如，圖5所示VI1），所述第一通孔可對應地設置於第一位元線BL1、第二位元線BL2、電源線VDD、第一下部連接接墊LLP1及/或第二下部連接接墊LLP2下方。第一通孔VI1可將記憶體單元CE電性連接至第一線層M1。
在例如圖2至圖4所示的一些示例性實施例中，第二線層M2可包括接地線VSS及/或上部連接接墊ULP。接地線VSS可為網型導電結構。舉例而言，接地線VSS可具有多個開口OP，及/或可在第一方向D1及第二方向D2上延伸。接地線VSS可包括在第二方向D2上延伸的第一段P1及/或在第一方向D1上延伸的第二段P2。第一段P1在第一方向上的寬度可大於第二段P2在第二方向上的寬度。開口OP可由一對鄰近的第一段P1及一對鄰近的第二段P2界定。
在一些示例性實施例中，在開口OP中可設置有一對上部連接接墊ULP。所述一對上部連接接墊ULP可在第二方向D2上排列於開口OP中。當在平面中觀察時，上部​​連接接墊ULP可具有島嶼形狀。
在一些示例性實施例中，接地線VSS的第二段P2中的一或多者可分別在垂直方向上與第一下部連接接墊LLP1中的一或多者交疊。接地線VSS的第二段P2的至少一部分可在垂直方向上與位於其下方的第一下部連接接墊LLP1交疊。上部連接接墊ULP中的一或多者可分別在垂直方向上與第二下部連接接墊LLP2中的一或多者交疊。上部連接接墊ULP的至少一部分可在垂直方向上與位於其下方的第二下部連接接墊LLP2交疊。
在一些示例性實施例中，第二線層M2可包括一或多個第二通孔VI2，所述一或多個第二通孔VI2對應地設置於接地線VSS及/或上部連接接墊ULP下方。接地線VSS可經由第二通孔VI2電性連接至第一線層M1的第一下部連接接墊LLP1。由於在接地線VSS下方提供多個第二通孔VI2，因此多個第一下部連接接墊LLP1可共同連接至單個接地線VSS。上部連接接墊ULP可經由第二通孔VI2電性連接至第一線層M1的第二下部連接接墊LLP2。
在一些示例性實施例中，第二線層M2可包括接地線VSS、上部連接接墊ULP及/或第二通孔VI2。在一些示例性實施例中，第二線層M2可僅限於此種結構；舉例而言，第二線層M2可僅限於接地線VSS。在一些其他示例性實施例中，第二線層M2可包括其他線，例如位元線、電源線及/或字元線。
在一些示例性實施例中，第三線層M3可包括在第一方向D1上延伸的字元線WL。字元線WL可排列於第二方向D2上。當在平面中觀察時，字元線WL可具有線性形狀。
在一些示例性實施例中，第三線層M3可包括位於字元線WL下方的第三通孔VI3。字元線WL可經由第三通孔VI3電性連接至第二線層M2的上部連接接墊ULP。舉例而言，字元線WL可經由第三通孔VI3、上部連接接墊ULP及第二通孔VI2電性連接至第一線層M1的第二下部連接接墊LLP2。
在一些示例性實施例中，第三線層M3可包括字元線WL及/或第三通孔VI3。在一些示例性實施例中，第三線層M3可僅包括字元線WL。在一些其他示例性實施例中，第三線層M3可包括其他線，例如位元線、電源線及/或接地線。
圖5示出圖3中繪示的示例性區段N的放大平面圖，其示出根據圖1的電路圖的示例性SRAM單元。圖6A至圖6D分別示出沿圖5所示線A-A'、B-B'、C-C'及D-D'截取的剖視圖。
在例如圖1至圖5及/或圖6A至圖6D所示的一些示例性實施例中，基板100上可設置有記憶體單元CE，記憶體單元CE可包括SRAM單元。在基板100上可設置有元件隔離層ST。元件隔離層ST可界定第一主動圖案AP1及第二主動圖案AP2。基板100可為化合物半導體基板或半導體基板（包括矽、鍺、矽鍺等）。元件隔離層ST可包含介電材料（例如氧化矽層）。
在一些示例性實施例中，第一主動圖案AP1及/或第二主動圖案AP2可為基板100的一些部分。在鄰近的第一主動圖案AP1與第二主動圖案AP2之間可界定有溝渠TR。元件隔離層ST可填充溝渠TR。第一主動圖案AP1及/或第二主動圖案AP2可具有在垂直方向上突出超過元件隔離層ST的上部部分。第一主動圖案AP1及/或第二主動圖案AP2的上部部分可具有在垂直方向上突出於元件隔離層ST上方的鰭形狀。
在一些示例性實施例中，在第一主動圖案AP1的上部部分上可設置有第一通道CH1及/或第一源極/汲極圖案SD1。在第二主動圖案AP2的上部部分上可設置有第二通道CH2及/或第二源極/汲極圖案SD2。第一源極/汲極圖案SD1可為p型雜質區。第二源極/汲極圖案SD2可為n型雜質區。第一通道CH1中的一或多者可夾置於一對第一源極/汲極圖案SD1之間。第二通道CH2中的一或多者可夾置於一對第二源極/汲極圖案SD2之間。
在一些示例性實施例中，第一源極/汲極圖案SD1及/或第二源極/汲極圖案SD2可為藉由選擇性磊晶生長製程形成的磊晶圖案。第一源極/汲極圖案SD1及/或第二源極/汲極圖案SD2的頂表面可處於較第一通道CH1及/或第二通道CH2的頂表面高的水平高度。第一源極/汲極圖案SD1及/或第二源極/汲極圖案SD2可包括半導體元素，所述半導體元素可與基板100的半導體元素相同或不同。舉例而言，第一源極/汲極圖案SD1可包含晶格常數較基板100的半導體元素的晶格常數大的半導體元素。因此，第一源極/汲極圖案SD1可為第一通道CH1提供壓縮應力。舉例而言，第二源極/汲極圖案SD2可包含與基板100的半導體元素相同或相似的半導體元素。
在一些示例性實施例中，第一閘電極GE1至第四閘電極GE4可在第一方向D1上延伸，同時跨越第一主動圖案AP1及/或第二主動圖案AP2延伸。第一閘電極GE1至第四閘電極GE4中的至少一者可在垂直方向上與第一通道CH1及第二通道CH2中的至少一者交疊。第一閘電極GE1至第四閘電極GE4中的一或多者可包含導電金屬氮化物（例如，氮化鈦或氮化鉭）及/或金屬（例如，鈦、鉭、鎢、銅或鋁）中的一或多者。
在一些示例性實施例中，第二閘電極GE2及第四閘電極GE4可在第一方向D1上彼此線性對齊。介電圖案SP可介於第二閘電極GE2與第四閘電極GE4之間，且可彼此隔開。第一閘電極GE1及第三閘電極GE3可在第一方向D1上彼此線性對齊。介電圖案SP可介於第一閘電極GE1與第三閘電極GE3之間，且可彼此隔開。
在一些示例性實施例中，在第一閘電極GE1至第四閘電極GE4中的一或多者的相對的側壁上可設置有一對閘極間隔件GS。閘極間隔件GS可沿著第一閘電極GE1至第四閘電極GE4在第一方向D1上延伸。閘極間隔件GS中的一或多者的頂表面可較第一閘電極GE1至第四閘電極GE4中的至少一者的頂表面高。閘極間隔件GS中的至少一者的頂表面可與第一層間介電層110的頂表面共面。閘極間隔件GS中的一或多者可包含SiO2 、SiCN、SiCON及SiN中的一或多者。舉例而言，閘極間隔件GS中的一或多者可包括多個層，所述多個層分別包含SiO2 、SiCN、SiCON及SiN。一些示例性實施例可僅限於二或更多種此種組合物，而其他示例性實施例可包含一或多種其他組合物。
在一些示例性實施例中，在第一閘電極GE1至第四閘電極GE4中的至少一者及/或第一主動圖案AP1及/或第二主動圖案AP2中的至少一者之間可夾置有至少一個閘極介電圖案GI。閘極介電圖案GI中的至少一者可沿著第一閘電極GE1至第四閘電極GE4中的對應一者的底表面延伸。閘極介電圖案GI中的至少一者可覆蓋第一通道CH1及第二通道CH2中的對應一者的頂表面及/或相對的側壁。閘極介電圖案GI可包含高介電常數介電材料。舉例而言，高介電常數介電材料可包括氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、鉛氧化鉭鈧（lead scandium tantalum oxide）及鋅鈮酸鉛。
一些示例性實施例可包括閘極頂蓋圖案GP，閘極頂蓋圖案GP對應地設置於第一閘電極GE1至第四閘電極GE4上。閘極頂蓋圖案GP中的至少一者可沿著第一閘電極GE1至第四閘電極GE4中的至少一者在第一方向D1上延伸。閘極頂蓋圖案GP中的至少一者可夾置於一對閘極間隔件GS之間。閘極頂蓋圖案GP中的至少一者可包含相對於第一層間介電層110、第二層間介電層120、第三層間介電層130及/或第四層間介電層140而具有蝕刻選擇性的材料。在一些示例性實施例中，閘極頂蓋圖案GP可包含SiON、SiCN、SiCON及SiN中的一或多者。在一些示例性實施例中，閘極頂蓋圖案GP可僅限於此種組合物，而在其他示例性實施例中，閘極頂蓋圖案GP可包含一或多種其他組合物。
在一些示例性實施例中，可在基板100上設置第一層間介電層110。第一層間介電層110可覆蓋閘極間隔件GS中的至少一者及/或第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的至少一者。第一層間介電層110的頂表面可與閘極頂蓋圖案GP中的至少一者的頂表面及/或閘極間隔件GS中的至少一者的頂表面實質上共面。
一些示例性實施例可包括第一主動接觸件AC1至第八主動接觸件AC8。第一主動接觸件AC1至第八主動接觸件AC8中的至少一者可穿透第一層間介電層110的上部部分及/或可具有與第一源極/汲極圖案SD1及/或第二源極/汲極圖案SD2的連接。第一主動接觸件AC1至第八主動接觸件AC8中的至少一者的頂表面可與第一層間介電層110的頂表面共面。第一主動接觸件AC1至第八主動接觸件AC8中的至少一者可包含導電金屬氮化物（例如，氮化鈦或氮化鉭）及金屬（例如，鈦、鉭、鎢、銅或鋁）中的一或多者。在一些示例性實施例中，主動接觸圖案AC1至AC8中的至少一者可僅限於此種組合物，而在其他示例性實施例中，主動頂蓋圖案AC1至AC8中的至少一者可包括一或多種其他組合物。
一些示例性實施例可包括設置在第三閘電極GE3上的第一閘極接觸件GC1及/或設置在第二閘電極GE2上的第二閘極接觸件GG2。第一閘極接觸件GC1及第二閘極接觸件GC2中的至少一者可穿透第一層間介電層110的上部部分、閘極間隔件GS及/或閘極頂蓋圖案GP。第一閘極接觸件GC1及第二閘極接觸件GC2中的至少一者可具有與第二閘電極GE2及/或第三閘電極GE3的連接。第一閘極接觸件GC1及第二閘極接觸件GC2中的至少一者的頂表面可與第一層間介電層110的頂表面共面。第一閘極接觸件GC1及第二閘極接觸件GC2中的至少一者的底表面可較第一主動接觸件AC1至第八主動接觸件AC8中的至少一者的底表面高。第一閘極接觸件GC1及第二閘極接觸件GC2中的至少一者可包含導電金屬氮化物（例如，氮化鈦或氮化鉭）及金屬（例如，鈦、鉭、鎢、銅或鋁）中的一或多者。第一閘極接觸件GC1及/或第二閘極接觸件GC2可包含與第一主動接觸件AC1至第八主動接觸件AC8相同或相似的材料。舉例而言，第一閘極接觸件GC1與第二主動接觸件AC2可積體組合以構成單個導電結構。第二閘極接觸件GC2及第五主動接觸件AC5可積體組合成單個導電結構。
一些示例性實施例可包括依序堆疊的第一層間介電層110、包括第二層間介電層120、第三層間介電層130及/或第四層間介電層140。舉例而言，第一層間介電層110至第四層間介電層140可包括氧化矽層。
一些示例性實施例可包括位於第二層間介電層120中的第一線層M1。第一線層M1可包括第一位元線BL1、第二位元線BL2、電源線VDD、第一下部連接接墊LLP1、第二下部連接接墊LLP2及/或第一通孔VI1。
在一些示例性實施例中，第一位元線BL1可經由第一通孔VI1電性連接至第三主動接觸件AC3。第二位元線BL2可電性連接至第一通孔VI1至第七主動接觸件AC7。電源線VDD可經由第一通孔VI1電性連接至第四主動接觸件AC4及/或第六主動接觸件AC6。
在一些示例性實施例（儘管未示出）中，第一下部連接接墊LLP1中的一者LLP1a可電性連接至第八主動接觸件AC8。第一下部連接接墊LLP1中的另一者LLP1b可電性連接至第一主動接觸件AC1。第四閘電極GE4可電性連接至第二下部連接接墊中的一者LLP2c。第一閘電極GE1可電性連接至第二下部連接接墊LLP2中的另一者LLP2d（例如，如圖3所示）。
一些示例性實施例可包括位於第三層間介電層130中的第二線層M2。第二線層M2可包括接地線VSS、上部連接接墊ULP及/或第二通孔VI2。
在一些示例性實施例中，接地線VSS可經由第二通孔VI2中的至少一者VI2a電性連接至第一下部連接接墊LLP1a。接地線VSS可經由第二通孔VI2中的另一者VI2b電性連接至第一下部連接接墊LLP1b。上部連接接墊ULP中的一者可經由第二通孔VI2中的另一者VI2c電性連接至第二下部連接接墊LLP2c。上部連接接墊ULP中的另一者可經由第二通孔VI2中的另一者VI2d電性連接至第二下部連接接墊LLP2d（參見圖3）。舉例而言，第一主動接觸件AC1及/或第八主動接觸件AC8可電性連接至第二線層M2的接地線VSS。
一些示例性實施例可包括位於第四層間介電層140中的第三線層M3。第三線層M3可包括字元線WL及/或第三通孔VI3。上部連接接墊ULP可經由第三通孔VI3電性連接至字元線WL。舉例而言，第一閘電極GE1及第四閘電極GE4可電性連接至字元線WL。
在一些示例性實施例中，記憶體電晶體可包括第一主動圖案AP1、第二主動圖案AP2及/或第一閘電極GE1至第四閘電極GE4中的至少一者。圖5所示記憶體電晶體可包括第一上拉電晶體TU1、第一下拉電晶體TD1、第二上拉電晶體TU2、第二下拉電晶體TD2、第一存取電晶體TA1及/或第二存取電晶體TA2，例如圖1的實例中所示。
在一些示例性實施例中，第一閘電極GE1可為第一存取電晶體TA1的閘極。第一閘電極GE1可電性連接至字元線WL。第二閘電極GE2可為第一上拉電晶體TU1與第一下拉電晶體TD1的公共閘極。第三閘電極GE3可為第二上拉電晶體TU2與第二下拉電晶體TD2的公共閘極。第四閘電極GE4可為第二存取電晶體TA2的閘極。第四閘電極GE4可電性連接至字元線WL。
在一些示例性實施例中，第一主動接觸件AC1可電性連接至第一下拉電晶體TD1的第二源極/汲極。第一主動接觸件AC1可電性連接至接地線VSS。
在一些示例性實施例中，第二主動接觸件AC2可電性連接至第一下拉電晶體TD1與存取電晶體TA1的公共源極/汲極（或第一源極/汲極）。第二主動接觸件AC2可在第一方向D1上延伸。第二主動接觸件AC2可具有與第一上拉電晶體TU1的第一源極/汲極的電性連接。第二接觸件AC2可對應於圖1所示第一節點N1。
在一些示例性實施例中，第三主動接觸件AC3可電性連接至第一存取電晶體TA1的第二源極/汲極。第三主動接觸件AC3可經由第一通孔VI1電性連接至第一位元線BL1。
在一些示例性實施例中，第四主動接觸件AC4可電性連接至第一上拉電晶體TU1的第二源極/汲極。第四主動接觸件AC4可經由第一通孔VI1電性連接至電源線VDD。
在一些示例性實施例中，第五主動接觸件AC5可電性連接至第二上拉電晶體TU2的第一源極/汲極。第五主動接觸件AC5可在第一方向D1上延伸且具有與第二下拉電晶體TD2及第二存取電晶體TA2的公共源極/汲極（或第一源極/汲極）的電性連接。第五主動接觸件AC5可對應於圖1所示第二節點N2。
在一些示例性實施例中，第六主動接觸件AC6可電性連接至第二上拉電晶體TU2的第二源極/汲極。第六主動接觸件AC6可經由第一通孔VI1電性連接至電源線VDD。
在一些示例性實施例中，第七主動接觸件AC7可電性連接至第二存取電晶體TA2的第二源極/汲極。第三主動接觸件AC3可經由第一通孔VI1電性連接至第二位元線BL2。
在一些示例性實施例中，第八主動接觸件AC8可電性連接至第二下拉電晶體TD2的第二源極/汲極。第八主動接觸件AC8可電性連接至接地線VSS。
在一些示例性實施例中，第一閘極接觸件GC1可將第二主動接觸件AC2電性連接至第三閘電極GE3。舉例而言，第一閘極接觸件GC1可將圖1所示第一節點N1電性連接至第二上拉電晶體TU2與第二下拉電晶體TD2的公共閘極。
在一些示例性實施例中，第二閘極接觸件GC2可將第五主動接觸件AC5電性連接至第二閘電極GE2。舉例而言，第二閘極接觸件GC2可將圖1所示第二節點N2電性連接至第一上拉電晶體TU1與第一下拉電晶體TD1的公共閘極。
在一些發明概念的一些示例性實施例中，接地線VSS可包括網型導電結構。上部連接接墊ULP的面積可較接地線VSS的面積小。舉例而言，第二線層M2的面積可較接地線VSS的面積大，在一些示例性實施例中，此可減小接地線VSS的電阻。在一些示例性實施例中，在第二線層M2上的第三線層M3上可設置有字元線WL，以使得字元線WL的面積較第三線層M3的面積大。因此，字元線WL的電阻可減小。在一些示例性實施例中，根據一些發明概念，接地線VSS及/或字元線WL的電阻減小可提高半導體記憶體元件的操作速度。
圖7示出圖3中繪示的區段M的實例的平面圖，其示出根據一些發明概念的一些示例性實施例的示例性半導體記憶體元件。圖8示出簡化立體圖，其示出例如圖2中繪示的示例性區段M的線層的實例。在例如圖7及圖8所示的示例性實施例中，可不再對可能與以上參照圖1至圖5及圖6A至圖6D所論述的技術特徵重覆的技術特徵予以贅述。
在例如圖7及圖8所示的一些示例性實施例中，第一線層M1可包括第一下部接地線LVSS1及第二下部接地線LVSS2。第一線層M1可不包括第一下部連接接墊LLP1。
在一些示例性實施例中，第一下部接地線LVSS1及/或第二下部接地線LVSS2可在第二方向D2上延伸。第一下部接地線LVSS1及第二下部接地線LVSS2可具有線性形狀。舉例而言，第一下部接地線LVSS1及第二下部接地線LVSS2可跨越單個記憶體單元CE延伸。第一下部接地線LVSS1可與第一位元線BL1相鄰，且第二下部接地線LVSS2可與第二位元線BL2相鄰。
在一些示例性實施例中，第一下部接地線LVSS1可經由第一通孔VI1電性連接至第一主動接觸件AC1。第二下部接地線LVSS2可經由第一通孔VI1電性連接至第八主動接觸件AC8。第一下部接地線LVSS1及第二下部接地線LVSS2可共同連接至第二線層M2的接地線VSS。
圖9示出圖2中繪示的區段M的簡化立體圖，其示出根據一些發明概念的一些示例性實施例的示例性半導體記憶體元件。在隨後的示例性實施例中，將不再對可能與以上參照圖1至圖5及圖6A至圖6D所論述的技術特徵重覆的技術特徵予以贅述。
例如圖9所示的一些示例性實施例可包括設置於第三線層M3上的第四線層M4。第四線層M4可包括在第一方向D1上延伸的上部字元線UWL。上部字元線UWL可排列於第二方向D2上。當在平面中觀察時，上部字元線UWL可具有線性形狀。
在一些示例性實施例中，上部字元線UWL中的至少一者可分別在垂直方向上與第三線層M3的字元線WL中的至少一者交疊。上部字元線UWL中的至少一者可經由第四通孔VI4電性連接至位於上部字元線UWL下方的字元線WL中的至少一者。字元線WL及/或上覆的上部字元線UWL可用作帶結構。在一些示例性實施例中，不僅可經由字元線WL而且可經由上部字元線UWL施加電訊號，此可達成電阻減小及/或操作速度提高。
在一些發明概念的一些示例性實施例中，半導體記憶體元件可包括面積較第二線層的面積大的接地線。在一些示例性實施例中，至少一個字元線的面積可較第三線層的面積大。因此，接地線及/或字元線的電阻可減小。因此，半導體記憶體元件的操作速度可提高。
在本文中所論述的一些示例性實施例指代一或多個電晶體，例如上拉電晶體TU1、TU2、下拉電晶體TD1、TD2以及存取電晶體TA1及TA2。在本文中所論述的一些示例性實施例指代此種電晶體的一或多個端子，例如汲極、閘極及/或源極。本文中（例如在一些示例性實施例的論述中及/或在附圖中）所用的用語「電晶體」可指代場效應電晶體、雙元結電晶體等。本文中（例如在一些示例性實施例的論述中及/或在附圖中）在電晶體的上下文中所用的用語「端子」可指代例如電晶體的汲極、閘極、源極、集電極、基極及/或發射極等。例如在本文中及/或在附圖中所論述的一些示例性實施例可涉及汲極、閘極、源極等。應理解，在一些其他示例性實施例（無論是否在本文中論述）中，汲極、閘極、源極等可以相同或不同電晶體的不同端子代替，而此未必背離本揭露，本揭露的範圍由申請專利範圍確定。
儘管已參照附圖論述了一些發明概念的一些示例性實施例，然而可對其作出形式及細節上的各種改變，而此並不背離一些發明概念的精神及範圍。上述一些示例性實施例僅為例示性的而並非在所有態樣中為限制性的。
100:基板 110:第一層間介電層 120:第二層間介電層 130:第三層間介電層 140:第四層間介電層 A-A'、B-B'、C-C'、D-D':線 AC1:第一主動接觸件/主動接觸圖案 AC2:第二主動接觸件/主動接觸圖案 AC3:第三主動接觸件/主動接觸圖案 AC4:第四主動接觸件/主動接觸圖案 AC5:第五主動接觸件/主動接觸圖案 AC6:第六主動接觸件/主動接觸圖案 AC7:第七主動接觸件/主動接觸圖案 AC8:第八主動接觸件/主動接觸圖案 AP1:第一主動圖案 AP2:第二主動圖案 BL:位元線 BL1:第一位元線 BL2:第二位元線 CE:記憶體單元 CH1:第一通道 CH2:第二通道 D1:第一方向 D2:第二方向 D3:第三方向 GC1:第一閘極接觸件 GC2:第二閘極接觸件 GE1:第一閘電極 GE2:第二閘電極 GE3:第三閘電極 GE4:第四閘電極 GI:閘極介電圖案 GP:閘極頂蓋圖案 GS:閘極間隔件 LLP1、LLP1a、LLP1b:第一下部連接接墊 LLP2、LLP2c、LLP2d:第二下部連接接墊 LVSS1:第一下部接地線 LVSS2:第二下部接地線 M、N:區段 M1:第一線層 M2:第二線層 M3:第三線層 M4:第四線層 N1:第一節點 N2:第二節點 OP:開口 P1:第一段 P2:第二段 SD1:第一源極/汲極圖案 SD2:第二源極/汲極圖案 SP:介電圖案 ST:元件隔離層 TA1:第一存取電晶體/存取電晶體 TA2:第二存取電晶體/存取電晶體 TD1:第一下拉電晶體/下拉電晶體 TD2:第二下拉電晶體/下拉電晶體 TR:溝渠 TU1:第一上拉電晶體/上拉電晶體 TU2:第二上拉電晶體/上拉電晶體 ULP:上部連接接墊 ULP1:第一上部連接接墊 ULP2:第二上部連接接墊 ULP3:第三上部連接接墊 UWL:上部字元線 VDD:電源線 VI1:第一通孔 VI2、VI2a、VI2b、VI2c、VI2d:第二通孔 VI3:第三通孔 VI4:第四通孔 VSS:接地線 WL:字元線
圖1示出根據一些發明概念的一些示例性實施例的靜態隨機存取記憶體（Static random access memory，SRAM）單元的示例性電路圖。
圖2示出根據一些發明概念的一些示例性實施例的示例性半導體記憶體元件的線層的平面圖。
圖3示出圖2所示區段M的放大平面圖的實例。
圖4示出圖2所示示例性區段M的簡化立體圖。
圖5示出圖3中繪示的示例性區段N的放大平面圖，示例性區段N包括根據圖1所示示例性電路圖的示例性SRAM。
圖6A至圖6D分別示出沿圖5所示線A-A'、B-B'、C-C'及D-D'截取的剖視圖的實例。
圖7示出圖3中繪示的區段M的實例的平面圖，區段M包括根據一些發明概念的一些示例性實施例的示例性半導體記憶體元件。
圖8示出包括圖2中繪示的區段M的線層的實例的簡化立體圖。
圖9示出圖2中繪示的區段M的實例的簡化立體圖，區段M包括根據一些發明概念的一些示例性實施例的示例性半導體記憶體元件。
BL1:第一位元線
BL2:第二位元線
N1:第一節點
N2:第二節點
TA1:第一存取電晶體/存取電晶體
TA2:第二存取電晶體/存取電晶體
TD1:第一下拉電晶體/下拉電晶體
TD2:第二下拉電晶體/下拉電晶體
TU1:第一上拉電晶體/上拉電晶體
TU2:第二上拉電晶體/上拉電晶體
VDD:電源線
VSS:接地線
WL:字元線

Claims (20)

  1. 一種半導體記憶體元件，包括： 多個記憶體單元，位於基板上，所述多個記憶體單元中的每一者包括存取電晶體及下拉電晶體； 第一線層，位於所述記憶體單元上，所述第一線層包括第一下部連接接墊及第二下部連接接墊； 第二線層，位於所述第一線層上，所述第二線層包括具有開口的接地線及位於所述開口中的上部連接接墊；以及 第三線層，包括位於所述第二線層上的字元線， 其中所述接地線經由所述第一下部連接接墊電性連接至所述下拉電晶體的端子，且 其中所述字元線經由所述上部連接接墊及所述第二下部連接接墊電性連接至所述存取電晶體的端子。
  2. 如申請專利範圍第1項所述的半導體記憶體元件，其中 所述第一線層包括位元線及電源線，且 所述位元線與所述電源線在第一方向上彼此平行地延伸。
  3. 如申請專利範圍第2項所述的半導體記憶體元件，其中 所述第一下部連接接墊與所述第二下部連接接墊相鄰於所述位元線，且 所述第一下部連接接墊與所述第二下部連接接墊排列於所述第一方向上。
  4. 如申請專利範圍第1項所述的半導體記憶體元件，其中所述上部連接接墊的至少一部分在垂直方向上與所述第二下部連接接墊交疊。
  5. 如申請專利範圍第1項所述的半導體記憶體元件，其中所述上部連接接墊包括位於所述開口中的一對上部連接接墊。
  6. 如申請專利範圍第1項所述的半導體記憶體元件，其中 所述接地線具有多個開口，且 所述接地線是網孔型導電結構。
  7. 如申請專利範圍第1項所述的半導體記憶體元件，其中 所述接地線包括在第二方向上延伸的第一段及在與所述第二方向交叉的第一方向上延伸的第二段，且 所述開口是由一對所述第一段與一對所述第二段界定的。
  8. 如申請專利範圍第7項所述的半導體記憶體元件，其中所述第一段在所述第一方向上的寬度大於所述第二段在所述第二方向上的寬度。
  9. 如申請專利範圍第1項所述的半導體記憶體元件，更包括： 第四線層，包括位於所述第三線層上的上部字元線， 其中所述字元線與所述上部字元線電性連接至彼此。
  10. 一種半導體記憶體元件，包括： 多個記憶體單元電晶體，位於基板上； 第一線層，位於所述記憶體單元電晶體上；以及 第二線層，位於所述第一線層上， 其中所述第二線層包括接地線，所述接地線具有多個開口且具有通過所述第一線層而到達所述記憶體單元電晶體中的第一記憶體電晶體的端子的電性連接， 其中所述接地線包括在第二方向上延伸的一對第一段及在與所述第二方向交叉的第一方向上延伸的一對第二段， 其中所述開口中的每一者是由所述一對第一段及所述一對第二段界定，且 其中所述一對第一段中的每一第一段在所述第一方向上的寬度大於所述一對第二段中的每一第二段在所述第二方向上的寬度。
  11. 如申請專利範圍第10項所述的半導體記憶體元件，其中 所述第一線層包括位元線、電源線、第一下部連接接墊及第二下部連接接墊，且 所述接地線經由所述第一下部連接接墊電性連接至所述第一記憶體電晶體的所述端子。
  12. 如申請專利範圍第11項所述的半導體記憶體元件，其中所述第二線層包括位於所述開口中的上部連接接墊。
  13. 如申請專利範圍第12項所述的半導體記憶體元件，其中 所述半導體記憶體元件包括位於所述第二線層上的第三線層，且 所述第三線層包括字元線，所述字元線經由所述上部連接接墊及所述第二下部連接接墊電性連接至所述記憶體單元電晶體的第二記憶體電晶體的端子。
  14. 如申請專利範圍第10項所述的半導體記憶體元件，其中 所述第一線層包括位元線、電源線及下部接地線， 所述位元線、所述電源線及所述下部接地線彼此平行地延伸，且 所述接地線經由所述下部接地線電性連接至所述第一記憶體電晶體的所述端子。
  15. 一種半導體記憶體元件，包括： 多個記憶體單元，位於基板上，所述記憶體單元中的每一者包括多個記憶體電晶體；以及 第一線層、第二線層及第三線層，依序堆疊於所述記憶體單元上， 其中所述第一線層包括位元線、電源線及第一下部連接接墊， 其中所述第二線層包括接地線及上部連接接墊， 其中所述第三線層包括字元線，且 其中所述字元線經由所述上部連接接墊及所述第一下部連接接墊電性連接至所述記憶體電晶體中的第一記憶體電晶體的端子。
  16. 如申請專利範圍第15項所述的半導體記憶體元件，其中 所述第一線層包括第二下部連接接墊，且 所述接地線經由所述第二下部連接接墊電性連接至所述記憶體電晶體中的第二記憶體電晶體的端子。
  17. 如申請專利範圍第15項所述的半導體記憶體元件，其中 所述第一線層包括下部接地線，且 所述接地線經由所述下部接地線電性連接至所述記憶體電晶體中的第二記憶體電晶體的端子。
  18. 如申請專利範圍第15項所述的半導體記憶體元件，其中所述第一記憶體電晶體是靜態隨機存取記憶體（SRAM）單元的存取電晶體。
  19. 如申請專利範圍第15項所述的半導體記憶體元件，其中 所述接地線具有開口，且 所述上部連接接墊位於所述開口中。
  20. 如申請專利範圍第19項所述的半導體記憶體元件，其中 所述接地線包括在第二方向上延伸的一對第一段及在與所述第二方向交叉的第一方向上延伸的一對第二段，且 所述開口是由所述一對第一段及所述一對第二段界定。
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