KR102256055B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 기판 상의 메모리 셀 트랜지스터들; 상기 메모리 셀 트랜지스터들 상에 배치되고, 비트 라인 및 제1 도전 패턴을 포함하는 제1 배선층; 및 상기 제1 배선층 상에 배치되고, 접지 라인을 포함하는 제2 배선층; 상기 메모리 셀 트랜지스터들 중 제1 메모리 셀 트랜지스터의 소스/드레인과 상기 비트 라인 사이에 개재되어, 이들을 전기적으로 연결하는 제1 비아; 상기 메모리 셀 트랜지스터들 중 제2 메모리 셀 트랜지스터의 소스/드레인과 상기 제1 도전 패턴 사이에 개재되어, 이들을 전기적으로 연결하는 제1 확장된 비아; 및 상기 제1 도전 패턴과 상기 접지 라인 사이에 개재되어, 이들을 전기적으로 연결하는 제2 확장된 비아를 포함한다. 상기 제1 확장된 비아의 폭은 상기 제1 비아의 폭보다 더 크고, 상기 제2 확장된 비아의 폭은 상기 제1 비아의 폭보다 더 크다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상의 메모리 셀 트랜지스터들; 상기 메모리 셀 트랜지스터들 상에 배치되고, 비트 라인 및 제1 도전 패턴을 포함하는 제1 배선층; 및 상기 제1 배선층 상에 배치되고, 접지 라인을 포함하는 제2 배선층; 상기 메모리 셀 트랜지스터들 중 제1 메모리 셀 트랜지스터의 소스/드레인과 상기 비트 라인 사이에 개재되어, 이들을 전기적으로 연결하는 제1 비아; 상기 메모리 셀 트랜지스터들 중 제2 메모리 셀 트랜지스터의 소스/드레인과 상기 제1 도전 패턴 사이에 개재되어, 이들을 전기적으로 연결하는 제1 확장된 비아; 및 상기 제1 도전 패턴과 상기 접지 라인 사이에 개재되어, 이들을 전기적으로 연결하는 제2 확장된 비아를 포함할 수 있다. 상기 제1 확장된 비아의 폭은 상기 제1 비아의 폭보다 더 크고, 상기 제2 확장된 비아의 폭은 상기 제1 비아의 폭보다 더 클 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상의 제1 내지 제4 비트 셀들을 포함할 수 있다. 상기 제2 비트 셀은 상기 제1 비트 셀과 제1 방향으로 인접하고, 상기 제3 비트 셀은 상기 제1 비트 셀과 상기 제1 방향과 교차하는 제2 방향으로 인접하며, 상기 제4 비트 셀은 상기 제3 비트 셀과 상기 제1 방향으로 인접하고, 상기 제4 비트 셀은 상기 제2 비트 셀과 상기 제2 방향으로 인접할 수 있다. 상기 제1 내지 제4 비트 셀들 각각은: 제1 및 제2 액세스 트랜지스터들; 제1 및 제2 풀-업 트랜지스터들; 및 제1 및 제2 풀-다운 트랜지스터들을 포함할 수 있다. 상기 제1 및 제2 비트 셀들의 상기 제1 액세스 트랜지스터들은 비아를 통해 비트 라인과 연결되고, 상기 제1 내지 제4 비트 셀들의 제2 풀-다운 트랜지스터들은 제1 확장된 비아를 통해 접지 라인과 연결되며, 상기 제1 확장된 비아의 폭은 상기 비아의 폭보다 더 클 수 있다.
본 발명에 따른 반도체 소자는, 메모리 셀 트랜지스터와 접지 라인 사이의 저항을 줄일 수 있고, 메모리 셀 트랜지스터와 비트 및 워드 라인들 사이의 기생 캐패시턴스를 줄일 수 있다. 이로써, 소자의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 에스램 셀의 등가 회로도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도로서, 도 1의 회로도를 바탕으로 구현된 제1 비트 셀을 예시한 것이다.
도 3은 본 발명의 실시예들에 따른 2X2 에스램 셀들의 등가 회로도이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도로서, 도 3의 회로도를 바탕으로 구현된 2X2 에스램 셀들 상의 배선들을 나타낸 것이다.
도 5는 도 4의 M 영역을 확대한 평면도이다.
도 6a 내지 도 6c는 각각 도 5의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 7은 도 4의 N 영역을 확대한 평면도이다.
도 8은 도 7의 D-D'선에 따른 단면도이다.
도 9, 도 11, 도 13 및 도 15는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 10a, 도 12a, 도 14a 및 도 16a는 각각 도 9, 도 11, 도 13, 및 도 15의 A-A'선에 따른 단면도들이다.
도 10b, 도 12b, 도 14b 및 도 16b는 각각 도 9, 도 11, 도 13, 및 도 15의 B-B'선에 따른 단면도들이다.
도 10c, 도 12c, 도 14c 및 도 16c는 각각 도 9, 도 11, 도 13, 및 도 15의 C-C'선에 따른 단면도들이다.
도 17은 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 18은 광 근접 보정에 의해 레이아웃 패턴이 바이어스되는 과정을 나타내는 개념도이다.
도 19는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 5의 C-C'선에 따른 단면도이다.
도 20는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 4의 M 영역을 확대한 평면도이다.
도 21a 내지 도 21c는 각각 도 20의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 22는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도로서, 도 3의 회로도를 바탕으로 구현된 2X2 에스램 셀들 상의 배선들을 나타낸 것이다.
도 1은 본 발명의 실시예들에 따른 에스램 셀의 등가 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 에스램 셀은 제1 풀-업 트랜지스터(TU1), 제1 풀-다운 트랜지스터(TD1), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 제1 액세스 트랜지스터(TA1) 및 제2 액세스 트랜지스터(TA2)를 포함할 수 있다. 제1 및 제2 풀-업 트랜지스터들(TU1, TU2)은 피모스(PMOS) 트랜지스터들일 수 있다. 제1 및 제2 풀-다운 트랜지스터들(TD1, TD2) 및 제1 및 제2 액세스 트랜지스터들(TA1, TA2)은 엔모스(NMOS) 트랜지스터들일 수 있다.
제1 풀-업 트랜지스터(TU1)의 제1 소스/드레인 및 제1 풀-다운 트랜지스터(TD1)의 제1 소스/드레인은 제1 노드(N1)에 연결될 수 있다. 제1 풀-업 트랜지스터(TU1)의 제2 소스/드레인은 전원 라인(VDD)에 연결될 수 있고, 제1 풀-다운 트랜지스터(TD1)의 제2 소스/드레인은 접지 라인(VSS)에 연결될 수 있다. 제1 풀-업 트랜지스터(TU1)의 게이트 및 제1 풀-다운 트랜지스터(TD1)의 게이트는 서로 전기적으로 연결될 수 있다. 제1 풀-업 트랜지스터(TU1) 및 제1 풀-다운 트랜지스터(TD1)는 제1 인버터를 구성할 수 있다. 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 서로 연결된 게이트들은 상기 제1 인버터의 입력단에 해당할 수 있으며, 제1 노드(N1)는 상기 제1 인버터의 출력단에 해당할 수 있다.
제2 풀-업 트랜지스터(TU2)의 제1 소스/드레인 및 제2 풀-다운 트랜지스터(TD2)의 제1 소스/드레인은 제2 노드(N2)에 연결될 수 있다. 제2 풀-업 트랜지스터(TU2)의 제2 소스/드레인은 전원 라인(VDD)에 연결될 수 있고, 제2 풀-다운 트랜지스터(TD2)의 제2 소스/드레인은 접지 라인(VSS)에 연결될 수 있다. 제2 풀-업 트랜지스터(TU2)의 게이트 및 제2 풀-다운 트랜지스터(TD2)의 게이트는 서로 전기적으로 연결될 수 있다. 이로써, 제2 풀-업 트랜지스터(TU2) 및 제2 풀-다운 트랜지스터(TD2)는 제2 인버터를 구성할 수 있다. 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 서로 연결된 게이트들은 상기 제2 인버터의 입력단에 해당할 수 있으며, 제2 노드(N2)는 상기 제2 인버터의 출력단에 해당할 수 있다.
상기 제1 및 제2 인버터들이 결합되어 래치 구조(latch structure)를 구성할 수 있다. 즉, 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 게이트들이 제2 노드(N2)에 전기적으로 연결될 수 있고, 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 게이트들이 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 액세스 트랜지스터(TA1)의 제1 소스/드레인은 제1 노드(N1)에 연결될 수 있고, 제1 액세스 트랜지스터(TA1)의 제2 소스/드레인은 제1 비트 라인(BL1)에 연결될 수 있다. 제2 액세스 트랜지스터(TA2)의 제1 소스/드레인은 제2 노드(N2)에 연결될 수 있고, 제2 액세스 트랜지스터(TA2)의 제2 소스/드레인은 제2 비트 라인(BL2)에 연결될 수 있다. 제1 및 제2 액세스 트랜지스터들(TA1, TA2)의 게이트들은 워드 라인(WL)에 전기적으로 접속될 수 있다. 이로써, 본 발명의 실시예들에 따른 에스램 셀이 구현될 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도로서, 도 1의 회로도를 바탕으로 구현된 제1 비트 셀을 예시한 것이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 하나의 비트를 저장할 수 있는 제1 비트 셀(CE1)이 제공될 수 있다. 제1 비트 셀(CE1)은 에스램 셀을 구성하는 복수개의 메모리 셀 트랜지스터들을 포함할 수 있다. 메모리 셀 트랜지스터들은, 앞서 도 1을 참조하여 설명한 제1 풀-업 트랜지스터(TU1), 제1 풀-다운 트랜지스터(TD1), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 제1 액세스 트랜지스터(TA1) 및 제2 액세스 트랜지스터(TA2)를 포함할 수 있다.
도시되진 않았지만, 상기 메모리 셀 트랜지스터들 상에 워드 라인, 제1 비트 라인, 제2 비트 라인, 접지 라인 및 전원 라인을 포함하는 배선층이 제공될 수 있다. 일 예로, 배선층은 적어도 두 개 이상의 층들로 구성될 수 있다.
기판(100) 상에 제2 방향(D2)으로 연장되는 제1 및 제2 활성 패턴들(AP1, AP2)이 제공될 수 있다. 제1 활성 패턴들(AP1)은 PMOS의 활성 패턴들일 수 있고, 제2 활성 패턴들(AP2)은 NMOS의 활성 패턴들일 수 있다. 일 예로, 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 기판(100)의 상면으로부터 돌출된 부분들일 수 있다. 다시 말하면, 제1 및 제2 활성 패턴들(AP1, AP2)은 핀(fin) 형태를 가질 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 방향(D1)을 따라 배열될 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 제1 내지 제4 게이트 전극들(GE1-GE4)이 제공될 수 있다. 제1 게이트 전극(GE1) 및 제3 게이트 전극(GE3)은 제1 방향(D1)을 따라 배열될 수 있다. 제2 게이트 전극(GE2) 및 제4 게이트 전극(GE4)은 제1 방향(D1)을 따라 배열될 수 있다.
제1 게이트 전극(GE1)은 제1 액세스 트랜지스터(TA1)의 게이트일 수 있다. 도시되진 않았지만, 제1 게이트 전극(GE1)은 배선층 내의 워드 라인과 전기적으로 연결될 수 있다. 제2 게이트 전극(GE2)은 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 공통 게이트일 수 있다. 제3 게이트 전극(GE3)은 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 공통 게이트일 수 있다. 제4 게이트 전극(GE4)은 제2 액세스 트랜지스터(TA2)의 게이트일 수 있다. 도시되진 않았지만, 제4 게이트 전극(GE4)은 배선층 내의 워드 라인과 전기적으로 연결될 수 있다.
제1 내지 제4 게이트 전극들(GE1-GE4) 각각의 양 측에 활성 콘택들(AC1-AC8)이 제공될 수 있다. 활성 콘택들(AC1-AC8)은 제1 및 제2 활성 패턴들(AP1, AP2)의 소스/드레인들에 전기적으로 접속될 수 있다. 활성 콘택들(AC1-AC8)은 제1 내지 제8 활성 콘택들(AC1-AC8)을 포함할 수 있다. 제1 내지 제8 활성 콘택들(AC1-AC8)은 제1 방향(D1)을 따라 연장될 수 있다.
제1 활성 콘택(AC1)은 제1 풀-다운 트랜지스터(TD1)의 제2 소스/드레인과 전기적으로 연결될 수 있다. 도시되진 않았지만, 제1 활성 콘택(AC1)은 배선층 내의 접지 라인과 전기적으로 연결될 수 있다.
제2 활성 콘택(AC2)은 제1 풀-다운 트랜지스터(TD1)와 제1 액세스 트랜지스터(TA1)의 공통 소스/드레인(제1 소스/드레인)과 전기적으로 연결될 수 있다. 제2 활성 콘택(AC2)은 제1 방향(D1)으로 연장되어, 제1 풀-업 트랜지스터(TU1)의 제1 소스/드레인과 전기적으로 연결될 수 있다. 제2 활성 콘택(AC2)은 도 1의 제1 노드(N1)에 대응할 수 있다.
제3 활성 콘택(AC3)은 제1 액세스 트랜지스터(TA1)의 제2 소스/드레인과 전기적으로 연결될 수 있다. 도시되진 않았지만, 제1 활성 콘택(AC1)은 배선층 내의 제1 비트 라인과 전기적으로 연결될 수 있다.
제4 활성 콘택(AC4)은 제1 풀-업 트랜지스터(TU1)의 제2 소스/드레인과 전기적으로 연결될 수 있다. 도시되진 않았지만, 제4 활성 콘택(AC4)은 배선층 내의 전원 라인과 전기적으로 연결될 수 있다.
제5 활성 콘택(AC5)은 제2 풀-업 트랜지스터(TU2)의 제1 소스/드레인과 전기적으로 연결될 수 있다. 제5 활성 콘택(AC5)은 제1 방향(D1)으로 연장되어, 제2 풀-다운 트랜지스터(TD2)와 제2 액세스 트랜지스터(TA2)의 공통 소스/드레인(제1 소스/드레인)과 전기적으로 연결될 수 있다. 제5 활성 콘택(AC5)은 도 1의 제2 노드(N2)에 대응할 수 있다.
제6 활성 콘택(AC6)은 제2 풀-업 트랜지스터(TU2)의 제2 소스/드레인과 전기적으로 연결될 수 있다. 도시되진 않았지만, 제6 활성 콘택(AC6)은 배선층 내의 전원 라인과 전기적으로 연결될 수 있다.
제7 활성 콘택(AC7)은 제2 액세스 트랜지스터(TA2)의 제2 소스/드레인과 전기적으로 연결될 수 있다. 도시되진 않았지만, 제7 활성 콘택(AC7)은 배선층 내의 제2 비트 라인과 전기적으로 연결될 수 있다.
제8 활성 콘택(AC8)은 제2 풀-다운 트랜지스터(TD2)의 제2 소스/드레인과 전기적으로 연결될 수 있다. 도시되진 않았지만, 제8 활성 콘택(AC8)은 배선층 내의 접지 라인과 전기적으로 연결될 수 있다.
제2 활성 콘택(AC2)과 제3 게이트 전극(GE3)을 전기적으로 연결하는 제1 게이트 콘택(GC1)이 제공될 수 있다. 제1 게이트 콘택(GC1)은 도 1의 제1 노드(N1)와 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 공통 게이트를 서로 전기적으로 연결할 수 있다.
제5 활성 콘택(AC5)과 제2 게이트 전극(GE2)을 전기적으로 연결하는 제2 게이트 콘택(GC2)이 제공될 수 있다. 제2 게이트 콘택(GC2)은 도 1의 제2 노드(N2)와 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 공통 게이트를 서로 전기적으로 연결할 수 있다.
일 예로, 제1 게이트 콘택(GC1)은 제2 활성 콘택(AC2)과 일체로 하나의 도전 구조체를 구성할 수 있다. 제2 게이트 콘택(GC2)은 제5 활성 콘택(AC5)과 일체로 하나의 도전 구조체를 구성할 수 있다.
도 3은 본 발명의 실시예들에 따른 2X2 에스램 셀들의 등가 회로도이다. 도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도로서, 도 3의 회로도를 바탕으로 구현된 2X2 에스램 셀들 상의 배선들을 나타낸 것이다. 도 5는 도 4의 M 영역을 확대한 평면도이다. 도 6a 내지 도 6c는 각각 도 5의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 도 7은 도 4의 N 영역을 확대한 평면도이다. 도 8은 도 7의 D-D'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1 및 도 2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 3 및 도 4를 참조하면, 기판(100) 상에 제1 내지 제4 비트 셀들(CE1-CE4)을 포함하는 2X2 에스램 셀들이 제공될 수 있다. 도 4는 본 실시예의 제1 내지 제4 비트 셀들(CE1-CE4)의 배선층들을 나타낸 것이고, 앞서 도 2를 참조하여 설명한 메모리 셀 트랜지스터들의 구체적인 구성들은 도시하지 않았다. 일 예로, 제1 비트 셀(CE1)의 메모리 셀 트랜지스터들은 앞서 도 2를 참조하여 설명한 것과 동일할 수 있다. 나아가, 제2 내지 제4 비트 셀들(CE2, CE3, CE4) 각각의 메모리 셀 트랜지스터들은 앞서 도 2를 참조하여 설명한 것과 대칭 구조를 가질 수 있다.
기판(100) 상에 제1 배선층 및 제2 배선층이 제공될 수 있다. 상기 제2 배선층은 상기 제1 배선층 위에 배치될 수 있다. 상기 제1 배선층은 제2 방향(D2)으로 서로 평행하게 연장되는 제1 내지 제4 비트 라인들(BL1-BL4) 및 전원 라인들(VDD)을 포함할 수 있다. 상기 제1 배선층은, 제2 및 제3 비트 라인들(BL2, BL3) 사이에 배치된 제1 내지 제3 도전 패턴들(MP1, MP2, MP3)을 더 포함할 수 있다. 제1 내지 제3 도전 패턴들(MP1, MP2, MP3)은 제2 방향(D2)을 따라 배열될 수 있다. 상기 제2 배선층은 제1 방향(D1)으로 서로 평행하게 연장되는 제1 및 제2 워드 라인들(WL1, WL2) 및 접지 라인들(VSS)을 포함할 수 있다.
제1 도전 패턴(MP1)은 적어도 하나의 접지 라인(VSS) 아래에 배치될 수 있다. 제2 도전 패턴(MP2)은 제1 워드 라인(WL1) 아래에 배치될 수 있고, 제3 도전 패턴(MP3)은 제2 워드 라인(WL2) 아래에 배치될 수 있다.
상기 제1 배선층 아래에 제1 비아들(VI1, VI1a)이 제공될 수 있다. 제1 비아들(VI1, VI1a)은, 상기 제1 배선층의 라인들(BL1-BL4, VDD, MP1-MP3)을 제1 내지 제4 비트 셀들(CE1-CE4)의 메모리 셀 트랜지스터들에 전기적으로 연결할 수 있다. 제1 비아들(VI1, VI1a)은 적어도 하나의 제1 확장된 비아(VI1a)를 포함할 수 있다. 제1 확장된 비아(VI1a)는 제1 도전 패턴(MP1) 아래에 배치될 수 있다. 제1 확장된 비아(VI1a)는 다른 제1 비아들(VI1)에 비하여 제1 방향(D1)으로 더 큰 폭을 가질 수 있다.
일 예로, 적어도 하나의 제1 비아(VI1)는, 제1 비트 라인(BL1)을 제1 액세스 트랜지스터(TA1)의 제2 소스/드레인에 전기적으로 연결할 수 있다 (도 7 및 도 8 참조). 적어도 하나의 제1 비아(VI1)는, 제2 비트 라인(BL2)을 제2 액세스 트랜지스터(TA2)의 제2 소스/드레인에 전기적으로 연결할 수 있다. 제1 비아들(VI1)은, 전원 라인(VDD)을 제1 및 제2 풀-업 트랜지스터들(TU1, TU2)의 제2 소스/드레인들에 전기적으로 연결할 수 있다.
상기 제2 배선층 아래에 제2 비아들(VI2, VI2a)이 제공될 수 있다. 제2 비아들(VI2, VI2a)은 상기 제1 배선층과 상기 제2 배선층 사이에 개재될 수 있다. 제2 비아들(VI2, VI2a)은, 상기 제2 배선층의 라인들(WL1, WL2, VSS)을 상기 제1 배선층의 제1 내지 제3 도전 패턴들(MP1-MP3)에 전기적으로 연결할 수 있다.
제2 비아들(VI2, VI2a)은 적어도 하나의 제2 확장된 비아(VI2a)를 포함할 수 있다. 제2 확장된 비아(VI2a)는 접지 라인(VSS) 아래에 배치될 수 있다. 제2 확장된 비아(VI2a)는 다른 제2 비아들(VI2)에 비하여 제1 방향(D1)으로 더 큰 폭을 가질 수 있다.
일 예로, 제2 확장된 비아(VI2a)는, 접지 라인(VSS)을 제2 풀-다운 트랜지스터(TD2)의 제2 소스/드레인에 전기적으로 연결할 수 있다. 접지 라인(VSS)은, 제2 확장된 비아(VI2a), 제1 도전 패턴(MP1), 제1 확장된 비아(VI1a) 및 활성 콘택(AC)을 통하여 제2 풀-다운 트랜지스터(TD2)의 제2 소스/드레인에 전기적으로 연결될 수 있다 (도 5 및 도 6 a 내지 6c 참조).
제1 내지 제4 비트 셀들(CE1-CE4)의 제2 풀-다운 트랜지스터들(TD2)의 제2 소스/드레인들은, 제1 확장된 비아(VI1a) 아래의 활성 콘택(AC)에 공통으로 연결될 수 있다. 결과적으로, 제1 내지 제4 비트 셀들(CE1-CE4)의 제2 풀-다운 트랜지스터들(TD2)의 제2 소스/드레인들은, 제2 확장된 비아(VI2a) 상의 접지 라인(VSS)에 공통으로 연결될 수 있다.
일 예로, 적어도 하나의 제2 비아(VI2)는, 제1 워드 라인(WL1)을 제2 액세스 트랜지스터(TA2)의 게이트 전극에 전기적으로 연결할 수 잇다. 제1 워드 라인(WL1)은, 제2 비아(VI2), 제2 도전 패턴(MP2), 제1 비아(VI1) 및 게이트 콘택(GC)을 통하여 제2 액세스 트랜지스터(TA2)의 게이트 전극에 전기적으로 연결될 수 있다 (도 5 및 도 6 a 내지 6c 참조).
이하, 도 3, 도 4, 도 5, 도 6a 내지 도 6c, 도 7 및 도 8을 참조하여, 본 발명의 반도체 소자의 구조에 대해 보다 상세히 설명한다.
기판(100)의 상부에 소자 분리막들(ST)이 제공될 수 있다. 소자 분리막들(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)을 정의할 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 소자 분리막들(ST)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 기판(100)의 상면으로부터 돌출된 부분들일 수 있다. 서로 인접하는 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 트렌치(TR)가 정의될 수 있다. 소자 분리막(ST)은 트렌치(TR)를 채울 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막들(ST)에 비해 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 소자 분리막들(ST) 사이에서 돌출된 핀(fin) 형태를 가질 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부에 채널들(CH) 및 소스/드레인 패턴들(SD)이 제공될 수 있다. 제1 활성 패턴들(AP1)의 소스/드레인 패턴들(SD)은 p형의 불순물 영역들일 수 있다. 제2 활성 패턴들(AP2)의 소스/드레인 패턴들(SD)은 n형의 불순물 영역들일 수 있다. 채널들(CH) 각각은 한 쌍의 소스/드레인 패턴들(SD) 사이에 개재될 수 있다.
소스/드레인 패턴들(SD)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 소스/드레인 패턴들(SD)의 상면들은 채널들(CH)의 상면들보다 더 높은 레벨에 위치할 수 있다. 소스/드레인 패턴들(SD)은 기판(100)과 동일하거나 다른 반도체 원소를 포함할 수 있다. 일 예로, 제1 활성 패턴들(AP1)의 소스/드레인 패턴들(SD)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 이로써, 제1 활성 패턴들(AP1)의 소스/드레인 패턴들(SD)은 채널(CH)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 활성 패턴들(AP2)의 소스/드레인 패턴들(SD)은 기판(100)의 반도체 원소의 격자 상수와 같거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 이로써, 제2 활성 패턴들(AP2)의 소스/드레인 패턴들(SD)은 채널(CH)에 인장 응력(tensile stress)을 제공할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 도 5 및 도 6a 내지 도 6c에 도시된 게이트 전극들(GE)은 앞서 도 2를 참조하여 설명한 제3 게이트 전극(GE3)일 수 있다. 도 7 및 도 8에 도시된 게이트 전극들(GE)은 앞서 도 2를 참조하여 설명한 제1 게이트 전극(GE1)일 수 있다.
게이트 전극들(GE)은 채널들(CH)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 채널들(CH) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다. 일 예로, 게이트 전극들(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극들(GE)과 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 게이트 유전 패턴들(GI)이 개재될 수 있다. 각각의 게이트 유전 패턴들(GI)은 각각의 게이트 전극들(GE)의 바닥면을 따라 연장될 수 있다. 각각의 게이트 유전 패턴들(GI)은 채널들(CH) 각각의 상면 및 양 측벽들을 덮을 수 있다. 게이트 유전 패턴들(GI)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 한 쌍의 게이트 스페이서들(GS) 사이에 개재될 수 있다. 게이트 캐핑 패턴들(GP)은 후술하는 제1 내지 제3 층간 절연막들(110, 120, 130)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 소스/드레인 패턴들(SD)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다.
나아가, 각각의 게이트 전극들(GE) 양 측에, 활성 콘택들(AC)이 제공될 수 있다. 활성 콘택들(AC)은 제1 층간 절연막(110)의 상부를 관통하여 소스/드레인 패턴들(SD)에 접속될 수 있다. 활성 콘택들(AC)의 상면들은 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 일 예로, 적어도 하나의 활성 콘택들(AC)은 복수개의 소스/드레인 패턴들(SD)과 연결될 수 있다. 다른 예로, 적어도 하나의 활성 콘택들(AC)은 하나의 소스/드레인 패턴(SD)과 연결될 수 있다. 활성 콘택들(AC)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
적어도 하나의 게이트 전극(GE) 상에 게이트 콘택(GC)이 제공될 수 있다. 게이트 콘택(GC)은 제1 층간 절연막(110)의 상부, 게이트 스페이서들(GS) 및 게이트 캐핑 패턴(GP)을 관통하여 적어도 하나의 게이트 전극(GE)에 접속될 수 있다. 게이트 콘택(GC)의 상면은 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 콘택(GC)의 바닥면은 활성 콘택들(AC)의 바닥면들보다 더 높이 위치할 수 있다. 게이트 콘택(GC)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다. 게이트 콘택(GC)은 활성 콘택(AC)과 동일한 물질을 포함할 수 있다.
제1 층간 절연막(110) 상에 제2 층간 절연막(120), 및 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 일 예로, 제1 내지 제3 층간 절연막들(110, 120, 130)은 실리콘 산화막을 포함할 수 있다.
제2 층간 절연막(120) 내에 제1 내지 제4 비트 라인들(BL1-BL4), 전원 라인들(VDD) 및 제1 내지 제3 도전 패턴들(MP1, MP2, MP3)을 포함하는 제1 배선층이 배치될 수 있다. 제2 층간 절연막(120)의 하부에 제1 비아들(VI1, VI1a)이 배치될 수 있다. 제1 비아들(VI1, VI1a)은, 제1 배선층의 라인들(BL1-BL4, VDD, MP1-MP3)과 활성 및 게이트 콘택들(AC, GC) 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다. 일 예로, 적어도 하나의 제1 비아들(VI1, VI1a)은 적어도 하나의 제1 배선층의 라인들(BL1-BL4, VDD, MP1-MP3)과 일체로 하나의 도전 구조체를 구성할 수 있다.
제3 층간 절연막(130) 내에 제1 및 제2 워드 라인들(WL1, WL2) 및 접지 라인들(VSS)을 포함하는 제2 배선층이 배치될 수 있다. 제3 층간 절연막(130)의 하부에 제2 비아들(VI2, VI2a)이 배치될 수 있다. 제2 비아들(VI2, VI2a)은, 제2 배선층의 라인들(WL1, WL2, VSS)과 제1 배선층의 라인들(BL1-BL4, VDD, MP1-MP3) 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다. 일 예로, 적어도 하나의 제2 비아들(VI2, VI2a)은 적어도 하나의 제2 배선층의 라인들(WL1, WL2, VSS)과 일체로 하나의 도전 구조체를 구성할 수 있다.
제1 배선층의 라인들(BL1-BL4, VDD, MP1-MP3), 제1 비아들(VI1, VI1a), 제2 배선층의 라인들(WL1, WL2, VSS) 및 제2 비아들(VI2, VI2a)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
제1 확장된 비아(VI1a)는 제1 방향(D1)으로 제1 폭(W1)을 가질 수 있고, 제2 확장된 비아(VI2a)는 제1 방향(D1)으로 제2 폭(W2)을 가질 수 있다. 제1 비아(VI1)는 제1 방향(D1)으로 제3 폭(W3)을 가질 수 있다. 제1 폭(W1)은 제3 폭(W3)보다 더 클 수 있고, 제2 폭(W2)은 제3 폭(W3)보다 더 클 수 있다. 제1 폭(W1)과 제2 폭(W2)은 서로 실질적으로 동일할 수 있다. 도시되진 않았지만, 제2 비아(VI2)의 제1 방향(D1)으로의 폭은 제3 폭(W3)과 실질적으로 동일할 수 있다.
제1 확장된 비아(VI1a)는 제2 방향(D2)으로 제4 폭(W4)을 가질 수 있고, 제2 확장된 비아(VI2a)는 제2 방향(D2)으로 제5 폭(W5)을 가질 수 있다. 제1 비아(VI1)는 제2 방향(D2)으로 제6 폭(W6)을 가질 수 있다. 제4 폭(W4), 제5 폭(W5) 및 제6 폭(W6)은 서로 실질적으로 동일할 수 있다.
본 발명의 실시예들에 따른 반도체 소자는, 제1 내지 제4 비트 셀들(CE1-CE4)의 제2 풀-다운 트랜지스터들(TD2)의 제2 소스/드레인들이 제1 및 제2 확장된 비아들(VI1a, VI2a)을 통하여 접지 라인(VSS)에 공통으로 연결될 수 있다. 제1 및 제2 확장된 비아들(VI1a, VI2a)은 상대적으로 넓은 폭을 가지므로, 상기 제2 소스/드레인들과 접지 라인(VSS) 사이의 전기적 저항(R, 도 3 참조)을 줄일 수 있다. 이로써, 소자의 전기적 특성이 향상될 수 있다.
비트 라인들(BL1-BL4) 및 워드 라인들(WL1, WL2)과 전기적으로 연결되는 제1 및 제2 비아들(VI1, VI2)은 상대적으로 작은 크기를 가지므로, 이들 주변에 발생되는 기생 캐패시턴스를 낮출 수 있다. 이로써, 소자의 스피드가 향상될 수 있다.
도 9, 도 11, 도 13 및 도 15는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 9, 도 11, 도 13 및 도 15 각각은 도 4의 M 영역에 대응할 수 있다. 도 10a, 도 12a, 도 14a 및 도 16a는 각각 도 9, 도 11, 도 13, 및 도 15의 A-A'선에 따른 단면도들이다. 도 10b, 도 12b, 도 14b 및 도 16b는 각각 도 9, 도 11, 도 13, 및 도 15의 B-B'선에 따른 단면도들이다. 도 10c, 도 12c, 도 14c 및 도 16c는 각각 도 9, 도 11, 도 13, 및 도 15의 C-C'선에 따른 단면도들이다.
도 9 및 도 10a 내지 도 10c를 참조하면, 기판(100)을 패터닝하여 활성 패턴들(AP2)이 형성될 수 있다. 구체적으로, 활성 패턴들(AP2)을 형성하는 것은, 기판(100) 상에 마스크 패턴들을 형성하는 것, 및 상기 마스크 패턴들을 식각 마스크로 기판(100)을 이방성 식각하는 것을 포함할 수 있다. 인접하는 한 쌍의 활성 패턴들(AP2) 사이에 트렌치(TR)가 형성될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다.
트렌치들(TR)을 채우는 소자 분리막들(ST)이 형성될 수 있다. 구체적으로, 트렌치들(TR)을 채우는 절연막(예를 들어, 실리콘 산화막)을 형성할 수 있다. 이후, 활성 패턴들(AP2)의 상부들이 노출될 때까지 상기 절연막을 리세스할 수 있다.
도 11 및 도 12a 내지 도 12c를 참조하면, 활성 패턴들(AP2)을 가로지르는 희생 패턴들(SP)이 형성될 수 있다. 희생 패턴들(SP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로 희생 패턴들(SP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 마스크 패턴들(MP)을 형성하는 것, 및 마스크 패턴들(MP)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리실리콘막을 포함할 수 있다.
희생 패턴들(SP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 스페이서막을 콘포멀하게 형성하는 것, 및 상기 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
희생 패턴들(SP) 각각의 양측에 소스/드레인 패턴들(SD)이 형성될 수 있다. 소스/드레인 패턴들(SD)은 기판(100)을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정에 의해 형성될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
먼저 희생 패턴들(SP) 각각의 양측의 활성 패턴들(AP2)이 선택적으로 식각될 수 있다. 식각된 활성 패턴들(AP2)의 상부들을 씨드층(seed layer)으로 하여 소스/드레인 패턴들(SD)이 형성될 수 있다. 소스/드레인 패턴들(SD)이 형성됨에 따라, 한 쌍의 소스/드레인 패턴들(SD) 사이에 채널(CH)이 정의될 수 있다.
도 13 및 도 14a 내지 도 14c를 참조하면, 소스/드레인 패턴들(SD), 희생 패턴들(SP) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다. 희생 패턴들(SP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(SP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
희생 패턴들(SP)이 게이트 전극들(GE)로 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(SP) 상에 이방성 식각 공정이 수행될 수 있다. 상기 이방성 식각 공정은 희생 패턴들(SP)만을 선택적으로 제거할 수 있다.
희생 패턴들(SP)이 제거된 빈 공간들 내에 게이트 유전 패턴들(GI) 및 게이트 전극들(GE)이 형성될 수 있다. 게이트 유전 패턴(GI)은 상기 빈 공간을 완전히 채우지 않도록 콘포말하게 형성될 수 있다. 게이트 유전 패턴(GI)은 원자층 증착(ALD) 또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 형성될 수 있다. 일 예로, 게이트 유전 패턴(GI)은 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은 게이트 유전 패턴(GI) 상에 상기 빈 공간을 완전히 채우는 게이트 전극막을 형성하고, 상기 게이트 전극막을 평탄화함으로써 형성될 수 있다. 일 예로, 상기 게이트 전극막은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
게이트 전극들(GE)의 상부들을 선택적으로 식각하여, 게이트 전극들(GE)이 리세스될 수 있다. 리세스된 게이트 전극들(GE)의 상면들은 제1 층간 절연막(110)의 상면 및 게이트 스페이서들(GS)의 상면들보다 낮아질 수 있다. 리세스된 게이트 전극들(GE) 상에 게이트 캐핑 패턴들(GP)이 형성될 수 있다. 게이트 캐핑 패턴들(GP)을 형성하는 것은, 리세스된 게이트 전극들(GE)을 덮는 게이트 캐핑막을 형성하는 것, 및 제1 층간 절연막(110)의 상면이 노출될 때까지 상기 게이트 캐핑막을 평탄화하는 것을 포함할 수 있다. 일 예로, 상기 게이트 캐핑막은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(110)을 관통하여, 소스/드레인 패턴들(SD)에 접속하는 활성 콘택들(AC)이 형성될 수 있다. 제1 층간 절연막(110)을 관통하여, 적어도 하나의 게이트 전극(GE)에 접속하는 게이트 콘택(GC)이 형성될 수 있다. 활성 콘택들(AC) 및 게이트 콘택(GC)을 형성하는 것은, 활성 콘택들(AC) 및 게이트 콘택(GC)을 정의하는 홀들을 형성하는 것, 및 상기 홀들을 채우는 도전막을 형성하는 것을 포함할 수 있다. 상기 도전막은 금속 질화물 및 금속 물질 중 적어도 하나를 포함할 수 있다.
도 15 및 도 16a 내지 도 16c를 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120) 내에 제1 배선층(예를 들어, 제1 내지 제3 도전 패턴들(MP1, MP2, MP3)) 및 제1 비아들(VI1, VI1a)이 형성될 수 있다. 제1 비아들(VI1, VI1a)은, 제1 배선층의 제1 내지 제3 도전 패턴들(MP1, MP2, MP3)과 활성 및 게이트 콘택들(AC, GC) 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다.
제1 배선층(MP1, MP2, MP3) 및 제1 비아들(VI1, VI1a)을 형성하는 것은, 제2 층간 절연막(120)을 패터닝하여 제1 배선층(MP1, MP2, MP3) 및 제1 비아들(VI1, VI1a)을 정의하는 홀들을 형성하는 것, 및 상기 홀들을 채우는 도전막을 형성하는 것을 포함할 수 있다. 제1 배선층(MP1, MP2, MP3) 및 제1 비아들(VI1, VI1a)은 도전성 금속 질화물 및 금속 물질 중 적어도 하나를 이용해 형성될 수 있다.
일 예로, 제1 배선층(MP1, MP2, MP3)과 제1 비아들(VI1, VI1a)은 일체로 형성될 수 있다. 다시 말하면, 제2 층간 절연막(120) 내의 제1 배선층(MP1, MP2, MP3)과 제1 비아들(VI1, VI1a)은 듀얼 다마신 공정으로 형성될 수 있다.
제1 비아들(VI1, VI1a) 중 제1 확장된 비아(VI1a)는, 다른 제1 비아들(VI1)에 비하여 제1 방향(D1)으로 더 큰 폭을 갖도록 형성될 수 있다. 다시 말하면, 제1 확장된 비아(VI1a)를 정의하는 홀은 제1 비아들(VI1)을 정의하는 홀들보다 더 크게 형성될 수 있다.
도 5 및 도 6a 내지 도 6c를 다시 참조하면, 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제2 배선층(예를 들어, 제1 및 제2 워드 라인들(WL1, WL2) 및 접지 라인(VSS)) 및 제2 비아들(VI2, VI2a)이 형성될 수 있다. 제2 비아들(VI2, VI2a)은, 제2 배선층의 제1 및 제2 워드 라인들(WL1, WL2) 및 접지 라인(VSS)과 제1 배선층의 제1 내지 제3 도전 패턴들(MP1, MP2, MP3) 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다.
제2 배선층(WL1, WL2, VSS) 및 제2 비아들(VI2, VI2a)을 형성하는 것은, 제3 층간 절연막(130)을 패터닝하여 제2 배선층(WL1, WL2, VSS) 및 제2 비아들(VI2, VI2a)을 정의하는 홀들을 형성하는 것, 및 상기 홀들을 채우는 도전막을 형성하는 것을 포함할 수 있다. 제2 배선층(WL1, WL2, VSS) 및 제2 비아들(VI2, VI2a)은 도전성 금속 질화물 및 금속 물질 중 적어도 하나를 이용해 형성될 수 있다.
일 예로, 제2 배선층(WL1, WL2, VSS) 및 제2 비아들(VI2, VI2a)은 일체로 형성될 수 있다. 다시 말하면, 제3 층간 절연막(130) 내의 제2 배선층(WL1, WL2, VSS) 및 제2 비아들(VI2, VI2a)은 듀얼 다마신 공정으로 형성될 수 있다.
제2 비아들(VI2, VI2a) 중 제2 확장된 비아(VI2a)는, 다른 제2 비아들(VI2)에 비하여 제1 방향(D1)으로 더 큰 폭을 갖도록 형성될 수 있다. 다시 말하면, 제2 확장된 비아(VI2a)를 정의하는 홀은 제2 비아들(VI2)을 정의하는 홀들보다 더 크게 형성될 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 17을 참조하면, 반도체 접적회로를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다(제1 단계, S110). 레이아웃 설계는 규정된 디자인 룰에 따라 셀 라이브러리(Cell Library)에서 제공되는 다양한 표준 셀들을 배치(Place)하고 연결하는 라우팅(Routing) 절차를 포함할 수 있다.
레이아웃 설계를 위한 셀 라이브러리에는 표준 셀의 동작, 속도 그리고 소모 전력등에 대한 정보도 포함될 수 있다. 특정 게이트 레벨의 회로를 레이아웃으로 표현하기 위한 셀 라이브러리가 대부분의 레이아웃 설계 툴에 정의되어 있다. 상기 레이아웃 설계는, 실리콘 기판 상에 실제로 형성될 트랜지스터 및 금속 배선들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들어, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 금속 배선들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다. 이를 위하여 우선 셀 라이브러리에 이미 정의된 인버터들 중에서 적합한 것을 검색하여 선택할 수 있다.
더불어, 선택 및 배치된 표준 셀들에 대한 라우팅이 수행될 수 있다. 구체적으로, 선택 및 배치된 표준 셀들 상에 상위 배선들과의 라우팅이 수행될 수 있다. 라우팅 절차를 통해 표준 셀들을 설계에 맞게 서로 연결시킬 수 있다. 이러한 일련의 과정들은 대부분 상기 레이아웃 설계 툴에 의해서 자동적으로 또는 수동적으로 수행될 수 있다. 나아가, 표준 셀들의 배치 및 라우팅은 별도의 Place & Routing 툴을 이용하여 자동적으로 수행될 수도 있다.
라우팅 이후에는 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증하는 항목으로는, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electronical Rule Check), 및 레이아웃이 게이트 수준 네트리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등을 포함할 수 있다.
광 근접 보정(Optical Proximity Correction: OPC) 절차가 수행될 수 있다(제2 단계, S120). 포토리소그래피 공정을 이용하여, 레이아웃 설계를 통해서 얻어진 레이아웃 패턴들을 실리콘 기판 상에 구현할 수 있다. 이때, 광 근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다. 즉, 광 근접 보정을 통하여, 레이아웃된 패턴을 이용한 노광시에 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정할 수 있다. 광 근접 보정을 수행하면서, 설계된 레이아웃 패턴들의 형태 및 위치가 미소하게 변경(바이어스)될 수 있다.
광 근접 보정에 의해 변경된 레이아웃에 기초하여 포토마스크(Photomask)가 제작될 수 있다(제3 단계, S130). 일반적으로 포토마스크는 유리 기판 위에 도포된 크롬 막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
생성된 포토마스크를 이용하여 반도체 소자가 제조될 수 있다(제4 단계, S140). 포토마스크를 사용한 반도체 소자의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.
본 발명의 일 실시예로, 제1 내지 제4 단계들(S110-S140)을 통하여 앞서 도 15 및 도 16a 내지 도 16c를 참조하여 설명한 제1 확장된 비아(VI1a), 및 앞서 도 5 및 도 6a 내지 도 6c를 참조하여 설명한 제2 확장된 비아(VI2a)가 형성될 수 있다.
구체적으로, 레이아웃 설계 단계(S110)에서, 제1 확장된 비아(VI1a)를 정의하는 레이아웃 패턴은 제1 비아들(VI1)을 정의하는 레이아웃 패턴들에 비해 더 큰 사이즈를 가질 수 있다. 레이아웃 설계 단계(S110)에서, 제2 확장된 비아(VI2a)를 정의하는 레이아웃 패턴은 제2 비아들(VI2)을 정의하는 레이아웃 패턴들에 비해 더 큰 사이즈를 가질 수 있다. 레이아웃 설계 단계(S110)에서 정의된 제1 및 제2 확장된 비아들(VI1a, VI2a)의 레이아웃 패턴들을 기반으로, 실리콘 기판 상에 제1 및 제2 확장된 비아들(VI1a, VI2a)이 구현될 수 있다.
본 발명의 다른 실시예로, 제1 내지 제4 단계들(S110-S140)을 통하여 앞서 도 15 및 도 16a 내지 도 16c를 참조하여 설명한 제1 확장된 비아(VI1a), 및 앞서 도 5 및 도 6a 내지 도 6c를 참조하여 설명한 제2 확장된 비아(VI2a)가 형성될 수 있다.
도 18은 광 근접 보정에 의해 레이아웃 패턴이 바이어스되는 과정을 나타내는 개념도이다. 구체적으로, 도 18을 참조하면, 레이아웃 설계 단계(S110)에서 제1 확장된 비아(VI1a)를 정의하는 레이아웃 패턴(pVI1)이 배치될 수 있다. 레이아웃 설계 단계(S110)에서 제1 확장된 비아(VI1a)의 레이아웃 패턴(pVI1)은 다른 제1 비아(VI1)의 레이아웃 패턴과 동일한 사이즈를 가질 수 있다.
광 근접 보정 단계(S120)에서 제1 확장된 비아(VI1a)의 레이아웃 패턴(pVI1)은 더 큰 사이즈를 갖도록 바이어스될 수 있다. 바이어스된 레이아웃 패턴(pVI1a)은 다른 제1 비아(VI1)의 레이아웃 패턴에 비해 더 큰 사이즈를 가질 수 있다.
광 근접 보정 단계(S120)에서 바이어스된 레이아웃 패턴(pVI1a)을 기반으로 실리콘 기판 상에 제1 확장된 비아(VI1a)가 구현될 수 있다. 제2 확장된 비아(VI2a) 역시 제1 확장된 비아(VI1a)와 동일한 방법으로 구현될 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 5의 C-C'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 3, 도 4, 도 5, 도 6a 내지 도 6c, 도 7 및 도 8을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 5, 도 6a, 도 6b 및 도 19를 참조하면, 제1 확장된 비아(VI1a)는 제2 방향(D2)으로 제4 폭(W4)을 가질 수 있고, 제2 확장된 비아(VI2a)는 제2 방향(D2)으로 제5 폭(W5)을 가질 수 있다. 제1 비아(VI1)는 제2 방향(D2)으로 제6 폭(W6)을 가질 수 있다. 제4 폭(W4)은 제6 폭(W6)보다 클 수 있고, 제4 폭(W4)은 제5 폭(W5)보다 클 수 있다. 제5 폭(W5) 및 제6 폭(W6)은 서로 실질적으로 동일할 수 있다. 제1 확장된 비아(VI1a)는 제1 방향으로의 폭(W1) 및 제2 방향으로의 폭(W4)이 모두 제1 비아(VI1)에 비해 더 클 수 있다. 제1 확장된 비아(VI1a)는 소자의 전기적 저항을 낮출 수 있고, 오정렬로 인해 활성 콘택(AC)과 전기적으로 연결되지 못하는 공정적 위험을 낮출 수 있다.
도 20는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 4의 M 영역을 확대한 평면도이다. 도 21a 내지 도 21c는 각각 도 20의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 3, 도 4, 도 5, 도 6a 내지 도 6c, 도 7 및 도 8을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 20 및 도 21a 내지 도 21c를 참조하면, 제1 및 제2 비트 셀들(CE1, CE2)의 제2 풀-다운 트랜지스터들(TD2)의 제2 소스/드레인들에 제9 활성 콘택(AC9)이 연결될 수 있다. 제3 및 제4 비트 셀들(CE3, CE4)의 제2 풀-다운 트랜지스터들(TD2)의 제2 소스/드레인들에 제10 활성 콘택(AC10)이 연결될 수 있다. 제9 활성 콘택(AC9)과 제10 활성 콘택(AC10)은 제1 방향(D1)으로 서로 이격될 수 있다.
제9 활성 콘택(AC9) 상에 제1 비아(VI1) 및 제1 도전 패턴(MP1)이 제공될 수 있다. 제10 활성 콘택(AC10) 상에 제1 비아(VI1) 및 제4 도전 패턴(MP4)이 제공될 수 있다. 제1 도전 패턴(MP1)과 제4 도전 패턴(MP4)은 제1 방향(D1)으로 서로 이격될 수 있다.
제1 도전 패턴(MP1) 및 제4 도전 패턴(MP4) 상에 제2 비아들(VI2)이 제공될 수 있다. 제2 비아들(VI2)은 제1 도전 패턴(MP1) 및 제4 도전 패턴(MP4)을 접지 라인(VSS)에 전기적으로 연결할 수 있다.
제9 및 제10 활성 콘택들(AC9, AC10)은 접지 라인(VSS)에 공통으로 연결될 수 있다. 본 실시예에서, 제9 활성 콘택(AC9)은 제1 비아(VI1), 제1 도전 패턴(MP1) 및 제2 비아(VI2)를 통해 접지 라인(VSS)에 연결되고, 제10 활성 콘택(AC10)은 제1 비아(VI1), 제4 도전 패턴(MP4) 및 제2 비아(VI2)를 통해 접지 라인(VSS)에 연결되므로, 두 개의 전기적 경로가 형성될 수 있다. 제2 풀-다운 트랜지스터들(TD2)의 상기 제2 소스/드레인들과 접지 라인(VSS) 사이의 전기적 저항(R, 도 3 참조)이 줄어들 수 있다. 이로써, 소자의 전기적 특성이 향상될 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도로서, 도 3의 회로도를 바탕으로 구현된 2X2 에스램 셀들 상의 배선들을 나타낸 것이다. 본 실시예에서는, 앞서 도 3, 도 4, 도 5, 도 6a 내지 도 6c, 도 7 및 도 8을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도2, 도 3 및 도 22를 참조하면, 제1 배선층의 전원 라인들(VDD) 아래에 제1 확장된 비아들(VI1a)이 제공될 수 있다. 일 예로, 제1 비트 셀(CE1) 내에서, 전원 라인(VDD) 아래의 제1 확장된 비아들(VI1a)은 제4 활성 콘택(AC4) 및 제6 활성 콘택(AC6)과 접촉할 수 있다. 제1 풀-업 트랜지스터(TU1)의 제2 소스/드레인은, 제4 활성 콘택(AC4) 및 제1 확장된 비아(VI1a)를 통해 전원 라인(VDD)과 전기적으로 연결될 수 있다. 제2 풀-업 트랜지스터(TU2)의 제2 소스/드레인은, 제6 활성 콘택(AC6) 및 제1 확장된 비아(VI1a)를 통해 전원 라인(VDD)과 전기적으로 연결될 수 있다.
본 실시예에 따른 반도체 소자는, 상대적으로 넓은 폭을 갖는 제1 확장된 비아(VI1a)를 통해 제1 및 제2 풀-업 트랜지스터들(TU1, TU2)의 상기 제2 소스/드레인들이 전원 라인(VDD)과 전기적으로 연결될 수 있다. 이로써, 소자의 전기적 저항을 줄일 수 있으며 소자의 전기적 특성이 향상될 수 있다.

Claims (10)

  1. 기판 상의 제1 내지 제4 비트 셀들;
    상기 제2 비트 셀은 상기 제1 비트 셀과 제1 방향으로 인접하고, 상기 제3 비트 셀은 상기 제1 비트 셀과 상기 제1 방향과 교차하는 제2 방향으로 인접하며, 상기 제4 비트 셀은 상기 제3 비트 셀과 상기 제1 방향으로 인접하고, 상기 제4 비트 셀은 상기 제2 비트 셀과 상기 제2 방향으로 인접하며,
    상기 제1 내지 제4 비트 셀들 각각의 메모리 셀 트랜지스터들은:
    제1 및 제2 액세스 트랜지스터들;
    제1 및 제2 풀-업 트랜지스터들; 및
    제1 및 제2 풀-다운 트랜지스터들을 포함하고,
    상기 메모리 셀 트랜지스터들 상에 배치되고, 비트 라인 및 제1 도전 패턴을 포함하는 제1 배선층; 및
    상기 제1 배선층 상에 배치되고, 접지 라인을 포함하는 제2 배선층;
    상기 제1 및 제2 비트 셀들의 상기 제1 액세스 트랜지스터들과 상기 비트 라인 사이에 개재되어, 이들을 전기적으로 연결하는 제1 비아;
    상기 제1 내지 제4 비트 셀들의 상기 제2 풀-다운 트랜지스터들과 상기 제1 도전 패턴 사이에 개재되어, 이들을 전기적으로 연결하는 제1 확장된 비아; 및
    상기 제1 도전 패턴과 상기 접지 라인 사이에 개재되어, 이들을 전기적으로 연결하는 제2 확장된 비아를 포함하되,
    상기 제1 확장된 비아의 폭은 상기 제1 비아의 폭보다 더 크고,
    상기 제2 확장된 비아의 폭은 상기 제1 비아의 폭보다 더 큰 반도체 소자.
  2. 제1항에 있어서,
    상기 메모리 셀 트랜지스터들 각각은:
    상기 기판의 상부에 형성된 활성 패턴;
    상기 활성 패턴을 가로지르는 게이트 전극; 및
    상기 게이트 전극 양 측의 상기 활성 패턴에 형성된 소스/드레인 패턴들을 포함하되,
    상기 활성 패턴은 핀 형태를 갖는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 내지 제4 비트 셀들의 상기 제2 풀-다운 트랜지스터들은, 상기 제1 확장된 비아, 상기 제1 도전 패턴 및 상기 제2 확장된 비아를 통해 상기 접지 라인에 공통으로 연결되는 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 확장된 비아 아래에 제공된 활성 콘택을 더 포함하되,
    상기 활성 콘택은, 상기 제1 내지 제4 비트 셀들의 상기 제2 풀-다운 트랜지스터들의 소스/드레인들과 연결되는 반도체 소자.
  5. 제1항에 있어서,
    상기 기판 상의 제1 층간 절연막; 및
    상기 제1 층간 절연막 상의 제2 층간 절연막을 더 포함하되,
    상기 제1 비아 및 상기 제1 확장된 비아는 상기 제1 층간 절연막의 하부에 제공되고,
    상기 제1 배선층은 상기 제1 층간 절연막의 상부에 제공되고,
    상기 제2 확장된 비아는 상기 제2 층간 절연막의 하부에 제공되고,
    상기 제2 배선층은 상기 제2 층간 절연막의 상부에 제공되는 반도체 소자.
  6. 제1항에 있어서,
    제1 배선층은 전원 라인을 더 포함하고,
    상기 제1 비아는 복수개로 제공되며,
    상기 제1 비아들 중 하나는 상기 제1 비트 셀의 상기 제1 풀-업 트랜지스터와 상기 전원 라인 사이에 개재되어, 이들을 전기적으로 연결하는 반도체 소자.
  7. 제1항에 있어서,
    상기 제2 배선층은 워드 라인을 더 포함하고,
    상기 제1 배선층은 제2 도전 패턴을 더 포함하며,
    상기 반도체 소자는, 상기 제2 도전 패턴과 상기 워드 라인 사이에 개재되어, 이들을 전기적으로 연결하는 제2 비아를 더 포함하고,
    상기 제1 비아는 복수개로 제공되며,
    상기 제1 비아들 중 하나는 상기 제1 비트 셀의 상기 제2 액세스 트랜지스터와 상기 제2 도전 패턴 사이에 개재되어, 이들을 전기적으로 연결하고,
    상기 제2 비아의 폭은 상기 제1 비아의 폭과 동일한 반도체 소자.
  8. 제1항에 있어서,
    상기 비트 라인은 제1 방향으로 연장되고,
    상기 접지 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 확장된 비아의 상기 제2 방향으로의 폭은 상기 제1 비아의 상기 제2 방향으로의 폭보다 더 크고,
    상기 제1 확장된 비아의 상기 제1 방향으로의 폭은 상기 제1 비아의 상기 제1 방향으로의 폭과 동일한 반도체 소자.
  10. 제8항에 있어서,
    상기 제1 확장된 비아의 상기 제2 방향으로의 폭은 상기 제1 비아의 상기 제2 방향으로의 폭보다 더 크고,
    상기 제1 확장된 비아의 상기 제1 방향으로의 폭은 상기 제1 비아의 상기 제1 방향으로의 폭보다 더 큰 반도체 소자.
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