KR20220051884A - 반도체 소자 - Google Patents

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김문현
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Abstract

본 발명의 실시예들에 따른 반도체 소자는 기판 상의 풀-다운 트랜지스터 및 풀-업 트랜지스터를 포함하되, 상기 풀-다운 트랜지스터 및 상기 풀-업 트랜지스터 각각은: 상기 기판 상의 활성 패턴; 상기 활성 패턴 상의 한 쌍의 소스/드레인 패턴들; 상기 한 쌍의 소스/드레인 패턴들 사이에 개재된 채널 패턴, 상기 채널 패턴은 서로 이격되어 적층된 반도체 패턴들을 포함하고; 및 상기 채널 패턴을 제1 방향으로 가로지르는 게이트 전극을 포함하되, 상기 풀-다운 트랜지스터의 상기 반도체 패턴들의 개수는 상기 풀-업 트랜지스터의 상기 반도체 패턴들의 개수와 다를 수 있다.

Description

반도체 소자 {Semiconductor device}
본 발명은 반도체 소자에 관한 것으로써, 보다 상세하게는 에스램 셀을 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성으로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 소자를 제공하는 데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상의 풀-다운 트랜지스터 및 풀-업 트랜지스터를 포함하되, 상기 풀-다운 트랜지스터 및 상기 풀-업 트랜지스터 각각은: 상기 기판 상의 활성 패턴; 상기 활성 패턴 상의 한 쌍의 소스/드레인 패턴들; 상기 한 쌍의 소스/드레인 패턴들 사이에 개재된 채널 패턴, 상기 채널 패턴은 서로 이격되어 적층된 반도체 패턴들을 포함하고; 및 상기 채널 패턴을 제1 방향으로 가로지르는 게이트 전극을 포함하되, 상기 풀-다운 트랜지스터의 상기 반도체 패턴들의 개수는 상기 풀-업 트랜지스터의 상기 반도체 패턴들의 개수와 다를 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상의 풀-다운 트랜지스터, 풀-업 트랜지스터 및 패스-게이트 트랜지스터를 포함하되, 상기 풀-다운 트랜지스터, 상기 풀-업 트랜지스터 및 상기 패스-게이트 트랜지스터 각각은: 상기 기판 상의 활성 패턴; 상기 활성 패턴 상의 한 쌍의 소스/드레인 패턴들; 상기 한 쌍의 소스/드레인 패턴들 사이에 개재된 채널 패턴, 상기 채널 패턴은 서로 이격되어 적층된 반도체 패턴들을 포함하고; 및 상기 채널 패턴을 가로지르는 게이트 전극을 포함하되, 상기 게이트 전극은 상기 기판 및 상기 반도체 패턴 사이, 및 서로 인접하는 상기 반도체 패턴들 사이에 개재되는 게이트 패턴들을 포함하며, 상기 풀-다운 트랜지스터의 상기 게이트 패턴들의 개수는 상기 패스-게이트 트랜지스터의 상기 게이트 패턴들의 개수와 다를 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 비트 셀 영역을 포함하는 기판; 상기 비트 셀 영역 상의 제1 활성 패턴 및 제2 활성 패턴, 상기 제1 활성 패턴은 상기 제2 활성 패턴으로부터 제1 방향으로 이격되고; 상기 기판 상에 제공되어 상기 제1 및 제2 활성 패턴들 각각의 하부 측벽을 덮는 소자 분리막, 상기 제1 및 제2 활성 패턴들 각각의 상부는 상기 소자 분리막 위로 돌출되며, 상기 제1 활성 패턴 상에 제공된 한 쌍의 제1 소스/드레인 패턴들; 상기 제2 활성 패턴 상에 제공된 한 쌍의 제2 소스/드레인 패턴들; 상기 한 쌍의 제1 소스/드레인 패턴들 사이에 개재되는 제1 채널 패턴; 상기 한 쌍의 제2 소스/드레인 패턴들 사이에 개재되는 제2 채널 패턴; 상기 제1 및 제2 채널 패턴들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극; 상기 제1 채널 패턴과 상기 게이트 전극 사이 및 상기 제2 채널 패턴과 상기 게이트 전극 사이에 개재된 게이트 절연막; 상기 게이트 전극의 측벽들 상에 제공된 게이트 스페이서; 상기 게이트 전극의 상면 상에 제공된 게이트 캐핑 패턴; 상기 게이트 캐핑 패턴 상의 제1 층간 절연막; 상기 제1 층간 절연막을 관통하여 상기 제1 및 제2 소스/드레인 패턴들에 각각 접속하는 활성 콘택들; 상기 제1 및 제2 소스/드레인 패턴들과 상기 활성 콘택들 사이의 실리사이드 패턴들; 상기 제1 층간 절연막을 관통하여 상기 게이트 전극에 접속하는 게이트 콘택; 상기 제1 층간 절연막 상의 제2 층간 절연막; 및 상기 제2 층간 절연막 내에 제공된 제1 배선층을 포함하되, 상기 제1 배선층은 상기 활성 콘택들 및 상기 게이트 콘택들과 각각 전기적으로 연결되는 제1 배선들을 포함하고, 상기 한 쌍의 제1 소스/드레인 패턴들의 도전형은 상기 한 쌍의 제2 소스/드레인 패턴들의 도전형과 다르며, 상기 제1 채널 패턴 및 상기 제2 채널 패턴 각각은 서로 이격되어 적층된 반도체 패턴들을 포함하고, 상기 제2 채널 패턴의 상기 반도체 패턴들의 개수는 상기 제1 채널 패턴의 상기 반도체 패턴들의 개수와 다를 수 있다.
본 발명에 따른 반도체 소자는, 풀-다운 트랜지스터, 풀-업 트랜지스터 및 패스-게이트 트랜지스터 각각의 반도체 패턴들과 게이트 패턴들의 개수를 다르게 형성할 수 있다. 결과적으로, 반도체 소자의 읽기 마진(write margin) 및 디스터브 마진(disturb margin)에 대한 특성이 향상될 수 있다.
본 발명에 따른 반도체 소자의 제조방법은 상부의 활성층 및 희생층을 제거하지 않고 하부의 활성층 및 희생층을 제거함으로써 후속 공정을 단순화하고, 마스크 패턴이 사용되는 공정 단계를 감소시킬 수 있다. 결과적으로, 디자인의 자유도가 증가하고 후속 공정 난이도가 감소할 수 있다.
도 1은 본 발명의 실시예들에 따른 에스램 셀의 등가 회로도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 배선층들을 나타낸 사시도이다.
도 3은 도 2의 메모리 셀을 나타낸 평면도이다.
도 4는 도 3의 제1 비트 셀의 평면도로서, 도 1의 회로도에 따른 에스램 셀을 나타낸 것이다.
도 5a 내지 도 5d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 4의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 6a 내지 도 13d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a 및 도 13a는 도 4의 A-A'선에 따른 단면도들이다.
도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b 및 도 13b는 도 4의 B-B'선에 따른 단면도들이다.
도 9c, 도 10c, 도 11c, 도 12c 및 도 13c는 도 4의 C-C'선에 따른 단면도들이다.
도 6c, 도 7c, 도 8c, 도 9d, 도 11d, 도 12d 및 도 13d는 도 4의 D-D'선에 따른 단면도들이다.
도 14a 내지 도 14c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 4의 A-A'선, B-B'선 및 D-D'선에 따른 단면도들이다.
도 15a 내지 도 21c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a 및 도 21a는 도 4의 A-A'선에 따른 단면도들이다.
도 16b, 도 17b, 도 18b, 도 19b, 도 20b 및 도 21b는 도 4의 B-B'선에 따른 단면도들이다.
도 15b, 도 16c, 도 17c, 도 18c, 도 20c 및 도 21c는 도 4의 D-D'선에 따른 단면도들이다.
도 22a 내지 도 22c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 4의 A-A'선, B-B'선 및 D-D'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 에스램 셀의 등가 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 에스램 셀은 제1 풀-업 트랜지스터(TU1), 제1 풀-다운 트랜지스터(TD1), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 제1 패스-게이트 트랜지스터(TA1) 및 제2 패스-게이트 트랜지스터(TA2)를 포함할 수 있다. 제1 및 제2 풀-업 트랜지스터들(TU1, TU2)은 피모스(PMOS) 트랜지스터들일 수 있다. 제1 및 제2 풀-다운 트랜지스터들(TD1, TD2) 및 제1 및 제2 패스-게이트 트랜지스터들(TA1, TA2)은 엔모스(NMOS) 트랜지스터들일 수 있다.
제1 풀-업 트랜지스터(TU1)의 제1 소스/드레인 및 제1 풀-다운 트랜지스터(TD1)의 제1 소스/드레인은 제1 노드(N1)에 연결될 수 있다. 제1 풀-업 트랜지스터(TU1)의 제2 소스/드레인은 전원 라인(VDD)에 연결될 수 있고, 제1 풀-다운 트랜지스터(TD1)의 제2 소스/드레인은 접지 라인(VSS)에 연결될 수 있다. 제1 풀-업 트랜지스터(TU1)의 게이트 및 제1 풀-다운 트랜지스터(TD1)의 게이트는 서로 전기적으로 연결될 수 있다. 제1 풀-업 트랜지스터(TU1) 및 제1 풀-다운 트랜지스터(TD1)는 제1 인버터를 구성할 수 있다. 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 서로 연결된 게이트들은 상기 제1 인버터의 입력단에 해당할 수 있으며, 제1 노드(N1)는 상기 제1 인버터의 출력단에 해당할 수 있다.
제2 풀-업 트랜지스터(TU2)의 제1 소스/드레인 및 제2 풀-다운 트랜지스터(TD2)의 제1 소스/드레인은 제2 노드(N2)에 연결될 수 있다. 제2 풀-업 트랜지스터(TU2)의 제2 소스/드레인은 전원 라인(VDD)에 연결될 수 있고, 제2 풀-다운 트랜지스터(TD2)의 제2 소스/드레인은 접지 라인(VSS)에 연결될 수 있다. 제2 풀-업 트랜지스터(TU2)의 게이트 및 제2 풀-다운 트랜지스터(TD2)의 게이트는 서로 전기적으로 연결될 수 있다. 이로써, 제2 풀-업 트랜지스터(TU2) 및 제2 풀-다운 트랜지스터(TD2)는 제2 인버터를 구성할 수 있다. 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 서로 연결된 게이트들은 상기 제2 인버터의 입력단에 해당할 수 있으며, 제2 노드(N2)는 상기 제2 인버터의 출력단에 해당할 수 있다.
상기 제1 및 제2 인버터들이 결합되어 래치 구조(latch structure)를 구성할 수 있다. 즉, 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 게이트들이 제2 노드(N2)에 전기적으로 연결될 수 있고, 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 게이트들이 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 패스-게이트 트랜지스터(TA1)의 제1 소스/드레인은 제1 노드(N1)에 연결될 수 있고, 제1 패스-게이트 트랜지스터(TA1)의 제2 소스/드레인은 제1 비트 라인(BL1)에 연결될 수 있다. 제2 패스-게이트 트랜지스터(TA2)의 제1 소스/드레인은 제2 노드(N2)에 연결될 수 있고, 제2 패스-게이트 트랜지스터(TA2)의 제2 소스/드레인은 제2 비트 라인(BL2)에 연결될 수 있다. 제1 및 제2 패스-게이트 트랜지스터들(TA1, TA2)의 게이트들은 워드 라인(WL)에 전기적으로 접속될 수 있다. 이로써, 본 발명의 실시예들에 따른 에스램 셀이 구현될 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 배선층들을 나타낸 사시도이다. 도 3은 도 2의 메모리 셀을 나타낸 평면도이다.
도 2 및 도 3을 참조하면, 기판(100) 상에 메모리 셀(CE)이 제공될 수 있다. 도 3을 참조하면, 메모리 셀(CE)은 2X2로 배열된 제1 내지 제4 비트 셀들(CE1-CE4)을 포함할 수 있다. 각각의 제1 내지 제4 비트 셀들(CE1-CE4)은, 앞서 도 1을 참조하여 설명한 에스램 셀일 수 있다. 대표적으로, 제1 비트 셀(CE1)에 관한 구체적인 구조는 도 4 및 도 5a 내지 도 5d를 참조하여 후술한다. 제2 내지 제4 비트 셀들(CE2, CE3, CE4) 각각은, 제1 비트 셀(CE1)과 대칭 구조를 가질 수 있다.
메모리 셀(CE) 상에 제1 배선층(M1), 제2 배선층(M2) 및 제3 배선층(M3)이 제공될 수 있다. 제1 내지 제3 배선층들(M1, M2, M3)은 순차적으로 적층될 수 있다. 제1 내지 제3 배선층들(M1, M2, M3)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
제1 배선층(M1)은 제2 방향(D2)으로 연장되는 제1 비트 라인(BL1), 제2 비트 라인(BL2) 및 전원 라인(VDD)을 포함할 수 있다. 전원 라인(VDD)은 제1 비트 라인(BL1)과 제2 비트 라인(BL2) 사이에 개재될 수 있다. 평면적 관점에서, 제1 비트 라인(BL1), 제2 비트 라인(BL2) 및 전원 라인(VDD)은 라인 형태를 가질 수 있다. 전원 라인(VDD)의 제1 방향(D1)으로의 폭은, 제1 및 제2 비트 라인들(BL1, BL2) 각각의 제1 방향(D1)으로의 폭보다 클 수 있다.
제1 배선층(M1)은, 제1 및 제2 비트 라인들(BL1, BL2)에 인접하는 제1 하부 랜딩 패드(LLP1) 및 제2 하부 랜딩 패드(LLP2)를 더 포함할 수 있다. 제1 및 제2 하부 랜딩 패드들(LLP1, LLP2)은 제2 방향(D2)을 따라 배열될 수 있다. 평면적 관점에서, 제1 및 제2 하부 랜딩 패드들(LLP1, LLP2)은 섬 형태(island shape)를 가질 수 있다.
제1 배선층(M1)은, 제1 비트 라인(BL1), 제2 비트 라인(BL2), 전원 라인(VDD), 제1 하부 랜딩 패드(LLP1) 및 제2 하부 랜딩 패드(LLP2) 아래에 각각 제공된 제1 비아들을 더 포함할 수 있다. 제1 비아들을 통해, 메모리 셀(CE)과 제1 배선층(M1)이 전기적으로 연결될 수 있다.
제2 배선층(M2)은 접지 라인(VSS) 및 상부 랜딩 패드(ULP)를 포함할 수 있다. 접지 라인(VSS)은 매쉬 형태의 도전 구조체일 수 있다. 접지 라인(VSS)은 적어도 하나의 개구부(OP)를 가질 수 있다. 구체적으로, 접지 라인(VSS)은 제2 방향(D2)으로 연장되는 제1 부분(P1) 및 제1 방향(D1)으로 연장되는 제2 부분(P2)을 포함할 수 있다. 제1 부분(P1)의 폭은 제2 부분(P2)의 폭보다 클 수 있다. 서로 인접하는 한 쌍의 제1 부분들(P1) 및 서로 인접하는 한 쌍의 제2 부분들(P2)에 의해 개구부(OP)가 정의될 수 있다.
개구부(OP) 내에 한 쌍의 상부 랜딩 패드들(ULP)이 배치될 수 있다. 개구부(OP) 내의 한 쌍의 상부 랜딩 패드들(ULP)은 제2 방향(D2)으로 배열될 수 있다. 평면적 관점에서, 상부 랜딩 패드들(ULP)은 섬 형태(island shape)를 가질 수 있다.
접지 라인(VSS)의 제2 부분들(P2)은 제1 하부 랜딩 패드들(LLP1)과 각각 수직적으로 중첩될 수 있다. 상부 랜딩 패드들(ULP)은 제2 하부 랜딩 패드들(LLP2) 과 각각 수직적으로 중첩될 수 있다.
제2 배선층(M2)은, 접지 라인(VSS) 및 상부 랜딩 패드(ULP) 아래에 각각 제공된 제2 비아들(VI2)을 더 포함할 수 있다. 접지 라인(VSS)이 제2 비아(VI2)를 통해 제1 배선층(M1)의 제1 하부 랜딩 패드(LLP1)와 전기적으로 연결될 수 있다. 접지 라인(VSS) 아래에 제2 비아(VI2)가 복수 개로 제공되므로, 복수 개의 제1 하부 랜딩 패드들(LLP1)이 하나의 접지 라인(VSS)에 공통으로 연결될 수 있다. 상부 랜딩 패드(ULP)가 제2 비아(VI2)를 통해 제1 배선층(M1)의 제2 하부 랜딩 패드(LLP2)와 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 제2 배선층(M2)은 접지 라인(VSS), 상부 랜딩 패드들(ULP) 및 제2 비아들(VI2)만으로 구성될 수 있다. 다시 말하면, 제2 배선층(M2)은 접지 라인(VSS)을 제외한 다른 라인들(예를 들어, 비트 라인, 전원 라인 및 워드 라인)을 포함하지 않을 수 있다.
제3 배선층(M3)은 제1 방향(D1)으로 연장되는 워드 라인들(WL)을 포함할 수 있다. 워드 라인들(WL)은 제2 방향(D2)으로 배열될 수 있다. 평면적 관점에서, 워드 라인들(WL)은 라인 형태를 가질 수 있다.
제3 배선층(M3)은, 워드 라인(WL) 아래에 제공된 제3 비아(VI3)를 더 포함할 수 있다. 워드 라인(WL)이 제3 비아(VI3)를 통해 제2 배선층(M2)의 상부 랜딩 패드(ULP)와 전기적으로 연결될 수 있다. 다시 말하면, 워드 라인(WL)이 제3 비아(VI3), 상부 랜딩 패드(ULP) 및 제2 비아(VI2)를 통해 제1 배선층(M1)의 제2 하부 랜딩 패드(LLP2)와 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 제3 배선층(M3)은 워드 라인들(WL) 및 제3 비아들(VI3)만으로 구성될 수 있다. 다시 말하면, 제3 배선층(M3)은 워드 라인(WL)을 제외한 다른 라인들(예를 들어, 비트 라인, 전원 라인 및 접지 라인)을 포함하지 않을 수 있다.
도 4는 도 3의 제1 비트 셀의 평면도로서, 도 1의 회로도에 따른 에스램 셀을 나타낸 것이다. 도 5a 내지 도 5d는 각각 도 4의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 1, 도 4 및 도 5a 내지 도 5d를 참조하면, 기판(100) 상의 제1 비트 셀(CE1)은 에스램 셀을 포함할 수 있다. 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)을 정의할 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 소자 분리막(ST)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부일 수 있다. 서로 인접하는 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 트렌치(TR)가 정의될 수 있다 소자 분리막(ST)은 트렌치(TR)를 채울 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST)에 비해 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 소자 분리막(ST) 위로 수직하게 돌출된 핀(fin) 형태를 가질 수 있다. 다시 말하면, 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 활성 핀일 수 있다.
본 발명의 실시예에 따르면, 제1 비트 셀(CE1)은 한 쌍의 제1 활성 패턴들(AP1) 및 두 쌍의 제2 활성 패턴들(AP2)을 포함할 수 있다. 두 쌍의 제2 활성 패턴들(AP2) 중 한 쌍은, 제1 패스-게이트 트랜지스터(TA1)의 바디 및 제1 풀-다운 트랜지스터(TD1)의 바디를 구성할 수 있다. 두 쌍의 제2 활성 패턴들(AP2) 중 나머지 한 쌍은, 제2 패스-게이트 트랜지스터(TA2)의 바디 및 제2 풀-다운 트랜지스터(TD2)의 바디를 구성할 수 있다. 한 쌍의 제1 활성 패턴들(AP1) 중 하나는, 제1 풀-업 트랜지스터(TU1)의 바디를 구성할 수 있다. 한 쌍의 제1 활성 패턴들(AP1) 중 다른 하나는, 제2 풀-업 트랜지스터(TU2)의 바디를 구성할 수 있다. 서로 인접하는 한 쌍의 제1 활성 패턴들(AP1) 간의 간격은, 서로 인접하는 한 쌍의 제2 활성 패턴들(AP2) 간의 간격보다 클 수 있다.
본 발명의 다른 실시예에 따르면, 두 쌍의 제2 활성 패턴들(AP2) 대신 두 개의 제2 활성 패턴들(AP2)이 제공될 수 있다. 다시 말하면, 한 쌍의 제2 활성 패턴들(AP2)이 하나의 제2 활성 패턴(AP2)으로 제공될 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 채널 패턴들(CH1) 및 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 채널 패턴들(CH2) 및 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다.
제2 채널 패턴(CH2)은 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 서로 수직적 방향(즉, 제3 방향(D3))으로 이격될 수 있다. 제2 채널 패턴(CH2)의 반도체 패턴들 중 최하부 반도체 패턴은 제1 반도체 패턴(SP1)일 수 있다. 최상부 반도체 패턴은 제3 반도체 패턴(SP3)일 수 있다. 즉, 제1 반도체 패턴(SP1)은 제2 반도체 패턴(SP2)보다 낮은 레벨에 위치할 수 있고, 제2 반도체 패턴(SP2)은 제3 반도체 패턴(SP3)보다 낮은 레벨에 위치할 수 있다.
제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 바람직하게는, 제1 내제 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 실리콘을 포함할 수 있다.
제1 채널 패턴(CH1)은 순차적으로 적층된 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 제1 채널 패턴(CH1)의 반도체 패턴들 중 최하부 반도체 패턴은 제2 반도체 패턴(SP2)일 수 있고, 최상부 반도체 패턴은 제3 반도체 패턴(SP3)일 수 있다.
제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 제1 방향(D1)으로의 폭은 하면에서 상면으로 갈수록 감소할 수 있다.
제1 채널 패턴(CH1)의 반도체 패턴들(SP2, SP3)의 개수와 제2 채널 패턴(CH2)의 반도체 패턴들(SP1, SP2, SP3)의 개수는 다를 수 있다. 구체적으로, 제2 채널 패턴(CH2)의 반도체 패턴들의 개수는 제1 채널 패턴(CH1)의 반도체 패턴들의 개수보다 많을 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 반도체 패턴들의 개수는 도면에 도시된 개수에 제한되지는 않는다.
제1 소스/드레인 패턴들(SD1)은 p형의 불순물 영역들일 수 있다. 제2 소스/드레인 패턴들(SD2)은 n형의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 다시 말하면, 적층된 제2 및 제3 반도체 패턴들(SP2, SP3)이 한 쌍의 제1 소스/드레인 패턴들(SD1)을 서로 연결할 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제2 소스/드레인 패턴들(SD2)을 서로 연결할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높은 레벨에 위치할 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 기판(100)과 동일하거나 다른 반도체 원소를 포함할 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)의 반도체 원소와 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
서로 인접하는 한 쌍의 제2 활성 패턴들(AP2) 상의 제2 소스/드레인 패턴들(SD2)은, 서로 병합되어 하나의 제2 소스/드레인 패턴(SD2)을 구성할 수 있다. 이는, 한 쌍의 제2 활성 패턴들(AP2) 사이의 간격이 상대적으로 작기 때문이다.
제1 활성 패턴(AP1)은 반도체 층(SL)을 포함할 수 있다. 반도체 층(SL)은 제1 채널 패턴(CH1)과 서로 수직적으로 이격될 수 있다. 반도체 층(SL)은 제1 채널 패턴(CH1) 아래에 배치될 수 있다. 반도체 층(SL)은 제1 활성 패턴(AP1)이 소자 분리막(ST) 위로 돌출되는 부분일 수 있다. 반도체 층(SL)의 상면은 제1 반도체 패턴(SP1)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 반도체 층(SL)은 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 개재될 수 있다. 제1 활성 패턴(AP1)의 반도체 층(SL)은 실리콘(Si) 또는 실리콘 인화물(SiP) 중 적어도 어느 하나를 포함할 수 있다. 반도체 층(SL)이 소스/드레인 패턴들 사이에 형성됨으로써 반도체 소자의 누설 전류가 감소할 수 있다. 도면 상에는 반도체 층(SL)과 기판(100) 사이에 계면이 있는 것으로 도시되었으나, 반도체 층(SL) 및 기판(100)은 서로 일체로 형성될 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 제1 내지 제4 게이트 전극들(GE1-GE4)이 제공될 수 있다. 제1 내지 제4 게이트 전극들(GE1-GE4)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 제1 게이트 전극(GE1)은 제4 게이트 전극(GE4)과 대칭을 이룰 수 있다. 제2 게이트 전극(GE2)은 제3 게이트 전극(GE3)과 대칭을 이룰 수 있다.
제2 게이트 전극(GE2)과 제4 게이트 전극(GE4)은 제1 방향(D1)으로 나란히 정렬될 수 있다. 제2 게이트 전극(GE2)과 제4 게이트 전극(GE4) 사이에 분리 패턴(SEP)이 개재되어, 이들을 서로 분리시킬 수 있다. 제1 게이트 전극(GE1)과 제3 게이트 전극(GE3)은 제1 방향(D1)으로 나란히 정렬될 수 있다. 제1 게이트 전극(GE1)과 제3 게이트 전극(GE3) 사이에 분리 패턴(SEP)이 개재되어, 이들을 서로 분리시킬 수 있다.
제1 활성 패턴(AP1) 상의 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3) 각각은, 기판(100)과 제2 반도체 패턴(SP2) 사이에 개재된 제3 게이트 패턴(PO3), 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제2 게이트 패턴(PO2) 및 제2 게이트 패턴(PO2) 위의 제1 게이트 패턴(PO1)을 포함할 수 있다. 제1 내지 제3 게이트 패턴들(PO1-PO3)은 순차적으로 적층될 수 있다. 제1 내지 제3 게이트 패턴들(PO1-PO3)은 서로 수직적 방향(즉, 제3 방향(D3))으로 이격될 수 있다. 제1 활성 패턴(AP1) 상의 게이트 패턴들 중 최하부 게이트 패턴은 제3 게이트 패턴(PO3)일 수 있다.
제2 활성 패턴(AP2) 상의 제1 내지 제4 게이트 전극(GE1-GE4) 각각은, 기판(100)과 제1 반도체 패턴(SP1) 사이에 개재된 제4 게이트 패턴(PO4), 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재된 제3 게이트 패턴(PO3), 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제2 게이트 패턴(PO2), 제2 게이트 패턴(PO2) 위의 제1 게이트 패턴(PO1)을 포함할 수 있다. 제1 내지 제4 게이트 패턴들(PO1-PO4)은 순차적으로 적층될 수 있다. 제1 내지 제4 게이트 패턴들(PO1-PO4)은 서로 수직적 방향(즉, 제3 방향(D3))으로 이격될 수 있다. 제2 활성 패턴(AP2) 상의 게이트 패턴들 중 최하부 게이트 패턴은 제4 게이트 패턴(PO4)일 수 있다. 반도체 층(SL)의 상면은 제4 게이트 패턴(PO4)의 상면보다 높은 레벨에 위치할 수 있다. 제4 게이트 패턴(PO4)은 제3 게이트 패턴(PO3)보다 낮은 레벨에 위치할 수 있다. 제3 게이트 패턴(PO3)은 제2 게이트 패턴(PO2)보다 낮은 레벨에 위치할 수 있다. 제2 게이트 패턴(PO2)은 제1 게이트 패턴(PO1)보다 낮은 레벨에 위치할 수 있다.
제2 활성 패턴(AP2) 상의 게이트 패턴들의 개수는 제1 활성 패턴(AP1) 상의 게이트 패턴들의 개수와 다를 수 있다. 구체적으로, 제2 활성 패턴(AP2) 상의 게이트 패턴들의 개수는 제1 활성 패턴(AP1) 상의 게이트 패턴들의 개수보다 많을 수 있다. 제1 활성 패턴(AP1) 상의 게이트 패턴들의 개수 및 제2 활성 패턴(AP2) 상의 게이트 패턴들의 개수는 도면에 도시된 개수에 제한되지는 않는다.
도 5d를 참조하면, 제1 내지 제4 게이트 전극들(GE1-GE4)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면, 바닥면 및 양 측벽들 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 반도체 소자는, 게이트 전극들이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET)일 수 있다.
제1 내지 제4 게이트 전극들(GE1-GE4) 각각의 제1 게이트 패턴(PO1)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 제1 내지 제4 게이트 전극들(GE1-GE4)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiO, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiO, SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
제1 내지 제4 게이트 전극들(GE1-GE4) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE1-GE4)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 한 쌍의 게이트 스페이서들(GS) 사이에 개재될 수 있다. 게이트 캐핑 패턴(GP)은 후술할 제1 내지 제4 층간 절연막들(110-140)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
제1 내지 제4 게이트 전극들(GE1-GE4)과 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면, 바닥면 및 양 측벽들을 덮을 수 있다. 게이트 절연막(GI)은 게이트 전극(GE1-GE4) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다. (도 5d 참조)
게이트 전극(GE1-GE4)은, 제1 금속 패턴 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)을 포함할 수 있다. 나아가, 제1 금속 패턴은 탄소(C)를 더 포함할 수도 있다. 제1 금속 패턴은, 적층된 복수 개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
도 5b를 참조하면, 제2 활성 패턴(AP2) 상에 절연 패턴들(IP)이 제공될 수 있다. 절연 패턴들(IP)은, 제2 활성 패턴(AP2) 상의 제1 내지 제4 게이트 전극들(GE1-GE4) 각각의 제2 내지 제4 게이트 패턴들(PO2, PO3, PO4)과 제2 소스/드레인 패턴(SD2) 사이에 개재될 수 있다. 절연 패턴들(IP)은 제2 소스/드레인 패턴들(SD2)과 직접 접촉할 수 있다. 제2 활성 패턴(AP2) 상의 제1 내지 제4 게이트 전극들(GE1-GE4) 각각의 제2 내지 제4 게이트 패턴들(PO2, PO3, PO4)은, 절연 패턴들(IP)에 의해 제2 소스/드레인 패턴(SD2)과 이격될 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은 게이트 캐핑 패턴들(GP)의 상면 및 게이트 스페이서(GS)의 상면과 실질적으로 공면을 이룰 수 있다.
제1 내지 제8 활성 콘택들(AC1-AC8)이 제공될 수 있다. 제1 내지 제8 활성 콘택들(AC1-AC8)은 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 접속될 수 있다. 제1 내지 제8 활성 콘택들(AC1-AC8)의 상면들은 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다.
제1 내지 제8 활성 콘택들(AC1-AC8) 각각은 자기 정렬된 콘택(self-aligned contact)일 수 있다. 다시 말하면, 활성 콘택(AC1-AC8)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)에 의해 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC1-AC8)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다.
제1 내지 제8 활성 콘택들(AC1-AC8)과 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 사이에 실리사이드 패턴들(SC)이 각각 개재될 수 있다. 활성 콘택(AC1-AC8)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제3 게이트 전극(GE3) 상에 제1 게이트 콘택(GC1)이 제공될 수 있고, 제2 게이트 전극(GE2) 상에 제2 게이트 콘택(GC2)이 제공될 수 있다. 제1 게이트 콘택(GC1)은 제1 층간 절연막(110), 게이트 스페이서들(GS) 및 게이트 캐핑 패턴(GP)을 관통하여 제3 게이트 전극(GE3)에 접속될 수 있다. 제2 게이트 콘택(GC2)은 제1 층간 절연막(110), 게이트 스페이서들(GS) 및 게이트 캐핑 패턴(GP)을 관통하여 제2 게이트 전극(GE2)에 접속될 수 있다.
제1 및 제2 게이트 콘택들(GC1, GC2)의 상면들은 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 제1 및 제2 게이트 콘택들(GC1, GC2) 각각의 바닥면은 제1 내지 제8 활성 콘택들(AC1-AC8)의 바닥면들보다 더 높이 위치할 수 있다.
도 5b를 참조하면, 제1 게이트 콘택(GC1)은 제2 활성 콘택(AC2)과 일체로 연결되어 하나의 콘택 구조체(UC)를 구성할 수 있다. 콘택 구조체(UC)를 통해, 제3 게이트 전극(GE3)이 그에 인접하는 제1 소스/드레인 패턴(SD1)에 직접 연결될 수 있다. 제2 게이트 콘택(GC2) 역시 제5 활성 콘택(AC5)과 일체로 연결되어 하나의 콘택 구조체를 구성할 수 있다.
활성 콘택(AC1-AC8) 및 게이트 콘택(GC1, GC2) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(110) 상에 순차적으로 적층된 제2 층간 절연막(120), 제3 층간 절연막(130) 및 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.
제2 층간 절연막(120) 내에 제1 배선층(M1)이 제공될 수 있다. 제1 배선층(M1)은, 앞서 도 2를 참조하여 설명한 바와 같이, 제1 비트 라인(BL1), 제2 비트 라인(BL2), 전원 라인(VDD), 제1 하부 랜딩 패드(LLP1), 제2 하부 랜딩 패드(LLP2) 및 제1 비아들(VI1)을 포함할 수 있다.
제3 층간 절연막(130) 내에 제2 배선층(M2)이 제공될 수 있다. 제2 배선층(M2)은, 앞서 도 2를 참조하여 설명한 바와 같이, 접지 라인(VSS), 상부 랜딩 패드(ULP) 및 제2 비아들(VI2)을 포함할 수 있다.
제4 층간 절연막(140) 내에 제3 배선층(M3)이 제공될 수 있다. 제3 배선층(M3)은, 앞서 도 2를 참조하여 설명한 바와 같이, 워드 라인들(WL) 및 제3 비아들(VI3)을 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2) 및 제1 내지 제4 게이트 전극들(GE1-GE4)은 메모리 트랜지스터들을 구성할 수 있다. 제1 비트 셀(CE1)의 메모리 트랜지스터들은, 앞서 도 1을 참조하여 설명한 제1 풀-업 트랜지스터(TU1), 제1 풀-다운 트랜지스터(TD1), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 제1 패스-게이트 트랜지스터(TA1) 및 제2 패스-게이트 트랜지스터(TA2)를 포함할 수 있다.
제1 게이트 전극(GE1)은 제1 패스-게이트 트랜지스터(TA1)의 게이트일 수 있다. 제1 게이트 전극(GE1)은 워드 라인(WL)과 전기적으로 연결될 수 있다. 제2 게이트 전극(GE2)은 제1 풀-다운 및 제1 풀-업 트랜지스터들(TD1, TU1)의 공통 게이트일 수 있다. 제3 게이트 전극(GE3)은 제2 풀-다운 및 제2 풀-업 트랜지스터들(TD2, TU2)의 공통 게이트일 수 있다. 제4 게이트 전극(GE4)은 제2 패스-게이트 트랜지스터(TA2)의 게이트일 수 있다. 제4 게이트 전극(GE4)은 워드 라인(WL)과 전기적으로 연결될 수 있다.
제1 활성 콘택(AC1)은 제1 풀-다운 트랜지스터(TD1)의 제2 소스/드레인과 전기적으로 연결될 수 있다. 제1 활성 콘택(AC1)은 접지 라인(VSS)과 전기적으로 연결될 수 있다.
제2 활성 콘택(AC2)은 제1 풀-다운 트랜지스터(TD1)와 제1 패스-게이트 트랜지스터(TA1)의 공통 소스/드레인(제1 소스/드레인)과 전기적으로 연결될 수 있다. 제2 활성 콘택(AC2)은 제1 방향(D1)으로 연장되어, 제1 풀-업 트랜지스터(TU1)의 제1 소스/드레인과 전기적으로 연결될 수 있다. 제2 활성 콘택(AC2)은 도 1의 제1 노드(N1)에 대응될 수 있다.
제3 활성 콘택(AC3)은 제1 패스-게이트 트랜지스터(TA1)의 제2 소스/드레인과 전기적으로 연결될 수 있다. 제3 활성 콘택(AC3)은 제1 비아(VI1)를 통해 제1 비트 라인(BL1)과 전기적으로 연결될 수 있다.
제4 활성 콘택(AC4)은 제1 풀-업 트랜지스터(TU1)의 제2 소스/드레인과 전기적으로 연결될 수 있다. 제4 활성 콘택(AC4)은 제1 비아(VI1)를 통해 전원 라인(VDD)과 전기적으로 연결될 수 있다.
제5 활성 콘택(AC5)은 제2 풀-업 트랜지스터(TU2)의 제1 소스/드레인과 전기적으로 연결될 수 있다. 제5 활성 콘택(AC5)은 제1 방향(D1)으로 연장되어, 제2 풀-다운 트랜지스터(TD2)와 제2 패스-게이트 트랜지스터(TA2)의 공통 소스/드레인(제1 소스/드레인)과 전기적으로 연결될 수 있다. 제5 활성 콘택(AC5)은 도 1의 제2 노드(N2)에 대응할 수 있다.
제6 활성 콘택(AC6)은 제2 풀-업 트랜지스터(TU2)의 제2 소스/드레인과 전기적으로 연결될 수 있다. 제6 활성 콘택(AC6)은 제1 비아(VI1)를 통해 전원 라인(VDD)과 전기적으로 연결될 수 있다.
제7 활성 콘택(AC7)은 제2 패스-게이트 트랜지스터(TA2)의 제2 소스/드레인과 전기적으로 연결될 수 있다. 제7 활성 콘택(AC7)은 제1 비아(VI1)를 통해 제2 비트 라인(BL2)과 전기적으로 연결될 수 있다.
제8 활성 콘택(AC8)은 제2 풀-다운 트랜지스터(TD2)의 제2 소스/드레인과 전기적으로 연결될 수 있다. 제8 활성 콘택(AC8)은 접지 라인(VSS)과 전기적으로 연결될 수 있다.
제1 게이트 콘택(GC1)은 제2 활성 콘택(AC2)과 제3 게이트 전극(GE3)을 전기적으로 연결할 수 있다. 다시 말하면, 제1 게이트 콘택(GC1)은 도 1의 제1 노드(N1)를 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 공통 게이트에 전기적으로 연결시킬 수 있다.
제2 게이트 콘택(GC2)은 제5 활성 콘택(AC5)과 제2 게이트 전극(GE2)을 전기적으로 연결할 수 있다. 다시 말하면, 제2 게이트 콘택(GC2)은 도 1의 제2 노드(N2)를 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 공통 게이트에 전기적으로 연결시킬 수 있다.
풀-업 트랜지스터의 반도체 패턴들 및 게이트 패턴들의 개수를 풀-다운 트랜지스터 및 패스-게이트 트랜지스터의 그것들과 다르게 형성함으로써, 풀-업 트랜지스터의 채널의 크기를 풀-다운 트랜지스터의 채널의 크기보다 작게할 수 있다. 결과적으로, 반도체 소자의 쓰기 마진(write margin)에 대한 특성을 향상시킬 수 있다.
도 6a 내지 도 13d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a 및 도 13a는 도 4의 A-A'선에 따른 단면도들이다. 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b 및 도 13b는 도 4의 B-B'선에 따른 단면도들이다. 도 9c, 도 10c, 도 11c, 도 12c 및 도 13c는 도 4의 C-C'선에 따른 단면도들이다. 도 6c, 도 7c, 도 8c, 도 9d, 도 11d, 도 12d 및 도 13d는 도 4의 D-D'선에 따른 단면도들이다.
도 6a 내지 도 6c를 참조하면, 기판(100)의 전면 상에 희생층(SAL) 및 제1 활성층(ACL1)이 형성될 수 있다. 희생층(SAL)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 하나를 포함할 수 있고, 제1 활성층(ACL1)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 다른 하나를 포함할 수 있다. 예를 들어, 희생층(SAL)은 실리콘-게르마늄(SiGe)을 포함할 수 있고, 제1 활성층(ACL1)은 실리콘(Si)을 포함할 수 있다.
기판(100)의 일부 상에 제1 마스크 패턴(MP1)이 부분적으로 형성될 수 있다. 제1 마스크 패턴(MP1)은 제2 방향(D2)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다. 예를 들어, 제1 마스크 패턴(MP1)은 실리콘 질화막을 포함할 수 있다.
제1 마스크 패턴(MP1)을 식각 마스크로 제1 패터닝 공정을 수행하여, 희생층(SAL) 및 제1 활성층(ACL1)의 일부를 식각할 수 있다. 이로써, 기판(100)의 상면의 일부가 노출될 수 있다. 희생층(SAL)의 일부 및 제1 활성층(ACL1)의 일부가 식각된 부분에 후술할 반도체 층(SL)이 형성될 수 있다.
도 7a 내지 도 7c를 참조하면, 제1 마스크 패턴(MP1)을 제거한 후, 노출된 기판(100)의 상면 상에 반도체 층(SL)을 형성할 수 있다. 반도체 층(SL)은 실리콘(Si) 또는 실리콘 인화물(SiP) 중 어느 하나를 포함할 수 있다. 일 예로, 반도체 층(SL)은 기판(100) 상에 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 다른 예로, 반도체 층(SL)은 노출된 기판(100)의 상면 상에 실리콘(Si) 층을 성장시킨 후, 불순물을 도핑함으로써 형성될 수 있다. 상기 불순물은 인(P)일 수 있다. 반도체 층(SL)의 상면은 제1 활성층(ACL1)의 상면과 실질적으로 공면을 이룰 수 있다. 반도체 층(SL)은 제1 활성 패턴(AP1)의 일부분일 수 있다.
제1 활성층(ACL1) 상에 희생층들(SAL)과 제2 활성층(ACL2) 및 제3 활성층(ACL3)이 서로 교번적으로 적층될 수 있다. 제2 활성층(ACL2) 및 제3 활성층(ACL3)은 제1 활성층(ACL1)과 동일한 물질을 포함할 수 있다. 희생층(SAL)은 반도체 층(SL)의 상면을 덮을 수 있다. 반도체 층(SL) 위에 적층된 희생층들(SAL), 제2 및 제3 활성층들(ACL2, ACL3)은 기판(100)의 전면 상에 형성될 수 있다.
도 8a 내지 도 8c를 참조하면, 제3 활성층(ACL3)의 일부 상에 제2 마스크 패턴(MP2)이 형성될 수 있다. 제2 마스크 패턴(MP2)은 제2 방향(D2)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다. 예를 들어, 제2 마스크 패턴(MP2)은 실리콘 질화막을 포함할 수 있다.
제2 마스크 패턴(MP2)을 식각 마스크로 제2 패터닝 공정을 수행하여, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의하는 트렌치(TR)가 형성될 수 있다. 제1 활성 패턴(AP1)은 그의 상부에 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL1, ACL2, ACL3)을 포함할 수 있다. 제2 활성 패턴(AP2)은 그의 상부에 반도체 층(SL), 및 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL2, ACL3)을 포함할 수 있다.
도 9a 내지 도 9d를 참조하면, 기판(100) 상에 트렌치(TR)를 채우는 소자 분리막(ST)이 형성될 수 있다. 구체적으로, 기판(100) 상에 제1 및 제2 활성 패턴들(AP1, AP2)을 덮는 절연막이 형성될 수 있다. 최하층의 희생층(SAL)이 노출될 때까지 상기 절연막에 평탄화 공정을 수행할 수 있다. 이로써, 제2 마스크 패턴(MP2)이 제거될 수 있다. 상기 평탄화 공정 이후, 상기 절연막을 리세스하여 소자 분리막(ST)이 형성될 수 있다.
소자 분리막(ST)은, 실리콘 산화막과 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는 소자 분리막(ST) 위로 노출될 수 있다. 다시 말하면, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
기판(100) 상에, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 각각의 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 희생 패턴들(PP)은 소정의 피치로 제2 방향(D2)을 따라 배열될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크들(MK)을 형성하는 것, 및 하드 마스크들(MK)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다. 제1 활성 패턴(AP1)의 상부에 제1 리세스들(RS1)이 형성될 수 있다. 제2 활성 패턴(AP2)의 상부에 제2 리세스들(RS2)이 형성될 수 있다. 제1 및 제2 리세스들(RS1, RS2)을 형성하는 동안, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측 상의 소자 분리막(ST)이 리세스될 수 있다 (도 9c 참조).
구체적으로, 하드 마스크들(MK) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)의 상부들을 각각 식각하여, 제1 리세스들(RS1) 및 제2 리세스들(RS2)이 형성될 수 있다. 제1 리세스(RS1) 및 제2 리세스(RS2)는, 한 쌍의 희생 패턴들(PP) 사이에 형성될 수 있다. 제1 리세스(RS1)는 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL1, ACL2, ACL3)을 식각하여 형성될 수 있다. 제2 리세스(RS2)는 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL2, ACL3), 그리고 반도체 층(SL)을 식각하여 형성될 수 있다.
제1 활성 패턴(AP1) 상의 제2 및 제3 활성층들(ACL2, ACL3) 각각은 제1 채널 패턴(CH1)의 제2 및 제3 반도체 패턴들(SP2, SP3)을 구성할 수 있다. 제2 활성 패턴(AP2) 상의 제1 내지 제3 활성층들(ACL1, ACL2, ACL3) 각각은 제2 채널 패턴(CH2)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 구성할 수 있다.
도 10a 내지 도 10c를 참조하면, 제1 리세스들(RS1) 내에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 구체적으로, 제1 리세스(RS1)의 내측벽을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제1 소스/드레인 패턴(SD1)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에, 제1 채널 패턴(CH1) 및 반도체 층(SL)이 개재될 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다.
일 실시예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 실시예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 리세스들(RS2) 내에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 구체적으로, 제2 리세스(RS2)의 내측벽을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에, 제2 채널 패턴(CH2)이 개재될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 동시에 형성되지 않을 수 있다.
도 11a 내지 도 11d를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크들(MK) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치 백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크들(MK)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
노출된 희생 패턴들(PP)이 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써, 제1 및 제2 활성 패턴들(AP1, AP2)을 노출하는 제1 빈 공간들(ET1)이 형성될 수 있다 (도 11d 참조).
도 12a 내지 도 12d를 참조하면, 제1 빈 공간(ET1)을 통해 노출된 희생층들(SAL)이 제거될 수 있다. 구체적으로, 제1 빈 공간(ET1)에 의해 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 희생층들(SAL)이 노출될 수 있다. 희생층들(SAL)을 선택적으로 식각하는 식각 공정을 수행하여, 제1 내지 제3 반도체 패턴(SP1, SP2, SP3) 및 반도체 층(SL)은 그대로 잔류시킨 채 희생층들(SAL)만을 제거할 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다.
희생층들(SAL)이 제거된 영역들을 통해 제2 빈 공간들(ET2)이 형성될 수 있다. 제2 빈 공간들(ET2)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 사이, 반도체 층(SL) 및 제2 반도체 패턴(SP2) 사이에 정의될 수 있다.
도 13a 내지 도 13d를 참조하면, 제1 및 제2 빈 공간들(ET1, ET2) 내에 게이트 절연막(GI)이 콘포멀하게 형성될 수 있다. 구체적으로, 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 표면 상에 게이트 절연막(GI)이 형성될 수 있다. 소자 분리막(ST)의 상면 및 기판(100)의 상면 상에 게이트 절연막(GI)이 형성될 수 있다.
제1 및 제2 빈 공간들(ET1, ET2) 내에 제1 내지 제4 게이트 전극들(GE1-GE4)이 형성될 수 있다. 제1 내지 제4 게이트 전극들(GE1-GE4) 각각은 제2 활성 패턴(AP2) 상의 제2 빈 공간들(ET2)을 채우는 제2 내지 제4 게이트 패턴들(PO2, PO3, PO4)을 포함할 수 있다. 제2 및 제3 게이트 전극들(GE2, GE3) 각각은 제1 활성 패턴(AP1) 상의 제2 빈 공간들(ET2)을 채우는 제2 및 제3 게이트 패턴들(PO2, PO3)을 포함할 수 있다. 제1 내지 제4 게이트 전극들(GE1-GE4) 각각은 제1 빈 공간(ET1)을 채우는 제1 게이트 패턴(PO1)을 더 포함할 수 있다.
게이트 전극(GE1-GE4)의 일부를 제거하고 절연 물질을 채워 분리 패턴(SEP)이 형성될 수 있다. 분리 패턴(SEP)에 의해, 게이트 전극(GE1-GE4)이 제1 내지 제4 게이트 전극들(GE1-GE4)로 나누어질 수 있다. 게이트 전극들(GE1-GE4) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 캐핑 패턴(GP) 내에 게이트 콘택(GC)이 형성될 수 있다.
한편, 제2 활성 패턴(AP2) 상에는 게이트 절연막(GI) 형성 전에, 절연 패턴들(IP)이 먼저 형성될 수 있다. 절연 패턴(IP)은 제2 빈 공간(ET2)의 일부를 채우도록 형성될 수 있다. 이로써, 제2 활성 패턴(AP2) 상의 게이트 전극(GE)은 절연 패턴(IP)을 사이에 두고 제2 소스/드레인 패턴(SD2)으로부터 이격될 수 있다.
도 4 및 도 5a 내지 도 5d를 다시 참조하면, 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 제1 내지 제8 활성 콘택들(AC1-AC8)이 형성될 수 있다. 제1 층간 절연막(110) 및 게이트 캐핑 패턴(GP)을 관통하여 제2 및 제3 게이트 전극들(GE2, GE3)과 각각 전기적으로 연결되는 제1 및 제2 게이트 콘택들(GC1, GC2)이 형성될 수 있다.
활성 콘택들(AC1-AC8)과 게이트 콘택들(GC1, GC2)은 MOL(Middle of line) 공정을 통해 동시에 형성될 수 있다. 구체적으로, 제1 포토리소그래피 공정을 통해 제1 층간 절연막(110)내에 제1 콘택 홀들이 형성될 수 있다. 제1 콘택 홀들은 활성 콘택들(AC1-AC8)을 정의할 수 있다. 제1 콘택 홀들은 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 노출할 수 있다. 제1 콘택 홀들은 게이트 스페이서들(GS)과 게이트 캐핑 패턴들(GP)을 마스크로 하여 자기 정렬적으로 형성될 수 있다.
제2 포토리소그래피 공정을 통해 제2 콘택 홀들이 형성될 수 있다. 제2 콘택 홀들은 게이트 콘택들(GC1, GC2)을 정의할 수 있다. 제2 콘택 홀들은 제2 및 제3 게이트 전극들(GE2, GE3)의 상면들을 노출할 수 있다.
예를 들어, 제2 활성 콘택(AC2)을 정의하는 제1 콘택 홀의 일부와 제1 게이트 콘택(GC1)을 정의하는 제2 콘택 홀의 일부는 서로 중첩될 수 있다. 다시 말하면, 서로 중첩되는 제1 콘택 홀과 제2 콘택 홀은 하나의 콘택 홀을 형성할 수 있다.
제1 및 제2 콘택 홀들에 배리어 막 및 도전 막을 순차적으로 채워 활성 콘택들(AC1-AC8) 및 게이트 콘택들(GC1, GC2)이 형성될 수 있다. 예를 들어, 제2 활성 콘택(AC2)과 제1 게이트 콘택(GC1)은 하나의 콘택 구조체(UC)로 형성될 수 있다. 제1 콘택 홀들을 통해 노출된 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 상에는 실리사이드 패턴들(SC)이 형성될 수 있다.
도 4 및 도 5a 내지 도 5d를 다시 참조하면, 제1 층간 절연막(110) 상에 순차적으로 적층된 제2 내지 제4 층간 절연막들(120, 130, 140)이 형성될 수 있다. BEOL(Back end of line) 공정을 통하여, 제2 층간 절연막(120) 내에 제1 배선층(M1)이 형성될 수 있고, 제3 층간 절연막(130) 내에 제2 배선층(M2)이 형성될 수 있으며, 제4 층간 절연막(140) 내에 제3 배선층(M3)이 형성될 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조방법은 상부의 활성층 및 희생층을 제거하지 않고 하부의 활성층 및 희생층을 제거함으로써 후속 공정을 단순화하고, 마스크 패턴이 사용되는 공정 단계를 감소시킬 수 있다. 결과적으로, 디자인의 자유도가 증가하고 후속 공정 난이도가 감소할 수 있다.
도 14a 내지 도 14c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 4의 A-A'선, B-B'선 및 D-D'선에 따른 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 14a 내지 도 14c를 참조하면, 제2 채널 패턴(CH2)은 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 구체적으로, 제1 및 제2 풀-다운 트랜지스터들(TD1, TD2) 상의 제2 채널 패턴(CH2)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 포함할 수 있고, 제1 및 제2 패스-게이트 트랜지스터들(TA1, TA2) 상의 제2 채널 패턴(CH2)은 제2 및 제3 반도체 패턴들(SP2, SP3)을 포함할 수 있다.
제1 채널 패턴(CH1)의 반도체 패턴들의 개수와 제2 채널 패턴(CH2)의 반도체 패턴들의 개수는 다를 수 있다. 구체적으로, 제1 및 제2 풀-다운 트랜지스터들(TD1, TD2) 상의 제2 채널 패턴(CH2)의 반도체 패턴들의 개수는 제1 채널 패턴(CH1)의 반도체 패턴들의 개수보다 많을 수 있다. 제1 및 제2 패스-게이트 트랜지스터들(TA1, TA2) 상의 제2 채널 패턴(CH2)의 반도체 패턴들의 개수는 제1 채널 패턴(CH1)의 반도체 패턴들의 개수와 동일할 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 반도체 패턴들의 개수는 도면에 도시된 개수에 제한되지는 않는다.
제1 활성 패턴(AP1)은 제1 반도체 층(SL1)을 포함할 수 있다. 제1 반도체 층(SL1)은 제1 채널 패턴(CH1)과 서로 수직적으로 이격될 수 있다. 제1 반도체 층(SL1)은 제1 채널 패턴(CH1) 아래에 배치될 수 있다. 제1 반도체 층(SL1)은 제1 활성 패턴(AP1)이 소자 분리막(ST) 위로 돌출되는 부분일 수 있다. 제1 반도체 층(SL1)의 상면은 제1 반도체 패턴(SP1)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 제1 반도체 층(SL1)은 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 개재될 수 있다. 제1 반도체 층(SL1)은 실리콘(Si) 또는 실리콘 인화물(SiP) 중 적어도 어느 하나를 포함할 수 있다. 도면 상에는 제1 반도체 층(SL1)과 기판(100) 사이에 계면이 있는 것으로 도시되었으나, 제1 반도체 층(SL1) 및 기판(100)은 서로 일체로 형성될 수 있다.
제2 활성 패턴(AP2)은 제2 반도체 층(SL2)을 포함할 수 있다. 제2 반도체 층(SL2)은 제2 채널 패턴(CH2)과 서로 수직적으로 이격될 수 있다. 제2 반도체 층(SL2)은 제2 채널 패턴(CH2) 아래에 배치될 수 있다. 제2 반도체 층(SL2)은 제2 활성 패턴(AP2)이 소자 분리막(ST) 위로 돌출되는 부분일 수 있다. 제2 반도체 층(SL2)의 상면은 제1 반도체 패턴(SP1)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 제1 및 제2 반도체 층들(SL1, SL2)의 상면들은 서로 실질적으로 동일한 레벨에 위치할 수 있다. 제2 반도체 층(SL2)은 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 개재될 수 있다. 제2 반도체 층(SL2)은 실리콘(Si) 또는 실리콘 붕화물(SiB) 중 적어도 어느 하나를 포함할 수 있다. 제2 반도체 층(SL2)은 제1 및 제2 패스-게이트 트랜지스터들(TA1, TA2) 상에 배치될 수 있다. 도면 상에는 제2 반도체 층(SL2)과 기판(100) 사이에 계면이 있는 것으로 도시되었으나, 제2 반도체 층(SL2) 및 기판(100)은 서로 일체로 형성될 수 있다.
제2 활성 패턴(AP2) 상의 제2 및 제3 게이트 전극(GE2, GE3) 각각은, 기판(100)과 제1 반도체 패턴(SP1) 사이에 개재된 제4 게이트 패턴(PO4), 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재된 제3 게이트 패턴(PO3), 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제2 게이트 패턴(PO2), 제2 게이트 패턴(PO2) 위의 제1 게이트 패턴(PO1)을 포함할 수 있다.
제1 반도체 층(SL1)의 상면 및 제2 반도체 층(SL2)의 상면 각각은 제4 게이트 패턴(PO4)의 상면보다 높은 레벨에 위치할 수 있다.
제2 활성 패턴(AP2) 상의 제1 및 제4 게이트 전극(GE1, GE4) 각각은, 기판(100)과 제2 반도체 패턴(SP2) 사이에 개재된 제3 게이트 패턴(PO3), 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제2 게이트 패턴(PO2), 제2 게이트 패턴(PO2) 위의 제1 게이트 패턴(PO1)을 포함할 수 있다.
제1 및 제4 게이트 전극(GE1, GE4) 각각의 게이트 패턴들의 개수는 1 활성 패턴(AP1) 상의 게이트 패턴들의 개수와 동일할 수 있다. 제1 활성 패턴(AP1) 상의 게이트 패턴들의 개수 및 제2 활성 패턴(AP2) 상의 게이트 패턴들의 개수는 도면에 도시된 개수에 제한되지는 않는다.
패스-게이트 트랜지스터의 반도체 패턴들 및 게이트 패턴들의 개수를 풀-다운 트랜지스터 및 패스-게이트 트랜지스터의 그것들과 다르게 형성함으로써, 패스-게이트 트랜지스터의 채널의 크기를 풀-다운 트랜지스터의 채널의 크기보다 작게할 수 있다. 결과적으로, 반도체 소자의 디스터브 마진(disturb margin)에 대한 특성을 향상시킬 수 있다.
도 15a 내지 도 21c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a 및 도 21a는 도 4의 A-A'선에 따른 단면도들이다. 도 16b, 도 17b, 도 18b, 도 19b, 도 20b 및 도 21b는 도 4의 B-B'선에 따른 단면도들이다. 도 15b, 도 16c, 도 17c, 도 18c, 도 20c 및 도 21c는 도 4의 D-D'선에 따른 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 15a 및 도 15b를 참조하면, 기판(100)의 전면 상에 희생층(SAL) 및 제1 활성층(ACL1)이 형성될 수 있다. 일 예로, 희생층(SAL)은 실리콘-게르마늄(SiGe)을 포함할 수 있고, 제1 활성층(ACL1)은 실리콘(Si)을 포함할 수 있다.
기판(100)의 일부 상에 제1 마스크 패턴(MP1)이 부분적으로 형성될 수 있다. 제1 마스크 패턴(MP1)을 식각 마스크로 제1 패터닝 공정을 수행하여, 희생층(SAL) 및 제1 활성층(ACL1)의 일부를 식각할 수 있다. 이로써, 기판(100)의 상면의 일부가 노출될 수 있다. 희생층(SAL)의 일부 및 제1 활성층(ACL1)의 일부가 식각된 부분에 후술할 제1 및 제2 반도체 층들(SL1, SL2)이 형성될 수 있다.
도 16a 내지 도 16c를 참조하면, 제1 마스크 패턴(MP1)을 제거한 후, 노출된 기판(100)의 상면 상에 제1 및 제2 반도체 층들(SL1, SL2)을 형성할 수 있다. 제1 반도체 층(SL1)은 실리콘(Si) 또는 실리콘 인화물(SiP) 중 어느 하나를 포함할 수 있다. 일 예로, 제1 반도체 층(SL1)은 기판(100) 상에 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 다른 예로, 제1 반도체 층(SL1)은 노출된 기판(100)의 상면 상에 실리콘(Si) 층을 성장시킨 후, 불순물을 도핑함으로써 형성될 수 있다. 상기 불순물은 인(P)일 수 있다. 제1 반도체 층(SL1)의 상면은 제1 활성층(ACL1)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 반도체 층(SL1)은 제1 활성 패턴(AP1)의 일부분일 수 있다.
제2 반도체 층(SL2)은 실리콘(Si) 또는 실리콘 인화물(SiB) 중 어느 하나를 포함할 수 있다. 일 예로, 제2 반도체 층(SL2)은 기판(100) 상에 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 다른 예로, 제2 반도체 층(SL2)은 노출된 기판(100)의 상면 상에 실리콘(Si) 층을 성장시킨 후, 불순물을 도핑함으로써 형성될 수 있다. 상기 불순물은 붕소(B)일 수 있다. 제2 반도체 층(SL2)의 상면은 제1 활성층(ACL1)의 상면과 실질적으로 공면을 이룰 수 있다. 제2 반도체 층(SL2)은 제2 활성 패턴(AP2)의 일부분일 수 있다.
제1 반도체 층(SL1) 및 제2 반도체 층(SL2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 반도체 층(SL1) 및 제2 반도체 층(SL2)은 동시에 형성되지 않을 수 있다. 일 예로, 제1 및 제2 반도체 층들(SL1, SL2)은 마스크(미도시)를 이용하여 순차적으로 에피택시얼 성장 공정을 통해 형성될 수 있다. 다른 예로, 실리콘(Si) 층을 일체로 형성한 후, 마스크를 이용하여 영역 별로 다른 불순물(예를 들어, 인(P) 및 붕소(B))을 도핑하여 제1 및 제2 반도체 층들(SL1, SL2)이 형성될 수 있다.
제1 및 제2 반도체 층들(SL1, SL2)은 동일한 공정을 통하여 형성될 수 있다. 예를 들어, 실리콘(Si) 층이 에피택시얼 성장 공정을 이용하여 일체로 형성되고 불순물을 도핑하는 공정이 생략될 수 있다. 상기 실리콘 층은 제1 및 제2 반도체 층들(SL1, SL2)을 포함할 수 있다.
제1 활성층(ACL1) 상에 희생층들(SAL)과 제2 활성층(ACL2) 및 제3 활성층(ACL3)이 서로 교번적으로 적층될 수 있다. 제2 활성층(ACL2) 및 제3 활성층(ACL3)은 제1 활성층(ACL1)과 동일한 물질을 포함할 수 있다. 희생층(SAL)은 제1 및 제2 반도체 층들(SL1, SL2)의 상면을 덮을 수 있다. 제1 및 제2 반도체 층들(SL1, SL2) 위에 적층된 희생층들(SAL), 제2 및 제3 활성층들(ACL2, ACL3)은 기판(100)의 전면 상에 형성될 수 있다.
도 17a 내지 도 17c를 참조하면, 제3 활성층(ACL3)의 일부 상에 제2 마스크 패턴(MP2)이 형성될 수 있다. 제2 마스크 패턴(MP2)을 식각 마스크로 제2 패터닝 공정을 수행하여, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의하는 트렌치(TR)가 형성될 수 있다. 제1 활성 패턴(AP1)은 그의 상부에 제1 반도체 층(SL1), 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL1, ACL2, ACL3)을 포함할 수 있다. 제2 활성 패턴(AP2)은 그의 상부에 제2 반도체 층(SL2), 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL2, ACL3)을 포함할 수 있다.
도 18a 내지 도 18c를 참조하면, 기판(100) 상에 트렌치(TR)를 채우는 소자 분리막(ST)이 형성될 수 있다. 구체적으로, 기판(100) 상에 제1 및 제2 활성 패턴들(AP1, AP2)을 덮는 절연막이 형성될 수 있다. 최하층의 희생층(SAL)이 노출될 때까지 상기 절연막에 평탄화 공정을 수행할 수 있다. 이로써, 제2 마스크 패턴(MP2)이 제거될 수 있다. 상기 평탄화 공정 이후, 상기 절연막을 리세스하여 소자 분리막(ST)이 형성될 수 있다.
기판(100) 상에, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 각각의 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 희생 패턴들(PP)은 소정의 피치로 제2 방향(D2)을 따라 배열될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크들(MK)을 형성하는 것, 및 하드 마스크들(MK)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 제1 활성 패턴(AP1)의 상부에 제1 리세스들(RS1)이 형성될 수 있다. 제2 활성 패턴(AP2)의 상부에 제2 리세스들(RS2)이 형성될 수 있다.
제1 리세스(RS1) 및 제2 리세스(RS2)는, 한 쌍의 희생 패턴들(PP) 사이에 형성될 수 있다. 제1 리세스(RS1)는 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL1, ACL2, ACL3), 그리고 제1 반도체 층(SL1)을 식각하여 형성될 수 있다. 제2 리세스(RS2)는 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL2, ACL3), 그리고 제2 반도체 층(SL2)을 식각하여 형성될 수 있다.
제1 활성 패턴(AP1) 상의 제2 및 제3 활성층들(ACL2, ACL3) 각각은 제1 채널 패턴(CH1)의 제2 및 제3 반도체 패턴들(SP2, SP3)을 구성할 수 있다. 제2 활성 패턴(AP2) 상의 제1 내지 제3 활성층들(ACL1, ACL2, ACL3) 각각은 제2 채널 패턴(CH2)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 구성할 수 있다.
도 19a 및 도 19b를 참조하면, 제1 리세스들(RS1) 내에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 제2 리세스들(RS2) 내에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다.
도 20a 내지 도 20c를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크들(MK) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 상기 평탄화 공정 동안, 하드 마스크들(MK)은 모두 제거될 수 있다.
노출된 희생 패턴들(PP)이 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써, 제1 및 제2 활성 패턴들(AP1, AP2)을 노출하는 제1 빈 공간들(ET1)이 형성될 수 있다.
제1 빈 공간(ET1)을 통해 노출된 희생층들(SAL)이 제거될 수 있다. 희생층들(SAL)을 선택적으로 식각하는 식각 공정을 수행하여, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3), 제1 및 제2 반도체 층들(SL1, SL2)은 그대로 잔류시킨 채 희생층들(SAL)만을 제거할 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다.
희생층들(SAL)이 제거된 영역들을 통해 제2 빈 공간들(ET2)이 형성될 수 있다. 제2 빈 공간들(ET2)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 사이, 제1 반도체 층(SL1) 및 제2 반도체 패턴(SP2) 사이, 제2 반도체 층(SL2) 및 제2 반도체 패턴(SP2) 사이에 정의될 수 있다.
도 21a 내지 도 21c를 참조하면, 제1 및 제2 빈 공간들(ET1, ET2) 내에 제1 내지 제4 게이트 전극들(GE1-GE4)이 형성될 수 있다. 제2 및 제3 게이트 전극들(GE2, GE3) 각각은 제2 빈 공간들(ET2)을 채우는 제2 내지 제4 게이트 패턴들(PO2, PO3, PO4)을 포함할 수 있다. 제1 및 제4 게이트 전극들(GE1, GE4) 각각은 제2 활성 패턴(AP2) 상의 제2 빈 공간들(ET2)을 채우는 제2 및 제3 게이트 패턴들(PO2, PO3)을 포함할 수 있다. 제1 내지 제4 게이트 전극들(GE1-GE4) 각각은 제1 빈 공간(ET1)을 채우는 제1 게이트 패턴(PO1)을 더 포함할 수 있다.
도 4 및 도 5a 내지 도 5d를 다시 참조하면, 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 제1 내지 제8 활성 콘택들(AC1-AC8)이 형성될 수 있다. 제1 층간 절연막(110) 및 게이트 캐핑 패턴(GP)을 관통하여 제2 및 제3 게이트 전극들(GE2, GE3)과 각각 전기적으로 연결되는 제1 및 제2 게이트 콘택들(GC1, GC2)이 형성될 수 있다.
제1 층간 절연막(110) 상에 순차적으로 적층된 제2 내지 제4 층간 절연막들(120, 130, 140)이 형성될 수 있다. BEOL(Back end of line) 공정을 통하여, 제2 층간 절연막(120) 내에 제1 배선층(M1)이 형성될 수 있고, 제3 층간 절연막(130) 내에 제2 배선층(M2)이 형성될 수 있으며, 제4 층간 절연막(140) 내에 제3 배선층(M3)이 형성될 수 있다.
도 22a 내지 도 22c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 4의 A-A'선, B-B'선 및 D-D'선에 따른 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 22a 내지 도 22c를 참조하면, 제1 채널 패턴(CH1)은 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다.
제2 채널 패턴(CH2)은 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 구체적으로, 제1 및 제2 풀-다운 트랜지스터들(TD1, TD2) 상의 제2 채널 패턴(CH2)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 포함할 수 있고, 제1 및 제2 패스-게이트 트랜지스터들(TA1, TA2) 상의 제2 채널 패턴(CH2)은 제2 및 제3 반도체 패턴들(SP2, SP3)을 포함할 수 있다.
제1 및 제2 풀-다운 트랜지스터들(TD1, TD2) 상의 제2 채널 패턴(CH2)의 반도체 패턴들의 개수는 제1 채널 패턴(CH1)의 반도체 패턴들의 개수와 동일할 수 있다. 제1 및 제2 패스-게이트 트랜지스터들(TA1, TA2) 상의 제2 채널 패턴(CH2)의 반도체 패턴들의 개수는 제1 채널 패턴(CH1)의 반도체 패턴들의 개수와 다를 수 있다. 구체적으로, 제1 및 제2 패스-게이트 트랜지스터들(TA1, TA2) 상의 제2 채널 패턴(CH2)의 반도체 패턴들의 개수는 제1 채널 패턴(CH1)의 반도체 패턴들의 개수보다 작을 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 반도체 패턴들의 개수는 도면에 도시된 개수에 제한되지는 않는다.
제2 활성 패턴(AP2)은 반도체 층(SL)을 포함할 수 있다. 구체적으로, 제1 및 제2 패스-게이트 트랜지스터들(TA1, TA2) 상의 제2 활성 패턴(AP2)은 반도체 층(SL)을 포함할 수 있다. 반도체 층(SL)은 제2 채널 패턴(CH2)과 서로 수직적으로 이격될 수 있다. 반도체 층(SL)은 제2 채널 패턴(CH2) 아래에 배치될 수 있다. 반도체 층(SL)은 제2 활성 패턴(AP2)이 소자 분리막(ST) 위로 돌출되는 부분일 수 있다. 반도체 층(SL)의 상면은 제1 반도체 패턴(SP1)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 반도체 층(SL)은 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 개재될 수 있다. 반도체 층(SL)은 실리콘(Si) 또는 실리콘 붕화물(SiB) 중 적어도 어느 하나를 포함할 수 있다. 도면 상에는 반도체 층(SL)과 기판(100) 사이에 계면이 있는 것으로 도시되었으나, 반도체 층(SL) 및 기판(100)은 서로 일체로 형성될 수 있다.
제2 및 제3 게이트 전극(GE2, GE3) 각각은, 기판(100)과 제1 반도체 패턴(SP1) 사이에 개재된 제4 게이트 패턴(PO4), 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재된 제3 게이트 패턴(PO3), 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제2 게이트 패턴(PO2), 제2 게이트 패턴(PO2) 위의 제1 게이트 패턴(PO1)을 포함할 수 있다. 반도체 층(SL)의 상면은 제4 게이트 패턴(PO4)의 상면보다 높은 레벨에 위치할 수 있다.
제1 및 제4 게이트 전극(GE1, GE4) 각각은, 기판(100)과 제2 반도체 패턴(SP2) 사이에 개재된 제3 게이트 패턴(PO3), 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제2 게이트 패턴(PO2), 제2 게이트 패턴(PO2) 위의 제1 게이트 패턴(PO1)을 포함할 수 있다.
제1 및 제4 게이트 전극(GE1, GE4) 각각의 게이트 패턴들의 개수는 제2 및 제3 게이트 전극(GE2, GE3) 각각의 게이트 패턴들의 개수와 다를 수 있다. 구체적으로, 제1 및 제4 게이트 전극(GE1, GE4) 각각의 게이트 패턴들의 개수는 제2 및 제3 게이트 전극(GE2, GE3) 각각의 게이트 패턴들의 개수보다 작을 수 있다. 제1 활성 패턴(AP1) 상의 게이트 패턴들의 개수 및 제2 활성 패턴(AP2) 상의 게이트 패턴들의 개수는 도면에 도시된 개수에 제한되지는 않는다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상의 풀-다운 트랜지스터 및 풀-업 트랜지스터를 포함하되,
    상기 풀-다운 트랜지스터 및 상기 풀-업 트랜지스터 각각은:
    상기 기판 상의 활성 패턴;
    상기 활성 패턴 상의 한 쌍의 소스/드레인 패턴들;
    상기 한 쌍의 소스/드레인 패턴들 사이에 개재된 채널 패턴, 상기 채널 패턴은 서로 이격되어 적층된 반도체 패턴들을 포함하고; 및
    상기 채널 패턴을 제1 방향으로 가로지르는 게이트 전극을 포함하되,
    상기 풀-다운 트랜지스터의 상기 반도체 패턴들의 개수는 상기 풀-업 트랜지스터의 상기 반도체 패턴들의 개수와 다른 반도체 소자.
  2. 제1항에 있어서,
    상기 풀-다운 트랜지스터의 상기 반도체 패턴들 중 최하부 반도체 패턴은 상기 풀-업 트랜지스터의 상기 반도체 패턴들 중 최하부 반도체 패턴보다 낮은 레벨에 위치하는 반도체 소자.
  3. 제1항에 있어서,
    상기 게이트 전극은 상기 기판 및 상기 반도체 패턴 사이, 및 서로 인접하는 상기 반도체 패턴들 사이에 개재되는 게이트 패턴들을 포함하는 반도체 소자.
  4. 제3항에 있어서,
    상기 풀-다운 트랜지스터의 상기 게이트 패턴들의 개수는 상기 풀-업 트랜지스터의 상기 게이트 패턴들의 개수와 다른 반도체 소자.
  5. 제3항에 있어서,
    상기 풀-다운 트랜지스터의 상기 게이트 패턴들 중 최하부 게이트 패턴은 상기 풀-업 트랜지스터의 상기 게이트 패턴들 중 최하부 게이트 패턴보다 낮은 레벨에 위치하는 반도체 소자.
  6. 제1항에 있어서,
    상기 기판 상의 패스-게이트 트랜지스터를 더 포함하되,
    상기 패스-게이트 트랜지스터는:
    상기 기판 상의 활성 패턴;
    상기 활성 패턴 상의 한 쌍의 소스/드레인 패턴들;
    상기 한 쌍의 소스/드레인 패턴들 사이에 개재된 채널 패턴, 상기 채널 패턴은 서로 이격되어 적층된 반도체 패턴들을 포함하고; 및
    상기 채널 패턴을 상기 제1 방향으로 가로지르는 게이트 전극을 포함하되,
    상기 풀-다운 트랜지스터의 상기 반도체 패턴들의 개수는 상기 패스-게이트 트랜지스터의 상기 반도체 패턴들의 개수와 다른 반도체 소자.
  7. 제6항에 있어서,
    상기 풀-다운 트랜지스터의 상기 반도체 패턴들 중 최하부 반도체 패턴은 상기 패스-게이트 트랜지스터의 상기 반도체 패턴들 중 최하부 반도체 패턴보다 낮은 레벨에 위치하는 반도체 소자.
  8. 제6항에 있어서,
    상기 풀-업 트랜지스터의 상기 활성 패턴 및 상기 패스-게이트 트랜지스터의 상기 활성 패턴 각각은:
    상기 채널 패턴과 이격되고, 상기 채널 패턴 아래에 위치하는 반도체 층을 포함하되,
    상기 풀-업 트랜지스터의 상기 반도체 층은 실리콘 또는 실리콘 인화물 중 적어도 어느 하나를 포함하고, 상기 패스-게이트 트랜지스터의 상기 반도체 층은 실리콘 또는 실리콘 붕화물 중 적어도 어느 하나를 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 풀-다운 트랜지스터의 상기 게이트 전극은 상기 기판 및 상기 반도체 패턴 사이, 및 서로 인접하는 상기 반도체 패턴들 사이에 개재되는 게이트 패턴들을 포함하고,
    상기 반도체 층의 상면은 상기 풀-다운 트랜지스터의 상기 게이트 패턴들 중 최하부 게이트 패턴의 상면보다 높은 레벨에 위치하는 반도체 소자.
  10. 제1항에 있어서,
    상기 풀-업 트랜지스터는 상기 한 쌍의 소스/드레인 패턴들 중 어느 하나와 접속하며 상기 제1 방향으로 연장되는 활성 콘택; 및
    상기 게이트 전극과 접속하는 게이트 콘택을 더 포함하되,
    상기 활성 콘택 및 상기 게이트 콘택은 일체로 연결되는 반도체 소자.

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