TW202418940A - 半導體記憶體元件 - Google Patents

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Abstract

一種半導體記憶體元件包括：基板，包括彼此相對的第一表面與第二表面；第一有效圖案，位於第一表面上；第一通道圖案及第一源極/汲極圖案，第一通道圖案位於第一有效圖案上，第一源極/汲極圖案連接至第一通道圖案；閘極電極，設置於第一通道圖案上且在第一方向上延伸，閘極電極在與第一方向相交的第二方向上相鄰於第一源極/汲極圖案；共享接觸件，設置於第一源極/汲極圖案及閘極電極下方，且將第一源極/汲極圖案與閘極電極彼此電性連接；以及背面金屬層，位於第二表面上。

Description

半導體記憶體裝置及其製造方法
[相關申請案的交叉參考]
本美國非臨時專利申請案根據35 U.S.C. §119主張於2022年10月21日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0136796號的優先權，所述韓國專利申請案的全部內容併入本案供參考。
本揭露是有關於一種半導體記憶體元件及製造半導體記憶體元件的方法，且更具體而言，是有關於一種包括SRAM胞元的半導體記憶體元件及製造半導體記憶體元件的方法。
半導體元件由於其大小小、多功能特性及/或製造成本低而廣泛用於電子工業中。半導體元件可被歸類為用於儲存邏輯資料的半導體記憶體元件、用於處理邏輯資料的半導體邏輯元件、以及具有半導體記憶體元件的功能與半導體邏輯元件的功能二者的混合式半導體元件中的任一者。隨著電子工業的發展，對具有極佳特性的半導體元件的需求越來越大。舉例而言，對高可靠性、高速及/或多功能半導體元件的需求日益增加。為滿足該些需求，半導體元件已高度積體，且半導體元件中的結構已變得越來越複雜。
在一態樣中，一種半導體記憶體元件可包括：基板，包括第一表面及與第一表面相對的第二表面；第一有效圖案，位於第一表面上；第一通道圖案及第一源極/汲極圖案，第一通道圖案位於第一有效圖案上，第一源極/汲極圖案連接至第一通道圖案；閘極電極，設置於第一通道圖案上且在第一方向上延伸，閘極電極在與第一方向相交的第二方向上相鄰於第一源極/汲極圖案；共享接觸件，設置於第一源極/汲極圖案及閘極電極下方，且將第一源極/汲極圖案與閘極電極彼此電性連接；以及背面金屬層，位於第二表面上。
在一態樣中，一種半導體記憶體元件可包括位於基板上的靜態隨機存取記憶體（static random access memory，SRAM）胞元。SRAM胞元可包括：第一上拉/下拉電晶體及第二上拉/下拉電晶體；以及第一節點，將第一上拉/下拉電晶體的共用源極/汲極連接至第二上拉/下拉電晶體的共用閘極。第一節點可包括連接至共用源極/汲極及共用閘極的共享接觸件，以將共用源極/汲極與共用閘極彼此電性連接。共享接觸件可隱埋於基板的下部部分中。共享接觸件可包括電性連接至共用源極/汲極的背面有效接觸件及電性連接至共用閘極的背面閘極接觸件。
在一態樣中，一種半導體記憶體元件可包括：基板，包括位元胞元區；第一有效圖案及第二有效圖案，位於位元胞元區上，第一有效圖案在第一方向上與第二有效圖案間隔開；元件隔離層，填充位於第一有效圖案與第二有效圖案之間的溝渠；第一通道圖案及第一源極/汲極圖案，第一通道圖案位於第一有效圖案上，第一源極/汲極圖案連接至第一通道圖案；第二通道圖案及第二源極/汲極圖案，第二通道圖案位於第二有效圖案上，第二源極/汲極圖案連接至第二通道圖案；閘極電極，設置於第一通道圖案上且在第一方向上延伸；閘極絕緣層，位於閘極電極與第一通道圖案之間；閘極間隔件，位於閘極電極的至少一個側壁上；閘極頂蓋圖案，位於閘極電極上；層間絕緣層，位於閘極頂蓋圖案上；有效接觸件，穿透層間絕緣層以連接至第二源極/汲極圖案；第一金屬層，位於層間絕緣層上，第一金屬層包括電性連接至有效接觸件的位元線；以及共享接觸件，設置於第一源極/汲極圖案及閘極電極下方，且將第一源極/汲極圖案與閘極電極彼此電性連接。
在一態樣中，一種製造半導體記憶體元件的方法可包括：在基板的前表面上形成有效圖案；在有效圖案上形成通道圖案及源極/汲極圖案；在通道圖案上形成在第一方向上延伸的閘極電極；形成經由基板的背表面暴露出源極/汲極圖案及閘極電極的背面接觸孔；以及在背面接觸孔中形成共享接觸件。共享接觸件可將源極/汲極圖案與閘極電極彼此電性連接。
圖1是示出根據一些實施例的SRAM胞元的等效電路圖。
參照圖1，根據一些實施例的SRAM胞元可包括第一上拉電晶體TU1、第一下拉電晶體TD1、第二上拉電晶體TU2、第二下拉電晶體TD2、第一傳遞閘電晶體（first pass-gate transistor）TA1及第二傳遞閘電晶體TA2。第一上拉電晶體TU1及第二上拉電晶體TU2可為p型金屬氧化物半導體（p-type metal-oxide-semiconductor，PMOS）電晶體。第一下拉電晶體TD1及第二下拉電晶體TD2以及第一傳遞閘電晶體TA1及第二傳遞閘電晶體TA2可為n型金屬氧化物半導體（n-type metal-oxide-semiconductor，NMOS）電晶體。
第一上拉電晶體TU1的第一源極/汲極及第一下拉電晶體TD1的第一源極/汲極可連接至第一節點N1。第一上拉電晶體TU1的第二源極/汲極可連接至電源線VDD，且第一下拉電晶體TD1的第二源極/汲極可連接至地線VSS。第一上拉電晶體TU1的閘極可電性連接至第一下拉電晶體TD1的閘極。第一上拉電晶體TU1及第一下拉電晶體TD1可構成第一反相器。第一上拉電晶體TU1及第一下拉電晶體TD1的彼此連接的閘極可對應於第一反相器的輸入端子，且第一節點N1可對應於第一反相器的輸出端子。
第二上拉電晶體TU2的第一源極/汲極及第二下拉電晶體TD2的第一源極/汲極可連接至第二節點N2。第二上拉電晶體TU2的第二源極/汲極可連接至電源線VDD，且第二下拉電晶體TD2的第二源極/汲極可連接至地線VSS。第二上拉電晶體TU2的閘極可電性連接至第二下拉電晶體TD2的閘極。因此，第二上拉電晶體TU2及第二下拉電晶體TD2可構成第二反相器。第二上拉電晶體TU2及第二下拉電晶體TD2的彼此連接的閘極可對應於第二反相器的輸入端子，且第二節點N2可對應於第二反相器的輸出端子。
第一反相器與第二反相器可彼此耦合以構成鎖存器結構（latch structure）。換言之，第一上拉電晶體TU1及第一下拉電晶體TD1的閘極可電性連接至第二節點N2，且第二上拉電晶體TU2及第二下拉電晶體TD2的閘極可電性連接至第一節點N1。第一傳遞閘電晶體TA1的第一源極/汲極可連接至第一節點N1，且第一傳遞閘電晶體TA1的第二源極/汲極可連接至第一位元線BL1。第二傳遞閘電晶體TA2的第一源極/汲極可連接至第二節點N2，且第二傳遞閘電晶體TA2的第二源極/汲極可連接至第二位元線BL2。第一傳遞閘電晶體TA1及第二傳遞閘電晶體TA2的閘極可電性連接至字元線WL。因此，可達成根據實施例的SRAM胞元。
圖2是示出根據一些實施例的半導體記憶體元件的內連線層的立體圖。
參照圖2，記憶體胞元CE1至CE4可設置於基板100上。記憶體胞元CE1至CE4可包括以2×2矩陣形式排列的第一位元胞元CE1至第四位元胞元CE4。第一位元胞元CE1至第四位元胞元CE4中的每一者可為以上參照圖1闡述的SRAM胞元。下文將參照圖3A至圖4E闡述第一位元胞元CE1至第四位元胞元CE4的詳細結構。
基板100可包括第一表面100A及與第一表面100A相對的第二表面100B。第一表面100A可為基板100的前表面。第二表面100B可為基板100的背表面。
基板100的第一表面100A上可設置有第一金屬層M1。第一金屬層M1可為後段製程（back-end-of-line，BEOL）層的最下金屬層。基板100的第二表面100B上可設置有背面金屬層BSM。背面金屬層BSM可為背面電源輸送網路層（backside power delivery network layer）的最上金屬層。第一金屬層M1及背面金屬層BSM中的每一者可包含導電金屬氮化物（例如，氮化鈦或氮化鉭）或金屬材料（例如，鈦、鉭、鎢、銅或鋁）中的至少一者。
第一金屬層M1可包括在第二方向D2上延伸的第一位元線BL1及第二位元線BL2。當在平面圖中觀察時，第一位元線BL1及第二位元線BL2可具有線形狀。
第一金屬層M1可包括字元線接墊WLP及虛設接墊DMP。在一些實施例中，字元線接墊WLP及虛設接墊DMP可設置於第一位元線BL1及第二位元線BL2中的每一者的一側處。字元線接墊WLP及虛設接墊DMP可在第二方向D2上排列。當在平面圖中觀察時，字元線接墊WLP及虛設接墊DMP中的每一者可具有島形狀。字元線接墊WLP可電性連接至第二金屬層M2中的字元線WL。虛設接墊DMP可為浮置金屬圖案（floated metal pattern）。
第一位元線BL1中的一者、第二位元線BL2中的一者、字元線接墊WLP中的兩者及虛設接墊DMP中的兩者可位於第一位元胞元CE1上。在一些實施例中，可省略虛設接墊DMP中的至少一者或者所有的虛設接墊DMP。
背面金屬層BSM可包括在第二方向D2上延伸的地線VSS及電源線VDD。地線VSS與電源線VDD可在第一方向D1上交替地排列。當在平面圖中觀察時，地線VSS及電源線VDD中的每一者可具有線形狀。電源線VDD中的一者及地線VSS中的兩者可位於第一位元胞元CE1下方。
根據一些實施例，可自包括位於第一表面100A上的第一金屬層M1的BEOL層完全省略地線VSS及電源線VDD。包括位於第一表面100A上的第一金屬層M1的BEOL層可包括位元線BL1及BL2以及字元線WL，但不包括地線VSS及電源線VDD。
圖3A是基板的第一表面的平面圖，其用於示出根據實施例的半導體記憶體元件。圖3B是基板的第二表面的平面圖，其用於示出根據一些實施例的半導體記憶體元件。圖4A是沿圖3A及圖3B所示的線A-A'截取的剖視圖。圖4B是沿圖3A及圖3B所示的線B-B'截取的剖視圖。圖4C是沿圖3A及圖3B所示的線C-C'截取的剖視圖。圖4D是沿圖3A及圖3B所示的線D-D'截取的剖視圖。圖4E是沿圖3A及圖3B所示的線E-E'截取的剖視圖。根據本發明實施例的第一位元胞元CE1至第四位元胞元CE4中的每一者可包括根據圖1所示電路圖的SRAM胞元。
參照圖1、圖3A、圖3B及圖4A至圖4E，基板100的第一表面100A上可設置有第一有效圖案AP1及第二有效圖案AP2。基板100可為包含矽、鍺或矽鍺的半導體基板，或者可為化合物半導體基板。元件隔離層ST（參見圖4C）可包含例如氧化矽層等絕緣材料。
第一有效圖案AP1及第二有效圖案AP2可位於基板100的部分上。溝渠TR可界定於彼此相鄰的有效圖案AP1與AP2之間。元件隔離層ST可填充溝渠TR。
位元胞元CE1至CE4中的每一者可包括一對第一有效圖案AP1及一對第二有效圖案AP2。重新參照圖1，所述一對第二有效圖案AP2中的一者可包括第一傳遞閘電晶體TA1的本體及第一下拉電晶體TD1的本體。所述一對第二有效圖案AP2中的另一者可包括第二傳遞閘電晶體TA2的本體及第二下拉電晶體TD2的本體。
所述一對第一有效圖案AP1中的一者可包括第一上拉電晶體TU1的本體。所述一對第一有效圖案AP1中的另一者可包括第二上拉電晶體TU2的本體。
第一有效圖案AP1上可設置有第一通道圖案CH1。第二有效圖案AP2上可設置有第二通道圖案CH2。第一通道圖案CH1及第二通道圖案CH2中的每一者可包括依序堆疊的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3。第一半導體圖案至第三半導體圖案SP1、SP2及SP3可在垂直方向（即，第三方向D3）上彼此間隔開（參見圖4A）。
第一半導體圖案至第三半導體圖案SP1、SP2及SP3中的每一者可包含矽（Si）、鍺（Ge）或矽鍺（SiGe）。舉例而言，第一半導體圖案至第三半導體圖案SP1、SP2及SP3中的每一者可包含結晶矽。第一半導體圖案至第三半導體圖案SP1、SP2及SP3中的每一者可為奈米片（nanosheet）。
第一有效圖案AP1上可設置有多個第一源極/汲極圖案SD1。第一有效圖案AP1上可形成有多個第一凹陷部RS1（圖7B）。第一源極/汲極圖案SD1可分別設置於第一凹陷部RS1中。第一源極/汲極圖案SD1可為具有第一導電類型（例如，p型）的摻雜劑區。第一通道圖案CH1可設置於一對第一源極/汲極圖案SD1之間。換言之，依序堆疊的第一半導體圖案至第三半導體圖案SP1、SP2及SP3可將所述一對第一源極/汲極圖案SD1彼此連接。
第二有效圖案AP2上可設置有多個第二源極/汲極圖案SD2。第二有效圖案AP2上可形成有多個第二凹陷部RS2。第二源極/汲極圖案SD2可分別設置於第二凹陷部RS2中。第二源極/汲極圖案SD2可為具有第二導電類型（例如，n型）的摻雜劑區。第二通道圖案CH2可設置於一對第二源極/汲極圖案SD2之間。換言之，依序堆疊的第一半導體圖案至第三半導體圖案SP1、SP2及SP3可將所述一對第二源極/汲極圖案SD2彼此連接。
第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可為藉由選擇性磊晶生長（selective epitaxial growth，SEG）製程形成的磊晶圖案。舉例而言，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者的頂表面可位於與第三半導體圖案SP3的頂表面實質上相同的水準處。在一些實施方式中，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者的頂表面可高於第三半導體圖案SP3的頂表面。
第一源極/汲極圖案SD1可包含晶格常數（lattice constant）較基板100的半導體元素的晶格常數大的半導體元素（例如，SiGe）。因此，所述一對第一源極/汲極圖案SD1可向位於所述一對第一源極/汲極圖案SD1之間的第一通道圖案CH1提供壓縮應力（compressive stress）。第二源極/汲極圖案SD2可包含與基板100相同的半導體元素（例如，Si）。
第一源極/汲極圖案SD1中的每一者可包括緩衝層BFL及位於緩衝層BFL上的主層（main layer）MAL。重新參照圖4B，緩衝層BFL可覆蓋第一凹陷部RS1的內表面。在一些實施例中，緩衝層BFL可具有實質上均勻的厚度。舉例而言，第一凹陷部RS1的底部上的緩衝層BFL在第三方向D3上的厚度可實質上等於第一凹陷部RS1的上部部分的內側壁上的緩衝層BFL在第二方向D2上的厚度。
在某些實施例中，緩衝層BFL的厚度可在自緩衝層BFL的下部部分朝向緩衝層BFL的上部部分的方向上變小。舉例而言，第一凹陷部RS1的底部上的緩衝層BFL在第三方向D3上的厚度可大於第一凹陷部RS1的上部部分的內側壁上的緩衝層BFL在第二方向D2上的厚度。緩衝層BFL可沿第一凹陷部RS1的輪廓具有U形狀。
主層MAL可填充除了緩衝層BFL以外的第一凹陷部RS1的其餘區的一部分的大部分。主層MAL的體積可大於緩衝層BFL的體積。緩衝層BFL及主層MAL中的每一者可包含矽鍺（SiGe）。更具體而言，緩衝層BFL可包含相對低濃度的鍺（Ge）。在一些實施例中，緩衝層BFL可包含較鍺（Ge）多的矽（Si）。緩衝層BFL的鍺（Ge）的濃度的範圍可介於0原子%至10原子%。
主層MAL可包含相對高濃度的鍺（Ge）。舉例而言，主層MAL中的鍺（Ge）的濃度的範圍可介於30原子%至70原子%。主層MAL中的鍺（Ge）的濃度可朝向第三方向D3增大。舉例而言，與緩衝層BFL相鄰的主層MAL可具有為約40原子%的鍺（Ge）濃度，且主層MAL的上部部分可具有為約60原子%的鍺（Ge）濃度。
緩衝層BFL及主層MAL中的每一者可包含摻雜劑（例如，硼、鎵或銦），以使得第一源極/汲極圖案SD1能夠為p型。緩衝層BFL及主層MAL中的每一者的摻雜劑的濃度的範圍可介於1E18原子/立方公分至5E22原子/立方公分。主層MAL中的摻雜劑的濃度可大於緩衝層BFL中的摻雜劑的濃度。
緩衝層BFL可防止基板100（即，第一有效圖案AP1）與主層MAL之間以及主層MAL與第一半導體圖案至第三半導體圖案SP1、SP2及SP3之間的堆疊故障（stacking fault）。假若出現堆疊故障，則通道電阻可能會增大。在利用閘極電極GE的第一內電極至第三內電極PO1、PO2及PO3替代第二半導體層SAL的製程期間，緩衝層BFL可保護主層MAL。舉例而言，緩衝層BFL可防止用於移除第二半導體層SAL的蝕刻材料滲透至主層MAL中並蝕刻主層MAL。
第二源極/汲極圖案SD2中的每一者可包含矽（Si）。第二源極/汲極圖案SD2可更包含使得第二源極/汲極圖案SD2能夠具有n型導電性的摻雜劑（例如，磷、砷或銻）。第二源極/汲極圖案SD2的摻雜劑的濃度的範圍可介於1E18原子/立方公分至5E22原子/立方公分。
閘極電極GE可在第一方向D1上延伸，以與第一通道圖案CH1及第二通道圖案CH2相交。閘極電極GE可在第二方向D2上排列。閘極電極GE中的每一者可與第一通道圖案CH1及第二通道圖案CH2中對應的一者垂直地交疊。
重新參照圖4E，閘極電極GE可包括設置於有效圖案AP1或AP2與第一半導體圖案SP1之間的第一內電極PO1、設置於第一半導體圖案SP1與第二半導體圖案SP2之間的第二內電極PO2、設置於第二半導體圖案SP2與第三半導體圖案SP3之間的第三內電極PO3、以及位於第三半導體圖案SP3上的外電極PO4。
閘極電極GE可設置於第一半導體圖案至第三半導體圖案SP1、SP2及SP3中的每一者的頂表面TS、底表面BS及兩個側壁SW上。舉例而言，根據本發明實施例的電晶體可為其中閘極電極GE三維地環繞通道的三維場效電晶體（例如，多橋通道場效電晶體（multi-bridge-channel field effect transistor，MBCFET）或閘極全環繞式場效電晶體（gate-all-around field effect transistor，GAAFET））。
閘極切割圖案CT可將閘極電極GE劃分成在第一方向D1上彼此相鄰的兩個閘極電極GE。舉例而言，閘極切割圖案CT可設置於在第一方向D1上彼此對準的所述兩個閘極電極GE之間。閘極切割圖案CT可包含例如氧化矽、氮化矽或其組合等絕緣材料。
重新參照圖1、圖3A、圖3B及圖4A至圖4E，閘極電極GE的外電極PO4的兩個側壁上可分別設置有一對閘極間隔件GS。閘極間隔件GS可在第一方向D1上沿閘極電極GE延伸。閘極間隔件GS的頂表面可高於閘極電極GE的頂表面。閘極間隔件GS的頂表面可與下文欲闡述的第一層間絕緣層110的頂表面共面。閘極間隔件GS可包含SiCN、SiCON或SiN中的至少一者。在一些實施方式中，閘極間隔件GS中的每一者可包括由SiCN、SiCON或SiN中的至少兩者形成的多層。
閘極電極GE上可設置有閘極頂蓋圖案GP。閘極頂蓋圖案GP可在第一方向D1上沿閘極電極GE延伸。閘極頂蓋圖案GP可包含相對於下文欲闡述的第一層間絕緣層110及第二層間絕緣層120具有蝕刻選擇性的材料。舉例而言，閘極頂蓋圖案GP可包含SiON、SiCN、SiCON或SiN中的至少一者。
閘極電極GE與第一通道圖案CH1之間以及閘極電極GE與第二通道圖案CH2之間可設置有閘極絕緣層GI。閘極絕緣層GI可覆蓋第一半導體圖案至第三半導體圖案SP1、SP2及SP3中的每一者的頂表面TS、底表面BS及所述兩個側壁SW。閘極絕緣層GI可覆蓋位於閘極電極GE下方的元件隔離層ST的頂表面。
在一些實施例中，閘極絕緣層GI可包括氧化矽層、氮氧化矽層及/或高介電常數（high-k）介電層。高介電常數介電層可包含介電常數較氧化矽層的介電常數高的高介電常數介電材料。舉例而言，高介電常數介電材料可包括氧化鉿、氧化鉿矽、氧化鉿鋯、氧化鉿鉭、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅中的至少一者。
閘極電極GE可包括第一金屬圖案及位於第一金屬圖案上的第二金屬圖案。第一金屬圖案可設置於閘極絕緣層GI上，且可相鄰於第一半導體圖案至第三半導體圖案SP1、SP2及SP3。第一金屬圖案可包含調節電晶體的臨限電壓的功函數金屬。可藉由調節第一金屬圖案的厚度及組成來獲得電晶體的所期望臨限電壓。舉例而言，閘極電極GE的第一內電極至第三內電極PO1、PO2及PO3可由與功函數金屬對應的第一金屬圖案形成。
第一金屬圖案可包括金屬氮化物層。舉例而言，第一金屬圖案可包含氮（N）及選自由鈦（Ti）、鉭（Ta）、鋁（Al）、鎢（W）及鉬（Mo）組成的群組的至少一種金屬。另外，第一金屬圖案可更包含碳（C）。在一些實施例中，第一金屬圖案可包括多個進行堆疊的功函數金屬層。
第二金屬圖案可包含具有較第一金屬圖案的電阻低的電阻的金屬。舉例而言，第二金屬圖案可包含選自由鎢（W）、鋁（Al）、鈦（Ti）及鉭（Ta）組成的群組的至少一種金屬。舉例而言，閘極電極GE的外電極PO4可包括第一金屬圖案及位於第一金屬圖案上的第二金屬圖案。
重新參照圖4A，第二有效圖案AP2上可設置有內間隔件IP。內間隔件IP可分別設置於第二源極/汲極圖案SD2與閘極電極GE的第一內電極至第三內電極PO1、PO2及PO3之間。內間隔件IP可與第二源極/汲極圖案SD2直接接觸。閘極電極GE的第一內電極至第三內電極PO1、PO2及PO3中的每一者可藉由內間隔件IP而與第二源極/汲極圖案SD2間隔開。
基板100的第一表面100A上可設置有第一層間絕緣層110。第一層間絕緣層110可覆蓋閘極間隔件GS以及第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。第一層間絕緣層110的頂表面可與閘極頂蓋圖案GP的頂表面及閘極間隔件GS的頂表面實質上共面。第一層間絕緣層110上可設置有覆蓋閘極頂蓋圖案GP的第二層間絕緣層120。第二層間絕緣層120上可設置有第三層間絕緣層130。第三層間絕緣層130上可設置有第四層間絕緣層140。舉例而言，第一層間絕緣層110至第四層間絕緣層140中的每一者可包括氧化矽層。
有效接觸件AC可穿透第一層間絕緣層110及第二層間絕緣層120，以連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。有效接觸件AC的頂表面可與第二層間絕緣層120的頂表面實質上共面。有效接觸件AC可為自對準接觸件（self-aligned contact）。換言之，有效接觸件AC可被形成為藉由閘極頂蓋圖案GP及閘極間隔件GS而自對準。舉例而言，有效接觸件AC可覆蓋閘極頂蓋圖案GP的側壁的至少部分。
有效接觸件AC與和有效接觸件AC連接的源極/汲極圖案SD1或SD2之間可設置有金屬-半導體化合物層SC（例如，矽化物層）。有效接觸件AC可藉由金屬-半導體化合物層SC電性連接至源極/汲極圖案SD1或SD2。舉例而言，金屬-半導體化合物層SC可包含矽化鈦、矽化鉭、矽化鎢、矽化鎳或矽化鈷中的至少一者。
有效接觸件AC的頂表面上可設置有第一通孔VI1。有效接觸件AC可藉由第一通孔VI1電性連接至設置於第三層間絕緣層130中的第一金屬層M1的第一位元線BL1及第二位元線BL2中的一者。
虛設接觸件DAC可穿透第一層間絕緣層110及第二層間絕緣層120，以連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的一些。在虛設接觸件DAC上可省略第一通孔VI1。舉例而言，虛設接觸件DAC可不電性連接至第一金屬層M1。在某些實施例中，可省略虛設接觸件DAC中的至少一者或所有的虛設接觸件DAC。
可提供連接至閘極電極GE的閘極接觸件GC。閘極接觸件GC可自閘極電極GE的頂表面垂直地延伸至第一金屬層M1。閘極電極GE可藉由閘極接觸件GC電性連接至字元線接墊WLP。
在一些實施例中，有效接觸件AC可包括導電圖案FM及環繞導電圖案FM的障壁圖案BM。舉例而言，導電圖案FM可包含鋁、銅、鎢、鉬或鈷中的至少一種金屬。障壁圖案BM可覆蓋導電圖案FM的側壁及底表面。障壁圖案BM可包括金屬氮化物層，或者可包括金屬層/金屬氮化物層。金屬層可包含鈦、鉭、鎢、鎳、鈷或鉑中的至少一者。金屬氮化物層可包括氮化鈦（TiN）層、氮化鉭（TaN）層、氮化鎢（WN）層、氮化鎳（NiN）層、氮化鈷（CoN）層或氮化鉑（PtN）層中的至少一者。在一些實施例中，閘極接觸件GC亦可包括導電圖案FM及障壁圖案BM。
第四層間絕緣層140中可設置有第二金屬層M2。第二金屬層M2可包括在第一方向D1上延伸的字元線WL。字元線WL中的每一者可藉由第二通孔VI2電性連接至字元線接墊WLP。
基板100的第二表面100B上可設置有背面有效接觸件BAC及背面閘極接觸件BGC。背面有效接觸件BAC可在第三方向D3上自第二表面100B延伸至源極/汲極圖案SD1或SD2的下部部分。背面有效接觸件BAC可連接至源極/汲極圖案SD1或SD2。
背面閘極接觸件BGC可在第三方向D3上自第二表面100B延伸至閘極電極GE的下部部分。背面閘極接觸件BGC可連接至閘極電極GE。如同有效接觸件AC一樣，背面有效接觸件BAC及背面閘極接觸件BGC中的每一者可包括導電圖案FM及障壁圖案BM。
在一些實施例中，背面有效接觸件BAC可包括與第一上拉電晶體TU1及第一下拉電晶體TD1的共用源極/汲極連接的背面有效接觸件BAC。背面閘極接觸件BGC可包括與第二上拉電晶體TU2及第二下拉電晶體TD2的共用閘極連接的背面閘極接觸件BGC。
背面有效接觸件BAC與背面閘極接觸件BGC可彼此合併以構成共享接觸件BSC。重新參照圖4B，閘極電極GE可藉由共享接觸件BSC電性連接至與閘極電極GE相鄰的第一源極/汲極圖案SD1。換言之，共享接觸件BSC可在閘極電極GE與第一源極/汲極圖案SD1之間提供電性連接路徑ECN。共享接觸件BSC可對應於圖1所示第一節點N1或第二節點N2。
根據一些實施例，如圖4B及圖4D中所示，共享接觸件BSC可具有背面有效接觸件BAC與背面閘極接觸件BGC彼此合併為單一金屬接觸件的形狀。根據某些實施例，共享接觸件BSC可具有背面有效接觸件BAC與背面閘極接觸件BGC彼此接觸的形狀。換言之，背面有效接觸件BAC與背面閘極接觸件BGC之間的介面可清楚地存在。
共享接觸件BSC可不連接至隨後欲闡述的背面金屬層BSM。當在平面圖中觀察時，共享接觸件BSC可具有L形狀。共享接觸件BSC可對在第二方向D2上彼此相鄰的閘極電極GE與第一源極/汲極圖案SD1進行電性連接（參見圖4B）。共享接觸件BSC可對在第一方向D1上彼此相鄰的第一源極/汲極圖案SD1與第二源極/汲極圖案SD2進行電性連接（參見圖4D）。換言之，共享接觸件BSC可被設置為L形狀，以將第一源極/汲極圖案SD1、第二源極/汲極圖案SD2及閘極電極GE彼此電性連接。
根據本發明實施例的MOL層可僅包括圖3A中所示的有效接觸件AC、虛設接觸件DAC及閘極接觸件GC。換言之，在MOL層中可省略共享接觸件BSC。由於在MOL層中省略共享接觸件BSC，因此MOL層中的接觸件的擁塞程度（congestion degree）可降低。另外，可增大MOL層中的接觸件的大小，以降低MOL層中的電阻。
背面金屬層BSM可設置於基板100的第二表面100B上。如參照圖2所述，背面金屬層BSM可包括在第二方向D2上延伸的地線VSS及電源線VDD。第二表面100B與地線VSS及電源線VDD之間可設置有下部絕緣層LIL。
重新參照圖4C，一些背面有效接觸件BAC中的每一者可藉由下部通孔BVI電性連接至地線VSS及電源線VDD中的一者。地線VSS可藉由背面有效接觸件BAC中對應的一者電性連接至第二源極/汲極圖案SD2中對應的一者。電源線VDD可藉由背面有效接觸件BAC中對應的一者電性連接至第一源極/汲極圖案SD1中對應的一者。
背面金屬層BSM下方可設置有電源輸送網路層PDN。電源輸送網路層PDN可包括與地線VSS及電源線VDD電性連接的多個下部內連線線（lower interconnection line）。舉例而言，電源輸送網路層PDN可包括用於向地線VSS施加地電壓的內連線網路。電源輸送網路層PDN可包括用於向電源線VDD施加電源電壓的內連線網路。
根據實施例，用於向位元胞元CE1至CE4供應地電壓及電源電壓的電源內連線線可以電源輸送網路層PDN的形式設置於基板100下方。因此，在包括第一金屬層M1的BEOL層中可省略電源內連線線。當在BEOL層中省略電源內連線線時，BEOL層中的內連線線的擁塞程度可降低。另外，可增大BEOL層中的內連線線的大小，以減小BEOL層中的電阻。
圖5A至圖10C是示出根據一些實施例的製造半導體記憶體元件的方法的剖視圖。圖5A、圖6A、圖7A、圖8A及圖9A是沿圖3A及圖3B所示的線A-A'截取的剖視圖。圖5B、圖6B、圖7B、圖8B、圖9B及圖10A是沿圖3A及圖3B所示的線B-B'截取的剖視圖。圖7C、圖9C及圖10B是沿圖3A及圖3B所示的線C-C'截取的剖視圖。圖5C、圖6C、圖8C、圖9D及圖10C是沿圖3A及圖3B所示的線E-E'截取的剖視圖。
參照圖5A至圖5C，可提供包括第一位元胞元CE1至第四位元胞元CE4的基板100。可在基板100上交替地形成第一半導體層ACL與第二半導體層SAL。第一半導體層ACL可包含矽（Si）、鍺（Ge）及矽鍺（SiGe）中的一者，且第二半導體層SAL可包含矽（Si）、鍺（Ge）及矽鍺（SiGe）中的另一者。
第二半導體層SAL可包含相對於第一半導體層ACL具有蝕刻選擇性的材料。舉例而言，第一半導體層ACL可包含矽（Si），且第二半導體層SAL可包含矽鍺（SiGe）。第二半導體層SAL中的每一者的鍺（Ge）的濃度的範圍可介於10原子%至30原子%。
可在基板100的第一位元胞元CE1至第四位元胞元CE4上形成遮罩圖案。遮罩圖案中的每一者可具有在第二方向D2上延伸的線形狀或條形狀。
可使用遮罩圖案作為蝕刻遮罩來實行圖案化製程，以形成界定第一有效圖案AP1及第二有效圖案AP2的溝渠TR。舉例而言，溝渠TR可形成於第一有效圖案AP1與第二有效圖案AP2之間。當在平面圖中觀察時，第一有效圖案AP1與第二有效圖案AP2可具有在第二方向D2上彼此平行延伸的條形狀。
可在第一有效圖案AP1及第二有效圖案AP2中的每一者上形成堆疊圖案STP。堆疊圖案STP可包括交替地堆疊的第一半導體層ACL與第二半導體層SAL。在圖案化製程中，堆疊圖案STP可與第一有效圖案AP1及第二有效圖案AP2一起形成。
可形成填充溝渠TR的元件隔離層ST。舉例而言，可在基板100的整個頂表面上形成覆蓋第一有效圖案AP1及第二有效圖案AP2以及堆疊圖案STP的絕緣層。可使絕緣層凹陷，直至暴露出堆疊圖案STP為止，藉此形成元件隔離層ST。
元件隔離層ST可包含絕緣材料（例如，氧化矽）。堆疊圖案STP可在元件隔離層ST上方暴露出。換言之，堆疊圖案STP可在元件隔離層ST上方垂直地突出。
參照圖6A至圖6C，可在基板100上形成與堆疊圖案STP相交的犧牲圖案PP。犧牲圖案PP中的每一者可被形成為具有在第一方向D1上延伸的線形狀或條形狀。
舉例而言，犧牲圖案PP的形成可包括：在基板100的整個頂表面上形成犧牲層；在犧牲層上形成硬遮罩圖案MP；以及使用硬遮罩圖案MP作為蝕刻遮罩對犧牲層進行圖案化。犧牲層可包含複晶矽。
可在犧牲圖案PP中的每一者的兩個側壁上分別形成一對閘極間隔件GS。閘極間隔件GS的形成可包括：在基板100的整個頂表面上共形地形成閘極間隔件層；以及非等向性地蝕刻閘極間隔件層。閘極間隔件層可包含SiCN、SiCON或SiN中的至少一者。在某些實施例中，閘極間隔件層可由包含SiCN、SiCON或SiN中的至少兩者的多層形成。
參照圖7A至圖7C，可在第一有效圖案AP1上的堆疊圖案STP中形成第一凹陷部RS1。可在第二有效圖案AP2上的堆疊圖案STP中形成第二凹陷部RS2。在第一凹陷部RS1及第二凹陷部RS2的形成期間，可使位於第一有效圖案AP1及第二有效圖案AP2中的每一者的兩側處的元件隔離層ST進一步凹陷（參見圖7C）。
更具體而言，可使用硬遮罩圖案MP及閘極間隔件GS作為蝕刻遮罩來蝕刻第一有效圖案AP1上的堆疊圖案STP，以形成第一凹陷部RS1。第一凹陷部RS1可形成於一對犧牲圖案PP之間。可藉由與第一凹陷部RS1相同的方法形成第二有效圖案AP2上的堆疊圖案STP中的第二凹陷部RS2。
可自位於彼此相鄰的第一凹陷部RS1之間的第一半導體層ACL形成依序堆疊的第一半導體圖案至第三半導體圖案SP1、SP2及SP3。可自位於彼此相鄰的第二凹陷部RS2之間的第一半導體層ACL形成依序堆疊的第一半導體圖案至第三半導體圖案SP1、SP2及SP3。位於彼此相鄰的第一凹陷部RS1之間的第一半導體圖案至第三半導體圖案SP1、SP2及SP3可構成第一通道圖案CH1。彼此相鄰的第二凹陷部RS2之間的第一半導體圖案至第三半導體圖案SP1、SP2及SP3可構成第二通道圖案CH2。
可在第一凹陷部RS1中分別形成第一源極/汲極圖案SD1。舉例而言，可使用第一凹陷部RS1的內表面作為晶種層來實行第一選擇性磊晶生長（selective epitaxial growth，SEG）製程，以形成緩衝層BFL。可使用第一半導體圖案至第三半導體圖案SP1、SP2及SP3以及藉由第一凹陷部RS1暴露出的基板100作為晶種來生長緩衝層BFL。舉例而言，第一SEG製程可包括化學氣相沈積（chemical vapor deposition，CVD）製程或分子束磊晶（molecular beam epitaxy，MBE）製程。
緩衝層BFL可包括晶格常數較基板100的半導體元素的晶格常數大的半導體元素（例如，SiGe）。緩衝層BFL可包含相對低濃度的鍺（Ge）。在某些實施例中，緩衝層BFL可除鍺（Ge）以外亦包含矽（Si）。緩衝層BFL的鍺（Ge）的濃度的範圍可介於0原子%至10原子%。
可對緩衝層BFL實行第二SEG製程以形成主層MAL。主層MAL可被形成為完全填滿或幾乎填滿第一凹陷部RS1。主層MAL可包含相對高濃度的鍺（Ge）。舉例而言，主層MAL的鍺（Ge）的濃度的範圍可介於30原子%至70原子%。
在一些實施例中，可對主層MAL實行第三SEG製程以形成頂蓋層。頂蓋層可包含矽（Si）。頂蓋層的矽（Si）的濃度的範圍可介於98原子%至100原子%。
可在緩衝層BFL及主層MAL的形成期間原位注射用於使得第一源極/汲極圖案SD1能夠具有p型的摻雜劑（例如，硼、鎵或銦）。在一些實施方式中，在形成第一源極/汲極圖案SD1之後，可將摻雜劑注射或植入至第一源極/汲極圖案SD1中。
可在第二凹陷部RS2中分別形成第二源極/汲極圖案SD2。舉例而言，可藉由使用第二凹陷部RS2的內表面作為晶種層實行SEG製程來形成第二源極/汲極圖案SD2。舉例而言，第二源極/汲極圖案SD2可包含與基板100相同的半導體元素（例如，Si）。
在形成第二源極/汲極圖案SD2期間，可原位注射用於使得第二源極/汲極圖案SD2能夠具有n型的摻雜劑（例如，磷、砷或銻）。在一些實施方式中，在形成第二源極/汲極圖案SD2之後，可將摻雜劑注射或植入至第二源極/汲極圖案SD2中。
在一些實施例中，在形成第二源極/汲極圖案SD2之前，可利用絕緣材料替代第二半導體層SAL的藉由第二凹陷部RS2暴露出的部分以形成內間隔件IP。如此一來，可在第二源極/汲極圖案SD2與第二半導體層SAL之間分別形成內間隔件IP。
參照圖8A至圖8C，可形成第一層間絕緣層110以覆蓋第一源極/汲極圖案SD1及第二源極/汲極圖案SD2、硬遮罩圖案MP及閘極間隔件GS。舉例而言，第一層間絕緣層110可包括氧化矽層。
可對第一層間絕緣層110進行平坦化以暴露出犧牲圖案PP的頂表面。可使用回蝕製程（etch-back process）或化學機械研磨（chemical mechanical polishing，CMP）製程來實行對第一層間絕緣層110的平坦化。在平坦化製程期間，硬遮罩圖案MP可被完全移除。如此一來，第一層間絕緣層110的頂表面可與犧牲圖案PP的頂表面及閘極間隔件GS的頂表面實質上共面。
可使用微影製程（photolithography process）選擇性地暴露犧牲圖案PP的區。舉例而言，可選擇性地暴露犧牲圖案PP的位於彼此相鄰的第一有效圖案AP1與第二有效圖案AP2之間的區。犧牲圖案PP的暴露區可被選擇性地蝕刻，且因此可被移除。可利用絕緣材料填充藉由移除犧牲圖案PP而形成的空間，以形成閘極切割圖案CT（參見圖8C）。
可選擇性地移除犧牲圖案PP的其餘被暴露出的部分。可藉由移除犧牲圖案PP來形成暴露出第一通道圖案CH1及第二通道圖案CH2的外區ORG（參見圖8C）。移除犧牲圖案PP可包括使用能夠選擇性地蝕刻複晶矽的蝕刻溶液來實行濕式蝕刻製程（wet etching process）。
可選擇性地移除藉由外區ORG而暴露出的第二半導體層SAL，以形成內區IRG（參見圖8C）。舉例而言，可實行選擇性地蝕刻第二半導體層SAL的蝕刻製程，以移除第二半導體層SAL，同時留下第一半導體圖案至第三半導體圖案SP1、SP2及SP3。所述蝕刻製程可相對於具有相對高的鍺濃度的矽鍺具有高蝕刻速率。舉例而言，所述蝕刻製程可相對於具有大於10原子%的鍺濃度的矽鍺具有高蝕刻速率。同時，在蝕刻製程期間，第一源極/汲極圖案SD1可由具有相對低的鍺濃度的緩衝層BFL保護。
重新參照圖8C，當選擇性地移除第二半導體層SAL時，依序堆疊的第一半導體圖案至第三半導體圖案SP1、SP2及SP3可保留於第一有效圖案AP1及第二有效圖案AP2中的每一者上。可藉由移除第二半導體層SAL來形成第一內區至第三內區IRG1、IRG2及IRG3。
詳言之，可在有效圖案AP1或AP2與第一半導體圖案SP1之間形成第一內區IRG1，可在第一半導體圖案SP1與第二半導體圖案SP2之間形成第二內區IRG2，且可在第二半導體圖案SP2與第三半導體圖案SP3之間形成第三內區IRG3。
參照圖9A至圖9D，可在被暴露出的第一半導體圖案至第三半導體圖案SP1、SP2及SP3上共形地形成閘極絕緣層GI。可在閘極絕緣層GI上形成閘極電極GE。閘極電極GE可包括分別形成於第一內區至第三內區IRG1、IRG2及IRG3中的第一內電極至第三內電極PO1、PO2及PO3、以及形成於外區ORG中的外電極PO4。
可使閘極電極GE凹陷以減小閘極電極GE的高度。在使閘極電極GE凹陷期間，亦可使閘極切割圖案CT的上部部分稍微凹陷。可在凹陷的閘極電極GE上形成閘極頂蓋圖案GP。
可在第一層間絕緣層110上形成第二層間絕緣層120。第二層間絕緣層120可包括氧化矽層。可形成有效接觸件AC以穿透第二層間絕緣層120及第一層間絕緣層110，且可將有效接觸件AC電性連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。
有效接觸件AC的形成可包括：形成障壁圖案BM；以及在障壁圖案BM上形成導電圖案FM。可共形地形成障壁圖案BM，且可包括金屬層/金屬氮化物層。導電圖案FM可包含低電阻金屬。
參照圖10A至圖10C，可在第二層間絕緣層120上依序形成第一金屬層M1及第二金屬層M2。第一金屬層M1可包括第一位元線BL1、第二位元線BL2、字元線接墊WLP及虛設接墊DMP。可進一步形成對字元線接墊WLP與閘極電極GE進行連接的閘極接觸件GC。第二金屬層M2可包括字元線WL。儘管在圖10A至圖10C中未示出，然而可在第二金屬層M2上形成附加的BEOL層。
可在基板100的第二表面100B上形成背面接觸孔BCH。背面接觸孔BCH可穿透基板100的部分，以自第二表面100B垂直地延伸至源極/汲極圖案SD1或SD2的下部部分。背面接觸孔BCH可暴露出源極/汲極圖案SD1或SD2。背面接觸孔BCH中的至少一者可暴露出閘極電極GE以及源極/汲極圖案SD1或SD2。
可在背面接觸孔BCH中的每一者的內側壁上形成接觸間隔件。可藉由利用導電材料填充背面接觸孔BCH來形成背面有效接觸件BAC及背面閘極接觸件BGC。可將背面有效接觸件BAC電性連接至源極/汲極圖案SD1或SD2（參見圖10B）。可在背面有效接觸件BAC與源極/汲極圖案SD1或SD2之間形成金屬-半導體化合物層SC。可將背面閘極接觸件BGC電性連接至閘極電極GE（參見圖10C）。可將背面有效接觸件BAC中的一者與背面閘極接觸件BGC中對應的一者彼此連接以形成共享接觸件BSC（參見圖10A）。
重新參照圖4A至圖4E，可在基板100的第二表面100B上形成下部絕緣層LIL。可在下部絕緣層LIL上形成背面金屬層BSM。背面金屬層BSM可包括地線VSS及電源線VDD。地線VSS及電源線VDD中的每一者可藉由下部通孔BVI電性連接至背面有效接觸件BAC中對應的一者。
可在背面金屬層BSM上形成電源輸送網路層PDN。電源輸送網路層PDN可被形成為向地線VSS施加地電壓。電源輸送網路層PDN可被形成為向電源線VDD施加電源電壓。
在下文中，將闡述各種實施例。在以下實施例中，出於易於且便於闡釋的目的，將不再對與參照圖3A、圖3B及圖4A至圖4E所述者相同的技術特徵予以贅述，且將主要闡述以下實施例與圖3A、圖3B及圖4A至圖4E所示實施例之間的差異。圖11至圖15是示出根據一些實施例的半導體記憶體元件的剖視圖。
圖11是沿圖3A及圖3B所示的線A-A'截取的剖視圖。參照圖11，第二金屬層M2可更包括位元線接墊BLP。位元線接墊BLP中的每一者可設置於彼此相鄰的字元線WL之間。位元線接墊BLP可具有島形狀。
設置於第二金屬層M2上的第三金屬層M3可包括上部位元線UBL。舉例而言，上部位元線UBL可包括與第一位元線BL1垂直地交疊的第一上部位元線UBL1。第一上部位元線UBL1可平行於第一位元線BL1在第二方向D2上延伸。位元線接墊BLP可在第一上部位元線UBL1與第一位元線BL1之間在第二方向D2上排列。
第一位元線BL1可藉由第二通孔VI2、位元線接墊BLP及第三通孔VI3電性連接至第一上部位元線UBL1。因此，訊號可流經第一上部位元線UBL1以及第一位元線BL1。訊號可流經兩個路徑（即，第一位元線BL1及第一上部位元線UBL1），且因此電阻可減小。如此一來，半導體記憶體元件的速度及電性特性可改善。
圖12是沿圖3A及圖3B所示的線B-B'截取的剖視圖。參照圖12，共享接觸件BSC的背面閘極接觸件BGC可具有第一頂表面TOS1，且共享接觸件BSC的背面有效接觸件BAC可具有第二頂表面TOS2。第一頂表面TOS1的水準LV1可不同於第二頂表面TOS2的水準LV2。在一些實施例中，第一頂表面TOS1的水準LV1可高於第二頂表面TOS2的水準LV2。在某些實施例中，第一頂表面TOS1的水準LV1可低於第二頂表面TOS2的水準LV2。
圖13是沿圖3A及圖3B所示的線E-E'截取的剖視圖。參照圖13，第一通道圖案CH1可在第一方向D1上具有第一寬度WI1。第二通道圖案CH2可在第一方向D1上具有第二寬度WI2。第一寬度WI1可不同於第二寬度WI2。在一些實施例中，第二寬度WI2可大於第一寬度WI1。換言之，n型金屬氧化物半導體場效電晶體（n-type metal-oxide-semiconductor field effect transistor，NMOSFET）的通道的大小可大於p型金屬氧化物半導體場效電晶體（p-type metal-oxide-semiconductor field effect transistor，PMOSFET）的通道的大小，且因此NMOSFET的驅動力可大於PMOSFET的驅動力。
圖14是沿圖3A及圖3B所示的線E-E'截取的剖視圖。參照圖14，除進行堆疊的第一半導體圖案至第三半導體圖案SP1、SP2及SP3以外，第二通道圖案CH2可更包括第四半導體圖案SP4。換言之，NMOSFET的奈米片的數目可大於PMOSFET的奈米片的數目。因此，NMOSFET的驅動力可大於PMOSFET的驅動力。儘管圖式中未示出，如以上參照圖13所述，NMOSFET的奈米片的寬度及NMOSFET的奈米片的數目可分別大於PMOSFET的奈米片的寬度及PMOSFET的奈米片的數目。
圖15是沿圖3A及圖3B所示的線E-E'截取的剖視圖。參照圖15，第一有效圖案AP1及第二有效圖案AP2的上部部分中的每一者可具有在元件隔離層ST上方垂直地突出的鰭形狀。換言之，第一有效圖案AP1及第二有效圖案AP2中的每一者可為有效鰭（active fin）。第一通道圖案CH1及第二通道圖案CH2中的每一者的頂表面TS及兩個側壁SW上可設置有閘極電極GE。根據本發明實施例的電晶體可為其中閘極電極三維地環繞通道的三維場效電晶體（例如，鰭型場效電晶體（fin-type field effect transistor，FinFET））。
圖16A是基板的第一表面的平面圖，其用於示出根據一些實施例的半導體記憶體元件。圖16B是基板的第二表面的平面圖，其用於示出根據一些實施例的半導體記憶體元件。
參照圖16A及圖16B，可進一步提供在第一方向D1上與位元胞元CE相鄰的讀取緩衝器RB。讀取緩衝器RB可包括NMOSFET。舉例而言，讀取緩衝器RB可包括第二有效圖案AP2。讀取緩衝器RB的第二有效圖案AP2的寬度可等於或大於位元胞元CE的第二有效圖案AP2的寬度。
第一金屬層M1可更包括設置於讀取緩衝器RB上的讀取位元線RBL及讀取字元線接墊RWLP。讀取緩衝器RB上的閘極電極GE可藉由閘極接觸件GC電性連接至讀取字元線接墊RWLP。讀取緩衝器RB的第二源極/汲極圖案SD2可藉由有效接觸件AC電性連接至讀取位元線RBL。讀取緩衝器RB的另一第二源極/汲極圖案SD2可藉由背面有效接觸件BAC電性連接至地線VSS。
根據本發明實施例的SRAM胞元可包括具有六個電晶體（6T）的位元胞元CE及具有兩個電晶體（2T）的讀取緩衝器RB。換言之，本發明實施例的SRAM胞元可為8T SRAM胞元。背面接觸件BAC及BGC以及背面金屬層BSM亦可適用於8T SRAM胞元。
根據實施例，SRAM胞元的節點可包括自基板的背表面（或背面）提供的共享接觸件。因此，SRAM胞元的MOL層的擁塞程度可降低，且MOL層中的接觸件的大小可增大，藉此減小MOL層中的電阻。SRAM胞元的地線及電源線可設置於背面內連線層中。因此，BEOL層的擁塞程度可降低，且BEOL層中的內連線線的大小可增大，藉此減小BEOL層中的電阻。如此一來，根據實施例的半導體記憶體元件的電性特性可改善。
綜上所述，實施例可提供具有改善的電性特性的半導體記憶體元件。
實施例亦可提供一種製造具有改善的電性特性的半導體記憶體元件的方法。
本文中已揭露實例性實施例，且儘管採用了特定用語，然而所述特定用語僅是以一般性及說明性意義來使用且要以一般性及說明性意義來解釋，而非用於限制目的。在一些情況下，如在提交本申請案時對於此項技術中具有通常知識者而言將顯而易見，除非另有具體說明，否則結合特定實施例闡述的特徵、特性及/或元件可單獨使用，或者可與結合其他實施例闡述的特徵、特性及/或元件組合使用。因此，熟習此項技術者應理解，可在不背離如以下申請專利範圍中所闡述的本發明的精神及範圍的條件下作出形式及細節上的各種改變。
100:基板 100A:第一表面 100B:第二表面 110:第一層間絕緣層 120:第二層間絕緣層 130:第三層間絕緣層 140:第四層間絕緣層 A-A'、B-B'、C-C'、D-D'、E-E':線 AC:有效接觸件 ACL:第一半導體層 AP1:有效圖案/第一有效圖案 AP2:有效圖案/第二有效圖案 BAC:背面接觸件/背面有效接觸件 BCH:背面接觸孔 BFL:緩衝層 BL1:位元線/第一位元線 BL2:位元線/第二位元線 BLP:位元線接墊 BGC:背面接觸件/背面閘極接觸件 BM:障壁圖案 BS:底表面 BSC:共享接觸件 BSM:背面金屬層 BVI:下部通孔 CE:位元胞元 CE1:記憶體胞元/位元胞元/第一位元胞元 CE2:記憶體胞元/位元胞元/第二位元胞元 CE3:記憶體胞元/位元胞元/第三位元胞元 CE4:記憶體胞元/位元胞元/第四位元胞元 CH1:第一通道圖案 CH2:第二通道圖案 CT:閘極切割圖案 D1:第一方向 D2:第二方向 D3:第三方向 DAC:虛設接觸件 DMP:虛設接墊 ECN:電性連接路徑 FM:導電圖案 GC:閘極接觸件 GE:閘極電極 GI:閘極絕緣層 GP:閘極頂蓋圖案 GS:閘極間隔件 IP:內間隔件 IRG:內區 IRG1:第一內區 IRG2:第二內區 IRG3:第三內區 LIL:下部絕緣層 LV1、LV2:水準 M1:第一金屬層 M2:第二金屬層 M3:第三金屬層 MAL:主層 MP:硬遮罩圖案 N1:第一節點 N2:第二節點 ORG:外區 PDN:電源輸送網路層 PO1:第一內電極 PO2:第二內電極 PO3:第三內電極 PO4:外電極 PP:犧牲圖案 RB:讀取緩衝器 RBL:讀取位元線 RS1:第一凹陷部 RS2:第二凹陷部 RWLP:讀取字元線接墊 SAL:第二半導體層 SC:金屬-半導體化合物層 SD1:源極/汲極圖案/第一源極/汲極圖案 SD2:源極/汲極圖案/第二源極/汲極圖案 SP1:第一半導體圖案 SP2:第二半導體圖案 SP3:第三半導體圖案 SP4:第四半導體圖案 ST:元件隔離層 STP:堆疊圖案 SW:側壁 TOS1:第一頂表面 TOS2:第二頂表面 TA1:第一傳遞閘電晶體 TA2:第二傳遞閘電晶體 TD1:第一下拉電晶體 TD2:第二下拉電晶體 TR:溝渠 TS:頂表面 TU1:第一上拉電晶體 TU2:第二上拉電晶體 UBL1:第一上部位元線 VI1:第一通孔 VI2:第二通孔 VI3:第三通孔 VDD:電源線 VSS:地線 WI1:第一寬度 WI2:第二寬度 WL:字元線 WLP:字元線接墊
藉由參照附圖詳細闡述示例性實施例，各特徵對於熟習此項技術者而言將變得顯而易見，在附圖中： 圖1是示出根據一些實施例的SRAM胞元的等效電路圖。 圖2是示出根據一些實施例的半導體記憶體元件的內連線層的立體圖。 圖3A是基板的第一表面的平面圖，其用於示出根據一些實施例的半導體記憶體元件。 圖3B是基板的第二表面的平面圖，其用於示出根據一些實施例的半導體記憶體元件。 圖4A是沿圖3A及圖3B所示的線A-A'截取的剖視圖。 圖4B是沿圖3A及圖3B所示的線B-B'截取的剖視圖。 圖4C是沿圖3A及圖3B所示的線C-C'截取的剖視圖。 圖4D是沿圖3A及圖3B所示的線D-D'截取的剖視圖。 圖4E是沿圖3A及圖3B所示的線E-E'截取的剖視圖。 圖5A至圖10C是示出根據一些實施例的製造半導體記憶體元件的方法的剖視圖。 圖11至圖15是示出根據一些實施例的半導體記憶體元件的剖視圖。 圖16A是基板的第一表面的平面圖，其用於示出根據一些實施例的半導體記憶體元件。 圖16B是基板的第二表面的平面圖，其用於示出根據一些實施例的半導體記憶體元件。
100:基板
100A:第一表面
100B:第二表面
BL1:位元線/第一位元線
BL2:位元線/第二位元線
BSM:背面金屬層
CE1:記憶體胞元/位元胞元/第一位元胞元
CE2:記憶體胞元/位元胞元/第二位元胞元
CE3:記憶體胞元/位元胞元/第三位元胞元
CE4:記憶體胞元/位元胞元/第四位元胞元
D1:第一方向
D2:第二方向
D3:第三方向
DMP:虛設接墊
M1:第一金屬層
VDD:電源線
VSS:地線
WLP:字元線接墊

Claims (20)

  1. 一種半導體記憶體元件，包括： 基板，包括第一表面及與所述第一表面相對的第二表面； 第一有效圖案，位於所述第一表面上； 第一通道圖案及第一源極/汲極圖案，所述第一通道圖案位於所述第一有效圖案上，所述第一源極/汲極圖案連接至所述第一通道圖案； 閘極電極，設置於所述第一通道圖案上且在第一方向上延伸，所述閘極電極在與所述第一方向相交的第二方向上相鄰於所述第一源極/汲極圖案； 共享接觸件，設置於所述第一源極/汲極圖案及所述閘極電極下方，且將所述第一源極/汲極圖案與所述閘極電極彼此電性連接；以及 背面金屬層，位於所述第二表面上。
  2. 如請求項1所述的半導體記憶體元件，其中所述共享接觸件自所述第二表面垂直地延伸至所述第一源極/汲極圖案及所述閘極電極。
  3. 如請求項1所述的半導體記憶體元件，其中： 所述共享接觸件包括連接至所述閘極電極的背面閘極接觸件及連接至所述第一源極/汲極圖案的背面有效接觸件， 所述背面閘極接觸件具有第一頂表面， 所述背面有效接觸件具有第二頂表面，且 所述第一頂表面的水準不同於所述第二頂表面的水準。
  4. 如請求項1所述的半導體記憶體元件，其中所述共享接觸件的底表面與所述第二表面實質上共面。
  5. 如請求項1所述的半導體記憶體元件，更包括： 第二有效圖案，位於所述第一表面上； 第二源極/汲極圖案，位於所述第二有效圖案上；以及 背面有效接觸件，設置於所述第二源極/汲極圖案下方且連接至所述第二源極/汲極圖案， 其中所述背面有效接觸件電性連接至所述背面金屬層的地線。
  6. 如請求項1所述的半導體記憶體元件，更包括： 第二有效圖案，位於所述第一表面上； 第二通道圖案及第二源極/汲極圖案，所述第二通道圖案位於所述第二有效圖案上，所述第二源極/汲極圖案連接至所述第二通道圖案； 有效接觸件，設置於所述第二源極/汲極圖案上且連接至所述第二源極/汲極圖案；以及 第一金屬層，位於所述有效接觸件上， 其中所述第一金屬層包括第一位元線、第二位元線及字元線接墊，且 所述有效接觸件電性連接至所述第一位元線及所述第二位元線中的一者。
  7. 如請求項6所述的半導體記憶體元件，其中所述第一金屬層更包括虛設接墊。
  8. 如請求項6所述的半導體記憶體元件，更包括： 第二金屬層及第三金屬層，依序堆疊於所述第一金屬層上，其中： 所述第二金屬層包括字元線及位於所述字元線之間的位元線接墊， 所述第三金屬層包括上部位元線，且 所述第一位元線及所述第二位元線中的所述一者藉由所述位元線接墊電性連接至所述上部位元線。
  9. 如請求項6所述的半導體記憶體元件，其中所述第一通道圖案及所述第二通道圖案中的每一者包括依序堆疊的半導體圖案，且 其中所述第二通道圖案的所述半導體圖案中的每一者的寬度大於所述第一通道圖案的所述半導體圖案中的每一者的寬度。
  10. 如請求項6所述的半導體記憶體元件，其中所述第一通道圖案及所述第二通道圖案中的每一者包括依序堆疊的半導體圖案，且 所述第二通道圖案的所述半導體圖案的數目大於所述第一通道圖案的所述半導體圖案的數目。
  11. 一種半導體記憶體元件，包括： 靜態隨機存取記憶體胞元，位於基板上， 其中所述靜態隨機存取記憶體胞元包括： 第一上拉/下拉電晶體及第二上拉/下拉電晶體；以及 第一節點，將所述第一上拉/下拉電晶體的共用源極/汲極連接至所述第二上拉/下拉電晶體的共用閘極， 其中所述第一節點包括連接至所述共用源極/汲極及所述共用閘極的共享接觸件，所述共享接觸件將所述共用源極/汲極與所述共用閘極彼此電性連接， 所述共享接觸件隱埋於所述基板的下部部分中，且 所述共享接觸件包括電性連接至所述共用源極/汲極的背面有效接觸件及電性連接至所述共用閘極的背面閘極接觸件。
  12. 如請求項11所述的半導體記憶體元件，其中： 所述背面有效接觸件自所述基板的背表面垂直地延伸至所述共用源極/汲極，且 所述背面閘極接觸件自所述基板的所述背表面垂直地延伸至所述共用閘極。
  13. 如請求項11所述的半導體記憶體元件，其中所述共享接觸件的底表面與所述基板的背表面實質上共面。
  14. 如請求項11所述的半導體記憶體元件，其中： 所述背面閘極接觸件具有第一頂表面， 所述背面有效接觸件具有第二頂表面，且 所述第一頂表面的水準不同於所述第二頂表面的水準。
  15. 如請求項11所述的半導體記憶體元件，更包括： 第一金屬層，位於所述基板的前表面上； 第二金屬層，位於所述第一金屬層上；以及 背面金屬層，位於所述基板的背表面上， 其中所述靜態隨機存取記憶體胞元更包括： 第一位元線及第二位元線，位於所述第一金屬層中； 字元線，位於所述第二金屬層中；以及 地線及電源線，位於所述背面金屬層中。
  16. 一種半導體記憶體元件，包括： 基板，包括位元胞元區； 第一有效圖案及第二有效圖案，位於所述位元胞元區上，所述第一有效圖案在第一方向上與所述第二有效圖案間隔開； 元件隔離層，填充位於所述第一有效圖案與所述第二有效圖案之間的溝渠； 第一通道圖案及第一源極/汲極圖案，所述第一通道圖案位於所述第一有效圖案上，所述第一源極/汲極圖案連接至所述第一通道圖案； 第二通道圖案及第二源極/汲極圖案，所述第二通道圖案位於所述第二有效圖案上，所述第二源極/汲極圖案連接至所述第二通道圖案； 閘極電極，設置於所述第一通道圖案上且在所述第一方向上延伸； 閘極絕緣層，位於所述閘極電極與所述第一通道圖案之間； 閘極間隔件，位於所述閘極電極的至少一個側壁上； 閘極頂蓋圖案，位於所述閘極電極上； 層間絕緣層，位於所述閘極頂蓋圖案上； 有效接觸件，穿透所述層間絕緣層以連接至所述第二源極/汲極圖案； 第一金屬層，位於所述層間絕緣層上，所述第一金屬層包括電性連接至所述有效接觸件的位元線；以及 共享接觸件，設置於所述第一源極/汲極圖案及所述閘極電極下方，且將所述第一源極/汲極圖案與所述閘極電極彼此電性連接。
  17. 如請求項16所述的半導體記憶體元件，更包括： 金屬-半導體化合物層，分別設置於所述共享接觸件與所述第一源極/汲極圖案之間以及所述有效接觸件與所述第二源極/汲極圖案之間。
  18. 如請求項16所述的半導體記憶體元件，更包括： 背面金屬層，設置於所述基板的背表面上， 其中所述背面金屬層包括地線及電源線。
  19. 如請求項16所述的半導體記憶體元件，更包括： 第二金屬層，位於所述第一金屬層上， 其中所述第二金屬層包括字元線。
  20. 如請求項16所述的半導體記憶體元件，其中： 所述共享接觸件包括連接至所述閘極電極的背面閘極接觸件及連接至所述第一源極/汲極圖案的背面有效接觸件， 所述背面閘極接觸件具有第一頂表面， 所述背面有效接觸件具有第二頂表面，且 所述第一頂表面的水準不同於所述第二頂表面的水準。
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