KR20240056308A - 반도체 메모리 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자 및 그의 제조 방법에 관한 것으로, 보다 상세하게는, 제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하는 기판; 상기 제1 면 상의 제1 활성 패턴; 상기 제1 활성 패턴 상의 제1 채널 패턴 및 상기 제1 채널 패턴에 연결되는 제1 소스/드레인 패턴; 상기 제1 채널 패턴 상에 제공되어 제1 방향으로 연장되는 게이트 전극, 상기 게이트 전극과 상기 제1 소스/드레인 패턴은 상기 제1 방향과 교차하는 제2 방향으로 서로 인접하며; 상기 제1 소스/드레인 패턴 및 상기 게이트 전극 아래에 제공되며, 상기 제1 소스/드레인 패턴 및 상기 게이트 전극을 서로 전기적으로 연결하는 공유 콘택; 및 상기 제2 면 상의 후면 금속 층을 포함한다.

Description

반도체 메모리 소자 및 그의 제조 방법{Semiconductor memory device and method for manufacturing the same}
본 발명은 반도체 메모리 소자 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 에스램 셀을 포함하는 반도체 메모리 소자 및 그의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 반도체 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 메모리 소자는, 제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하는 기판; 상기 제1 면 상의 제1 활성 패턴; 상기 제1 활성 패턴 상의 제1 채널 패턴 및 상기 제1 채널 패턴에 연결되는 제1 소스/드레인 패턴; 상기 제1 채널 패턴 상에 제공되어 제1 방향으로 연장되는 게이트 전극, 상기 게이트 전극과 상기 제1 소스/드레인 패턴은 상기 제1 방향과 교차하는 제2 방향으로 서로 인접하며; 상기 제1 소스/드레인 패턴 및 상기 게이트 전극 아래에 제공되며, 상기 제1 소스/드레인 패턴 및 상기 게이트 전극을 서로 전기적으로 연결하는 공유 콘택; 및 상기 제2 면 상의 후면 금속 층을 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 메모리 소자는, 기판 상의 에스램 셀을 포함할 수 있다. 상기 에스램 셀은: 제1 풀-업/다운 트랜지스터들 및 제2 풀-업/다운 트랜지스터들; 및 상기 제1 풀-업/다운 트랜지스터들의 공통 소스/드레인과 상기 제2 풀-업/다운 트랜지스터들의 공통 게이트를 연결하는 제1 노드를 포함하고, 상기 제1 노드는, 상기 공통 소스/드레인 및 상기 공통 게이트에 접속하여 이들을 서로 전기적으로 연결하는 공유 콘택을 포함하며, 상기 공유 콘택은 상기 기판의 하부에 매립되고, 상기 공유 콘택은, 상기 공통 소스/드레인에 전기적으로 연결되는 후면 활성 콘택 및 상기 공통 게이트에 전기적으로 연결되는 후면 게이트 콘택을 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 메모리 소자는, 비트 셀 영역을 포함하는 기판; 상기 비트 셀 영역 상의 제1 활성 패턴 및 제2 활성 패턴, 상기 제1 활성 패턴은 상기 제2 활성 패턴으로부터 제1 방향으로 이격되고; 상기 제1 및 제2 활성 패턴들 사이의 트렌치를 채우는 소자 분리막; 상기 제1 활성 패턴 상의 제1 채널 패턴 및 상기 제1 채널 패턴에 연결되는 제1 소스/드레인 패턴; 상기 제2 활성 패턴 상의 제2 채널 패턴 및 상기 제2 채널 패턴에 연결되는 제2 소스/드레인 패턴; 상기 제1 채널 패턴 상에 제공되어 상기 제1 방향으로 연장되는 게이트 전극; 상기 게이트 전극과 상기 제1 채널 패턴 사이의 게이트 절연막; 상기 게이트 전극의 적어도 하나의 측벽 상의 게이트 스페이서; 상기 게이트 전극 상의 게이트 캐핑 패턴; 상기 게이트 캐핑 패턴 상의 층간 절연막; 상기 층간 절연막을 관통하여 상기 제2 소스/드레인 패턴에 접속하는 활성 콘택; 상기 층간 절연막 상의 제1 금속 층, 상기 제1 금속 층은 상기 활성 콘택과 전기적으로 연결되는 비트 라인을 포함하고; 및 상기 제1 소스/드레인 패턴 및 상기 게이트 전극 아래에 제공되며, 상기 제1 소스/드레인 패턴 및 상기 게이트 전극을 서로 전기적으로 연결하는 공유 콘택을 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 메모리 소자의 제조 방법은, 기판의 전면 상에 활성 패턴을 형성하는 것; 상기 활성 패턴 상에 채널 패턴 및 소스/드레인 패턴을 형성하는 것; 상기 채널 패턴 상에 제1 방향으로 연장되는 게이트 전극을 형성하는 것; 상기 기판의 후면 상에 상기 소스/드레인 패턴 및 상기 게이트 전극을 노출하는 후면 콘택 홀을 형성하는 것; 및 상기 후면 콘택 홀 내에 공유 콘택을 형성하는 것을 포함할 수 있다. 상기 공유 콘택은 상기 소스/드레인 패턴 및 상기 게이트 전극을 서로 전기적으로 연결할 수 있다.
본 발명에 따르면, 에스램 셀의 노드는 기판의 후면에서 제공된 공유 콘택을 포함할 수 있다. 이로써 에스램 셀의 MOL 층의 혼잡도를 줄이고 MOL 층 내의 콘택의 크기를 증가시켜, MOL 층 내의 저항을 감소시킬 수 있다. 에스램 셀의 접지 라인 및 전원 라인은 후면 배선 층에 제공될 수 있다. 이로써 BEOL 층의 혼잡도를 줄이고 BEOL 층 내의 배선의 크기를 증가시켜, BEOL 층 내의 저항을 감소시킬 수 있다. 결과적으로 본 발명에 따른 반도체 메모리 소자의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 에스램 셀의 등가 회로도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자의 배선층들을 나타낸 사시도이다.
도 3a는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 기판의 제1 면 상의 평면도이다.
도 3b는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 기판의 제2 면 상의 평면도이다.
도 4a는 도 3a 및 도 3b의 A-A'선에 따른 단면도이다.
도 4b는 도 3a 및 도 3b의 B-B'선에 따른 단면도이다.
도 4c는 도 3a 및 도 3b의 C-C'선에 따른 단면도이다.
도 4d는 도 3a 및 도 3b의 D-D'선에 따른 단면도이다.
도 4e는 도 3a 및 도 3b의 E-E'선에 따른 단면도이다.
도 5a 내지 도 10c는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 11 내지 도 15 각각은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 16a는 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 기판의 제1 면 상의 평면도이다.
도 16b는 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 기판의 제2 면 상의 평면도이다.
도 1은 본 발명의 실시예들에 따른 에스램 셀의 등가 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 에스램 셀은 제1 풀-업 트랜지스터(TU1), 제1 풀-다운 트랜지스터(TD1), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 제1 패스-게이트 트랜지스터(TA1) 및 제2 패스-게이트 트랜지스터(TA2)를 포함할 수 있다. 제1 및 제2 풀-업 트랜지스터들(TU1, TU2)은 피모스(PMOS) 트랜지스터들일 수 있다. 제1 및 제2 풀-다운 트랜지스터들(TD1, TD2) 및 제1 및 제2 패스-게이트 트랜지스터들(TA1, TA2)은 엔모스(NMOS) 트랜지스터들일 수 있다.
제1 풀-업 트랜지스터(TU1)의 제1 소스/드레인 및 제1 풀-다운 트랜지스터(TD1)의 제1 소스/드레인은 제1 노드(N1)에 연결될 수 있다. 제1 풀-업 트랜지스터(TU1)의 제2 소스/드레인은 전원 라인(VDD)에 연결될 수 있고, 제1 풀-다운 트랜지스터(TD1)의 제2 소스/드레인은 접지 라인(VSS)에 연결될 수 있다. 제1 풀-업 트랜지스터(TU1)의 게이트 및 제1 풀-다운 트랜지스터(TD1)의 게이트는 서로 전기적으로 연결될 수 있다. 제1 풀-업 트랜지스터(TU1) 및 제1 풀-다운 트랜지스터(TD1)는 제1 인버터를 구성할 수 있다. 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 서로 연결된 게이트들은 상기 제1 인버터의 입력단에 해당할 수 있으며, 제1 노드(N1)는 상기 제1 인버터의 출력단에 해당할 수 있다.
제2 풀-업 트랜지스터(TU2)의 제1 소스/드레인 및 제2 풀-다운 트랜지스터(TD2)의 제1 소스/드레인은 제2 노드(N2)에 연결될 수 있다. 제2 풀-업 트랜지스터(TU2)의 제2 소스/드레인은 전원 라인(VDD)에 연결될 수 있고, 제2 풀-다운 트랜지스터(TD2)의 제2 소스/드레인은 접지 라인(VSS)에 연결될 수 있다. 제2 풀-업 트랜지스터(TU2)의 게이트 및 제2 풀-다운 트랜지스터(TD2)의 게이트는 서로 전기적으로 연결될 수 있다. 이로써, 제2 풀-업 트랜지스터(TU2) 및 제2 풀-다운 트랜지스터(TD2)는 제2 인버터를 구성할 수 있다. 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 서로 연결된 게이트들은 상기 제2 인버터의 입력단에 해당할 수 있으며, 제2 노드(N2)는 상기 제2 인버터의 출력단에 해당할 수 있다.
상기 제1 및 제2 인버터들이 결합되어 래치 구조(latch structure)를 구성할 수 있다. 즉, 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 게이트들이 제2 노드(N2)에 전기적으로 연결될 수 있고, 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 게이트들이 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 패스-게이트 트랜지스터(TA1)의 제1 소스/드레인은 제1 노드(N1)에 연결될 수 있고, 제1 패스-게이트 트랜지스터(TA1)의 제2 소스/드레인은 제1 비트 라인(BL1)에 연결될 수 있다. 제2 패스-게이트 트랜지스터(TA2)의 제1 소스/드레인은 제2 노드(N2)에 연결될 수 있고, 제2 패스-게이트 트랜지스터(TA2)의 제2 소스/드레인은 제2 비트 라인(BL2)에 연결될 수 있다. 제1 및 제2 패스-게이트 트랜지스터들(TA1, TA2)의 게이트들은 워드 라인(WL)에 전기적으로 접속될 수 있다. 이로써, 본 발명의 실시예들에 따른 에스램 셀이 구현될 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자의 배선층들을 나타낸 사시도이다.
도 2를 참조하면, 기판(100) 상에 메모리 셀들(CE1-CE4)이 제공될 수 있다. 메모리 셀들(CE1-CE4)은 2X2로 배열된 제1 내지 제4 비트 셀들(CE1-CE4)을 포함할 수 있다. 각각의 제1 내지 제4 비트 셀들(CE1-CE4)은, 앞서 도 1을 참조하여 설명한 에스램 셀일 수 있다. 제1 내지 제4 비트 셀들(CE1-CE4)에 관한 구체적인 구조는 도 3a 내지 도 4e를 참조하여 후술한다.
기판(100)은 제1 면(100A) 및 제1 면(100A)의 반대편에 제2 면(100B)을 포함할 수 있다. 제1 면(100A)은 기판(100)의 전면일 수 있다. 제2 면(100B)은 기판(100)의 후면일 수 있다.
기판(100)의 제1 면(100A) 상에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1)은 BEOL 층의 최하부 금속층일 수 있다. 기판(100)의 제2 면(100B) 상에 후면 금속 층(backside metal layer, BM)이 제공될 수 있다. 후면 금속 층(backside metal layer, BM)은 후면 파워 전송 네트워크(backside power delivery network)의 최상단 금속층일 수 있다. 제1 금속 층(M1) 및 후면 금속 층(BSM) 각각은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
제1 금속 층(M1)은 제2 방향(D2)으로 연장되는 제1 비트 라인들(BL1) 및 제2 비트 라인들(BL2)을 포함할 수 있다. 평면적 관점에서, 제1 및 제2 비트 라인들(BL1, BL2)은 라인 형태를 가질 수 있다.
제1 금속 층(M1)은, 워드 라인 패드들(WLP) 및 더미 패드들(DMP)을 포함할 수 있다. 일 실시예로, 제1 및 제2 비트 라인들(BL1, BL2) 각각의 일 측에 워드 라인 패드(WLP) 및 더미 패드(DMP)가 제공될 수 있다. 워드 라인 패드들(WLP) 및 더미 패드들(DMP)은 제2 방향(D2)을 따라 배열될 수 있다. 평면적 관점에서, 워드 라인 패드들(WLP) 및 더미 패드들(DMP) 각각은 섬 형태(island shape)를 가질 수 있다. 도시되진 않았지만, 워드 라인 패드(WLP)는 제2 금속 층(M2) 내의 워드 라인(WL)과 전기적으로 연결될 수 있다. 더미 패드(DMP)는 플로팅된 금속 패턴일 수 있다.
대표적으로 제1 비트 셀(CE1) 상에는, 하나의 제1 비트 라인(BL1), 하나의 제2 비트 라인(BL2), 두 개의 워드 라인 패드들(WLP) 및 두 개의 더미 패드들(DMP)이 위치할 수 있다. 본 발명의 다른 실시예로, 더미 패드들(DMP)은 적어도 하나가 생략되거나 또는 모두 생략될 수도 있다.
후면 금속 층(BSM)은 제2 방향(D2)으로 연장되는 접지 라인들(VSS) 및 전원 라인들(VDD)을 포함할 수 있다. 접지 라인들(VSS) 및 전원 라인들(VDD)은 제1 방향(D1)을 따라 교번적으로 배열될 수 있다. 평면적 관점에서, 접지 라인들(VSS) 및 전원 라인들(VDD) 각각은 라인 형태를 가질 수 있다. 대표적으로 제1 비트 셀(CE1)의 아래에는, 하나의 전원 라인(VDD) 및 두 개의 접지 라인들(VSS)이 위치할 수 있다.
본 발명의 실시예들에 따르면, 제1 금속 층(M1)을 비롯한 제1 면(100A) 상의 BEOL 층에는 접지 라인(VSS) 및 전원 라인(VDD)이 완전히 생략될 수 있다. 제1 금속 층(M1)을 비롯한 제1 면(100A) 상의 BEOL 층은 비트 라인들(BL) 및 워드 라인들(WL)로만 구성될 수 있다.
도 3a는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 기판의 제1 면 상의 평면도이다. 도 3b는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 기판의 제2 면 상의 평면도이다. 도 4a는 도 3a 및 도 3b의 A-A'선에 따른 단면도이다. 도 4b는 도 3a 및 도 3b의 B-B'선에 따른 단면도이다. 도 4c는 도 3a 및 도 3b의 C-C'선에 따른 단면도이다. 도 4d는 도 3a 및 도 3b의 D-D'선에 따른 단면도이다. 도 4e는 도 3a 및 도 3b의 E-E'선에 따른 단면도이다. 본 실시예에 따른 제1 내지 제4 비트 셀들(CE1-CE4) 각각은, 도 1의 회로도에 따른 에스램 셀을 포함할 수 있다.
도 1, 도 3a, 도 3b, 도 4a 내지 도 4e를 참조하면, 기판(100)의 제1 면(100A) 상에 제1 및 제2 활성 패턴들(AP1, AP2)이 제공될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 소자 분리막(ST)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부일 수 있다. 서로 인접하는 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 트렌치(TR)가 정의될 수 있다. 소자 분리막(ST)은 트렌치(TR)를 채울 수 있다.
각각의 비트 셀(CE1-CE4)은 한 쌍의 제1 활성 패턴들(AP1) 및 한 쌍의 제2 활성 패턴들(AP2)을 포함할 수 있다. 한 쌍의 제2 활성 패턴들(AP2) 중 하나는, 제1 패스-게이트 트랜지스터(TA1)의 바디 및 제1 풀-다운 트랜지스터(TD1)의 바디를 구성할 수 있다. 한 쌍의 제2 활성 패턴들(AP2) 중 다른 하나는, 제2 패스-게이트 트랜지스터(TA2)의 바디 및 제2 풀-다운 트랜지스터(TD2)의 바디를 구성할 수 있다.
한 쌍의 제1 활성 패턴들(AP1) 중 하나는, 제1 풀-업 트랜지스터(TU1)의 바디를 구성할 수 있다. 한 쌍의 제1 활성 패턴들(AP1) 중 다른 하나는, 제2 풀-업 트랜지스터(TU2)의 바디를 구성할 수 있다.
제1 활성 패턴(AP1) 상에 제1 채널 패턴(CH1)이 제공될 수 있다. 제2 활성 패턴(AP2) 상에 제2 채널 패턴(CH2)이 제공될 수 있다. 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2) 각각은, 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 수직적 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 실리콘(Si), 저마늄(Ge) 또는 실리콘-저마늄(SiGe)을 포함할 수 있다. 예를 들어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 결정질 실리콘(crystalline silicon)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 나노시트일 수 있다.
제1 활성 패턴(AP1) 상에 복수개의 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 활성 패턴(AP1)의 상부에 복수개의 제1 리세스들(RS1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 제1 리세스들(RS1) 내에 각각 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제1 소스/드레인 패턴들(SD1)을 서로 연결할 수 있다.
제2 활성 패턴(AP2) 상에 복수개의 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 활성 패턴(AP2)의 상부에 복수개의 제2 리세스들(RS2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 제2 리세스들(RS2) 내에 각각 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제2 소스/드레인 패턴들(SD2)을 서로 연결할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장(SEG) 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면보다 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 그들 사이의 제1 채널 패턴(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
각각의 제1 소스/드레인 패턴들(SD1)은 버퍼층(BFL) 및 버퍼층(BFL) 상의 메인층(MAL)을 포함할 수 있다. 도 4b를 다시 참조하면, 버퍼층(BFL)은 제1 리세스(RS1)의 내측벽을 덮을 수 있다. 일 실시예로, 버퍼층(BFL)은 실질적으로 콘포멀한 두께를 가질 수 있다. 예를 들어, 제1 리세스(RS1)의 바닥 상의 버퍼층(BFL)의 제3 방향(D3)으로의 두께는, 제1 리세스(RS1)의 상부 상의 버퍼층(BFL)의 제2 방향(D2)으로의 두께와 실질적으로 동일할 수 있다.
다른 실시예로, 버퍼층(BFL)의 두께는, 그의 하부에서 그의 상부로 갈수록 얇아질 수 있다. 예를 들어, 제1 리세스(RS1)의 바닥 상의 버퍼층(BFL)의 제3 방향(D3)으로의 두께는, 제1 리세스(RS1)의 상부 상의 버퍼층(BFL)의 제2 방향(D2)으로의 두께보다 클 수 있다. 버퍼층(BFL)은, 제1 리세스(RS1)의 프로파일을 따라 U자 형태를 가질 수 있다.
메인층(MAL)은 버퍼층(BFL)을 제외한 제1 리세스(RS1)의 남은 영역의 대부분을 채울 수 있다. 메인층(MAL)의 부피는 버퍼층(BFL)의 부피보다 클 수 있다. 버퍼층(BFL) 및 메인층(MAL) 각각은 실리콘-저마늄(SiGe)을 포함할 수 있다. 구체적으로, 버퍼층(BFL)은 상대적으로 저농도의 저마늄(Ge)을 함유할 수 있다. 본 발명의 다른 실시예로, 버퍼층(BFL)은 저마늄(Ge)을 제외한 실리콘(Si)만을 함유할 수도 있다. 버퍼층(BFL)의 저마늄(Ge)의 농도는 0 at% 내지 10 at%일 수 있다.
메인층(MAL)은 상대적으로 고농도의 저마늄(Ge)을 함유할 수 있다. 일 예로, 메인층(MAL)의 저마늄(Ge)의 농도는 30 at% 내지 70 at%일 수 있다. 메인층(MAL)의 저마늄(Ge)의 농도는 제3 방향(D3)으로 갈수록 증가할 수 있다. 예를 들어, 버퍼층(BFL)에 인접하는 메인층(MAL)은 약 40 at%의 저마늄(Ge) 농도를 갖지만, 메인층(MAL)의 상부는 약 60 at%의 저마늄(Ge) 농도를 가질 수 있다.
버퍼층(BFL) 및 메인층(MAL) 각각은, 제1 소스/드레인 패턴(SD1)이 p형을 갖도록 하는 불순물(예를 들어, 보론, 갈륨 또는 인듐)을 포함할 수 있다. 버퍼층(BFL) 및 메인층(MAL) 각각의 상기 불순물 농도는 1E18 atom/cm3 내지 5E22 atom/cm3일 수 있다. 메인층(MAL)의 불순물의 농도는 버퍼층(BFL)의 불순물의 농도보다 클 수 있다.
버퍼층(BFL)은, 기판(100)(즉, 제1 활성 패턴(AP1))과 메인층(MAL) 사이, 및 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)과 메인층(MAL) 사이의 적층 결함(stacking fault)을 방지할 수 있다. 적층 결함이 발생할 경우, 채널 저항이 증가할 수 있다. 버퍼층(BFL)은, 후술할 제2 반도체 층들(SAL)을 게이트 전극(GE)의 제1 내지 제3 내측 전극들(PO1, PO2, PO3)로 교체하는 공정 동안, 메인층(MAL)을 보호할 수 있다. 다시 말하면, 버퍼층(BFL)은 제2 반도체 층들(SAL)을 제거하는 식각 물질이 메인층(MAL)으로 침투하여 이를 식각하는 것을 방지할 수 있다.
제2 소스/드레인 패턴들(SD2) 각각은 실리콘(Si)을 포함할 수 있다. 제2 소스/드레인 패턴(SD2)은, 그가 n형을 갖도록 하는 불순물(예를 들어, 인, 비소 또는 안티모니)을 더 포함할 수 있다. 제2 소스/드레인 패턴(SD2)의 불순물 농도는 1E18 atom/cm3 내지 5E22 atom/cm3일 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 배열될 수 있다. 각각의 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다.
도 4e를 다시 참조하면, 게이트 전극(GE)은, 활성 패턴(AP1 또는 AP2)과 제1 반도체 패턴(SP1) 사이에 개재된 제1 내측 전극(PO1), 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재된 제2 내측 전극(PO2), 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제3 내측 전극(PO3), 및 제3 반도체 패턴(SP3) 위의 외측 전극(PO4)을 포함할 수 있다.
게이트 전극(GE)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET 또는 GAAFET)일 수 있다.
게이트 커팅 패턴(CT)은 게이트 전극(GE)을 제1 방향(D1)으로 인접하는 두 개의 게이트 전극들(GE)로 분리할 수 있다. 다시 말하면, 제1 방향(D1)으로 정렬된 두 개의 게이트 전극들(GE) 사이에는 게이트 커팅 패턴(CT)이 개재될 수 있다. 게이트 커팅 패턴(CT)은 실리콘 산화막, 실리콘 질화막 또는 이들의 조합과 같은 절연 물질을 포함할 수 있다.
도 1, 도 3a, 도 3b, 도 4a 내지 도 4e를 다시 참조하면, 게이트 전극(GE)의 외측 전극(PO4)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 각각 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극(GE)의 상면보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 채널 패턴(CH1) 사이 및 게이트 전극(GE)과 제2 채널 패턴(CH2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW1, SW2)을 덮을 수 있다. 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다.
본 발명의 일 실시예로, 게이트 절연막(GI)은 실리콘 산화막, 실리콘 산화질화막 및/또는 고유전막을 포함할 수 있다. 상기 고유전막은, 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다. 예를 들어, 게이트 전극(GE)의 제1 내지 제3 내측 전극들(PO1, PO2, PO3)은 일함수 금속인 제1 금속 패턴으로 구성될 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 나아가, 제1 금속 패턴은 탄소(C)를 더 포함할 수도 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다. 예를 들어, 게이트 전극(GE)의 외측 전극(PO4)은 제1 금속 패턴 및 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다.
도 4a를 다시 참조하면, 제2 활성 패턴(AP2) 상에 내측 스페이서들(IP)이 제공될 수 있다. 내측 스페이서들(IP)은, 게이트 전극(GE)의 제1 내지 제3 내측 전극들(PO1, PO2, PO3)과 제2 소스/드레인 패턴(SD2) 사이에 각각 개재될 수 있다. 내측 스페이서들(IP)은 제2 소스/드레인 패턴(SD2)과 직접 접촉할 수 있다. 게이트 전극(GE)의 제1 내지 제3 내측 전극들(PO1, PO2, PO3) 각각은, 내측 스페이서(IP)에 의해 제2 소스/드레인 패턴(SD2)과 이격될 수 있다.
기판(100)의 제1 면(100A) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴(GP)의 상면 및 게이트 스페이서(GS)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 접속하는 활성 콘택들(AC)이 제공될 수 있다. 활성 콘택들(AC)의 상면들은 제2 층간 절연막(120)의 상면과 공면을 이룰 수 있다. 활성 콘택(AC)은 자기 정렬된 콘택(self-aligned contact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)에 의해 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 캐핑 패턴(GP)의 측벽의 적어도 일부를 덮을 수 있다.
활성 콘택(AC)과 그에 연결되는 소스/드레인 패턴(SD1, SD2) 사이에 금속-반도체 화합물 층(SC), 예를 들어 실리사이드 층이 각각 개재될 수 있다. 활성 콘택(AC)은, 금속-반도체 화합물 층(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 예를 들어, 금속-반도체 화합물 층(SC)은 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
활성 콘택(AC)의 상면 상에는 제1 비아(VI1)가 제공될 수 있다. 제1 비아(VI1)를 통해, 활성 콘택(AC)은 제1 금속 층(M1)의 제1 및 제2 비트 라인들(BL1, BL2) 중 어느 하나와 전기적으로 연결될 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 접속하는 더미 콘택들(DAC)이 더 제공될 수 있다. 더미 콘택(DAC) 상에는 제1 비아(VI1)가 생략될 수 있다. 즉 더미 콘택(DAC)은 제1 금속 층(M1)과 전기적으로 연결되지 않을 수 있다. 본 발명의 다른 실시예로, 더미 콘택들(DAC)은 적어도 하나가 생략되거나 또는 모두 생략될 수도 있다.
게이트 전극(GE)에 접속하는 게이트 콘택(GC)이 제공될 수 있다. 게이트 콘택(GC)은, 게이트 전극(GE)의 상면에서 제1 금속 층(M1)까지 수직적으로 연장될 수 있다. 게이트 콘택(GC)을 통해 게이트 전극(GE)은 워드 라인 패드(WLP)와 전기적으로 연결될 수 있다.
본 발명의 일 실시예로, 활성 콘택(AC)은 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속 질화막 또는 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예로, 게이트 콘택(GC) 역시 도전 패턴(FM) 및 배리어 패턴(BM)을 포함할 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 제1 방향(D1)으로 연장되는 워드 라인들(WL)을 포함할 수 있다. 각각의 워드 라인들(WL)은 제2 비아(VI2)를 통해 워드 라인 패드(WLP)와 전기적으로 연결될 수 있다.
기판(100)의 제2 면(100B) 상에 후면 활성 콘택들(BAC) 및 후면 게이트 콘택들(BGC)이 제공될 수 있다. 후면 활성 콘택(BAC)은 제2 면(100B)으로부터 소스/드레인 패턴(SD1, SD2)의 하부까지 제3 방향(D3)으로 연장될 수 있다. 후면 활성 콘택(BAC)은 소스/드레인 패턴(SD1, SD2)에 접속할 수 있다.
후면 게이트 콘택(BGC)은 제2 면(100B)으로부터 게이트 전극(GE)의 하부까지 제3 방향(D3)으로 연장될 수 있다. 후면 게이트 콘택(BGC)은 게이트 전극(GE)에 접속할 수 있다. 후면 활성 콘택(BAC) 및 후면 게이트 콘택(BGC) 각각은, 활성 콘택(AC)처럼 도전 패턴(FM) 및 배리어 패턴(BM)을 포함할 수 있다.
본 발명의 일 실시예로, 후면 활성 콘택들(BAC)은, 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 공통 소스/드레인에 접속하는 후면 활성 콘택(BAC)을 포함할 수 있다. 후면 게이트 콘택들(BGC)은, 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 공통 게이트에 접속하는 후면 게이트 콘택(BGC)을 포함할 수 있다.
상기 후면 활성 콘택(BAC)과 상기 후면 게이트 콘택(BGC)은 서로 병합(merged)되어 공유 콘택(shared contact, BSC)을 구성할 수 있다. 도 4b를 다시 참조하면, 공유 콘택(BSC)을 통해 게이트 전극(GE)이 그에 인접하는 제1 소스/드레인 패턴(SD1)과 전기적으로 연결될 수 있다. 즉 공유 콘택(BSC)은 게이트 전극(GE)과 제1 소스/드레인 패턴(SD1) 사이의 전기적 연결 통로(ECN)를 제공할 수 있다. 공유 콘택(BSC)은 도 1의 제1 노드(N1) 또는 제2 노드(N2)에 해당할 수 있다.
일 실시예에 따르면, 공유 콘택(BSC)은 도 4b 및 도 4d에 나타난 바와 같이 후면 활성 콘택(BAC)과 후면 게이트 콘택(BGC)이 하나의 금속 콘택으로 병합된 형태를 가질 수 있다. 다른 실시예에 따르면, 공유 콘택(BSC)은 후면 활성 콘택(BAC)과 후면 게이트 콘택(BGC)이 서로 접촉하는 형태를 가질 수 있다. 즉, 후면 활성 콘택(BAC)과 후면 게이트 콘택(BGC) 사이의 계면이 명확하게 존재할 수 있다.
공유 콘택(BSC)은 후술할 후면 금속 층(BSM)에 연결되지 않을 수 있다. 평면적 관점에서, 공유 콘택(BSC)은 L자 형태를 가질 수 있다. 공유 콘택(BSC)은, 제2 방향(D2)으로 서로 인접하는 게이트 전극(GE)과 제1 소스/드레인 패턴(SD1)을 서로 전기적으로 연결할 수 있다 (도 4b 참조). 공유 콘택(BSC)은 제1 방향(D1)으로 서로 인접하는 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 서로 전기적으로 연결할 수 있다 (도 4d 참조). 즉 공유 콘택(BSC)은 L자 형태로 제공됨으로써, 제1 소스/드레인 패턴(SD1), 제2 소스/드레인 패턴(SD2) 및 게이트 전극(GE)을 서로 전기적으로 연결하는 기능을 수행할 수 있다.
본 실시예에 따른 MOL 층은 도 3a에 나타난 활성 콘택들(AC), 더미 콘택들(DAC) 및 게이트 콘택들(GC)만을 포함할 수 있다. 즉 MOL 층에 공유 콘택(BSC)이 생략될 수 있다. MOL 층 내에 공유 콘택이 생략됨으로써, MOL 층 내의 콘택들의 혼잡도가 줄어들 수 있다. 또한 MOL 층 내의 콘택들의 크기를 증가시켜, MOL 층 내의 저항을 감소시킬 수 있다.
기판(100)의 제2 면(100B) 상에 후면 금속 층(BSM)이 제공될 수 있다. 도 2에서 설명한 바와 같이, 후면 금속 층(BSM)은 제2 방향(D2)으로 연장되는 접지 라인들(VSS) 및 전원 라인들(VDD)을 포함할 수 있다. 접지 및 전원 라인들(VSS, VDD)과 제2 면(100B) 사이에 하부 절연막(LIL)이 제공될 수 있다.
도 4c를 다시 참조하면, 후면 활성 콘택(BAC)은, 하부 비아(BVI)를 통해 접지 및 전원 라인들(VSS, VDD) 중 어느 하나와 전기적으로 연결될 수 있다. 후면 활성 콘택(BAC)을 통해, 접지 라인(VSS)이 제2 소스/드레인 패턴(SD2)에 전기적으로 연결될 수 있다. 후면 활성 콘택(BAC)을 통해, 전원 라인(VDD)이 제1 소스/드레인 패턴(SD1)에 전기적으로 연결될 수 있다.
후면 금속 층(BSM) 아래에 파워 전송 네트워크 층(PDN)이 제공될 수 있다. 파워 전송 네트워크 층(PDN)은 접지 및 전원 라인들(VSS, VDD)과 전기적으로 연결된 복수개의 하부 배선들을 포함할 수 있다. 일 예로, 파워 전송 네트워크 층(PDN)은 접지 라인들(VSS)에 접지 전압을 인가하기 위한 배선 네트워크를 포함할 수 있다. 파워 전송 네트워크 층(PDN)은 전원 라인들(VDD)에 전원 전압을 인가하기 위한 배선 네트워크를 포함할 수 있다.
본 발명의 실시예들에 따르면, 비트 셀(CE1-CE4)에 접지 전압 및 전원 전압을 공급하기 위한 파워 배선은, 파워 전송 네트워크 층(PDN)의 형태로 기판(100)의 아래에 배치될 수 있다. 이로써 제1 금속 층(M1)을 비롯한 BEOL 층 내에는 파워 배선이 생략될 수 있다. BEOL 층 내에 파워 배선이 생략됨으로써, BEOL 층 내의 배선들의 혼잡도가 줄어들 수 있다. 또한 BEOL 층 내의 배선들의 크기를 증가시켜, BEOL 층 내의 저항을 감소시킬 수 있다.
도 5a 내지 도 10c는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다. 도 5a, 6a, 7a, 8a 및 9a는 도 3a 및 3b의 A-A'선에 따른 단면도들이다. 도 5b, 6b, 7b, 8b, 9b 및 10a는 도 3a 및 3b의 B-B'선에 따른 단면도들이다. 도 7c, 9c 및 10b는 도 3a 및 3b의 C-C'선에 따른 단면도들이다. 도 5c, 6c, 8c, 9d 및 10c는 도 3a 및 3b의 E-E'선에 따른 단면도들이다.
도 5a 내지 도 5c를 참조하면, 제1 내지 제4 비트 셀들(CE1-CE4)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 서로 교번적으로 적층된 제1 반도체 층들(ACL) 및 제2 반도체 층들(SAL)이 형성될 수 있다. 제1 반도체 층들(ACL)은 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 하나를 포함할 수 있고, 제2 반도체 층들(SAL)은 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 다른 하나를 포함할 수 있다.
제2 반도체 층(SAL)은 제1 반도체 층(ACL)에 대해 식각 선택비를 가질 수 있는 물질을 포함할 수 있다. 예를 들어, 제1 반도체 층들(ACL)은 실리콘(Si)을 포함할 수 있고, 제2 반도체 층들(SAL)은 실리콘-저마늄(SiGe)을 포함할 수 있다. 제2 반도체 층들(SAL) 각각의 저마늄(Ge)의 농도는 10 at% 내지 30 at%일 수 있다.
기판(100)의 제1 및 제2 PMOSFET 영역들(PR1, PR2) 및 제1 및 제2 NMOSFET 영역들(NR1, NR2) 상에 마스크 패턴들이 각각 형성될 수 있다. 상기 마스크 패턴은 제2 방향(D2)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다.
상기 마스크 패턴들을 식각 마스크로 패터닝 공정을 수행하여, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의하는 트렌치(TR)가 형성될 수 있다. 다시 말하면, 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 트렌치(TR)가 형성될 수 있다. 평면적 관점에서, 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장되는 바(bar) 형태를 가질 수 있다.
각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에 적층 패턴(STP)이 형성될 수 있다. 적층 패턴(STP)은 서로 교번적으로 적층된 제1 반도체 층들(ACL) 및 제2 반도체 층들(SAL)을 포함할 수 있다. 적층 패턴(STP)은 상기 패터닝 공정 동안 제1 및 제2 활성 패턴들(AP1, AP2)과 함께 형성될 수 있다.
트렌치(TR)를 채우는 소자 분리막(ST)이 형성될 수 있다. 구체적으로, 기판(100)의 전면 상에 제1 및 제2 활성 패턴들(AP1, AP2) 및 적층 패턴들(STP)을 덮는 절연막이 형성될 수 있다. 적층 패턴들(STP)이 노출될 때까지 상기 절연막을 리세스하여, 소자 분리막(ST)이 형성될 수 있다.
소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 적층 패턴들(STP)은 소자 분리막(ST) 위로 노출될 수 있다. 다시 말하면, 적층 패턴들(STP)은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 6a 내지 도 6c를 참조하면, 기판(100) 상에 적층 패턴들(STP)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 각각의 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MP)을 형성하는 것, 및 하드 마스크 패턴들(MP)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 7a 내지 도 7c를 참조하면, 제1 활성 패턴(AP1) 상의 적층 패턴(STP) 내에 제1 리세스들(RS1)이 형성될 수 있다. 제2 활성 패턴(AP2) 상의 적층 패턴(STP) 내에 제2 리세스들(RS2)이 형성될 수 있다. 제1 및 제2 리세스들(RS1, RS2)을 형성하는 동안, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측 상의 소자 분리막(ST)이 더 리세스될 수 있다 (도 7c 참고).
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1) 상의 적층 패턴(STP)을 식각하여, 제1 리세스들(RS1)이 형성될 수 있다. 제1 리세스(RS1)는, 한 쌍의 희생 패턴들(PP) 사이에 형성될 수 있다. 제2 활성 패턴(AP2) 상의 적층 패턴(STP) 내의 제2 리세스들(RS2)은, 제1 리세스들(RS1)을 형성하는 것과 동일한 방법으로 형성될 수 있다.
제1 반도체 층들(ACL)로부터, 서로 인접하는 제1 리세스들(RS1) 사이에 순차적으로 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 각각 형성될 수 있다. 제1 반도체 층들(ACL)로부터, 서로 인접하는 제2 리세스들(RS2) 사이에 순차적으로 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 각각 형성될 수 있다. 서로 인접하는 제1 리세스들(RS1) 사이의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 제1 채널 패턴(CH1)을 구성할 수 있다. 서로 인접하는 제2 리세스들(RS2) 사이의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 제2 채널 패턴(CH2)을 구성할 수 있다.
제1 리세스들(RS1) 내에 제1 소스/드레인 패턴들(SD1)이 각각 형성될 수 있다. 구체적으로, 제1 리세스(RS1)의 내측벽을 시드층(seed layer)으로 하는 제1 SEG 공정을 수행하여, 버퍼층(BFL)이 형성될 수 있다. 버퍼층(BFL)은, 제1 리세스(RS1)에 의해 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 기판(100)을 시드로 하여 성장될 수 있다. 일 예로, 상기 제1 SEG 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
버퍼층(BFL)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 버퍼층(BFL)은 상대적으로 저농도의 저마늄(Ge)을 함유할 수 있다. 본 발명의 다른 실시예로, 버퍼층(BFL)은 저마늄(Ge)을 제외한 실리콘(Si)만을 함유할 수도 있다. 버퍼층(BFL)의 저마늄(Ge)의 농도는 0 at% 내지 10 at%일 수 있다.
버퍼층(BFL) 상에 제2 SEG 공정을 수행하여, 메인층(MAL)이 형성될 수 있다. 메인층(MAL)은 제1 리세스(RS1)를 완전히 채우거나 거의 다 채우도록 형성될 수 있다. 메인층(MAL)은 상대적으로 고농도의 저마늄(Ge)을 함유할 수 있다. 일 예로, 메인층(MAL)의 저마늄(Ge)의 농도는 30 at% 내지 70 at%일 수 있다.
본 발명의 일 실시예로, 메인층(MAL) 상에 제3 SEG 공정을 수행하여, 캐핑층이 형성될 수 있다. 상기 캐핑층은 실리콘(Si)을 포함할 수 있다. 상기 캐핑층의 실리콘(Si)의 농도는 98 at% 내지 100 at%일 수 있다.
버퍼층(BFL) 및 메인층(MAL)을 형성하는 동안, 제1 소스/드레인 패턴(SD1)이 p형을 갖도록 하는 불순물(예를 들어, 보론, 갈륨 또는 인듐)이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴(SD1)이 형성된 후 제1 소스/드레인 패턴(SD1)에 불순물이 주입될 수 있다.
제2 리세스들(RS2) 내에 제2 소스/드레인 패턴들(SD2)이 각각 형성될 수 있다. 구체적으로, 제2 소스/드레인 패턴(SD2)은 제2 리세스(RS2)의 내측벽을 시드층으로 하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여 형성될 수 있다. 일 예로, 제2 소스/드레인 패턴(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제2 소스/드레인 패턴(SD2)을 형성하는 동안, 제2 소스/드레인 패턴(SD2)이 n형을 갖도록 하는 불순물(예를 들어, 인, 비소 또는 안티모니)이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제2 소스/드레인 패턴(SD2)이 형성된 후 제2 소스/드레인 패턴(SD2)에 불순물이 주입될 수 있다.
본 발명의 일 실시예로, 제2 소스/드레인 패턴(SD2)을 형성하기 전에, 제2 리세스(RS2)를 통해 노출된 제2 반도체 층(SAL)의 일부를 절연 물질로 교체하여 내측 스페이서(IP)를 형성할 수 있다. 결과적으로, 제2 소스/드레인 패턴(SD2)과 제2 반도체 층들(SAL) 사이에 내측 스페이서들(IP)이 각각 형성될 수 있다.
도 8a 내지 도 8c를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MP)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
포토리소그래피를 이용하여, 희생 패턴(PP)의 일 영역을 선택적으로 오픈할 수 있다. 예를 들어, 서로 인접하는 제1 활성 패턴(AP1)과 제2 활성 패턴(AP2) 사이의 희생 패턴(PP)의 영역이 선택적으로 오픈될 수 있다. 오픈된 희생 패턴(PP)의 영역을 선택적으로 식각하여 제거할 수 있다. 희생 패턴(PP)이 제거된 공간에 절연 물질을 채워, 게이트 커팅 패턴(CT)이 형성될 수 있다 (도 8c 참조).
노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써, 제1 및 제2 채널 패턴들(CH1, CH2)을 노출하는 외측 영역(ORG)이 형성될 수 있다 (도 8c 참조). 희생 패턴들(PP)을 제거하는 것은, 폴리실리콘을 선택적으로 식각하는 식각액을 이용한 습식 식각을 포함할 수 있다.
외측 영역(ORG)을 통해 노출된 제2 반도체 층들(SAL)이 선택적으로 제거되어, 내측 영역들(IRG)이 형성될 수 있다 (도 8c 참조). 구체적으로, 제2 반도체 층들(SAL)을 선택적으로 식각하는 식각 공정을 수행하여, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 그대로 잔류시킨 채 제2 반도체 층들(SAL)만을 제거할 수 있다. 상기 식각 공정은, 상대적으로 높은 저마늄 농도를 갖는 실리콘-저마늄에 대해 높은 식각률을 가질 수 있다. 예를 들어, 상기 식각 공정은 저마늄 농도가 10 at%보다 큰 실리콘-저마늄에 대해 높은 식각률을 가질 수 있다. 한편, 제1 소스/드레인 패턴(SD1)은, 상대적으로 낮은 저마늄의 농도를 갖는 버퍼층(BFL)으로 인해 상기 식각 공정 동안 보호될 수 있다.
도 8c를 다시 참조하면, 제2 반도체 층들(SAL)이 선택적으로 제거됨으로써, 각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에는 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)만이 잔류할 수 있다. 제2 반도체 층들(SAL)이 제거된 영역들을 통해 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3)이 각각 형성될 수 있다.
구체적으로, 활성 패턴(AP1 또는 AP2)과 제1 반도체 패턴(SP1) 사이에 제1 내측 영역(IRG1)이 형성되고, 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 제2 내측 영역(IRG2)이 형성되며, 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 제3 내측 영역(IRG3)이 형성될 수 있다.
도 9a 내지 도 9d를 참조하면, 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 상에 게이트 절연막(GI)이 콘포멀하게 형성될 수 있다. 게이트 절연막(GI) 상에 게이트 전극(GE)이 형성될 수 있다. 게이트 전극(GE)은, 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 내에 각각 형성되는 제1 내지 제3 내측 전극들(PO1, PO2, PO3) 및 외측 영역(ORG) 내에 형성되는 외측 전극(PO4)을 포함할 수 있다.
게이트 전극(GE)이 리세스되어, 그 높이가 줄어들 수 있다. 게이트 전극(GE)이 리세스 되는 동안 제1 및 제2 게이트 커팅 패턴들(CT1, CT2)의 상부도 살짝 리세스될 수 있다. 리세스된 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다.
제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다.
활성 콘택(AC)을 형성하는 것은, 배리어 패턴(BM)을 형성하는 것 및 배리어 패턴(BM) 상에 도전 패턴(FM)을 형성하는 것을 포함할 수 있다. 배리어 패턴(BM)은 콘포멀하게 형성될 수 있으며, 금속막/금속 질화막을 포함할 수 있다. 도전 패턴(FM)은 저저항 금속을 포함할 수 있다.
도 10a 내지 도 10c를 참조하면, 제2 층간 절연막(120) 상에 제1 금속 층(M1) 및 제2 금속 층(M2)이 순차적으로 형성될 수 있다. 제1 금속 층(M1)은 제1 비트 라인들(BL1), 제2 비트 라인들(BL2), 워드 라인 패드들(WLP) 및 더미 패드들(DMP)을 포함할 수 있다. 워드 라인 패드(WLP)와 게이트 전극(GE)을 연결하는 게이트 콘택(GC)이 더 형성될 수 있다. 제2 금속 층(M2)은 워드 라인들(WL)을 포함할 수 있다. 도시되진 않았지만, 제2 금속 층(M2) 상에 추가적인 BEOL 층이 더 형성될 수 있다.
기판(100)의 제2 면(100B) 상에 후면 콘택 홀들(BCH)이 형성될 수 있다. 후면 콘택 홀(BCH)은 기판(100)을 관통하여 제2 면(100B)으로부터 소스/드레인 패턴(SD1, SD2)의 하부까지 수직적으로 연장될 수 있다. 후면 콘택 홀(BCH)은 소스/드레인 패턴(SD1, SD2)을 노출할 수 있다. 후면 콘택 홀들(BCH) 중 적어도 하나는, 소스/드레인 패턴(SD1, SD2)뿐만 아니라 게이트 전극(GE)을 더 노출할 수 있다.
후면 콘택 홀들(BCH) 각각의 내측벽 상에 콘택 스페이서가 형성될 수 있다. 후면 콘택 홀들(BCH) 내에 도전 물질을 채워, 후면 활성 콘택들(BAC) 및 후면 게이트 콘택들(BGC)이 형성될 수 있다. 후면 활성 콘택(BAC)은 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다 (도 10b 참조). 후면 활성 콘택(BAC)과 소스/드레인 패턴(SD1, SD2) 사이에 금속-반도체 화합물 층(SC)이 형성될 수 있다. 후면 게이트 콘택(BGC)은 게이트 전극(GE)과 전기적으로 연결될 수 있다 (도 10c 참조). 후면 활성 콘택들(BAC) 중 하나와 후면 게이트 콘택들(BGC) 중 그에 대응하는 하나가 서로 연결되어, 공유 콘택(BSC)을 형성할 수 있다 (도 10a 참조).
도 4a 내지 도 4e를 다시 참조하면, 기판(100)의 제2 면(100B) 상에 하부 절연막(LIL)이 형성될 수 있다. 하부 절연막(LIL) 상에 후면 금속 층(BSM)이 형성될 수 있다. 후면 금속 층(BSM)은 접지 라인들(VSS) 및 전원 라인들(VDD)을 포함할 수 있다. 접지 라인들(VSS) 및 전원 라인들(VDD) 각각은 하부 비아(BVI)를 통해 후면 활성 콘택(BAC)과 전기적으로 연결될 수 있다.
후면 금속 층(BSM) 상에 파워 전송 네트워크 층(PDN)이 형성될 수 있다. 파워 전송 네트워크 층(PDN)은 접지 라인들(VSS)에 접지 전압을 인가하도록 형성될 수 있다. 파워 전송 네트워크 층(PDN)은 전원 라인들(VDD)에 전원 전압을 인가하도록 형성될 수 있다.
이하 본 발명의 다양한 실시예들에 대해 설명한다. 후술할 본 발명의 실시예들에서는, 도 3a, 도 3b, 도 4a 내지 도 4e를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 도 11 내지 도 15 각각은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 11은 도 3a 및 도 3b의 A-A'선에 따른 단면도이다. 도 11을 참조하면, 제2 금속 층(M2)은 비트 라인 패드들(BLP)을 더 포함할 수 있다. 각각의 비트 라인 패드들(BLP)은 서로 인접하는 워드 라인들(WL) 사이에 제공될 수 있다. 비트 라인 패드(BLP)는 아일랜드 형태를 가질 수 있다.
제3 금속 층(M3)은 상부 비트 라인들(UBL)을 포함할 수 있다. 예를 들어, 상부 비트 라인들(UBL)은 제1 비트 라인(BL1)과 수직적으로 중첩되는 제1 상부 비트 라인(UBL1)을 포함할 수 있다. 제1 상부 비트 라인(UBL1)은 제1 비트 라인(BL1)과 함께 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 상부 비트 라인(UBL1)과 제1 비트 라인(BL1) 사이에 비트 라인 패드들(BLP)이 제2 방향(D2)을 따라 배열될 수 있다.
제1 비트 라인(BL1)은, 제2 비아들(VI2), 비트 라인 패드들(BLP) 및 제3 비아들(VI3)을 통해 제1 상부 비트 라인(UBL1)과 전기적으로 연결될 수 있다. 이로써, 신호가 제1 비트 라인(BL1)뿐만 아니라 제1 상부 비트 라인(UBL1)을 통해 흐를 수 있다. 신호가 제1 비트 라인(BL1) 및 제1 상부 비트 라인(UBL1)을 통해 두 가지 경로로 흐름으로써, 저항이 감소할 수 있다. 결과적으로 반도체 소자의 속도 및 전기적 특성이 향상될 수 있다.
도 12는 도 3a 및 도 3b의 B-B'선에 따른 단면도이다. 도 12를 참조하면, 공유 콘택(BSC)의 후면 게이트 콘택(BGC)은 제1 상면(TO1)을 가질 수 있고, 공유 콘택(BSC)의 후면 활성 콘택(BAC)은 제2 상면(TO2)을 가질 수 있다. 제1 상면(TO1)의 레벨(LV1)은 제2 상면(TO2)의 레벨(LV2)과 다를 수 있다. 일 실시예로, 제1 상면(TO1)의 레벨(LV1)은 제2 상면(TO2)의 레벨(LV2)보다 높을 수 있다. 다른 실시예로, 제1 상면(TO1)의 레벨(LV1)은 제2 상면(TO2)의 레벨(LV2)보다 낮을 수도 있다.
도 13은 도 3a 및 도 3b의 E-E'선에 따른 단면도이다. 도 13을 참조하면, 제1 채널 패턴(CH1)은 제1 방향(D1)으로 제1 폭(WI1)을 가질 수 있다. 제2 채널 패턴(CH2)은 제1 방향(D1)으로 제2 폭(WI2)을 가질 수 있다. 제1 폭(WI1)은 제2 폭(WI2)과 다를 수 있다. 일 실시예로, 제1 폭(WI1)은 제2 폭(WI2)보다 클 수 있다. 다시 말하면, NMOSFET의 채널 크기가 PMOSFET의 채널 크기보다 더 클 수 있고, 이로써 NMOSFET의 구동력이 PMOSFET의 구동력보다 커질 수 있다.
도 14는 도 3a 및 도 3b의 E-E'선에 따른 단면도이다. 도 14를 참조하면, 제2 채널 패턴(CH2)은 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)뿐만 아니라 제4 반도체 패턴(SP4)을 더 포함할 수 있다. 다시 말하면, NMOSFET의 나노시트들의 개수는 PMOSFET의 나노시트들의 개수보다 클 수 있다. 이로써 NMOSFET의 구동력이 PMOSFET의 구동력보다 커질 수 있다. 도시되진 않았지만, 앞서 도 13을 참조하여 설명한 바와 같이, NMOSFET의 나노시트의 폭 및 나노시트들의 개수는, PMOSFET의 나노시트의 폭 및 나노시트들의 개수보다 클 수도 있다.
도 15는 도 3a 및 도 3b의 E-E'선에 따른 단면도이다. 도 15를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 소자 분리막(ST) 위로 수직하게 돌출된 핀(fin) 형태를 가질 수 있다. 다시 말하면, 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 활성 핀일 수 있다. 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면(TS) 및 양 측벽들(SW) 상에 제공될 수 있다. 본 실시예에 따른 트랜지스터는, 게이트 전극이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
도 16a는 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 기판의 제1 면 상의 평면도이다. 도 16b는 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 기판의 제2 면 상의 평면도이다.
도 16a 및 도 16b를 참조하면, 비트 셀(CE)에 제1 방향(D1)으로 인접하는 리드 버퍼(read buffer, RB)가 더 제공될 수 있다. 리드 버퍼(RB)는 NMOSFET을 포함할 수 있다. 구체적으로, 리드 버퍼(RB)는 제2 활성 패턴(AP2)을 포함할 수 있다. 리드 버퍼(RB)의 제2 활성 패턴(AP2)의 폭은, 비트 셀(CE)의 제2 활성 패턴(AP2)의 폭과 동일하거나 더 클 수 있다.
제1 금속 층(M1)은 리드 버퍼(RB) 상의 리드 비트 라인(RBL) 및 리드 워드라인 패드(RWLP)를 더 포함할 수 있다. 리드 버퍼(RB) 상의 게이트 전극(GE)은 게이트 콘택(GC)을 통해 리드 워드라인 패드(RWLP)에 전기적으로 연결될 수 있다. 리드 버퍼(RB) 상의 제2 소스/드레인 패턴(SD2)은 활성 콘택(AC)을 통해 리드 비트 라인(RBL)에 전기적으로 연결될 수 있다. 리드 버퍼(RB) 상의 다른 제2 소스/드레인 패턴(SD2)은 후면 활성 콘택(BAC)을 통해 접지 라인(VSS)에 전기적으로 연결될 수 있다.
본 실시예에 따른 하나의 에스램 셀은, 6T의 비트 셀(CE)과 2T의 리드 버퍼(RB)를 포함할 수 있다. 즉 본 실시예의 에스램 셀은 8T 에스램 셀일 수 있다. 8T 에스램 셀에도 후면 콘택들(BAC, BGC) 및 후면 금속 층(BSM)이 동일하게 적용될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하는 기판;
    상기 제1 면 상의 제1 활성 패턴;
    상기 제1 활성 패턴 상의 제1 채널 패턴 및 상기 제1 채널 패턴에 연결되는 제1 소스/드레인 패턴;
    상기 제1 채널 패턴 상에 제공되어 제1 방향으로 연장되는 게이트 전극, 상기 게이트 전극과 상기 제1 소스/드레인 패턴은 상기 제1 방향과 교차하는 제2 방향으로 서로 인접하며;
    상기 제1 소스/드레인 패턴 및 상기 게이트 전극 아래에 제공되며, 상기 제1 소스/드레인 패턴 및 상기 게이트 전극을 서로 전기적으로 연결하는 공유 콘택; 및
    상기 제2 면 상의 후면 금속 층을 포함하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 공유 콘택은 상기 제2 면으로부터 상기 제1 소스/드레인 패턴 및 상기 게이트 콘택까지 수직하게 연장되는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 공유 콘택은, 상기 게이트 전극에 접속하는 후면 게이트 콘택 및 상기 제1 소스/드레인 패턴에 접속하는 후면 활성 콘택을 포함하고,
    상기 후면 게이트 콘택은 제1 상면을 갖고,
    상기 후면 활성 콘택은 제2 상면을 가지며,
    상기 제1 상면의 레벨과 상기 제2 상면의 레벨은 서로 다른 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 공유 콘택의 바닥면은 상기 제2 면과 공면을 이루는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 제1 면 상의 제2 활성 패턴;
    상기 제2 활성 패턴 상의 제2 소스/드레인 패턴; 및
    상기 제2 소스/드레인 패턴 아래에 제공되며, 상기 제2 소스/드레인 패턴에 접속하는 후면 활성 콘택을 더 포함하되,
    상기 후면 활성 콘택은 상기 후면 금속 층의 접지 라인에 전기적으로 연결되는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 제1 면 상의 제2 활성 패턴;
    상기 제2 활성 패턴 상의 제2 채널 패턴 및 상기 제2 채널 패턴에 연결되는 제2 소스/드레인 패턴;
    상기 제2 소스/드레인 패턴 상에 제공되며, 상기 제2 소스/드레인 패턴에 접속하는 활성 콘택; 및
    상기 활성 콘택 상의 제1 금속 층을 더 포함하되,
    상기 제1 금속 층은, 제1 비트 라인, 제2 비트 라인 및 워드 라인 패드를 포함하고,
    상기 활성 콘택은, 상기 제1 및 제2 비트 라인들 중 하나와 전기적으로 연결되는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 제1 금속 층은 더미 패드를 더 포함하는 반도체 메모리 소자.
  8. 제6항에 있어서,
    상기 제1 금속 층 상에 순차적으로 적층된 제2 금속 층 및 제3 금속 층을 더 포함하고,
    상기 제2 금속 층은 워드 라인들 및 상기 워드 라인들 사이의 비트 라인 패드를 포함하며,
    상기 제3 금속 층은 상부 비트 라인을 포함하고,
    상기 제1 및 제2 비트 라인들 중 상기 하나는, 상기 비트 라인 패드를 통해 상기 상부 비트 라인과 전기적으로 연결되는 반도체 메모리 소자.
  9. 제6항에 있어서,
    상기 제1 및 제2 채널 패턴들 각각은 적층된 반도체 패턴들을 포함하고,
    제2 채널 패턴의 상기 반도체 패턴들 각각의 폭은, 상기 제1 채널 패턴의 상기 반도체 패턴들 각각의 폭보다 큰 반도체 메모리 소자.
  10. 제6항에 있어서,
    상기 제1 및 제2 채널 패턴들 각각은 적층된 반도체 패턴들을 포함하고,
    제2 채널 패턴의 상기 반도체 패턴들의 개수는, 상기 제1 채널 패턴의 상기 반도체 패턴들의 개수보다 큰 반도체 메모리 소자.
  11. 기판 상의 에스램 셀을 포함하되,
    상기 에스램 셀은:
    제1 풀-업/다운 트랜지스터들 및 제2 풀-업/다운 트랜지스터들; 및
    상기 제1 풀-업/다운 트랜지스터들의 공통 소스/드레인과 상기 제2 풀-업/다운 트랜지스터들의 공통 게이트를 연결하는 제1 노드를 포함하고,
    상기 제1 노드는, 상기 공통 소스/드레인 및 상기 공통 게이트에 접속하여 이들을 서로 전기적으로 연결하는 공유 콘택을 포함하며,
    상기 공유 콘택은 상기 기판의 하부에 매립되고,
    상기 공유 콘택은, 상기 공통 소스/드레인에 전기적으로 연결되는 후면 활성 콘택 및 상기 공통 게이트에 전기적으로 연결되는 후면 게이트 콘택을 포함하는 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 후면 활성 콘택은, 상기 기판의 후면으로부터 상기 공통 소스/드레인까지 수직하게 연장되고,
    상기 후면 게이트 콘택은, 상기 기판의 상기 후면으로부터 상기 공통 게이트까지 수직하게 연장되는 반도체 메모리 소자.
  13. 제11항에 있어서,
    상기 공유 콘택의 바닥면은 상기 기판의 후면과 공면을 이루는 반도체 메모리 소자.
  14. 제11항에 있어서,
    상기 후면 게이트 콘택은 제1 상면을 갖고,
    상기 후면 활성 콘택은 제2 상면을 가지며,
    상기 제1 상면의 레벨과 상기 제2 상면의 레벨은 서로 다른 반도체 메모리 소자.
  15. 제11항에 있어서,
    상기 기판의 전면 상의 제1 금속 층;
    상기 제1 금속 층 상의 제2 금속 층; 및
    상기 기판의 후면 상의 후면 금속 층을 더 포함하되,
    상기 에스램 셀은:
    상기 제1 금속 층 내의 제1 비트 라인 및 제2 비트 라인;
    상기 제2 금속 층 내의 워드 라인; 및
    상기 후면 금속 층 내의 접지 라인 및 전원 라인을 포함하는 반도체 메모리 소자.
  16. 비트 셀 영역을 포함하는 기판;
    상기 비트 셀 영역 상의 제1 활성 패턴 및 제2 활성 패턴, 상기 제1 활성 패턴은 상기 제2 활성 패턴으로부터 제1 방향으로 이격되고;
    상기 제1 및 제2 활성 패턴들 사이의 트렌치를 채우는 소자 분리막;
    상기 제1 활성 패턴 상의 제1 채널 패턴 및 상기 제1 채널 패턴에 연결되는 제1 소스/드레인 패턴;
    상기 제2 활성 패턴 상의 제2 채널 패턴 및 상기 제2 채널 패턴에 연결되는 제2 소스/드레인 패턴;
    상기 제1 채널 패턴 상에 제공되어 상기 제1 방향으로 연장되는 게이트 전극;
    상기 게이트 전극과 상기 제1 채널 패턴 사이의 게이트 절연막;
    상기 게이트 전극의 적어도 하나의 측벽 상의 게이트 스페이서;
    상기 게이트 전극 상의 게이트 캐핑 패턴;
    상기 게이트 캐핑 패턴 상의 층간 절연막;
    상기 층간 절연막을 관통하여 상기 제2 소스/드레인 패턴에 접속하는 활성 콘택;
    상기 층간 절연막 상의 제1 금속 층, 상기 제1 금속 층은 상기 활성 콘택과 전기적으로 연결되는 비트 라인을 포함하고; 및
    상기 제1 소스/드레인 패턴 및 상기 게이트 전극 아래에 제공되며, 상기 제1 소스/드레인 패턴 및 상기 게이트 전극을 서로 전기적으로 연결하는 공유 콘택을 포함하는 반도체 메모리 소자.
  17. 제16항에 있어서,
    상기 공유 콘택과 상기 제1 소스/드레인 패턴 사이 및 상기 활성 콘택과 상기 제2 소스/드레인 패턴 사이 각각에 제공된 금속-반도체 화합물 층을 더 포함하는 반도체 메모리 소자.
  18. 제16항에 있어서,
    상기 기판의 후면 상에 제공된 후면 금속 층을 더 포함하되,
    상기 후면 금속 층은 접지 라인 및 전원 라인을 포함하는 반도체 메모리 소자.
  19. 제16항에 있어서,
    상기 제1 금속 층 상의 제2 금속 층을 더 포함하되,
    상기 제2 금속 층은 워드 라인을 포함하는 반도체 메모리 소자.
  20. 제16항에 있어서,
    상기 공유 콘택은, 상기 게이트 전극에 접속하는 후면 게이트 콘택 및 상기 제1 소스/드레인 패턴에 접속하는 후면 활성 콘택을 포함하고,
    상기 후면 게이트 콘택은 제1 상면을 갖고,
    상기 후면 활성 콘택은 제2 상면을 가지며,
    상기 제1 상면의 레벨과 상기 제2 상면의 레벨은 서로 다른 반도체 메모리 소자.
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