CN117917924A - 半导体存储器件及其制造方法 - Google Patents

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Abstract

一种半导体存储器件，包括：衬底，包括彼此相对的第一表面和第二表面；第一有源图案，在第一表面上；第一沟道图案，在第一有源图案上，并且第一源/漏图案连接到第一沟道图案；栅电极，设置在第一沟道图案上，并沿第一方向延伸，该栅电极在与第一方向相交的第二方向上与第一源/漏图案相邻；共享接触部，设置在第一源/漏图案和栅电极下方，并将第一源/漏图案和栅电极彼此电连接；以及背面金属层，在第二表面上。

Description

半导体存储器件及其制造方法
相关申请的交叉引用
本专利申请要求于2022年10月21日在韩国知识产权局递交的韩国专利申请No.10-2022-0136796的优先权，其全部内容通过引用合并于此。
技术领域
本公开涉及一种半导体存储器件及其制造方法，并且更具体地，涉及一种包括SRAM单元的半导体存储器件及其制造方法。
背景技术
半导体器件由于其小尺寸、多功能特性和/或低制造成本而广泛用于电子工业中。半导体器件可以被分类为用于存储逻辑数据的半导体存储器件、用于处理逻辑数据的半导体逻辑器件、以及具有半导体存储器件的功能和半导体逻辑器件的功能两者的混合半导体器件中的任何一种。随着电子工业的发展，对具有优良特性的半导体器件的需求越来越大。例如，对高可靠性、高速和/或多功能半导体器件的需求越来越大。为了满足这些需求，半导体器件已经高度集成，并且半导体器件的结构变得越来越复杂。
发明内容
在一个方面中，一种半导体存储器件可以包括：衬底，包括彼此相对的第一表面和第二表面；第一有源图案，在第一表面上；第一沟道图案，在第一有源图案上，并且第一源/漏图案连接到该第一沟道图案；栅电极，设置在第一沟道图案上，并沿第一方向延伸，该栅电极在与第一方向相交的第二方向上与第一源/漏图案相邻；共享接触部，设置在第一源/漏图案和栅电极下方，并将第一源/漏图案和栅电极彼此电连接；以及背面金属层，在第二表面上。
在一个方面中，一种半导体存储器件可以包括衬底上的SRAM单元。SRAM单元可以包括第一上拉/下拉晶体管和第二上拉/下拉晶体管；以及将第一上拉/下拉晶体管的公共源极/漏极连接到第二上拉/下拉晶体管的公共栅极的第一节点。第一节点可以包括连接到公共源极/漏极和公共栅极以将公共源极/漏极和公共栅极彼此电连接的共享接触部。共享接触部可以掩埋在衬底的下部中。共享接触部可以包括电连接到公共源极/漏极的背面有源接触部；以及电连接到公共栅极的背面栅极接触部。
在一个方面中，一种半导体存储器件可以包括：衬底，包括位单元区域；第一有源图案和第二有源图案，在位单元区域上，第一有源图案在第一方向上与第二有源图案间隔开；器件隔离层，填充第一有源图案和第二有源图案之间的沟槽；第一沟道图案，在第一有源图案上，并且第一源/漏图案连接到该第一沟道图案；第二沟道图案，在第二有源图案上，并且第二源/漏图案连接到该第二沟道图案；栅电极，设置在第一沟道图案上，并沿第一方向延伸；栅极绝缘层，在栅电极和第一沟道图案之间；栅极间隔物，在栅电极的至少一个侧壁上；栅极封盖图案，在栅电极上；层间绝缘层，在栅极封盖图案上；有源接触部，穿透层间绝缘层，以便连接到第二源/漏图案；第一金属层，在层间绝缘层上，该第一金属层包括电连接到有源接触部的位线；以及共享接触部，设置在第一源/漏图案和栅电极下方，并将第一源/漏图案和栅电极彼此电连接。
在一个方面中，一种制造半导体存储器件的方法可以包括：在衬底的前表面上形成有源图案；在有源图案上形成沟道图案和源/漏图案；在沟道图案上形成沿第一方向延伸的栅电极；形成背面接触孔，该背面接触孔通过衬底的背面暴露源/漏图案和栅电极；以及在背面接触孔中形成共享接触部。共享接触部可以将源/漏图案和栅电极彼此电连接。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，在附图中：
图1是示出了根据一些实施例的SRAM单元的等效电路图。
图2是示出了根据一些实施例的半导体存储器件的互连层的透视图。
图3A是用于示出根据一些实施例的半导体存储器件的衬底的第一表面的平面图。
图3B是用于示出根据一些实施例的半导体存储器件的衬底的第二表面的平面图。
图4A是沿图3A和图3B的线A-A′截取的截面图。
图4B是沿图3A和图3B的线B-B′截取的截面图。
图4C是沿图3A和图3B的线C-C′截取的截面图。
图4D是沿图3A和图3B的线D-D′截取的截面图。
图4E是沿图3A和图3B的线E-E′截取的截面图。
图5A至图10C是示出了根据一些实施例的制造半导体存储器件的方法的截面图。
图11至图15是示出了根据一些实施例的半导体存储器件的截面图。
图16A是用于示出根据一些实施例的半导体存储器件的衬底的第一表面的平面图。
图16B是用于示出根据一些实施例的半导体存储器件的衬底的第二表面的平面图。
具体实施方式
图1是示出了根据一些实施例的SRAM单元的等效电路图。
参照图1，根据一些实施例的SRAM单元可以包括第一上拉晶体管TU1、第一下拉晶体管TD1、第二上拉晶体管TU2、第二下拉晶体管TD2、第一传输门晶体管TA1和第二传输门晶体管TA2。第一上拉晶体管TU1和第二上拉晶体管TU2可以是PMOS晶体管。第一下拉晶体管TD1和第二下拉晶体管TD2以及第一传输门晶体管TA1和第二传输门晶体管TA2可以是NMOS晶体管。
第一上拉晶体管TU1的第一源极/漏极和第一下拉晶体管TD1的第一源极/漏极可以连接到第一节点N1。第一上拉晶体管TU1的第二源极/漏极可以连接到电源线VDD，并且第一下拉晶体管TD1的第二源极/漏极可以连接到地线VSS。第一上拉晶体管TU1的栅极可以电连接到第一下拉晶体管TD1的栅极。第一上拉晶体管TU1和第一下拉晶体管TD1可以构成第一反相器。第一上拉晶体管TU1和第一下拉晶体管TD1的彼此连接的栅极可以对应于第一反相器的输入端子，并且第一节点N1可以对应于第一反相器的输出端子。
第二上拉晶体管TU2的第一源极/漏极和第二下拉晶体管TD2的第一源极/漏极可以连接到第二节点N2。第二上拉晶体管TU2的第二源极/漏极可以连接到电源线VDD，并且第二下拉晶体管TD2的第二源极/漏极可以连接到地线VSS。第二上拉晶体管TU2的栅极可以电连接到第二下拉晶体管TD2的栅极。因此，第二上拉晶体管TU2和第二下拉晶体管TD2可以构成第二反相器。第二上拉晶体管TU2和第二下拉晶体管TD2的彼此连接的栅极可以对应于第二反相器的输入端子，并且第二节点N2可以对应于第二反相器的输出端子。
第一反相器和第二反相器可以彼此耦接以构成锁存结构。换言之，第一上拉晶体管TU1和第一下拉晶体管TD1的栅极可以电连接到第二节点N2，并且第二上拉晶体管TU2和第二下拉晶体管TD2的栅极可以电连接到第一节点N1。第一传输门晶体管TA1的第一源极/漏极可以连接到第一节点N1，并且第一传输门晶体管TA1的第二源极/漏极可以连接到第一位线BL1。第二传输门晶体管TA2的第一源极/漏极可以连接到第二节点N2，并且第二传输门晶体管TA2的第二源极/漏极可以连接到第二位线BL2。第一传输门晶体管TA1和第二传输门晶体管TA2的栅极可以电连接到字线WL。因此，可以实现根据实施例的SRAM单元。
图2是示出了根据一些实施例的半导体存储器件的互连层的透视图。
参照图2，存储单元CE1至CE4可以设置在衬底100上。存储单元CE1至CE4可以包括以2×2矩阵形式布置的第一位单元CE1至第四位单元CE4。第一位单元CE1至第四位单元CE4中的每一个可以是上面参照图1描述的SRAM单元。下面将参照图3A至图4E描述第一位单元CE1至第四位单元CE4的详细结构。
衬底100可以包括第一表面100A和与第一表面100A相对的第二表面100B。第一表面100A可以是衬底100的前表面。第二表面100B可以是衬底100的后表面。
第一金属层M1可以设置在衬底100的第一表面100A上。第一金属层M1可以是BEOL层的最下金属层。背面金属层BSM可以设置在衬底100的第二表面100B上。背面金属层BSM可以是背面电力传输网络层的最上金属层。第一金属层M1和背面金属层BSM中的每一个可以包括导电金属氮化物(例如，氮化钛或氮化钽)或金属材料(例如，钛、钽、钨、铜或铝)中的至少一种。
第一金属层M1可以包括沿第二方向D2延伸的第一位线BL1和第二位线BL2。当在平面图中观察时，第一位线BL1和第二位线BL2可以具有线形。
第一金属层M1可以包括字线焊盘WLP和虚设焊盘DMP。在一些实施例中，字线焊盘WLP和虚设焊盘DMP可以设置在第一位线BL1和第二位线BL2中的每一个的一侧。字线焊盘WLP和虚设焊盘DMP可以沿第二方向D2布置。当在平面图中观察时，字线焊盘WLP和虚设焊盘DMP中的每一个都可以具有岛形。字线焊盘WLP可以电连接到第二金属层M2中的字线WL。虚设焊盘DMP可以是浮置金属图案。
第一位线BL1中的一条、第二位线BL2中的一条、字线焊盘WLP中的两个和虚设焊盘DMP中的两个可以位于第一位单元CE1上。在一些实施例中，可以省略至少一个或所有虚设焊盘DMP。
背面金属层BSM可以包括沿第二方向D2延伸的地线VSS和电源线VDD。地线VSS和电源线VDD可以在第一方向D1上交替地布置。当在平面图中观察时，地线VSS和电源线VDD中的每一条可以具有线形。电源线VDD中的一条和地线VSS中的两条可以位于第一位单元CE1下方。
根据一些实施例，地线VSS和电源线VDD可以从包括第一表面100A上的第一金属层M1的BEOL层中完全省略。包括第一表面100A上的第一金属层M1的BEOL层可以包括位线BL1和BL2以及字线WL，但不包括地线VSS和电源线VDD。
图3A是用于示出根据实施例的半导体存储器件的衬底的第一表面的平面图。图3B是用于示出根据一些实施例的半导体存储器件的衬底的第二表面的平面图。图4A是沿图3A和图3B的线A-A′截取的截面图。图4B是沿图3A和图3B的线B-B′截取的截面图。图4C是沿图3A和图3B的线C-C′截取的截面图。图4D是沿图3A和图3B的线D-D′截取的截面图。图4E是沿图3A和图3B的线E-E′截取的截面图。根据本实施例的第一位单元CE1至第四位单元CE4中的每一个可以包括根据图1的电路图的SRAM单元。
参照图1、图3A、图3B和图4A至图4E，可以在衬底100的第一表面100A上设置第一有源图案AP1和第二有源图案AP2。衬底100可以是包括硅、锗或硅-锗的半导体衬底，或者化合物半导体衬底。器件隔离层ST(参见图4C)可以包括诸如氧化硅层之类的绝缘材料。
第一有源图案AP1和第二有源图案AP2可以在衬底100的一部分上。沟槽TR可以限定在彼此相邻的有源图案AP1和AP2之间。器件隔离层ST可以填充沟槽TR。
位单元CE1至CE4中的每一个可以包括一对第一有源图案AP1和一对第二有源图案AP2。再次参照图1，一对第二有源图案AP2中的一个第二有源图案可以包括第一传输门晶体管TA1的主体和第一下拉晶体管TD1的主体。一对第二有源图案AP2中的另一个第二有源图案可以包括第二传输门晶体管TA2的主体和第二下拉晶体管TD2的主体。
一对第一有源图案AP1中的一个第一有源图案可以包括第一上拉晶体管TU1的主体。一对第一有源图案AP1中的另一个第一有源图案可以包括第二上拉晶体管TU2的主体。
第一沟道图案CH1可以设置在第一有源图案AP1上。第二沟道图案CH2可以设置在第二有源图案AP2上。第一沟道图案CH1和第二沟道图案CH2中的每一个可以包括顺序地堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。第一半导体图案至第三半导体图案SP1、SP2和SP3可以在竖直方向(即，第三方向D3)上彼此间隔开(参见图4A)。
第一半导体图案至第三半导体图案SP1、SP2和SP3中的每一个可以包括硅(Si)、锗(Ge)或硅-锗(SiGe)。例如，第一半导体图案至第三半导体图案SP1、SP2和SP3中的每一个可以包括晶体硅。第一半导体图案至第三半导体图案SP1、SP2和SP3中的每一个可以是纳米片。
多个第一源/漏图案SD1可以设置在第一有源图案AP1上。多个第一凹陷RS1(图7B)可以形成在第一有源图案AP1上。第一源/漏图案SD1可以分别设置在第一凹陷RS1中。第一源/漏图案SD1可以是具有第一导电类型(例如，p型)的掺杂区。第一沟道图案CH1可以设置在一对第一源/漏图案SD1之间。换言之，顺序地堆叠的第一半导体图案至第三半导体图案SP1、SP2和SP3可以将一对第一源/漏图案SD1彼此连接。
多个第二源/漏图案SD2可以设置在第二有源图案AP2上。多个第二凹陷RS2可以形成在第二有源图案AP2上。第二源/漏图案SD2可以分别设置在第二凹陷RS2中。第二源/漏图案SD2可以是具有第二导电类型(例如，n型)的掺杂区。第二沟道图案CH2可以设置在一对第二源/漏图案SD2之间。换言之，顺序地堆叠的第一半导体图案至第三半导体图案SP1、SP2和SP3可以将一对第二源/漏图案SD2彼此连接。
第一源/漏图案SD1和第二源/漏图案SD2可以是通过选择性外延生长(SEG)工艺形成的外延图案。例如，第一源/漏图案SD1和第二源/漏图案SD2中的每一个的顶表面可以位于与第三半导体图案SP3的顶表面基本相同的高度处。在一些实施例中，第一源/漏图案SD1和第二源/漏图案SD2中的每一个的顶表面可以比第三半导体图案SP3的顶表面高。
第一源/漏图案SD1可以包括晶格常数大于衬底100的半导体元素的晶格常数的半导体元素(例如，SiGe)。因此，一对第一源/漏图案SD1可以向其间的第一沟道图案CH1提供压应力。第二源/漏图案SD2可以包括与衬底100相同的半导体元素(例如，Si)。
每个第一源/漏图案SD1可以包括缓冲层BFL和缓冲层BFL上的主层MAL。再次参照图4B，缓冲层BFL可以覆盖第一凹陷RS1的内表面。在一些实施例中，缓冲层BFL可以具有基本均匀的厚度。例如，缓冲层BFL的在第一凹陷RS1的底部上的在第三方向D3上的厚度可以基本等于缓冲层BFL的在第一凹陷RS1的上部的内侧壁上的在第二方向D2上的厚度。
在某些实施例中，缓冲层BFL的厚度可以在从缓冲层BFL的下部朝向缓冲层BFL的上部的方向上变小。例如，缓冲层BFL的在第一凹陷RS1的底部上的在第三方向D3上的厚度可以大于缓冲层BFL的在第一凹陷RS1的上部的内侧壁上的在第二方向D2上的厚度。缓冲层BFL可以具有沿第一凹陷RS1的轮廓的U形。
主层MAL可以填充第一凹陷RS1的除了缓冲层BFL之外的剩余区域的大部分。主层MAL的体积可以大于缓冲层BFL的体积。缓冲层BFL和主层MAL中的每一个可以包括硅锗(SiGe)。更具体地，缓冲层BFL可以包含相对较低浓度的锗(Ge)。在一些实施例中，缓冲层BFL可以包含比锗(Ge)更多的硅(Si)。缓冲层BFL的锗(Ge)的浓度可以在0at％至10at％的范围内。
主层MAL可以包含相对较高浓度的锗(Ge)。例如，主层MAL中的锗(Ge)的浓度可以在30at％至70at％的范围内。主层MAL中的锗(Ge)的浓度可以朝向第三方向D3增加。例如，与缓冲层BFL相邻的主层MAL可以具有大约40at％的锗(Ge)浓度，并且主层MAL的上部可以具有大约60at％的锗(Ge)浓度。
缓冲层BFL和主层MAL中的每一个可以包括允许第一源/漏图案SD1为p型的掺杂剂(例如，硼、镓或铟)。缓冲层BFL和主层MAL中的每一个的掺杂剂的浓度可以在1E18atom/cm3至5E22atom/cm3的范围内。主层MAL中的掺杂剂的浓度可以大于缓冲层BFL中的掺杂剂的浓度。
缓冲层BFL可以防止衬底100(即，第一有源图案AP1)与主层MAL之间、以及主层MAL与第一半导体图案至第三半导体图案SP1、SP2和SP3之间的堆叠层错(stacking fault)。如果发生堆叠层错，沟道电阻可能增加。在用栅电极GE的第一内部电极至第三内部电极PO1、PO2和PO3替换第二半导体层SAL的工艺期间，缓冲层BFL可以保护主层MAL。例如，缓冲层BFL可以防止用于去除第二半导体层SAL的蚀刻材料渗入并蚀刻主层MAL。
每个第二源/漏图案SD2可以包括硅(Si)。第二源/漏图案SD2还可以包括允许第二源/漏图案SD2具有n型导电性的掺杂剂(例如，磷、砷或锑)。第二源/漏图案SD2的掺杂剂的浓度可以在1E18atom/cm3至5E22atom/cm3的范围内。
栅电极GE可以沿第一方向D1延伸，以与第一沟道图案CH1和第二沟道图案CH2相交。栅电极GE可以沿第二方向D2布置。每个栅极电极GE可以与第一沟道图案CH1和第二沟道图案CH2中的对应的一个或多个竖直地重叠。
再次参照图4E，栅电极GE可以包括设置在有源图案AP1或AP2和第一半导体图案SP1之间的第一内部电极PO1、设置在第一半导体图案SP1和第二半导体图案SP2之间的第二内部电极PO2、设置在第二半导体图案SP2和第三半导体图案SP3之间的第三内部电极PO3、以及第三半导体图案SP3上的外部电极PO4。
栅电极GE可以设置在第一半导体图案至第三半导体图案SP1、SP2和SP3中的每一个的顶表面TS、底表面BS和两个侧壁SW上。例如，根据本实施例的晶体管可以是三维场效应晶体管(例如，MBCFET或GAAFET)，其中，栅电极GE三维地围绕沟道。
栅极切割图案CT可以将栅电极GE分成在第一方向D1上彼此相邻的两个栅电极GE。例如，栅极切割图案CT可以设置在沿第一方向D1彼此对齐的两个栅电极GE之间。栅极切割图案CT可以包括诸如氧化硅、氮化硅或其组合之类的绝缘材料。
再次参照图1、图3A、图3B和图4A至图4E，一对栅极间隔物GS可以分别设置在栅电极GE的外部电极PO4的两个侧壁上。栅极间隔物GS可以在第一方向D1上沿栅电极GE延伸。栅极间隔物GS的顶表面可以比栅电极GE的顶表面高。栅极间隔物GS的顶表面可以与下面将描述的第一层间绝缘层110的顶表面共面。栅极间隔物GS可以包括SiCN、SiCON或SiN中的至少一种。在一些实施例中，每个栅极间隔物GS可以包括由SiCN、SiCON或SiN中的至少两种形成的多层。
栅极封盖图案GP可以设置在栅电极GE上。栅极封盖图案GP可以在第一方向D1上沿栅极电极GE延伸。栅极封盖图案GP可以包括相对于下面将描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料。例如，栅极封盖图案GP可以包括SiON、SiCN、SiCON或SiN中的至少一种。
栅极绝缘层GI可以设置在栅电极GE和第一沟道图案CH1之间、以及栅电极GE和第二沟道图案CH2之间。栅极绝缘层GI可以覆盖第一半导体图案至第三半导体图案SP1、SP2和SP3中的每一个的顶表面TS、底表面BS和两个侧壁SW。栅极绝缘层GI可以覆盖栅电极GE下方的器件隔离层ST的顶表面。
在一些实施例中，栅极绝缘层GI可以包括氧化硅层、氮氧化硅层和/或高k介电层。高k介电层可以包括介电常数比氧化硅层的介电常数高的高k介电材料。例如，高k介电材料可以包括氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽或铌酸铅锌中的至少一种。
栅电极GE可以包括第一金属图案和第一金属图案上的第二金属图案。第一金属图案可以设置在栅极绝缘层GI上，并且可以与第一半导体图案至第三半导体图案SP1、SP2和SP3相邻。第一金属图案可以包括调节晶体管的阈值电压的功函数金属。可以通过调整第一金属图案的厚度和组成来获得晶体管的期望阈值电压。例如，栅电极GE的第一内部电极至第三内部电极PO1、PO2和PO3可以由与功函数金属相对应的第一金属图案形成。
第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括氮(N)以及从由钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)组成的组中选择的至少一种金属。另外，第一金属图案还可以包括碳(C)。在一些实施例中，第一金属图案可以包括多个堆叠的功函数金属层。
第二金属图案可以包括电阻比第一金属图案的电阻低的金属。例如，第二金属图案可以包括从由钨(W)、铝(Al)、钛(Ti)和钽(Ta)组成的组中选择的至少一种金属。例如，栅电极GE的外部电极PO4可以包括第一金属图案和第一金属图案上的第二金属图案。
再次参照图4A，可以在第二有源图案AP2上设置内部间隔物IP。内部间隔物IP可以分别设置在第二源/漏图案SD2与栅电极GE的第一内部电极至第三内部电极PO1、PO2和PO3之间。内部间隔物IP可以与第二源/漏图案SD2直接接触。栅电极GE的第一内部电极至第三内部电极PO1、PO2和PO3中的每一个可以通过内部间隔物IP与第二源/漏图案SD2间隔开。
第一层间绝缘层110可以设置在衬底100的第一表面100A上。第一层间绝缘层110可以覆盖栅极间隔物GS以及第一源/漏图案SD1和第二源/漏图案SD2。第一层间绝缘层110的顶表面可以与栅极封盖图案GP的顶表面和栅极间隔物GS的顶表面基本共面。覆盖栅极封盖图案GP的第二层间绝缘层120可以设置在第一层间绝缘层110上。第三层间绝缘层130可以设置在第二层间绝缘层120上。第四层间绝缘层140可以设置在第三层间绝缘层130上。例如，第一层间绝缘层110至第四层间绝缘层140中的每一个可以包括氧化硅层。
有源接触部AC可以穿透第一层间绝缘层110和第二层间绝缘层120，以便连接到第一源/漏图案SD1和第二源/漏图案SD2。有源接触部AC的顶表面可以与第二层间绝缘层120的顶表面基本共面。有源接触部AC可以是自对准接触部。换言之，有源接触部AC可以形成为通过栅极封盖图案GP和栅极间隔物GS自对准。例如，有源接触部AC可以覆盖栅极封盖图案GP的侧壁的至少一部分。
金属半导体化合物层SC(例如，硅化物层)可以设置在有源接触部AC和与其连接的源/漏图案SD1或SD2之间。有源接触部AC可以通过金属-半导体化合物层SC电连接到源/漏图案SD1或SD2。例如，金属-半导体化合物层SC可以包括硅化钛、硅化钽、硅化钨、硅化镍或硅化钴中的至少一种。
第一过孔VI1可以设置在有源接触部AC的顶表面上。有源接触部AC可以通过第一过孔VI1电连接到第一金属层M1的设置在第三层间绝缘层130中的第一位线BL1和第二位线BL2之一。
虚设接触部DAC可以穿透第一层间绝缘层110和第二层间绝缘层120，以便连接到第一源/漏图案SD1和第二源/漏图案SD2中的一些。在虚设接触部DAC上可以省略第一过孔VI1。例如，虚设接触部DAC可以不电连接到第一金属层M1。在某些实施例中，可以省略至少一个或所有虚设接触部DAC。
可以设置连接到栅电极GE的栅极接触部GC。栅极接触部GC可以从栅电极GE的顶表面竖直地延伸到第一金属层M1。栅电极GE可以通过栅极接触部GC电连接到字线焊盘WLP。
在一些实施例中，有源接触部AC可以包括导电图案FM和围绕导电图案FM的阻挡图案BM。例如，导电图案FM可以包括铝、铜、钨、钼或钴中的至少一种金属。阻挡图案BM可以覆盖导电图案FM的侧壁和底表面。阻挡图案BM可以包括金属氮化物层或金属层/金属氮化物层。金属层可以包括钛、钽、钨、镍、钴或铂中的至少一种。金属氮化物层可以包括氮化钛(TiN)层、氮化钽(TaN)层、氮化钨(WN)层、氮化镍(NiN)层、氮化钴(CoN)层或氮化铂(PtN)层中的至少一种。在一些实施例中，栅极接触部GC还可以包括导电图案FM和阻挡图案BM。
第二金属层M2可以设置在第四层间绝缘层140中。第二金属层M2可以包括沿第一方向D1延伸的字线WL。字线WL中的每一条可以通过第二过孔VI2电连接到字线焊盘WLP。
背面有源接触部BAC和背面栅极接触部BGC可以设置在衬底100的第二表面100B上。背面有源接触部BAC可以沿第三方向D3从第二表面100B延伸到源/漏图案SD1或SD2的下部。背面有源接触部BAC可以连接到源/漏图案SD1或SD2。
背面栅极接触部BGC可以沿第三方向D3从第二表面100B延伸到栅电极GE的下部。背面栅极接触部BGC可以连接到栅电极GE。与有源接触部AC一样，背面有源接触部BAC和背面栅极接触部BGC中的每一个可以包括导电图案FM和阻挡图案BM。
在一些实施例中，背面有源接触部BAC可以包括连接到第一上拉晶体管TU1和第一下拉晶体管TD1的公共源极/漏极的背面有源接触部BAC。背面栅极接触部BGC可以包括连接到第二上拉晶体管TU2和第二下拉晶体管TD2的公共栅极的背面栅极接触部BGC。
背面有源接触部BAC和背面栅极接触部BGC可以彼此合并以构成共享接触部BSC。再次参照图4B，栅电极GE可以通过共享接触部BSC电连接到与其相邻的第一源/漏图案SD1。换言之，共享接触部BSC可以在栅电极GE和第一源/漏图案SD1之间提供电连接路径ECN。共享接触部BSC可以对应于图1的第一节点N1或第二节点N2。
根据一些实施例，共享接触部BSC可以具有背面有源接触部BAC和背面栅极接触部BGC彼此合并为单个金属接触部的形状，如图4B和图4D所示。根据某些实施例，共享接触部BSC可以具有背面有源接触部BAC和背面栅极接触部BGC彼此接触的形状。换言之，可以清楚地存在背面有源接触部BAC和背面栅极接触部BGC之间的界面。
共享接触部BSC可以不连接到后面将描述的背面金属层BSM。当在平面图中观察时，共享接触部BSC可以具有L形。共享接触部BSC可以电连接在第二方向D2上彼此相邻的栅电极GE和第一源/漏图案SD1(参见图4B)。共享接触部BSC可以电连接在第一方向D1上彼此相邻的第一源/漏图案SD1和第二源/漏图案SD2(参见图4D)。换言之，共享接触部BSC可以设置为L形，以将第一源/漏图案SD1、第二源/漏图案SD2和栅电极GE彼此电连接。
根据本实施例的MOL层可以仅包括有源接触部AC、虚设接触部DAC和栅极接触部GC，如图3A所示。换言之，在MOL层中可以省略共享接触部BSC。由于在MOL层中省略了共享接触部BSC，因此可以降低MOL层中的接触部的拥挤程度。另外，可以增加MOL层中的接触部的尺寸，以降低MOL层中的电阻。
背面金属层BSM可以设置在衬底100的第二表面100B上。如参照图2所述，背面金属层BSM可以包括沿第二方向D2延伸的地线VSS和电源线VDD。下绝缘层LIL可以设置在第二表面100B与地线VSS和电源线VDD之间。
再次参照图4C，一些背面有源接触部BAC中的每一个可以通过下过孔BVI电连接到地线VSS和电源线VDD之一。地线VSS可以通过背面有源接触部BAC中的对应的一个背面有源接触部电连接到第二源/漏图案SD2中的对应的一个第二源/漏图案。电源线VDD可以通过背面有源接触部BAC中的对应的一个背面有源接触部电连接到第一源/漏图案SD1中的对应的一个第一源/漏图案。
电力传输网络层PDN可以设置在背面金属层BSM下方。电力传输网络层PDN可以包括电连接到地线VSS和电源线VDD的多条下互连线。例如，电力传输网络层PDN可以包括用于将地电压施加到地线VSS的互连网络。电力传输网络层PDN可以包括用于将电源电压施加到电源线VDD的互连网络。
根据实施例，用于向位单元CE1至CE4提供地电压和电源电压的电源互连线可以以电力传输网络层PDN的形式设置在衬底100下方。因此，在包括第一金属层M1的BEOL层中可以省略电源互连线。当在BEOL层中省略电源互连线时，可以降低BEOL层中的互连线的拥挤程度。另外，可以增加BEOL层中的互连线的尺寸，以降低BEOL层中的电阻。
图5A至图10C是示出了根据一些实施例的制造半导体存储器件的方法的截面图。图5A、图6A、图7A、图8A和图9A是沿图3A和图3B的线A-A′截取的截面图。图5B、图6B、图7B、图8B、图9B和图10A是沿图3A和图3B的线B-B′截取的截面图。图7C、图9C和图10B是沿图3A和图3B的线C-C′截取的截面图。图5C、图6C、图8C、图9D和图10C是沿图3A和图3B的线E-E′截取的截面图。
参照图5A至图5C，可以提供包括第一位单元CE1至第四位单元CE4的衬底100。第一半导体层ACL和第二半导体层SAL可以交替地形成在衬底100上。第一半导体层ACL可以包括硅(Si)、锗(Ge)和硅-锗(SiGe)中的一种，并且第二半导体层SA1可以包括硅(Si)、锗(Ge)和硅-锗(SiGe)中的另一种。
第二半导体层SAL可以包括相对于第一半导体层ACL具有蚀刻选择性的材料。例如，第一半导体层ACL可以包括硅(Si)，并且第二半导体层SAL可以包括硅-锗(SiGe)。每个第二半导体层SAL的锗(Ge)的浓度可以在10at％至30at％的范围内。
掩模图案可以形成在衬底100的第一位单元CE1至第四位单元CE4上。每个掩模图案可以具有沿第二方向D2延伸的线形或条形。
可以使用掩模图案作为蚀刻掩模来执行图案化工艺，以形成限定第一有源图案AP1和第二有源图案AP2的沟槽TR。例如，沟槽TR可以形成在第一有源图案AP1和第二有源图案AP2之间。当在平面图中观察时，第一有源图案AP1和第二有源图案AP2可以具有沿第二方向D2彼此平行延伸的条形。
堆叠图案STP可以形成在第一有源图案AP1和第二有源图案AP2中的每一个上。堆叠图案STP可以包括交替地堆叠的第一半导体层ACL和第二半导体层SAL。堆叠图案STP可以在图案化工艺中与第一有源图案AP1和第二有源图案AP2一起形成。
可以形成填充沟槽TR的器件隔离层ST。例如，可以在衬底100的整个顶表面上形成覆盖第一有源图案AP1和第二有源图案AP2以及堆叠图案STP的绝缘层。绝缘层可以凹陷直到堆叠图案STP被暴露，从而形成器件隔离层ST。
器件隔离层ST可以包括绝缘材料(例如，氧化硅)。堆叠图案STP可以暴露在器件隔离层ST上方。换言之，堆叠图案STP可以竖直地突出到器件隔离层ST之上。
参照图6A至图6C，可以在衬底100上形成与堆叠图案STP相交的牺牲图案PP。每个牺牲图案PP可以形成为具有沿第一方向D1延伸的线形或条形。
例如，形成牺牲图案PP可以包括：在衬底100的整个顶表面上形成牺牲层；在牺牲层上形成硬掩模图案MP；以及使用硬掩模图案MP作为蚀刻掩模将牺牲层图案化。牺牲层可以包括多晶硅。
可以在每个牺牲图案PP的两个侧壁上分别形成一对栅极间隔物GS。形成栅极间隔物GS可以包括：在衬底100的整个顶表面上共形地形成栅极间隔物层；以及各向异性地蚀刻栅极间隔物层。栅极间隔物层可以包括SiCN、SiCON或SiN中的至少一种。在某些实施例中，栅极间隔物层可以由包括SiCN、SiCON或SiN中的至少两种的多层形成。
参照图7A至图7C，可以在第一有源图案AP1上的堆叠图案STP中形成第一凹陷RS1。可以在第二有源图案AP2上的堆叠图案STP中形成第二凹陷RS2。在第一凹陷RS1和第二凹陷RS2的形成期间，在第一有源图案AP1和第二有源图案AP2中的每一个的两侧的器件隔离层ST可以进一步凹陷(参见图7C)。
更具体地，可以使用硬掩模图案MP和栅极间隔物GS作为蚀刻掩模来蚀刻第一有源图案AP1上的堆叠图案STP以形成第一凹陷RS1。第一凹陷RS1可以形成在一对牺牲图案PP之间。第二有源图案AP2上的堆叠图案STP中的第二凹陷RS2可以通过与第一凹陷RS1相同的方法形成。
顺序地堆叠的第一半导体图案至第三半导体图案SP1、SP2和SP3可以从彼此相邻的第一凹陷RS1之间的第一半导体层ACL形成。顺序地堆叠的第一半导体图案至第三半导体图案SP1、SP2和SP3可以从彼此相邻的第二凹陷RS2之间的第一半导体层ACL形成。彼此相邻的第一凹陷RS1之间的第一半导体图案至第三半导体图案SP1、SP2和SP3可以构成第一沟道图案CH1。彼此相邻的第二凹陷RS2之间的第一半导体图案至第三半导体图案SP1、SP2和SP3可以构成第二沟道图案CH2。
第一源/漏图案SD1可以分别形成在第一凹陷RS1中。例如，可以使用第一凹陷RS1的内表面作为种子层来执行第一选择性外延生长(SEG)工艺以形成缓冲层BFL。可以使用第一半导体图案至第三半导体图案SP1、SP2和SP3以及由第一凹陷RS1暴露的衬底100作为种子来生长缓冲层BFL。例如，第一SEG工艺可以包括化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。
缓冲层BFL可以包括晶格常数大于衬底100的半导体元素的晶格常数的半导体元素(例如，SiGe)。缓冲层BFL可以包含相对较低浓度的锗(Ge)。在某些实施例中，缓冲层BFL可以包含除锗(Ge)之外的硅(Si)。缓冲层BFL的锗(Ge)的浓度可以在0at％至10a％的范围内。
可以对缓冲层BFL执行第二SEG工艺以形成主层MAL。主层MAL可以形成为完全或几乎填充第一凹陷RS1。主层MAL可以包含相对较高浓度的锗(Ge)。例如，主层MAL的锗(Ge)的浓度可以在30at％至70at％的范围内。
在一些实施例中，可以对主层MAL执行第三SEG工艺以形成封盖层。封盖层可以包括硅(Si)。封盖层的硅(Si)的浓度可以在98at％至100at％的范围内。
可以在缓冲层BFL和主层MAL的形成期间原位注入用于允许第一源/漏图案SD1具有p型的掺杂剂(例如，硼、镓或铟)。在一些实施例中，在形成第一源/漏图案SD1之后，可以将掺杂剂注入或注射到第一源/漏图案SD1中。
可以在第二凹陷RS2中分别形成第二源/漏图案SD2。例如，可以通过使用第二凹陷RS2的内表面作为种子层执行SEG工艺来形成第二源/漏图案SD2。例如，第二源/漏图案SD2可以包括与衬底100相同的半导体元素(例如，Si)。
可以在第二源/漏图案SD2的形成期间原位注入用于允许第二源/漏图案SD2具有n型的掺杂剂(例如，磷、砷或锑)。在一些实施例中，在形成第二源/漏图案SD2之后，可以将掺杂剂注入或注射到第二源/漏图案SD2中。
在一些实施例中，在形成第二源/漏图案SD2之前，第二半导体层SAL的被第二凹陷RS2暴露的部分可以用绝缘材料代替以形成内部间隔物IP。因此，内部间隔物IP可以分别形成在第二源/漏图案SD2和第二半导体层SAL之间。
参照图8A至图8C，可以形成第一层间绝缘层110以覆盖第一源/漏图案SD1和第二源/漏图案SD2、硬掩模图案MP和栅极间隔物GS。例如，第一层间绝缘层110可以包括氧化硅层。
第一层间绝缘层110可以被平坦化以暴露牺牲图案PP的顶表面。可以使用回蚀工艺或化学机械抛光(CMP)工艺来执行第一层间绝缘层110的平坦化。硬掩模图案MP可以在平坦化工艺期间被完全去除。因此，第一层间绝缘层110的顶表面可以与牺牲图案PP的顶表面和栅极间隔物GS的顶表面基本共面。
可以使用光刻工艺选择性地将牺牲图案PP的区域开口。例如，可以选择性地将牺牲图案PP的在彼此相邻的第一有源图案AP1和第二有源图案AP2之间的区域开口。牺牲图案PP的开口区域可以被选择性地蚀刻，并且因此可以被去除。通过去除牺牲图案PP形成的空间可以用绝缘材料填充以形成栅极切割图案CT(参见图8C)。
可以选择性地去除牺牲图案PP的剩余暴露部分。可以通过去除牺牲图案PP来形成暴露第一沟道图案CH1和第二沟道图案CH2的外部区域ORG(参见图8C)。去除牺牲图案PP可以包括使用能够选择性地蚀刻多晶硅的蚀刻溶液来执行湿法蚀刻工艺。
可以选择性地去除通过外部区域ORG暴露的第二半导体层SAL以形成内部区域IRG(参见图8C)。例如，可以执行选择性地蚀刻第二半导体层SAL的蚀刻工艺以去除第二半导体层SAL，同时留下第一半导体图案至第三半导体图案SP1、SP2和SP3。蚀刻工艺可以相对于具有相对较高锗浓度的硅-锗具有较高蚀刻速率。例如，蚀刻工艺可以相对于具有大于10at％的锗浓度的硅-锗具有较高蚀刻速率。同时，在蚀刻工艺期间，第一源/漏图案SD1可以被具有相对较低锗浓度的缓冲层BFL保护。
再次参照图8C，当第二半导体层SAL被选择性地去除时，顺序地堆叠的第一半导体图案至第三半导体图案SP1、SP2和SP3可以保留在第一有源图案AP1和第二有源图案AP2中的每一个上。可以通过去除第二半导体层SAL来形成第一内部区域至第三内部区域IRG1、IRG2和IRG3。
详细地，第一内部区域IRG1可以形成在有源图案AP1或AP2和第一半导体图案SP1之间，第二内部区域IRG2可以形成在第一半导体图案SP1和第二半导体图案SP2之间，并且第三内部区域IRG3可以形成在第二半导体图案SP2和第三半导体图案SP3之间。
参照图9A至图9D，可以在暴露的第一半导体图案至第三半导体图案SP1、SP2和SP3上共形地形成栅极绝缘层GI。可以在栅极绝缘层GI上形成栅电极GE。栅电极GE可以包括分别形成在第一内部区域至第三内部区域IRG1、IRG2和IRG3中的第一内部电极至第三内部电极PO1、PO2和PO3、以及形成在外部区域ORG中的外部电极PO4。
栅电极GE可以凹陷以减小其高度。在栅电极GE的凹陷期问，栅极切割图案CT的上部也可以略微凹陷。可以在凹陷的栅电极GE上形成栅极封盖图案GP。
可以在第一层间绝缘层110上形成第二层间绝缘层120。第二层间绝缘层120可以包括氧化硅层。有源接触部AC可以形成为穿透第二层间绝缘层120和第一层间绝缘层110，并且有源接触部AC可以电连接到第一源/漏图案SD1和第二源/漏图案SD2。
形成有源接触部AC可以包括：形成阻挡图案BM；以及在阻挡图案BM上形成导电图案FM。阻挡图案BM可以共形地形成，并且可以包括金属层/金属氮化物层。导电图案FM可以包括低电阻金属。
参照图10A至图10C，可以在第二层间绝缘层120上顺序地形成第一金属层M1和第二金属层M2。第一金属层M1可以包括第一位线BL1、第二位线BL2、字线焊盘WLP和虚设焊盘DMP。还可以形成连接字线焊盘WLP和栅电极GE的栅极接触部GC。第二金属层M2可以包括字线WL。尽管未在图10A至图10C中示出，也可以在第二金属层M2上形成附加的BEOL层。
可以在衬底100的第二表面100B上形成背面接触孔BCH。背面接触孔BCH可以穿透衬底100的一部分，以从第二表面100B竖直地延伸到源/漏图案SD1或SD2的下部。背面接触孔BCH可以暴露源/漏图案SD1或SD2。背面接触孔BCH中的至少一个可以暴露栅电极GE以及源/漏图案SD1或SD2。
可以在每个背面接触孔BCH的内侧壁上形成接触间隔物。可以通过用导电材料填充背面接触孔BCH来形成背面有源接触部BAC和背面栅极接触部BGC。背面有源接触部BAC可以电连接到源/漏图案SD1或SD2(参见图10B)。可以在背面有源接触部BAC和源/漏图案SD1或SD2之间形成金属-半导体化合物层SC。背面栅极接触部BGC可以电连接到栅电极GE(参见图10C)。背面有源接触部BAC之一和背面栅极接触部BGC中的对应的一个背面栅极接触部可以彼此连接以形成共享接触部BSC(参见图10A)。
再次参照图4A至图4E，可以在衬底100的第二表面100B上形成下绝缘层LIL。可以在下绝缘层LIL上形成背面金属层BSM。背面金属层BSM可以包括地线VSS和电源线VDD。地线VSS和电源线VDD中的每一条可以通过下过孔BVI电连接到背面有源接触部BAC中的对应的一个背面有源接触部。
可以在背面金属层BSM上形成电力传输网络层PDN。可以形成电力传输网络层PDN以将地电压施加到地线VSS。可以形成电力传输网络层PDN以将电源电压施加到电源线VDD。
在下文中，将描述各种实施例。在以下实施例中，为了便于说明，将不再重复与参照图3A、图3B和图4A至图4E所提及的相同技术特征的描述，并且将主要描述以下实施例与图3A、图3B和图4A至图4E的实施例之间的差异。图11至图15是示出了根据一些实施例的半导体存储器件的截面图。
图11是沿图3A和图3B的线A-A′截取的截面图。参照图11，第二金属层M2还可以包括位线焊盘BLP。每个位线焊盘BLP可以设置在彼此相邻的字线WL之间。位线焊盘BLP可以具有岛形。
设置在第二金属层M2上的第三金属层M3可以包括上位线UBL。例如，上位线UBL可以包括与第一位线BL1竖直地重叠的第一上位线UBL1。第一上位线UBL1可以沿平行于第一位线BL1的第二方向D2延伸。位线焊盘BLP可以沿第二方向D2布置在第一上位线UBL1和第一位线BL1之间。
第一位线BL1可以通过第二过孔VI2、位线焊盘BLP和第三过孔VI3电连接到第一上位线UBL1。因此，信号可以流过第一上位线UBL1以及第一位线BL1。信号可以流过两条路径(即，第一位线BL1和第一上位线UBL1)，并且因此可以降低电阻。因此，可以提高半导体存储器件的速度和电特性。
图12是沿图3A和图3B的线B-B′截取的截面图。参照图12，共享接触部BSC的背面栅极接触部BGC可以具有第一顶表面TOS1，并且共享接触部BSC的背面有源接触部BAC可以具有第二顶表面TOS2。第一顶表面TOS1的高度LV1可以与第二顶表面TOS2的高度LV2不同。在一些实施例中，第一顶表面TOS1的高度LV1可以高于第二顶表面TOS2的高度LV2。在某些实施例中，第一顶表面TOS1的高度LV1可以低于第二顶表面TOS2的高度LV2。
图13是沿图3A和图3B的线E-E′截取的截面图。参照图13，第一沟道图案CH1可以在第一方向D1上具有第一宽度WI1。第二沟道图案CH2可以在第一方向D1上具有第二宽度WI2。第一宽度WI1可以与第二宽度WI2不同。在一些实施例中，第二宽度WI2可以大于第一宽度WI1。换言之，NMOSFET的沟道的尺寸可以大于PMOSFET的沟道的尺寸，并且因此NMOSFET的驱动力可以大于PMOSFET的驱动力。
图14是沿图3A和图3B的线E-E′截取的截面图。参照图14，除了堆叠的第一半导体图案至第三半导体图案SP1、SP2和SP3之外，第二沟道图案CH2还可以包括第四半导体图案SP4。换言之，NMOSFET的纳米片的数量可以大于PMOSFET的纳米片的数量。因此，NMOSFET的驱动力可以大于PMOSFET的驱动力。尽管未在附图中示出，但如上面参照图13所述，NMOSFET的纳米片的宽度和NMOSFET的纳米片的数量可以分别大于PMOSFET的纳米片的宽度和PMOSFET的纳米片的数量。
图15是沿图3A和图3B的线E-E′截取的截面图。参照图15，第一有源图案AP1和第二有源图案AP2的上部中的每一个可以具有在器件隔离层ST上方竖直地突出的鳍形。换言之，第一有源图案AP1和第二有源图案AP2中的每一个可以是有源鳍。栅电极GE可以设置在第一沟道图案CH1和第二沟道图案CH2中的每一个的顶表面TS和两个侧壁SW上。根据本实施例的晶体管可以是三维场效应晶体管(例如，FinFET)，其中，栅电极三维地围绕沟道。
图16A是用于示出根据一些实施例的半导体存储器件的衬底的第一表面的平面图。图16B是用于示出根据一些实施例的半导体存储器件的衬底的第二表面的平面图。
参照图16A和图16B，还可以设置在第一方向D1上与位单元CE相邻的读取缓冲器RB。读取缓冲器RB可以包括NMOSFET。例如，读取缓冲器RB可以包括第二有源图案AP2。读取缓冲器RB的第二有源图案AP2的宽度可以等于或大于位单元CE的第二有源图案AP2的宽度。
第一金属层M1还可以包括设置在读取缓冲器RB上的读取位线RBL和读取字线焊盘RWLP。读取缓冲器RB上的栅电极GE可以通过栅极接触部GC电连接到读取字线焊盘RWLP。读取缓冲器RB的第二源/漏图案SD2可以通过有源接触部AC电连接到读取位线RBL。读取缓冲器RB的另一第二源/漏图案SD2可以通过背面有源接触部BAC电连接到地线VSS。
根据本实施例的SRAM单元可以包括具有六个晶体管(6T)的位单元CE和具有两个晶体管(2T)的读取缓冲器RB。换言之，本实施例的SRAM单元可以是8T SRAM单元。背面接触部BAC和BGC以及背面金属层BSM也可以应用于8T SRAM单元。
根据实施例，SRAM单元的节点可以包括从衬底的后表面(或背面)提供的共享接触部。因此，可以降低SRAM单元的MOL层的拥挤程度，并且可以增加MOL层中的接触部的尺寸，从而降低MOL层中的电阻。SRAM单元的地线和电源线可以设置在背面互连层中。因此，可以降低BEOL层的拥挤程度，并且可以增加BEOL层中的互连线的尺寸，从而降低BEOL层中的电阻。因此，可以改善根据实施例的半导体存储器件的电特性。
通过总结和回顾，实施例可以提供具有改善的电特性的半导体存储器件。
实施例还可以提供一种制造具有改善的电特性的半导体存储器件的方法。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅用于且应被解释为一般和描述性意义，而不是为了限制的目的。在一些情况下，如在提交本申请时本领域的普通技术人员所显而易见的，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用、或与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种半导体存储器件，包括：
衬底，包括第一表面和与所述第一表面相对的第二表面；
第一有源图案，在所述衬底上；
第一沟道图案，在所述第一有源图案上；
第一源/漏图案，连接到所述第一沟道图案；
栅电极，设置在所述第一沟道图案上，并沿第一方向延伸，所述栅电极在与所述第一方向相交的第二方向上与所述第一源/漏图案相邻；
共享接触部，设置在所述第一源/漏图案和所述栅电极下方，并将所述第一源/漏图案和所述栅电极彼此电连接；以及
背面金属层，在所述第二表面上。
2.根据权利要求1所述的半导体存储器件，其中，所述共享接触部从所述第二表面竖直地延伸到所述第一源/漏图案和所述栅电极。
3.根据权利要求1所述的半导体存储器件，其中：
所述共享接触部包括连接到所述栅电极的背面栅极接触部、以及连接到所述第一源/漏图案的背面有源接触部，
所述背面栅极接触部具有第一顶表面，
所述背面有源接触部具有第二顶表面，并且
所述第一顶表面的高度与所述第二顶表面的高度不同。
4.根据权利要求1所述的半导体存储器件，其中，所述共享接触部的底表面与所述第二表面共面。
5.根据权利要求1所述的半导体存储器件，还包括：
第二有源图案，在所述第一表面上；
第二源/漏图案，在所述第二有源图案上；以及
背面有源接触部，设置在所述第二源/漏图案下方，并连接到所述第二源/漏图案，
其中，所述背面有源接触部电连接到所述背面金属层的地线。
6.根据权利要求1所述的半导体存储器件，还包括：
第二有源图案，在所述第一表面上；
第二沟道图案，在所述第二有源图案上；
第二源/漏图案，连接到所述第二沟道图案；
有源接触部，设置在所述第二源/漏图案上，并连接到所述第二源/漏图案；以及
第一金属层，在所述有源接触部上，
其中，所述第一金属层包括第一位线、第二位线和字线焊盘，并且
所述有源接触部电连接到所述第一位线和所述第二位线之一。
7.根据权利要求6所述的半导体存储器件，其中，所述第一金属层还包括虚设焊盘。
8.根据权利要求6所述的半导体存储器件，还包括：
第二金属层和第三金属层，顺序地堆叠在所述第一金属层上，其中：
所述第二金属层包括字线和所述字线之间的位线焊盘，
所述第三金属层包括上位线，并且
所述第一位线和所述第二位线之一通过所述位线焊盘电连接到所述上位线。
9.根据权利要求6所述的半导体存储器件，其中，所述第一沟道图案和所述第二沟道图案中的每一个包括顺序地堆叠的半导体图案，并且
其中，所述第二沟道图案的每个半导体图案的宽度大于所述第一沟道图案的每个半导体图案的宽度。
10.根据权利要求6所述的半导体存储器件，其中，所述第一沟道图案和所述第二沟道图案中的每一个包括顺序地堆叠的半导体图案，并且
所述第二沟道图案的半导体图案的数量大于所述第一沟道图案的半导体图案的数量。
11.一种半导体存储器件，包括：
SRAM单元，在衬底上，
其中，所述SRAM单元包括：
第一上拉/下拉晶体管和第二上拉/下拉晶体管；以及
第一节点，将所述第一上拉/下拉晶体管的公共源极/漏极连接到所述第二上拉/下拉晶体管的公共栅极，
其中，所述第一节点包括连接到所述公共源极/漏极和所述公共栅极的共享接触部，所述共享接触部将所述公共源极/漏极和所述公共栅极彼此电连接，
所述共享接触部掩埋在所述衬底的下部中，并且
所述共享接触部包括电连接到所述公共源极/漏极的背面有源接触部、以及电连接到所述公共栅极的背面栅极接触部。
12.根据权利要求11所述的半导体存储器件，其中：
所述背面有源接触部从所述衬底的后表面竖直地延伸到所述公共源极/漏极，并且
所述背面栅极接触部从所述衬底的后表面竖直地延伸到所述公共栅极。
13.根据权利要求11所述的半导体存储器件，其中，所述共享接触部的底表面与所述衬底的后表面共面。
14.根据权利要求11所述的半导体存储器件，其中：
所述背面栅极接触部具有第一顶表面，
所述背面有源接触部具有第二顶表面，并且
所述第一顶表面的高度与所述第二顶表面的高度不同。
15.根据权利要求11所述的半导体存储器件，还包括：
第一金属层，在所述衬底的前表面上；
第二金属层，在所述第一金属层上；以及
背面金属层，在所述衬底的后表面上，
其中，所述SRAM单元还包括：
第一位线和第二位线，在所述第一金属层中；
字线，在所述第二金属层中；以及
地线和电源线，在所述背面金属层中。
16.一种半导体存储器件，包括：
衬底，包括位单元区域；
第一有源图案和第二有源图案，在所述位单元区域上，所述第一有源图案在第一方向上与所述第二有源图案间隔开；
器件隔离层，填充所述第一有源图案和所述第二有源图案之间的沟槽；
第一沟道图案，在所述第一有源图案上；
第一源/漏图案连接到所述第一沟道图案；
第二沟道图案，在所述第二有源图案上；
第二源/漏图案连接到所述第二沟道图案；
栅电极，设置在所述第一沟道图案上，并沿所述第一方向延伸；
栅极绝缘层，在所述栅电极和所述第一沟道图案之间；
栅极间隔物，在所述栅电极的至少一个侧壁上；
栅极封盖图案，在所述栅电极上；
层间绝缘层，在所述栅极封盖图案上；
有源接触部，穿透所述层间绝缘层，以便连接到所述第二源/漏图案；
第一金属层，在所述层间绝缘层上，所述第一金属层包括电连接到所述有源接触部的位线；以及
共享接触部，设置在所述第一源/漏图案和所述栅电极下方，并将所述第一源/漏图案和所述栅电极彼此电连接。
17.根据权利要求16所述的半导体存储器件，还包括：
金属-半导体化合物层，分别设置在所述共享接触部和第一源/漏图案之间、以及所述有源接触部和所述第二源/漏图案之间。
18.根据权利要求16所述的半导体存储器件，还包括：
背面金属层，设置在所述衬底的后表面上，
其中，所述背面金属层包括地线和电源线。
19.根据权利要求16所述的半导体存储器件，还包括：
第二金属层，在所述第一金属层上，
其中，所述第二金属层包括字线。
20.根据权利要求16所述的半导体存储器件，其中：
所述共享接触部包括连接到所述栅电极的背面栅极接触部、以及连接到所述第一源/漏图案的背面有源接触部，
所述背面栅极接触部具有第一顶表面，
所述背面有源接触部具有第二顶表面，并且
所述第一顶表面的高度与所述第二顶表面的高度不同。
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