TW202240695A - 半導體裝置 - Google Patents

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Abstract

一種半導體裝置，包括一基板，具有設置於基板之第一區域中的第一主動區及設置於基板之第二區域中的第二主動區。設置於第一主動區上的第一閘極堆疊及設置於第二主動區上的第二閘極堆疊，第一及第二閘極堆疊具有指向第一方向的伸長形狀。設置於第一閘極堆疊與第二閘極堆疊上方的第一金屬層。第一金屬層包括指向與第一方向正交之第二方向的複數第一金屬層結構。設置於第一金屬層上方的第二金屬層。第二金屬層包括指向第一方向的複數第二金屬層結構。設置於第二金屬層上方的第三金屬層。第三金屬層包括指向第二方向的複數第三金屬層結構。

Description

半導體裝置
本揭露係有關於一種半導體裝置，特別係有關於一種具有不同尺寸之金屬層結構的半導體裝置。
由於複雜的製程規則，對於積體電路(integrated circuit, IC)的設計，特別是在先進製程中而言，選路資源(routing resourc)的缺乏是一項挑戰。為了獲得良好的接腳(pin)存取能力以達成較小的晶片面積已及更好的性能，需要一種新穎的設計。
本揭露實施例提供一種半導體裝置。上述半導體裝置包括複數閘極結構，其中複數閘極結構中的每個閘極結構被設置為電晶體的閘極端子；複數第一金屬層結構，形成在複數閘極結構上方，其中複數第一金屬層結構中的每一者與複數閘極結構中的一者在俯視圖中十字交叉，且複數第一金屬層結構中的每一者具有第一厚度；複數第二金屬層結構，形成在複數第一金屬層結構上方，其中複數第二金屬層結構中的每一者與複數第一金屬層結構中的一者在俯視圖中十字交叉，且複數第二金屬層結構中的每一者具有第二厚度；以及複數第三金屬層結構，形成在複數第二金屬層結構上方，其中複數第三金屬層結構中的每一者與複數第二金屬層結構中的一者在俯視圖中十字交叉，且複數第三金屬層結構中的每一者具有第三厚度，並且第二厚度大於第一厚度與第三厚度兩者。
本揭露實施例提供一種半導體裝置。上述半導體裝置包括具有第一區域以及第二區域的基板；設置於基板之第一區域中的第一主動區；設置於基板之第二區域中的第二主動區；第一閘極堆疊以及第二閘極堆疊，第一閘極堆疊設置於第一主動區上方，而第二閘極堆疊設置於第二主動區上方，其中第一閘極堆疊與第二閘極堆疊具有指向第一方向的伸長形狀；第一金屬層，設置於第一閘極堆疊與第二閘極堆疊上方，其中第一金屬層包括指向第二方向的複數第一金屬層結構，第二方向與第一方向正交；第二金屬層，設置於第一金屬層上方，其中第二金屬層包括指向第一方向的複數第二金屬層結構；以及第三金屬層，設置於第二金屬層上方，其中第三金屬層包括指向第二方向的複數第三金屬層結構，其中：複數第一金屬層結構具有第一最小間距；複數第二金屬層結構具有第二最小間距；複數第三金屬層結構具有第三最小間距；以及第二最小間距大於第一最小間距與第三最小間距兩者。
本揭露實施例提供一種半導體裝置。上述半導體裝置包括基板；第一主動區以及第二主動區，位於基板上方並大致上沿著第一方向呈縱向指向；閘極電極，位於基板上方，並大致上沿著與第一方向垂直的第二方向呈縱向指向，其中閘極電極接合第一主動區以形成第一電晶體，並接合第二主動區以形成第二電晶體；第一源極接點，大致上沿著第二方向呈縱向指向，第一源極接點直接接觸第一電晶體的第一源極特徵；第二源極接點，大致上沿著第二方向呈縱向指向，第二源極接點直接接觸第二電晶體的第二源極特徵；以及汲極接點，大致上沿著第二方向呈縱向指向，汲極接點直接接觸第一電晶體的第一汲極特徵以及第二電晶體的第二汲極特徵兩者。
以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各元件及排列方式，其特定範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形的實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸的實施例。此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置之間的關係。
本揭露提供一種最佳化的佈局與金屬結構，以達成高密度與高速應用兩者。第1圖係根據一些實施例建構之半導體結構100的截面圖。在一些範例中，半導體結構100被形成在鰭片主動區(fin active region)上，且包括鰭式場效電晶體(FinFET)。在其他範例中，半導體結構100被固定在平坦的鰭片主動區上，且包括場效電晶體(FET)與閘極全環(Gate All Around, GAA)電晶體。半導體結構100包括一或多個標準單元，這些標準單元將被導入並重複地用於積體電路(IC)設計。這些標準單元可包括各種基本電路裝置，例如反相器(inverter)、反及閘(NAND gate)、反或閘(NOR gate)、及閘(AND gate)、或閘(OR gate)以及正反器(flip-flop)，它們在數位電路設計的應用中頗受歡迎，這些應用例如中央處理器(CPU)、圖形處理器(Graphic Processing Unit, GPU)以及系統單晶片(System-on-Chip, SOC)設計。舉例來說，半導體結構100包括以虛線101定義的單元。
半導體結構100包括半導體基板102。在一個範例中，半導體基板102包括矽。或者，半導體基板102可包括元素半導體，例如晶體結構中的矽或鍺；包括化合物半導體，例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；或其組合。在其他範例中，半導體基板102亦可包括絕緣層上矽(Silicon-on- Insulator, SoI)基板。SoI基板的製造使用佈植氧分離(Separation by Implantation of Oxygen, SIMOX)、晶片接合(bonding)及/或其他合適的方法。
半導體基板102還包括了各種隔離特徵，例如形成在半導體基板102上，並且在半導體基板102上定義各種主動區(例如：主動區108)的隔離特徵104。隔離特徵104利用了諸如淺溝槽隔離(Shallow Trench Isolation, STI)的隔離技術，以定義並電性隔離各種主動區。隔離特徵104可包括氧化矽、氮化矽、氮氧化矽、其他合適的介電材料、或其組合。隔離特徵104藉由任何合適的製程形成。舉例來說，STI特徵的形成包括微影(lithography)製程以曝露基板的一部分(例如：藉由使用乾式蝕刻及/或濕式蝕刻)、以一或多種介電材料填充溝槽(例如：藉由使用化學氣相沉積製程)、以及藉由研磨製程(例如：化學機械研磨(Chemical Mechanical Polishing, CMP)製程)平坦化基板並移除介電材料的多餘部分。在一些範例中，被填充的溝槽可具有多層結構，例如熱氧化物襯墊層(linear layer)以及氮化矽或氧化矽的填充層。
在一些範例中，主動區108為具有半導體表面的區域，其中多種摻雜特徵被形成並配置給一或多個裝置，例如二極體、電晶體及/或其他合適的裝置。主動區108可包括類似於半導體基板102之體(bulk)半導體材料的半導體材料(例如：矽)，或是包括不同的半導體材料，例如矽鍺(SiGe)、碳化矽(SiC)，或者是包括藉由磊晶生長(epitaxial growth)形成在半導體基板102上的複數半導體材料層(例如：交替的矽與矽鍺層)，以用於性能上的增強，例如用於應變(strain)效應以增加載子遷移率。
在一些範例中，主動區108是三維的，例如延伸高於隔離特徵104的鰭片主動區。鰭片主動區自半導體基板102中突出，並且具有三維輪廓，用於在FET的通道與閘極電極之間產生更有效的耦合(coupling)。主動區108的形成可藉由下列方法進行：選擇性地蝕刻以掘入(recess)隔離特徵104、或是選擇性地磊晶生長以生長具有與半導體基板102相同或不同材料的主動區、或其組合。
半導體基板102進一步包括各種摻雜特徵，例如n型摻雜井、p型摻雜井、源極與汲極特徵、其他摻雜特徵、或其組合，這些摻雜特徵被配置以形成各種裝置或裝置的組件，例如場效電晶體的源極與汲極特徵。半導體結構100包括形成在半導體基板102上的各種IC裝置。IC裝置包括鰭式場效電晶體(FinFET)、閘極全環(GAA)電晶體、二極體、雙極性電晶體、影像感測器、電阻器、電容器、電感器、記憶體單元、或其組合。在第1圖中，所提供的範例性FET僅用於說明。
半導體結構100進一步包括閘極110(或稱閘極堆疊110)，閘極110具有指向第一方向(X方向)之伸長的(elongated)形狀。在一個範例中，X方向與Y方向為正交，且定義了半導體基板102的頂部表面112。閘極為FET的一個特徵，並與其他特徵(例如：源極/汲極(S/D)特徵以及通道)一起作用；其中通道位於主動區中且直接位於閘極下方；S/D特徵位於主動區中且被設置在閘極的兩側上。
半導體結構100亦包括形成在半導體基板102上的一或多個互連閘極114。互連閘極114亦具有指向X方向之伸長的形狀。互連閘極114在結構、成分以及形成方面類似於閘極110。舉例來說，閘極110與互連閘極114藉由相同的程序共同地且同時地形成，此程序例如閘極後製製程(gate last process)。然而，互連閘極114被以不同的方式設置以及配置，因此具有不同的功能。在一些範例中，互連閘極114至少部分地著陸(land)於隔離特徵104上。舉例來說，互連閘極114部分地著陸於主動區108上，且部分地著陸於隔離特徵104上。互連閘極114因此而提供相鄰之IC裝置之間的隔離，並且額外地提供圖案密度上的調整以用於對製造進行改善，例如改善蝕刻、沉積以及化學機械研磨(CMP)。在一些範例中，互連閘極114因此被形成在相鄰的單元之間的邊界線上。進一步地，互連閘極114經由閘極接點(contact)連接到金屬線，並因此還作為位置互連(location interconnection)。
閘極110與互連閘極114具有相同的成分，由相同的製程形成，並且可以具有相同的結構。舉例來說，閘極110可包括閘極介電層(例如：氧化矽)以及設置於閘極介電層上的閘極電極(例如：被摻雜的多晶矽)。在一些範例中，閘極110包括其他適當的材料，以用於電路性能與製造整合。舉例來說，介電層包括界面層(interfacial layer)(例如：氧化矽)與高k值介電材料層。閘極電極包括金屬，例如鋁、銅、鎢、金屬矽化物、摻雜的多晶矽、其他合適的導電材料、或其組合。閘極電極可包括複數經過設計的導電薄膜，例如覆蓋層、功函數金屬層、阻擋層(blocking layer)以及填充金屬層(例如：鋁或鎢)。複數導電薄膜經過設計以具有分別匹配n型FET(nFET)及p型FET(pFET)的功函數。
在一些範例中，閘極110藉由不同的方法以不同的結構形成。舉例來說，閘極110可藉由各種沉積技術與適當的程序形成，例如閘極後製製程，其中首先形成虛擬(dummy)閘極，接著在形成源極與汲極特徵之後以金屬閘極取而代之。替代性地，閘極藉由高k值後製(high-k-last)製程形成，其中在形成源極與汲極特徵之後，閘極介電材料層與閘極電極兩者分別被高k值介電材料與金屬所取代。在高k值後製製程中，首先藉由沉積與圖案化形成虛擬閘極；接著在閘極側面上形成源極/汲極特徵，並在基板上形成層間介電層；藉由蝕刻移除虛擬閘極以完成閘極溝槽；然後在閘極溝槽中沉積閘極材料層。
繼續參照第1圖，半導體結構100進一步包括多層互連(Multilayer Interconnection, MLI)結構130。MLI結構130經過設計和配置，以耦接各種FET與其他裝置以形成具有各種邏輯閘的IC，邏輯閘例如反相器、反及閘、反或閘、及閘、或閘、正反器、或其組合。應注意的是，各種邏輯閘中的每一者可包括複數FET，且每個FET包括源極、汲極與閘極110。閘極110不應被與邏輯閘混淆。為使說明清晰，閘極110有時亦被稱為電晶體閘極。
MLI結構130包括第一金屬層132、第一金屬層132上方的第二金屬層134、以及第二金屬層134上方的第三金屬層136。MLI結構130的每個金屬層包括複數金屬層結構(亦稱為金屬線)，例如第一金屬層132中的複數第一金屬層結構(「M1」)，第二金屬層134中的複數第二金屬層結構(「M2」)、以及第三金屬層136中的複數第三金屬層結構(「M3」)。
在多個範例中，MLI結構130可包括更多金屬層，例如第四金屬層、第五金屬層等。在多個範例中，每個金屬層中的複數金屬層結構指向相同的方向。舉例來說，第一金屬層132中的複數第一金屬層結構指向Y方向，第二金屬層134中的複數第二金屬層結構指向X方向，且第三金屬層136中的複數第三金屬層結構指向Y方向。不同金屬層中的金屬層結構經由垂直導電特徵(亦稱為通孔或通孔特徵)進行連接。金屬層結構進一步經由垂直導電特徵耦接至基板102(例如：源極與汲極特徵)。在一些範例中，S/D特徵經由接點特徵(「接點(contact)」)116與第零通孔特徵(「第零通孔(via-0)」)142連接到第一金屬層結構。進一步地，第一金屬層132的第一金屬層結構經由第一通孔特徵(「第一通孔(via-1)」)144連接到第二金屬層134的第二金屬層結構；且第二金屬層134的第二金屬層結構經由第二通孔特徵(「第二通孔(via-2)」)146連接到第三金屬層136的第三金屬層結構。在一些範例中，第三金屬層136的第三金屬層結構經由第三通孔特徵(「第三通孔(via-3)」)連接到第四金屬層的第三金屬層結構，且第四金屬層的第四金屬層結構經由第四通孔特徵(「第四通孔(via-4)」)連接到第五金屬層的第五金屬層結構。
在那些接點與通孔特徵中，接點116以及第零通孔特徵142兩者均為導電特徵，以提供基板102與第一金屬層132之第一金屬層結構之間的垂直互連路徑，但它們在成分和形成方面是不同的。此外，接點116以及第零通孔特徵142可被分別形成。舉例來說，藉以形成接點116的程序包括圖案化層間介電(ILD)層以形成接點孔洞；在接點孔洞中進行沉積填充以形成接點；並且可以進一步包括化學機械研磨(CMP)，以從ILD層移除沉積的金屬材料並平坦化頂部表面。第零通孔特徵142的形成藉由一獨立程序進行，此獨立程序包括類似於形成接點116的程序，或者是替代性地包括雙鑲嵌(dual damascene)製程，以共同形成第零通孔特徵142與第一金屬層132的第一金屬層結構。在一些範例中，接點116包括阻障層(barrier layer)與第一金屬材料層(未圖示)；而第零通孔特徵142包括阻障層與第二金屬材料層(未圖示)。在多種範例中，阻障層包括鈦、氮化鈦、鉭、氮化鉭、其他合適的材料、或其組合。第一金屬材料層包括鈷，第二金屬材料層包括釕、鈷、銅或其組合。
在一個範例中，第一金屬材料層包括鈷；第二金屬材料層包括鎢；並且阻障層包括氮化鉭的第一阻障薄膜與鉭薄膜的第二阻障薄膜。在另一個範例中，於雙鑲嵌製程中，第零通孔特徵142與第一金屬層132的第一金屬層結構共同形成，其中第零通孔特徵142(並且還有第一金屬層結構)包括阻障層以及銅(或銅鋁合金)的第二金屬材料層。
在又一個範例中，第零通孔特徵142僅包括鎢。在第零通孔特徵142與第一金屬層結構兩者由一個雙鑲嵌製程形成的一些其他範例中，第零通孔特徵142與第一金屬層結構兩者包括氮化鈦薄膜、鈦薄膜與鈷的材料堆疊；或是氮化鈦薄膜、鈦薄膜與釕薄膜的材料堆疊；又或者是氮化鉭薄膜與銅薄膜的材料薄膜堆疊。
在示例性實施例中，於MLI結構130中，不同層中的金屬層結構具有不同的尺寸參數。舉例來說，第一金屬層132中的第一金屬層結構具有第一厚度T1，第二金屬層134中的第二金屬層結構具有第二厚度T2，且第三金屬層136中的第三金屬層結構具有第三厚度T3。第二厚度T2大於第一厚度T1以及第三厚度T3。第三厚度T3大於第一厚度T1。在一些範例中，第二厚度T2對第一厚度T1的第一厚度比值(T2/T1)處於約1.1與2的範圍內。相似地，第二厚度T2對第三厚度T3的第二厚度比值(T2/T3)處於約1.1與2的範圍內。在所揭露的結構中，那些參數與其他隨後導入的參數被提供為具有設計值或範圍。製造的電路可能會出現微小的變化，例如小於5%的變化。在一些實施例中，第一厚度比值(T2/T1)以及第二厚度比值(T2/T3)兩者均處於約1.2與2之間的範圍內。在又一些其他實施例中，第一厚度比值(T2/T1)以及第二厚度比值(T2/T3)兩者均處於約1.3與1.8之間的範圍內。這些比值被限制在那些範圍內，使得一方面選路(routing)效率以及晶片填塞密度(packing density)得以有效增加，且另一方面單元間耦合電容值(coupling capacitance)以及電源線電阻得以降低。
各種特徵的間距以及寬度在下文中進一步描述。閘極110具有最小間距Pg，第一金屬層132中的第一金屬層結構具有最小間距P1，第二金屬層134中的第二金屬層結構具有最小間距P2，且第三金屬層136中的第三金屬層結構具有最小間距P3。閘極110具有寬度Wg，第一金屬層132中的第一金屬層結構具有寬度W1，第二金屬層134中的第二金屬層結構具有寬度W2，且第三金屬層136中的第三金屬層結構具有寬度W3。在一些範例中，寬度W2大於寬度W1及寬度W3兩者。舉例來說，寬度W2對寬度W3的寬度比值(W2/W3)(此比值等於W2/W1)大於或等於1.2。
特徵的間距被定義為兩個相鄰特徵之間的尺寸(從相同位置量測，例如中心到中心，或是左側邊緣到左側邊緣)。舉例來說，閘極間距是從一個閘極到相鄰閘極的尺寸，而第二金屬層結構間距是第二金屬層134之第二金屬層結構中，從一者到相鄰的一者的尺寸。因為間距可能不是定值，因此前文於所揭露的結構中定義並限制最小間距。閘極110與第二金屬層結構兩者指向X方向。第一金屬層結構與第三金屬層結構指向Y方向。
在範例性實施例中，互連閘極114與第二金屬層134中的第二金屬層結構具有相同的最小間距，但具有不同的寬度。具體來說，最小間距Pg對最小間距P2的第一間距比值(Pg/P2)等於1，但寬度W2通常不等於寬度Wg。在一些範例中，當共同考慮閘極110與互連閘極114時，決定閘極110的最小間距。進一步地，第二金屬層134中之第二金屬層結構的最小間距P2大於第三金屬層136中之第三金屬層結構的最小間距P3，而最小間距P3又大於第一金屬層132中之第一金屬層結構的最小間距P1。舉例來說，最小間距P2對最小間距P3的第二間距比值(P2/P3)處於約1.1到2.0的範圍內。最小間距P3對最小間距P1的第三間距比值(P3/P1)處於約1.1到2.0的範圍內。在一些範例中，最小間距Pg與最小間距P2中的每一者處於約36奈米(nm)至52nm的範圍內，最小間距P1處於約20nm至28nm的範圍內，而最小間距P3處於約25nm至35nm的範圍內。
藉由利用所揭露的結構，第二金屬層結構具有較大的厚度與較大的最小間距。因此，藉由增加的第二層金屬結構之最小間距與厚度，第二金屬層結構的深寬比(aspect ratio)得以降低。在一些範例中，電源線(例如：Vdd及Vss)在第二金屬層結構中選路，以利用第二金屬層結構之較大尺寸以及較低電阻的優點。電源線選路包括實質上分佈在第二金屬層結構中之電源線的水平選路。
此外，因為第二金屬層結構具有大於第一金屬層結構及第三金屬層結構的厚度，因此第二金屬層結構具有低電阻，且因此提供了設計自由度以及性能上的改善(例如：電壓降(IR drop)降低)。第一金屬層結構與第三金屬層結構具有較低的厚度以及較密的間距，提供了選路效率的改善。
並且，第二金屬層結構具有大於第一金屬層結構及第三金屬層結構的最小金屬間距，這創造了夾芯(sandwich)金屬間距設計(窄(M1)-寬(M2)-窄(M3))，提供了額外的通孔設計特徵。舉例來說，這允許通孔成為方形的、槽形的(slot)或是更大的。此外，這也降低了通孔的RC(接觸電阻)，並為第二通孔特徵146的佈局最佳化(較大的槽形通孔或是從雙重圖案化變為單一圖案化的機會)提供了額外的空間。
在一些範例中，半導體結構100可包括具有第四金屬層結構的第四金屬層、具有第五金屬層結構的第五金屬層、以及具有第六金屬層結構的第六金屬層。並且，半導體結構100可包括將第三金屬層結構與第四金屬層結構連接的第三通孔特徵(第三通孔)、將第四金屬層結構與第五金屬層結構連接的第四通孔特徵(第四通孔)、以及將第五金屬層結構與第六金屬層結構連接的第五通孔特徵(第五通孔(via-5))。
第2A圖係根據一些實施例所示，範例性之半導體裝置200的第一佈局。第2B圖係第2A圖之半導體裝置200的線段A-A’的截面圖。第2C圖係第2A圖之半導體裝置200的線段B-B’的截面圖。第2D圖係第2A圖之半導體裝置200的線段C-C’的截面圖。在一些範例中，半導體裝置200為FinFET反相器。反相器包括n型金屬氧化物半導體(NMOS)FET以及p型金屬氧化物半導體(PMOS)FET。在一些範例中，半導體裝置200可包括互補式金屬氧化物半導體(CMOS)FET，或其組合。在一些替代性範例中，半導體裝置200可包括2D-FinFET、3D-FinFET、或其組合。
半導體裝置200為半導體結構100的一個實施例。多種金屬層結構與閘極經過調整方向、配置以及設計，以具有如半導體結構100中所述的尺寸。舉例來說，第二金屬層結構的厚度大於第三金屬層結構的厚度，而第三金屬層結構的厚度又大於第一金屬層結構的厚度。相似地，第二金屬層結構的間距大於第三金屬層結構的間距，而第三金屬層結構的間距又大於第一金屬層結構的間距。
參照第2A圖至第2D圖，半導體裝置200包括複數閘極結構(也就是第一閘極結構202a、第二閘極結構202b與第三閘極結構202c(統稱為閘極結構202))、複數第一金屬層結構(也就是第一第一金屬層結構204a、第二第一金屬層結構204b、第三第一金屬層結構204c、第四第一金屬層結構204d與第五第一金屬層結構204e(統稱為第一金屬層結構204))、複數第二金屬層結構(也就是第一第二金屬層結構206a與第二第二金屬層結構206b(統稱為第二金屬層結構206))、複數第三金屬層結構(也就是第一第三金屬層結構208a、第二第三金屬層結構208b、第三第三金屬層結構208c、第四第三金屬層結構208d、第五第三金屬層結構208e與第六第三金屬層結構208f(統稱為第三金屬層結構208)、閘極電極210、複數鰭片(也就是第一鰭片212a、第二鰭片212b、第三鰭片212c與第四鰭片212d(統稱為鰭片212)、閘極通孔214、複數第零通孔(也就是第一第零通孔216a(亦稱為源極通孔V0-Vss 216a)、第二第零通孔216b(亦稱為汲極通孔V0-Vdd 216b)與第三第零通孔216c)、複數第一通孔(也就是第一第一通孔218a與第二第一通孔218b)、以及複數接點結構(也就是第一接點結構220a、第二接點結構220b與第三接點結構220c(統稱為接點結構220))。複數鰭片亦被稱為氧化擴散(Oxide Diffusion, OD)。
參照第2A圖至第2D圖，半導體裝置200進一步包括基板222、複數井區(也就是第一井區224a、第二井區224b、第三井區224c與第四井區224b(統稱為井區224))、隔離結構228、複數S/D結構(也就是第一S/D結構230a、第二S/D結構230b、第三S/D結構230c與第四S/D結構230d(統稱為S/D結構230))、第一介電層232、第二介電層234、閘極介電層238、第一功函數金屬240a、第二功函數金屬240b、第一閘極末端介電質242a、第二閘極末端介電質242b以及閘極頂部介電質244。
在範例中，基板222可為半導體基板，例如體半導體、絕緣層上半導體(semiconductor-on-insulator, SOI)基板等，這些基板可為經摻雜的(例如：以p型或n型摻雜物摻雜)或是未摻雜的。基板222可為晶圓，例如矽晶圓。一般而言，SOI基板為形成在絕緣層上的一層半導體材料。舉例來說，絕緣層可為埋入式氧化物(buried oxide, BOX)層、矽氧化物層等。絕緣層被提供於基板上，典型的基板為矽或玻璃基板。亦可使用其他基板，例如多層或梯度(gradient)基板。在一些範例中，基板222的半導體材料可包括矽；鍺；包括化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；包括合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。在一些其他範例中，基板222包括體Si、SiP、SiGe、SiC、SiPC、Ge、SOI-Si、SOI-SiGe、III-V族材料、或其組合。
此外，井區224被形成在基板222上。在一些範例中，第一井區224a與第三井區224c包括p型基板，而第二井區224b與第四井區224d包括n型基板。舉例來說，第一井區224a與第三井區224c可被摻雜以p型摻雜物，例如磷或砷。第二井區224b與第四井區224d可被摻雜以n型摻雜物，例如硼或BF 2。此製造階段包括執行一或多個摻雜製程，例如執行佈植(implantation)製程以在基板222中形成井區224。在一些範例中，井區224的導電性型式不同於基板224的導電性型式，同時井區224的導電性型式與鰭片212的導電性型式相同。
在範例中，鰭片212(亦稱為通道212)被形成在井區224上。舉例來說，第一鰭片212a與第二鰭片212b被形成在第一井區224a上，而第三鰭片212c與第四鰭片212d被形成在第二井區224b上。在範例中，鰭片212為沿著第二方向(Y方向)延伸的半導體條(strip)。在一些範例中，鰭片212可藉由在基板222中蝕刻溝槽的方式而被形成在基板222上。蝕刻可為任何可接受的蝕刻製程，例如反應式離子蝕刻(reactive ion etching, RIE)製程、中子束蝕刻(neutral beam etching, NBE)製程等、或其組合。在其他範例中，蝕刻製程可為非等向性(anisotropic)製程。在此案例中，如第2D圖所示，鰭片212自井區224的頂部表面突出。在一些範例中，第一鰭片212a與第二鰭片212b包括矽通道，而第三鰭片212c與第四鰭片212d則包括矽通道或是矽鍺通道。在第2A圖至第2D圖中，共顯示了四個鰭片，但本揭露並不限於此。在一些範例中，鰭片212包括至少三個半導體鰭片，例如三個、四個、五個、六個或是更多個半導體鰭片。
隔離結構228被設置在井區224上方。在範例中，隔離結構228可為氧化物(例如：氧化矽)、氮化物(例如：氮化矽)等、或其組合，並且可藉由下列方法形成：以可接受的沉積製程沉積絕緣材料，沉積製程例如高密度電漿化學氣相沉積(high density plasma chemical vapor deposition, HDP-CVD)、流動式CVD (flowable CVD, FCVD)等；以可接受的平坦化製程平坦化絕緣材料，平坦化製程例如化學機械研磨(CMP)、回蝕刻(etch back)製程等；以及以可接受的蝕刻製程掘入(recess) 絕緣材料，蝕刻製程例如乾式蝕刻、濕式蝕刻或其組合。在此案例中，鰭片212自隔離結構228突出。也就是說，隔離結構228的頂部表面低於鰭片212的頂部表面。此外，隔離結構228的頂部表面可具有如圖所示之平坦的表面、凸起的(convex)表面、凹陷的(concave)表面(例如：碟壓(dishing))、或其組合。在一些範例中，隔離結構228可為淺溝槽隔離(STI)結構。
閘極結構被設置為跨越鰭片212並沿著X方向延伸。在一些範例中，Y方向與X方向是不同的。舉例來說，Y方向與X方向垂直或正交。詳細來說，如第2A圖至第2D圖所示，閘極結構中的一者包括閘極介電層238以及閘極介電層238上方的閘極電極210(也就是第一功函數金屬240a與第二功函數金屬240b)。閘極介電層238順應性地(conformally)覆蓋隔離結構228所曝露之複數鰭片212的表面。在範例中，閘極介電層238可為所具有之k值大於約7的高k值介電材料，並且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb或其組合的金屬氧化物或矽酸鹽(silicate)。閘極介電層238的形成方法可包括分子束沉積(Molecular-Beam Deposition, MBD)、原子層沉積(ALD)、電漿增強型化學氣相沉積(PECVD)等。在其他範例中，閘極介電層238可包括SiON、Ta 2O 5、Al 2O 3、含氮氧化物層、氮化氧化物、金屬氧化物介電材料、含Hf氧化物、含Ta氧化物、含Ti氧化物、含Zr氧化物、 含Al氧化物、含La氧化物、高k值材料(k值＞5)、或其組合。在一些範例中，閘極電極238可包括多晶矽、含金屬材料，例如TiN、TaN、TaC、Co、Ru、Al、其組合或其多層。儘管顯示了單一閘極介電層238，但可在閘極介電層238與閘極電極之間設置任何數量的功函數調諧(tuning)層。舉例來說，閘極結構可包括選自一群組的多重材料結構，該群組以從上到下的方式顯示包括多晶矽/SiON結構、金屬/高k值介電質結構、Al/耐火(refractory)金屬/高k質介電質結構、矽化物/高k值介電質結構、 或其組合。
進一步地，第一閘極末端介電質242a與第二閘極末端介電質242b(亦稱為間隔物)被沿著閘極結構的側壁設置。可藉由順應性地沉積介電材料並隨後非等向性地蝕刻介電材料的方式，來形成第一閘極末端介電質242a與第二閘極末端介電質242b。第一閘極末端介電質242a與第二閘極末端介電質242b的介電材料可包括氧化矽、氮化矽、氮氧化矽、SiCN等、或其組合。第一閘極末端介電質242a與第二閘極末端介電質242b的形成方法，可包括藉由諸如ALD、PECVD等的沉積形成介電材料，並接著進行諸如非等向性蝕刻製程的蝕刻。
第一S/D結構230a、第二S/D結構230b、第三S/D結構230c以及第四S/D結構230d(統稱為S/D結構230)被直接設置在井區224上方。在一些範例中，S/D結構230為磊晶結構，藉由在井區224之曝露表面上方生長磊晶層而形成。在井區224之曝露表面上進行之磊晶層的生長，可包括執行預清潔(pre-clean)製程以移除井區224之表面上的原生氧化物。接著，執行磊晶製程以在井區224的表面上生長磊晶的S/D結構230。在範例中，第二S/D結構230b可為包括SiGe、SiGeC、Ge、Si或其組合的磊晶結構，用於PMOS FET。在其他範例中，第一S/D結構230a可為包括SiP、SiC、SiPC、Si或其組合的磊晶結構，用於NMOS FET。在一些範例中，S/D結構230可具有端面(facet)，或者是可具有不規則的形狀。選擇性磊晶生長(SEG)製程可使用任何合適的磊晶生長方法，例如氣相磊晶(vapor phase epitaxy, VPE)、金屬有機CVD(metal-organic CVD, MOCVD)、分子束磊晶(molecular beam epitaxy, MBE)、以及液態磊晶(liquid phase epitaxy, LPE)。在一些範例中，S/D結構230可使用圖案化光阻遮罩以摻雜物進行佈植。在一些範例中，S/D結構230可在磊晶生長期間被原位(in situ)摻雜。
第一接點結構220a、第二接點結構220b與第三接點結構220c(統稱為接點結構220)被設置在S/D結構230上方，並物理性且電性地耦接到S/D結構230。在一些範例中，第一接點結構220a被形成在第一S/D結構230a上方，第二接點結構220b被形成在第二S/D結構230b上方，且第三接點結構220c被形成在第三S/D結構230c與第四S/D結構230d兩者上方。因此，第三接點結構230c是比第一接點結構220a和第二接點結構220b兩者還長的接點。在一些範例中，接點結構220被形成在第一介電層232中，介於相鄰的兩個閘極結構202之間。舉例來說，第一接點結構220a及第二接點結構220b被形成在第二閘極結構202b與第三閘極結構202c之間，且第三接點結構220c被形成在第一閘極結構202a與第二閘極結構202b之間。在一些範例中，接點結構220包括襯墊(liner)以及導電材料，襯墊例如擴散阻障層、黏著(adhesion)層等。襯墊可包括Ti、TiN、Ta、TaN等、或其組合。導電材料可為Ti、TiN、TaN、Co、Ru、Pt、W、Al、Cu、或其組合。接點結構220的形成可藉由電化學電鍍(electro-chemical plating)製程、CVD、PVD等進行。接點結構220的形成可包括下列操作。經由微影製程以及諸如非等向性製程的蝕刻製程將第一介電層232圖案化，以形成接點溝槽(未圖示)。將導電材料形成在第一介電層232上並填充在接點溝槽中。接著以可接受的平坦化製程將導電材料平坦化，以移除第一介電層232上方的導電材料，平坦化製程例如化學機械研磨(CMP)、回蝕刻製程等。因此，在一些範例中，接點結構220(包括第一接點結構220a、第二接點結構220b與第三接點結構230c)可實質上處於相同的高度(level)。
在範例中，接點結構220中的每一者為具有長邊與短邊的矩形接點。接點結構220的長邊沿著與第二金屬層結構206相同的方向延伸。在一些範例中，長邊對短邊的比值大於2。在第2B圖及第2C圖的截面圖中，接點結構220中的每一者為槽形或梯形。也就是說，接點結構220中之每一者的頂部面積，大於接點結構220中之每一者的底部面積。在一些範例中，複數矽化物層(未圖示)可被分別形成在接點結構220與S/D結構230之間，以降低接點結構220與S/D結構230之間的電阻。矽化物層可包括TiSi 2、NiSi、PtSi、CoSi 2、或其組合。
第一介電層232(亦稱為層間介電(ILD)層)被沿著接點結構220以及S/D結構230設置。在一些範例中，第一介電層232可在形成源極通孔V0-Vss 216a、汲極通孔V0-Vdd 216b、第三第零通孔216c以及閘極通孔214之後才形成。第一介電層232可藉由任何合適的方法進行沉積，例如CVD、電漿增強型CVD(PECVD)或FCVD。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass, PSG)、硼矽酸鹽玻璃(borosilicate glass, BSG)、硼摻雜之磷矽酸鹽玻璃(boron-doped phospho-silicate glass, BPSG)、未摻雜之矽酸鹽玻璃(undoped silicate glass, USG)等、或其組合。在一些範例中，第一介電層232可包括單層介電材料或是多層介電材料。
第二介電層234(亦稱為金屬間介電(Inter-Metal dielectric, IMD)層)被形成在第一介電層232上方。第二介電層234可包括單層介電材料或是多層介電材料，並且可藉由任何合適的方法進行沉積，例如CVD、電漿增強型CVD(PECVD)或FCVD。介電材料可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜之磷矽酸鹽玻璃(BPSG)、未摻雜之矽酸鹽玻璃(USG)等、或其組合。在一些範例中，第一介電層232與第二介電層234可具有相同的材料或是不同的材料。在一些範例中，閘極頂部介電質244可包括複數介電材料。舉例來說，閘極頂部介電質244可包括SiO 2、Si 3N 4、碳摻雜之氧化物、氮摻雜之氧化物、多孔(porous)氧化物、氣隙(air gap)或其組合中的一或多種。
第一金屬層結構204、第二金屬層結構206以及第三金屬層結構208被設置在第二介電層234中。詳細來說，如第1圖所示，第一金屬層結構204與第三金屬層結構208沿著Y方向延伸，而第二金屬層結構206沿著X方向延伸。在一些範例中，第一金屬層結構204被稱為第一金屬(M1)，第二金屬層結構206被稱為第二金屬(M2)，且第三金屬層結構208被稱為第三金屬(M3)。也就是說，第一金屬層結構204、第二金屬層結構206與第三金屬層結構208中的每一者，處於不同的層級(level)。
在本文中，當元件被描述為「處於實質上相同的層級」時，這些元件被形成在相同薄層中之實質上相同的高度處，或者是具有被相同薄層嵌入的相同位置。在一些範示例中，處於實質上相同層級的複數元件，由相同的材料以相同的製程操作形成。在一些其他範例中，處於實質上相同層級之複數元件的頂部實質上共平面(coplanar)。
在範例中，第一金屬層結構204、第二金屬層結構206以及第三金屬層結構208中的每一者，可包括金屬材料，例如鋁、銅、鎳、金、銀、鎢或其組合，並且藉由電化學電鍍製程、CVD、PVD等製程來形成。在一些範例中，第一金屬層結構204、第二金屬層結構206以及第三金屬層結構208在形成第二介電層234之前先行形成。第一金屬層結構204、第二金屬層結構206以及第三金屬層結構208可藉由下列方法形成：在第一介電層232上形成金屬材料，以及透過微影製程與諸如非等向性製程的蝕刻製程來圖案化金屬材料。在其他範例中，第一金屬層結構204、第二金屬層結構206以及第三金屬層結構208在形成第二介電層234之後才形成。
第一金屬層結構204、第二金屬層結構206以及第三金屬層結構208可藉由下列製程形成。藉由微影製程與諸如非等向性製程的蝕刻製程圖案化第二介電層234，以在第二介電層234中形成金屬溝槽。接著將金屬材料形成在第二介電層234上並填充在金屬溝槽中。然後以可接受的平坦化製程將金屬材料平坦化，以移除第二介電層234上方的金屬材料，平坦化製程例如化學機械研磨(CMP)、回蝕刻製程等。
源極通孔V0-Vss 216a、汲極通孔V0-Vdd 216b以及第三第零通孔216c中的每一者被形成在第一介電層232中。源極通孔V0-Vss 216a被設置在第一第一金屬層結構204a與第一接點結構220a之間，並分別電性連接至第一第一金屬層結構204a與第一接點結構220a。汲極通孔V0-Vdd 216b被設置在第五第一金屬層結構204e與第二接點結構220b之間，並分別電性連接至第五第一金屬層結構204e與第二接點結構220b。因此，源極通孔V0-Vss 216a、汲極通孔V0-Vdd 216b以及第三第零通孔216c中的每一者直接著陸(land)在對應的接點上。在範例中，源極通孔V0-Vss 216a與汲極通孔V0-Vdd 216b具有大於第三第零通孔216c的尺寸。舉例來說，源極通孔V0-Vss 216a、汲極通孔V0-Vdd 216b之頂部面積對第三第零通孔216c之頂部面積的比值，處於約1.2至4.0的範圍內。
在一些範例中，源極通孔V0-Vss 216a、汲極通孔V0-Vdd 216b以及第三第零通孔216c中的每一者可包括襯墊與導電材料，其中襯墊例如擴散阻障層、黏著層等。襯墊可包括Ti、TiN、Ta、TaN等、或其組合。導電材料可為Ti、TiN、TaN、Co、Ru、Pt、W、Al、Cu、或其組合。在一些範例中，源極通孔V0-Vss 216a、汲極通孔V0-Vdd 216b以及第三第零通孔216c的形成，可藉由電化學電鍍製程、CVD、PVD等進行。源極通孔V0-Vss 216a、汲極通孔V0-Vdd 216b以及第三第零通孔216c的形成，可包括下列操作。經由微影製程與諸如非等向性製程的蝕刻製程圖案化第一介電層232，以形成通孔開口(未圖示)。將導電材料填充在通孔開口中並形成在第一介電層232上。接著以可接受的平坦化製程將導電材料平坦化，以移除第一介電層232上方的導電材料，平坦化製程例如化學機械研磨(CMP)、回蝕刻製程等。因此，在一些範例中，源極通孔V0-Vss 216a、汲極通孔V0-Vdd 216b以及第三第零通孔216c可實質上處於相同的高度。
閘極通孔214被形成在第一介電層232中。閘極通孔214被設置在第三第一金屬層結構204c與第一功函數金屬240a還有第二功函數金屬240b之間，並且電性連接第三第一金屬層結構204c與第一功函數金屬240a還有第二功函數金屬240b。儘管在第2A圖至第2D圖中僅顯示了一個閘極通孔214，但閘極通孔214的數量並不限於此。一般而言，閘極通孔214被設置在閘極結構與第一金屬層結構204之間，這代表閘極通孔214的數量可以藉由閘極結構的數量進行調整。在範例中，閘極通孔214包括襯墊以及導電材料，其中襯墊例如擴散阻障層、黏著層等。襯墊可包括Ti、TiN、Ta、TaN等、或其組合。導電材料可為Ti、TiN、TaN、Co、Ru、Pt、W、Al、Cu、或其組合。閘極通孔214的形成可藉由電化學電鍍製程、CVD、PVD等進行。
第一第一金屬層結構204a與第二第二金屬層結構206b被用作Vss導線(conductor)，而第五第一金屬層結構204e被用作Vdd導線。第一第一金屬層結構204a經由第一第一通孔218a連接至第二第二金屬層結構206b。較短的接點連接NMOSFET以及PMOSFET的源極節點。舉例來說，第一接點結構220a連接至NMOSFET的源極節點，而第二接點結構220b連接至PMOSFET的源極節點。NMOSFET的源極節點最終連接至Vss導線，PMOSFET的源極節點最終連接至Vdd導線。較長的接點(也就是第三接點結構220c)連接NMOSFET以及PMOSFET的汲極節點。NMOSFET以及PMOSFET的汲極節點連接至第一第二金屬層結構206a。
第3A圖係根據一些實施例所示，範例性之半導體裝置300的第二佈局。第3B圖係第3A圖之半導體裝置300的線段D-D’的截面圖。第3C圖係第3A圖之半導體裝置300的線段E-E’的截面圖。第3D圖係第3A圖之半導體裝置300的線段F-F’的截面圖。在一些範例中，半導體裝置300為GAA反相器。
半導體裝置300為半導體結構100的一個實施例。多種金屬層結構與閘極經過調整方向、配置以及設計，以具有如半導體結構100中所述的尺寸。舉例來說，第二金屬層結構的厚度大於第三金屬層結構的厚度，而第三金屬層結構的厚度又大於第一金屬層結構的厚度。相似地，第二金屬層結構的間距大於第三金屬層結構的間距，而第三金屬層結構的間距又大於第一金屬層結構的間距。
第3A圖至第3D圖遵循與第2A圖至第2D圖相似的編號體系。儘管對應，但還是有一些組件並不相同。為了幫助識別對應但仍舊存在差異的組件，編號協定為第3A圖至第3D圖使用「3」系列編號，而第2A圖至第2D圖則使用「2」系列編號。為使說明簡潔，討論將更多地聚焦於第3A圖至第3D圖與第2A圖至第2D圖之間的差異，而非相似之處。
舉例來說，半導體裝置300包括第一通道312a及第二通道312b，分別用於NMOSFET及PMOSFET。第一通道312a及第二通道312b中的每一者可包括複數片狀物(sheet)，例如介於2至6個之間，優選地為3個。第一通道312a可為Si通道，而第二通道312b可為Si通道或是SiGe通道。通道被一層閘極介電層238所包圍。
在範例中，第一通道312a的厚度被表示為厚度T4，且第一通道312a的寬度由寬度W4表示。第一通道312a之兩個連續片狀物之間的距離(亦稱為間隔厚度)被表示為間隔S1。第二通道312b的厚度被表示為厚度T5，且第二通道312b的寬度由寬度W5表示。第二通道312b之兩個連續片狀物之間的距離被表示為間隔S2。在範例中，第一通道312a及第二通道312b中之每一者的長度，處於約6nm至20nm的範圍內。在一些範例中，第一通道312a及第二通道312b中之每一者的寬度，處於約4nm至70nm的範圍內。在其他範例中，第一通道312a及第二通道312b中之每一者的兩個連續片狀物之間的距離，處於約4nm至12nm的範圍內。
在範例中，內部間隔物的有效介電常數，具有比頂部間隔物更高的k(介電常數)值。內部間隔物的材料選自SiO 2、Si 3N 4、SiON、SiOC、SiOCN基介電材料、氣隙、或其組合。頂部間隔物包括複數介電材料，並選自SiO 2、Si 3N 4、碳摻雜之氧化物、氮摻雜之氧化物、多孔氧化物、氣隙、或其組合。垂直堆疊之多重通道電晶體的通道區域具有垂直的片間距(間距(P)=厚度(T)+間隔(S))，且處於約10nm至23nm的範圍內。通道厚度(T)處於約4nm至8nm的範圍內。垂直的片間距由第一通道間隔(S)所定義，且第一通道間隔(S)處於約6nm至15nm的範圍內。
第4圖係根據一些實施例建構之範例性的單元陣列400的俯視圖。單元陣列400的多種金屬線與閘極經過調整方向、配置以及設計，以具有如半導體結構100中所述的尺寸。舉例來說，第二金屬層結構的厚度大於第三金屬層結構的厚度，而第三金屬層結構的厚度又大於第一金屬層結構的厚度。相似地，第二金屬層結構的間距大於第三金屬層結構的間距，而第三金屬層結構的間距又大於第一金屬層結構的間距。
單元陣列400包括用於單元的多個列(row)，例如第一列402a、第二列402b、第三列402c以及第四列402d(統稱為列402)。列402中的每一者包括複數單元。舉例來說，第一列402a包括單元1-1、單元1-2、單元1-3以及單元1-4。相似地，第二列402b包括單元2-1、單元2-2、單元2-3、單元2-4以及單元2-5。並且，第三列402c包括單元3-1、單元3-2、單元3-3、填充單元以及單元3-4。此外，第四列402d包括單元4-1、單元4-2、單元4-3、填充單元、單元4-4以及單元4-5。單元陣列400中的每個單元藉由隔離結構404彼此分隔。列中的每個單元可具有相同的單元高度「H1」。
具體來說，單元陣列400進一步包括兩個N井410，還有夾設於N井410之間的P井408。多種pFET被形成在N井410中，且多種nFET被形成在P井408中。那些PMOSFET與NMOSFET 經過配置及連接，以形成單元陣列400中的各種單元。這些單元被配置為鄰接(abutment)模式。透過此種配置，能夠以高填塞密度更有效率地配置標準單元。
第5A圖及第5B圖係根據一些實施例所示，靜態隨機存取記憶體(SRAM)單元500的示意圖。在範例中，SRAM單元500的多種金屬線與閘極經過調整方向、配置以及設計，以具有如半導體結構100、半導體裝置200及半導體裝置300中所述的尺寸。舉例來說，第二金屬層結構的厚度大於第三金屬層結構的厚度，而第三金屬層結構的厚度又大於第一金屬層結構的厚度。相似地，第二金屬層結構的間距大於第三金屬層結構的間距，而第三金屬層結構的間距又大於第一金屬層結構的間距。
如第5A圖及第5B所示，SRAM單元500包括交叉耦合(cross-coupled)的反相器502。交叉耦合的反相器502包括第一反相器502a以及第二反相器502b。第一反相器502a與第二反相器502b在第一節點Q及第二節點QB處彼此交叉耦合。舉例來說，第一反相器502a的輸出在第一節點Q處連接至第二反相器502b的輸入，且第二反相器502b的輸出在第二節點QB處連接到第一反相器502a的輸入。第一節點Q與第二節點QB互補，且每個第一節點Q與第二節點QB的互補用於儲存一位元的資料。SRAM單元500進一步包括第一傳輸閘電晶體PG-1以及第二傳輸閘電晶體PG-2，第一傳輸閘電晶體PG-1耦接至第一反相器502a的輸出與第二反相器502b的輸入，而第二傳輸閘電晶體PG-2耦接至第二反相器502b的輸出與第一反相器502a的輸入。第一傳輸閘電晶體PG-1與第二傳輸閘電晶體PG-2的閘極電極耦接至字元線WL，第一傳輸閘電晶體PG-1的源極區域耦接至位元線BL，且第二傳輸閘電晶體PG-2的源極區域連接至互補位元線BLB，互補位元線BLB為位元線BL的互補。儲存在第一節點Q處的資料可經由位元線BL以及第一傳輸閘電晶體PG-1存取。儲存在第二節點QB處的資料可經由互補位元線BLB以及第二傳輸閘電晶體PG-2存取。
第一反相器502a包括第一上拉電晶體PU-1以及第一下拉電晶體PD-1。第二反相器502b包括第二上拉電晶體PU-2以及第二下拉電晶體PD-2。上拉電晶體為p型電晶體，它的源極/汲極連接至第一電壓電位(voltage potential)，而下拉電晶體為n型電晶體，它的源極/汲極連接至低於第一電壓電位的第二電源供應電壓(power supply voltage)。舉例來說，第一上拉電晶體PU-1以及第二上拉電晶體PU-2的源極區域連接至第一電壓電位Vdd，而第一下拉電晶體PD-1以及第二下拉電晶體PD-2的源極區域，則連接至由電源供應電路所提供之低於第一電壓電位Vdd的另一個電壓電位Vss。第一上拉電晶體PU-1、第一下拉電晶體PD-1以及第一傳輸閘電晶體PG-1的汲極區域，還有第二上拉電晶體PU-2以及第二下拉電晶體PD-2的閘極電極，藉由第一節點Q連接。第二上拉電晶體PU-2、第二下拉電晶體PD-2以及第二傳輸閘電晶體PG-2的汲極區域，還有第一上拉電晶體PU-1以及第一下拉電晶體PD-1的閘極電極，藉由第二節點QB連接。參照將於下文中描述的第6圖，這些特徵將會更加明顯。
第6圖係根據一些實施例所示， SRAM單元500之範例性佈局600的示意圖。在範例中，SRAM單元500的多種金屬線與閘極經過調整方向、配置以及設計，以具有如半導體結構100、半導體裝置200及半導體裝置300中所述的尺寸。舉例來說，第二金屬層結構的厚度大於第三金屬層結構的厚度，而第三金屬層結構的厚度又大於第一金屬層結構的厚度。相似地，第二金屬層結構的間距大於第三金屬層結構的間距，而第三金屬層結構的間距又大於第一金屬層結構的間距。
如第6圖所示，佈局600包括兩個P井區域：第一P井區域602a1及第二P井區域602a2，具有夾設於它們之間的N井區域602b。第一上拉電晶體PU-1與第二上拉電晶體PU-2被形成在N井區域602b中。第一下拉電晶體PD-1與第一傳輸閘電晶體PG-1被形成在第一P井區域602a1中。第二下拉電晶體PD-2與第二傳輸閘電晶體PG-2被形成在第二P井區域602a2中。
佈局600包括複數第一金屬層結構604、複數第二金屬層結構606、複數第三金屬層結構608、複數閘極電極610a- 610d、複數氧化擴散結構612a-612f、複數閘極通孔614a-614b、複數第零通孔616a-616f、複數第一通孔618a -618d、複數接點結構620a-620h、複數對接接點(butt-contact)結構622a-622b、以及複數第二通孔624a-624b。
在範例中，於佈局600中，第一金屬層結構604被用作位元線、Vdd導線以及著陸墊(landing pad)。舉例來說，如佈局600所示，第三第一金屬層結構604c被用作位元線BL，而第五第一金屬層結構604e被用作互補位元線BLB。此外，第四第一金屬層結構604d被用作Vdd導線。剩餘的第一金屬層結構，也就是第一第一金屬層結構604a、第二第一金屬層結構604b、第六第一金屬層結構604f以及第七第一金屬層結構604g，被用作著陸墊。
在範例中，於佈局600中，第二金屬層結構606被用作字元線及Vss著陸墊。舉例來說且如佈局600所示，第二第二金屬層結構606b被用作字元線WL，而剩餘的第二金屬層結構，也就是第一第二金屬層結構606a以及第三第二金屬層結構606c，被用作Vss著陸墊。
並且，在佈局600中，第三金屬層結構608被用作Vss導線。舉例來說且如佈局600所示，第一第三金屬層結構608a與第二第三金屬層結構608b兩者均用作Vss導線。此外，第四金屬層結構(未圖示)可被用於額外的字元線WL以及Vss電源網格層(power mesh layer)。
第7圖係根據一些實施例所示之SRAM單元的第二佈局700。佈局700為半導體結構100的一個實施例。多種金屬層結構與閘極經過調整方向、配置以及設計，以具有如半導體結構100中所述的尺寸。舉例來說，第二金屬層結構的厚度大於第三金屬層結構的厚度，而第三金屬層結構的厚度又大於第一金屬層結構的厚度。相似地，第二金屬層結構的間距大於第三金屬層結構的間距，而第三金屬層結構的間距又大於第一金屬層結構的間距。
第7圖遵循與第6圖相似的編號體系。儘管對應，但還是有一些組件並不相同。為了幫助識別對應但仍舊存在差異的組件，編號協定為第7圖使用「7」系列編號。為使說明簡潔，討論將更多地聚焦於第7圖與第6圖之間的差異，而非相似之處。
舉例來說，第7圖的半導體裝置700包括第四金屬層結構702(亦稱為第四金屬線(M4))。第四金屬層結構702被用作SRAM單元的第二字元線WL2。在範例中，第四金屬層結構702可包括TiN、TaN、TiAl、TiAlN、TaAl、TaAlN、TaAlC、TaCN、WNC、Co、Ni、Pt、W、或其組合。
第8圖係根據一些實施例所示，第7圖之SRAM單元的線段G-G’的截面圖。如第8圖所示，第四金屬層結構702經由第三通孔804連接到第三第三金屬層結構608c。第三第三金屬層結構608c又經由第二通孔624c連接至第二第二金屬層結構606b(其被用作SRAM單元的第一字元線WL1)。
在一些範例中，第零通孔616a-616f中的第一第零通孔(即：第零通孔616a)以及第六第零通孔(即：第零通孔616f)中之每一者的頂層的形狀為橢圓形的，且具有第一直徑Dl與第二直徑D2。第一直徑D1長於第二直徑D2。第一直徑D1對第二直徑D2的比值處於約1.5至4.0的範圍內。
第9A圖係根據一些實施例所示之反相器902的示意圖。第9B圖係根據一些實施例所示之反及閘904的示意圖。第9C圖係根據一些實施例所示之反或閘906的示意圖。如上所述，那些閘極、接點特徵、通孔特徵以及金屬線經過配置，以具有如第1圖之半導體結構100中所述的尺寸、間距以及寬度。那些接點特徵、通孔特徵以及金屬層結構經過選路，連接各種閘極、源極還有汲極以形成各種邏輯閘，包括反相器902、反及閘904與反或閘906。在範例中，反相器902包括一個NMOSFET以及一個PMOSFET(在第9A圖中分別標記為「NMOSFET」以及「PMOSFET」)。反及閘904包括兩個NMOSFET以及兩個PMOSFET(在第9B圖中分別標記為「NMOSFET1」、「NMOSFET2」、「PMOSFET1」以及「PMOSFET2」)。反或閘906包括兩個NMOSFET以及兩個PMOSFET(在第9C圖中分別標記為「NMOSFET1」、「NMOSFET2」、「PMOSFET1」以及「PMOSFET2」)。那些NMOSFET及PMOSFET被如第9A圖至第9C圖所示般地連接，以分別形成反相器902、反及閘904與反或閘906。進一步地，反及閘904與反或閘906中的每一者包括共同汲極以及共同主動區(共同「OD」)。在第9A圖至第9C圖中，高低電源線分別被稱為「Vdd」以及「Vss」。
在多種實施例中，標準單元包括邏輯閘，例如反相器、反及邏輯閘、反或邏輯閘。然而，標準單元不限於那些，並且可以包括其他標準單元。那些標準單元可經過進一步的配置與連接，以形成具有不同功能之電路的另一個標準單元。舉例來說，標準單元可為正反器裝置。第10A圖及第10B圖根據兩個實施例，顯示了兩個正反器裝置的示意圖。根據一個實施例，第一正反器裝置1002由交叉耦合在一起的兩個反或(NOR)邏輯閘形成。根據另一個實施例，第二正反器裝置1004由交叉耦合在一起的兩個反及(NAND)邏輯閘形成。
根據範例性實施例，本揭露提供一種半導體裝置。上述半導體裝置包括複數閘極結構，其中複數閘極結構中的每個閘極結構被設置為電晶體的閘極端子(terminal)；複數第一金屬層結構，形成在複數閘極結構上方，其中複數第一金屬層結構中的每一者與複數閘極結構中的一者在俯視圖中十字交叉(crisscross)，且複數第一金屬層結構中的每一者具有第一厚度T1；複數第二金屬層結構，形成在複數第一金屬層結構上方，其中複數第二金屬層結構中的每一者與複數第一金屬層結構中的一者在俯視圖中十字交叉，且複數第二金屬層結構中的每一者具有第二厚度T2；以及複數第三金屬層結構，形成在複數第二金屬層結構上方，其中複數第三金屬層結構中的每一者與複數第二金屬層結構中的一者在俯視圖中十字交叉，且複數第三金屬層結構中的每一者具有第三厚度T3，並且第二厚度T2大於第一厚度T1與第三厚度T3兩者。
在一或多個實施例中，複數第一金屬層結構具有第一最小間距P1，複數第二金屬層結構具有第二最小間距P2，且複數第三金屬層結構具有第三最小間距P3，並且第二最小間距P2大於第一最小間距P1與第三最小間距P3兩者。
在一或多個實施例中，第三最小間距P3大於第一最小間距P1。在一或多個實施例中，複數閘極結構具有最小間距Pg，且第二最小間距P2與最小間距Pg實質上相同。
在一或多個實施例中，第二最小間距P2對第三最小間距P3的第一比值處於1.1至2.0的範圍內。在一或多個實施例中，第三最小間距對第一最小間距的第二比值處於1.1至2.0的範圍內。在一或多個實施例中，第一比值為1.2。
在一或多個實施例中，第二厚度T2對第三厚度T3的第一厚度比值(T2/T3)等於或大於1.2。在一或多個實施例中，第二厚度T2對第一厚度T1的第二厚度比值(T2/T1)等於或大於1.2。
在範例性實施例中，本揭露提供一種半導體裝置。上述半導體裝置包括具有第一區域以及第二區域的基板；設置於基板之第一區域中的第一主動區；設置於基板之第二區域中的第二主動區；第一閘極堆疊以及第二閘極堆疊，第一閘極堆疊設置於第一主動區上方，而第二閘極堆疊設置於第二主動區上方，其中第一閘極堆疊與第二閘極堆疊具有指向第一方向的伸長形狀；第一金屬層，設置於第一閘極堆疊與第二閘極堆疊上方，其中第一金屬層包括指向第二方向的複數第一金屬層結構，第二方向與第一方向正交；第二金屬層，設置於第一金屬層上方，其中第二金屬層包括指向第一方向的複數第二金屬層結構；以及第三金屬層，設置於第二金屬層上方，其中第三金屬層包括指向第二方向的複數第三金屬層結構，其中：複數第一金屬層結構具有第一最小間距P1；複數第二金屬層結構具有第二最小間距P2；複數第三金屬層結構具有第三最小間距P3；以及第二最小間距P2大於第一最小間距P1與第三最小間距P3兩者。
在一或多個實施例中，第一閘極堆疊與第二閘極堆疊具有最小間距Pg，且第二最小間距P2與最小間距Pg實質上相同。
在一或多個實施例中，第二最小間距P2對第三最小間距P3的第一比值處於1.1至2.0的範圍內，並且第三最小間距P3對第一最小間距P1的第二比值處於1.1至2.0的範圍內。
在一或多個實施例中，複數第一金屬層結構中的每一者具有第一厚度T1，複數第二金屬層結構中的每一者具有第二厚度T2，且複數第三金屬層結構中的每一者具有第三厚度T3，並且其中第二厚度T2大於第一厚度T1與第三厚度T3兩者。
在一或多個實施例中，第二厚度T2對第三厚度T3的第一厚度比值(T2/T3)等於或大於1.2，且第二厚度T2對第一厚度T1的第二厚度比值(T2/T1)等於或大於1.2。
在一或多個實施例中，上述半導體裝置更包括第一介電閘極堆疊，設置於基板的第一區域與第二區域之間，第一介電閘極堆疊將基板的第一區域與第二區域隔離。
根據範例性實施例，本揭露提供一種半導體裝置。上述半導體裝置包括基板；第一主動區以及第二主動區，位於基板上方並大致上沿著第一方向呈縱向指向；閘極電極，位於基板上方，並大致上沿著與第一方向垂直的第二方向呈縱向指向，其中閘極電極接合(engage)第一主動區以形成第一電晶體，並接合第二主動區以形成第二電晶體；第一源極接點，大致上沿著第二方向呈縱向指向，第一源極接點直接接觸第一電晶體的第一源極特徵；第二源極接點，大致上沿著第二方向呈縱向指向，第二源極接點直接接觸第二電晶體的第二源極特徵；以及汲極接點，大致上沿著第二方向呈縱向指向，汲極接點直接接觸第一電晶體的第一汲極特徵以及第二電晶體的第二汲極特徵兩者。
在一或多個實施例中，汲極接點長於第一源極接點與第二源極接點中的每一者。在一或多個實施例中，第一電晶體為p通道金屬氧化物半導體(PMOS)電晶體，而第二電晶體為n通道金屬氧化物半導體(NMOS)電晶體。在一或多個實施例中，第一電晶體與第二電晶體被連接以形成反相器。
在一或多個實施例中，上述半導體裝置更包括第一金屬層，設置於第一源極接點、第二源極接點以及汲極接點上方，其中第一金屬層包括指向第一方向的複數第一金屬層結構，第二方向與第一方向正交；第二金屬層，設置於第一金屬層上方，其中第二金屬層包括指向第二方向的複數第二金屬層結構；以及第三金屬層，設置於第二金屬層上方，其中第三金屬層包括指向第一方向的複數第三金屬層結構。
前述內文概述多項實施例或範例之特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露之態樣。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。
100:半導體結構 101:虛線 102:半導體基板 104:隔離特徵 108:主動區 110:閘極 112:頂部表面 114:互連閘極 116:接點特徵 130:MLI結構 132:第一金屬層 134:第二金屬層 136:第三金屬層 142:第零通孔特徵 144:第一通孔特徵 146:第二通孔特徵 T1:第一厚度 T2:第二厚度 T3:第三厚度 200:半導體裝置 202:閘極結構 202a:第一閘極結構 202b:第二閘極結構 202c:第三閘極結構 204:第一金屬層結構 204a:第一第一金屬層結構 204b:第二第一金屬層結構 204c:第三第一金屬層結構 204d:第四第一金屬層結構 204e:第五第一金屬層結構 206:第二金屬層結構 206a:第一第二金屬層結構 206b:第二第二金屬層結構 208:第三金屬層結構 208a:第一第三金屬層結構 208b:第二第三金屬層結構 208c:第三第三金屬層結構 208d:第四第三金屬層結構 208e:第五第三金屬層結構 208f:第六第三金屬層結構 210:閘極電極 212:鰭片 212a:第一鰭片 212b:第二鰭片 212c:第三鰭片 212d:第四鰭片 214:閘極通孔 216a:第一第零通孔 216b:第二第零通孔 216c:第三第零通孔 218a:第一第一通孔 218b:第二第一通孔 220:接點結構 220a:第一接點結構 220b:第二接點結構 220c:第三接點結構 A-A’:線段 B-B’:線段 C-C’:線段 Pg:最小間距 P2:最小間距 222:基板 224:井區 224a:第一井區 224b:第二井區 224c:第三井區 224d:第四井區 228:隔離結構 230:S/D結構 230a:第一S/D結構 230b:第二S/D結構 230c:第三S/D結構 230d:第四S/D結構 232:第一介電層 234:第二介電層 238:閘極介電層 240a:第一功函數金屬 240b:第二功函數金屬 242a:第一閘極末端介電質 242b:第二閘極末端介電質 244:閘極頂部介電質 300:半導體裝置 312a:第一通道 312b:第二通道 T4:厚度 W4:寬度 T5:厚度 W5:寬度 S1:間隔 S2:間隔 400:單元陣列 402:列 402a:第一列 402b:第二列 402c:第三列 402d:第四列 404:隔離結構 408:P井 410:N井 H1:單元高度 500:SRAM單元 502:反相器 502a:第一反相器 502b:第二反相器 PU-1:第一上拉電晶體 PU-2:第二上拉電晶體 PD-1:第一下拉電晶體 PD-2:第二下拉電晶體 PG-1:第一傳輸閘電晶體 PG-2:第二傳輸閘電晶體 Q:第一節點 QB:第二節點 Vdd:第一電壓電位 Vss:電壓電位 BL:位元線 BLB:互補位元線 WL:字元線 600:佈局 602a1:第一P井區域 602a2:第二P井區域 602b:N井區域 604:第一金屬層結構 604a:第一第一金屬層結構 604b:第二第一金屬層結構 604c:第三第一金屬層結構 604d:第四第一金屬層結構 604e:第五第一金屬層結構 604f:第六第一金屬層結構 604g:第七第一金屬層結構 606:第二金屬層結構 606a:第一第二金屬層結構 606b:第二第二金屬層結構 606c:第三第二金屬層結構 608:第三金屬層結構 608a:第一第三金屬層結構 608b:第二第三金屬層結構 610a-610d:閘極電極 612a-612f:氧化擴散結構 614a-614b:閘極通孔 616a-616f:第零通孔 618a-618d:第一通孔 620a-620h:接點結構 622a-622b:對接接點結構 624a-624b:第二通孔 608c:第三第三金屬層結構 624c:第二通孔 700:第二佈局 702:第四金屬層結構 804:第三通孔 902:反相器 904:反及閘 906:反或閘 1002:第一正反器裝置 1004:第二正反器裝置
本揭露自後續實施方式及圖式可更佳理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製。事實上，各種特徵之尺寸可能任意增加或減少以清楚論述。 第1圖係根據一些實施例所建構之半導體結構的截面圖。 第2A圖係根據一些實施例所示之半導體裝置的第一佈局。 第2B圖係根據一些實施例所示，第2A圖之半導體裝置的線段A-A’的截面圖。 第2C圖係根據一些實施例所示，第2A圖之半導體裝置的線段B-B’的截面圖。 第2D圖係根據一些實施例所示，第2A圖之半導體裝置的線段C-C’的截面圖。 第3A圖係根據一些實施例所示之半導體裝置的第二佈局。 第3B圖係根據一些實施例所示，第3A圖之半導體裝置的線段D-D’的截面圖。 第3C圖係根據一些實施例所示，第3A圖之半導體裝置的線段E-E’的截面圖。 第3D圖係根據一些實施例所示，第3A圖之半導體裝置的線段F-F’的截面圖。 第4圖係根據一些實施例所示之單元陣列的佈局。 第5A圖及第5B圖係根據一些實施例所示，靜態隨機存取記憶體(SRAM)的示意圖。 第6圖係根據一些實施例所示之SRAM單元的第一佈局。 第7圖係根據一些實施例所示之SRAM單元的第二佈局。 第8圖係根據一些實施例所示，第7圖之SRAM單元的線段G-G’的截面圖。 第9A圖係根據一些實施例所示之反相器的示意圖。 第9B圖係根據一些實施例所示之NAND閘的示意圖。 第9C圖係根據一些實施例所示之NOR閘的示意圖。 第10A圖係根據一些實施例所示之範例性第一正反器單元的示意圖。 第10B圖係根據一些實施例所示之範例性第二正反器單元的示意圖。
200:半導體裝置
202:閘極結構
202a:第一閘極結構
202b:第二閘極結構
202c:第三閘極結構
204:第一金屬層結構
204a:第一第一金屬層結構
204b:第二第一金屬層結構
204c:第三第一金屬層結構
204d:第四第一金屬層結構
204e:第五第一金屬層結構
206:第二金屬層結構
206a:第一第二金屬層結構
206b:第二第二金屬層結構
208:第三金屬層結構
208a:第一第三金屬層結構
208b:第二第三金屬層結構
208c:第三第三金屬層結構
208d:第四第三金屬層結構
208e:第五第三金屬層結構
208f:第六第三金屬層結構
210:閘極電極
212:鰭片
212a:第一鰭片
212b:第二鰭片
212c:第三鰭片
212d:第四鰭片
214:閘極通孔
216a:第一第零通孔
216b:第二第零通孔
216c:第三第零通孔
218a:第一第一通孔
218b:第二第一通孔
220:接點結構
220a:第一接點結構
220b:第二接點結構
220c:第三接點結構
A-A’:線段
B-B’:線段
C-C’:線段
Pg:最小間距
P2:最小間距

Claims (1)

  1. 一種半導體裝置，包括： 複數閘極結構，其中上述閘極結構中的每一者被設置為一電晶體的一閘極端子； 複數第一金屬層結構，形成在上述閘極結構上方，其中上述第一金屬層結構中的每一者與上述閘極結構中的一者在一俯視圖中十字交叉，且上述第一金屬層結構中的每一者具有一第一厚度； 複數第二金屬層結構，形成在上述第一金屬層結構上方，其中上述第二金屬層結構中的每一者與上述第一金屬層結構中的一者在上述俯視圖中十字交叉，且上述第二金屬層結構中的每一者具有一第二厚度；以及 複數第三金屬層結構，形成在上述第二金屬層結構上方，其中上述第三金屬層結構中的每一者與上述第二金屬層結構中的一者在上述俯視圖中十字交叉，且上述第三金屬層結構中的每一者具有一第三厚度，並且上述第二厚度大於上述第一厚度與上述第三厚度兩者。
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