TWI758032B - 積體電路結構 - Google Patents

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Abstract

一種積體電路結構包括具有第一P型主動區、第一N型主動區、第二N型主動區和第二P型主動區的記憶體單元。第一和第二P型主動區中的每一者包括具有寬度W1的第一組垂直堆疊通道層，並且第一和第二N型主動區中的每一者包括具有寬度W2的第二組垂直堆疊通道層，其中寬度W2小於寬度W1。積體電路結構還包括具有第三N型鰭片和第三P型鰭片的標準邏輯單元。第三N型鰭片包括具有寬度W3的第三組垂直堆疊通道層，並且第三P型鰭片包括具有寬度W4的第四組垂直堆疊通道層，其中寬度W3大於或等於寬度W4。

Description

積體電路結構
本揭露係關於一種積體電路結構。
半導體積體電路(integrated circuit；IC)工業呈指數成長。在IC材料及IC設計的技術進步產生多個IC世代，每一個IC世代比上一個IC世代有更小及更複雜的電路。在IC發展過程中，製程可作出之幾何尺寸(例如：最小部件(或線路))會下降，而功能密度(例如:每一晶片區域的相連元件數量)通常都會增加。此微縮過程藉由增加生產效率及降低相關成本提供了優勢。此微縮亦增加了IC製程及製造的複雜性，為實現這些進步，需要在IC製程及製造有相似的發展。
隨著積體電路(IC)技術朝著更小的技術節點發展，環繞式閘極(gate-all-around；GAA)電晶體已結合到記憶體裝置(例如：包括靜態隨機存取記憶體(或SRAM)單元)和核心裝置(例如包括：標準邏輯(或STD)單元)中，以減少晶片佔用空間(footprint)，同時保持合理的製程餘量(processing margin)。然而，設計包括用於多種應用的GAA電晶體的IC晶片涉及復雜且通常昂貴的製程。因此，儘管用於製造GAA電晶體的現有技術通常已足以滿足其預期目的，但它們並非在各個方面都令人滿意。
本揭露提供一種積體電路結構。積體電路結構包括記憶體單元。記憶體單元包括第一P型主動區、第一N型主動區、第二N型主動區和第二P型主動區，沿著第一方向縱向設置，並且沿著大抵垂直於第一方向的第二方向以順序彼此間隔。第一P型主動區和第二P型主動區中之每一者包括複數第一垂直堆疊通道層，第一垂直堆疊通道層具有沿著第二方向測量的寬度W1。第一N型主動區和第二N型主動區中之每一者包括複數第二垂直堆疊通道層，第二垂直堆疊通道層具有沿著第二方向測量的寬度W2，寬度W2小於寬度W1。第一P型主動區、第一N型主動區、第二N型主動區和第二P型主動區中之每一者沿著第一方向延伸跨越記憶體單元的邊界。
本揭露提供一種積體電路結構。積體電路結構包括邏輯標準單元和金屬閘極結構。邏輯標準單元包括N型主動區和P型主動區，沿著第一方向縱向定向，並且沿著大抵垂直於第一方向的第二方向彼此間隔。N型主動區包括具有沿著第二方向測量的寬度W1的複數第一垂直堆疊通道層。P型主動區包括具有沿著第二方向測量的寬度W2的複數第二垂直堆疊通道層，寬度W1大於或等於寬度W2。金屬閘極結構沿著第二方向縱向定向，其中金屬閘極結構與第一垂直堆疊通道層接合以形成P型裝置，並且與第二垂直堆疊通道層接合以形成N型裝置。
本揭露提供一種積體電路結構。積體電路結構包括記憶體單元、標準邏輯單元、複數金屬閘極結構。記憶體單元包括包括第一P型鰭片、第一N型鰭片、第二N型鰭片和第二P型鰭片，沿著第一方向縱向設置，並且沿著大抵垂直於第一方向的第二方向以順序彼此間隔。第一P型鰭片和第二P型鰭片中之每一者包括複數第一垂直堆疊通道層，第一垂直堆疊通道層具有沿著第二方向測量的寬度W1。第一N型鰭片和第二N型鰭片中之每一者包括複數第二垂直堆疊通道層，第二垂直堆疊通道層具有沿著第二方向測量的寬度W2，寬度W2小於寬度W1。第一P型鰭片、第一N型鰭片、第二N型鰭片和第二P型鰭片中之每一者連續跨越記憶體單元的邊界。標準邏輯單元包括第三N型鰭片和第三P型鰭片，沿著第一方向縱向定向，並且沿著第二方向彼此間隔。第三N型鰭片包括具有沿著第二方向測量的寬度W3的複數第三垂直堆疊通道層。第三P型鰭片包括具有沿著第二方向測量的寬度W4的複數第四垂直堆疊通道層，寬度W3大於或等於寬度W4。複數金屬閘極結構設置在第一N型鰭片、第二N型鰭片和第三N型鰭片上方以形成複數P型裝置，並且設置在第一P型鰭片、第二P型鰭片和第三P型鰭片上方以形成複數N型裝置。
揭露提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定實施例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露敘述了特徵形成於另一特徵之上、連接至另一特徵和耦接至另一特徵，即表示其可能上述特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述特徵之間，而使上述特徵可能未直接接觸的實施例。另外，空間相關用詞，例如“下方”、“上方”、“水平”、“垂直”、“上面”、“在…之上”、“下面”、“在…之下”、“上”、“下”、 “頂部”、“底部”等以及其衍生物（例如：“水平地”，“向下”，“向上”等)，用於使本揭露的一個特徵與另一個特徵的關係變得容易。這些空間相關用詞意欲包含具有特徵的裝置之不同方位。
此外，當數字或數字範圍以“約”、“近似”等描述時，該術語旨在包括在合理範圍內的數字(包括所描述的數字)，例如在所述數量的+/-10％內或本技術領域中具有通常知識者理解的其他值。舉例來說，術語“約5nm”包括4.5nm至5.5nm的尺寸範圍。另外，以下本揭露不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
本揭露總體上涉及半導體裝置，並且更具體地涉及積體電路(IC)結構的記憶體及/或標準邏輯單元中的場效電晶體(field-effect transistor；FET)，例如三維環繞式閘極(GAA)FET。通常來說，GAA FET在FET的通道區中包括複數垂直堆疊的薄片(例如：奈米片)、導線(例如：奈米線)或棍棒(rod)(例如：奈米棒)，從而為各種IC應用提供更好的閘極控制、更低的漏電流和改善的微縮能力。儘管用於製造GAA FET的現有技術通常已足以滿足其預期應用，但它們並非在各個方面都令人滿意。本揭露包括多個實施例。不同的實施例可以具有不同的優點，並且任何實施例都不需特定的優點。
參照第1圖、第 2A圖和第2B圖，本揭露提供形成在半導體基板上方的IC結構10，並且IC結構10至少包括記憶體單元的陣列100和標準邏輯(standard logic；STD)單元的陣列200。陣列100可以包括靜態隨機存取記憶體(static random-access memory；SRAM)單元、動態隨機存取記憶體(dynamic random-access memory；DRAM)單元、非揮發性隨機存取記憶體(non-volatile random-access memory；NVRAM)單元，快閃記憶體單元、其他合適記憶體單元或其組合。在本實施例中，陣列100包括複數SRAM單元101，其通常提供僅在通電時才可保留資料的記憶體或儲存器。如此一來，陣列100在下文中被稱為SRAM陣列100。在本實施例中，IC結構10還包括STD單元201(例如：第8圖所示的STD單元201A至201D)， STD單元201各自被配置以提供各種標準邏輯裝置，例如反相器、AND閘、NAND閘、OR閘、XOR閘、NOR閘、其他合適裝置或其組合。可以根據製造技術預先設計STD單元201，將其保存在STD單元庫中，並且在各種IC設計中重複使用以簡化製造過程。STD陣列200可以包括其他經常使用的電路區塊，例如正反器電路和鎖存器。在本實施例中，每一個SRAM單元101和STD單元201提供一或多個將在下面詳細討論的GAA FET。儘管此處未顯示，但是IC結構10還可以包括各種被動和主動微電子裝置，例如電阻、電容、電感、二極體、P型場效電晶體(p-type field effect transistor；PFET)、N型場效電晶體(n-type field effect transistor；NFET)、多閘極FET(例如鰭式電晶體(FinFET))、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor；MOSFET)、互補式金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極性電晶體、高壓電晶體、高頻電晶體、其他合適裝置或其組合。可以將額外特徵加入到IC結構10，並且在IC結構10的其他實施例中可以替換、修改或消除以下所述的一些特徵。
參照第2A圖，每一個SRAM單元101被配置以包括各自設置在P型摻雜區111(以下稱為P井111)中的P型三維鰭式主動區106(以下稱為P型鰭片106)和各自設置在N型摻雜區110(以下稱為N井110)中的N型三維鰭式主動區108(以下稱為N型鰭片108)，N井110夾設在兩個P井111之間。P型鰭片106和N型鰭片108沿著Y軸縱向定向，並且沿著大抵垂直於Y軸的X軸彼此間隔。如將在下面詳細討論的，每一個P型鰭片106包括第一組垂直堆疊半導體層，其被配置以提供N型GAA FET的通道區，並且每一個N型鰭片108包括第二組垂直堆疊半導體層，其被配置以提供P型GAA FET的通道區。在許多實施例中，第二組垂直堆疊半導體層與第一組垂直堆疊半導體層在沿著X軸的至少一個尺寸上不同。每一個SRAM單元101可以由沿著X軸的長間距Sx 和沿著Y軸的短間距Sy 定義。在本實施例中，P型鰭片106和N型鰭片108沿著Y軸延伸跨越每一個SRAM單元101，使得至少兩個相鄰的SRAM單元101共享公共的P型鰭片106和N型鰭片108。各種SRAM單元101可以被配置用於相似的應用，例如高速應用、低功率應用、超高速應用、其他合適應用或其組合。可替代地，可以將不同的SRAM單元101配置為用於不同的應用，並相應地以不同的規格(例如：尺寸、佈局設計等)進行設計。
參照第2B圖，每一個STD單元201被配置以包括各自設置在P型摻雜區211(以下稱為P井211)中的P型三維鰭式主動區206(以下稱為P型鰭片206)和各自設置在N型摻雜區210(以下稱為N井210)中的N型三維鰭式主動區208(以下稱為N型鰭片208)，N井210夾設在兩個P井211之間。P型鰭片206和N型鰭片208沿著Y軸縱向定向，並且沿著X軸彼此間隔。如將在下面詳細討論的，每一個P型鰭片206包括第一組垂直堆疊半導體層，其被配置以提供N型GAA FET的通道區，並且每一個N型鰭片208包括第二組垂直堆疊半導體層，其被配置以提供P型GAA FET的通道區。與SRAM單元101相似，每一個STD單元201可以由沿著X軸的長間距Sx 和沿著Y軸的短間距Sy 定義。然而，因為不同的STD單元201可以針對不同的應用，所以STD陣列200中的STD單元201在尺寸和佈局設計上可以不同。在一些實施例中，沿著Y軸設置的相鄰STD單元201可以藉由沿著X軸縱向定向的介電閘極結構240A物理地分開，使得P型鰭片206和N型鰭片208不連續跨越相鄰的STD單元201。在一些實施例中，沿著Y軸設置的相鄰STD單元201可以藉由隔離閘極結構240B電性分開，而在單元邊界不物理地分開P型鰭片206和N型鰭片208。
下面詳細討論一部分SRAM陣列100和STD陣列200的各種實施例。第3圖至第7B圖顯示包括多個SRAM單元101的SRAM陣列100的一部分的實施例；其中，第3圖和第7B圖是SRAM元101的實施例的平面俯視圖、第4圖是沿著線段AA’截取的第3圖的剖面圖、第5圖是沿著線段BB’截取的第3圖的剖面圖、第6圖是沿著線段CC’截取的第3圖的剖面圖、以及第7A圖是SRAM單元101的實施例的示意圖。第8圖至第13圖顯示包括多個STD單元201的STD陣列100的一部分的實施例；其中，第8圖和第12圖是STD元201的實施例的平面俯視圖、第9A圖和第9B圖是沿著線段AA’截取的第8圖的剖面圖、第10圖是沿著線段BB’截取的第8圖的剖面圖、以及第11圖和第13圖個別是沿著線段CC’截取的第8圖和第12圖的剖面圖。
參照第3圖，在平面俯視圖中示意性地顯示了包括四個SRAM單元101A、101B、101C和101D的SRAM陣列100的一部分。值得注意的是，為了清楚起見已經簡化了第3圖，以更好地顯示本揭露的實施例。如此一來，可以將額外特徵加入到SRAM陣列100，並且在SRAM單元101A至101D的其他實施例中可以替換、修改或消除以下描述的一些特徵。在所示的實施例中，SRAM單元101A至101D在尺寸上大抵相同，即SRAM單元101A至101D具有如上面所定義的大抵相同的Sx 和Sy 。如此一來，為了簡單起見，SRAM單元101A至101D通常可以被稱為SRAM單元101。在本實施例中，每一個SRAM單元101包括各自設置在P井111中的兩個P型鰭片106和設置在夾設於兩個P井111之間的N井110中的兩個N型鰭片108。在本實施例中，P型鰭片106和N型鰭片108沿著Y軸連續地延伸跨越至少兩個SRAM單元101。換句話說，P型鰭片106和N型鰭片108在沿著X軸的單元邊界(虛線)不被截斷。連續的P型鰭片106和N型鰭片108可以藉由在不同導電類型的主動區之間提供更均勻和對稱的鰭片輪廓、為PFET(例如：形成在N型鰭片108上的上拉(或PU)電晶體)提供更好的線路端控制(line end control)、以及在最後不擴展SRAM單元101的佈局尺寸的情況下延伸N井110的束縛頻率(strapping frequency)，來使每一個SRAM單元101的整體效能受益。
SRAM單元101還包括複數閘極堆疊(例如此處所示的閘極堆疊130A、130B、130C和130D)，其沿著X軸縱向定向，並且設置在P型鰭片106及/或N型鰭片108上方以形成各種電晶體。每一個閘極堆疊橫穿(traverse)P型鰭片106或N型鰭片108的通道區。在一些示例中，沿著X軸的相鄰閘極堆疊可以藉由閘極隔離特徵138分開。在所示的實施例中，閘極堆疊130A的一部分與P型鰭片(第一P型鰭片)106接合以形成第一傳輸閘電晶體(PG-1)；閘極堆疊130B的一部分與P型鰭片(第一P型鰭片)106和N型鰭片(第一N型鰭片)108接合以個別形成第一下拉電晶體(PD-1)和第一上拉電晶體(PU-1)；閘極堆疊130C一部分與P型鰭片(第二P型鰭片)106和N型鰭片(第二N型鰭片)108接合以個別形成第二下拉電晶體(PD-2)和第二上拉電晶體(PU-2)；以及閘極堆疊130D的一部分與P型鰭片(第二P型鰭片)106接合以形成第二傳輸閘電晶體(PG-2)。在一些實施例中，PU-1和PU-2被配置為P型電晶體，而PD-1、PD-2、PG-1和PG-2被配置為N型電晶體。在許多實施例中， PD-1和PD-2以及PU-1和PU-2被配置以提供兩個交叉耦合的反相器作為資料儲存裝置，而PG-1和PG-2被配置以提供用於讀取和寫入資料的控制單元。在一些實施例中，閘極堆疊130C的一部分與N型鰭片(第一N型鰭片)108接合以形成第一隔離電晶體(IS-1)，並且閘極堆疊130B的一部分與N型鰭片(第二N型鰭片)108接合以形成第二隔離電晶體(IS-2)。在本實施例中，IS-1和IS-2被配置以容納N型鰭片108的連續結構，並因此對SRAM單元101的效能具有最小或可忽略的操作影響。
現在參照第4圖，其是第3圖沿著線段AA’的剖面圖的實施例，根據SRAM陣列100的各種設計需求，SRAM陣列100(作為IC結構10的一部分)形成在其中(及/或其上方)形成有複數P井(P型摻雜區)111和N井(N型摻雜區)110的基板(半導體基板)(或晶圓)12上方。在所示的實施例中，基板12在每一個SRAM單元101內的部分包括設置在兩個P井111之間的N井110。N井110被配置以提供至少一個PFET，例如上拉(pull-up；PU)電晶體或隔離(isolation；IS)電晶體；以及每一個P井111被配置以提供至少一個NFET，例如下拉(pull-down；PD)電晶體或傳輸閘(pass-gate；PG)電晶體。在一些實施例中，根據SRAM陣列100的設計需求，基板12包括被配置以提供一或多個電晶體的額外摻雜區。SRAM陣列100還包括設置在基板12上方的隔離結構14，以將形成在基板12上方的各種主動區電性分開。在本實施例中，隔離結構14包括淺溝槽隔離(shallow trench isolation；STI)特徵。
仍參照第4圖，每一個P型鰭片106包括設置在基礎鰭片102上方的半導體層105的堆疊；並且相似地，每一個N型鰭片108包括設置在基礎鰭片104上方的半導體層107的堆疊。在本實施例中，半導體層105和107通常沿著Y軸縱向定向，並且沿著Z軸垂直堆疊。此外，每一個半導體層105的堆疊夾設於形成在基礎鰭片102上方的N型源極/汲極(S/D)特徵114N(第4圖中未顯示)之間，並且每一個半導體層107的堆疊夾設於形成在基礎鰭片104上方的P型S/D特徵114P(第4圖中未顯示)之間。在本實施例中，半導體層105被懸置在閘極堆疊130A至130D之一者(例如：如第4圖所示的閘極堆疊130B或閘極堆疊130D)中(或由其包裹)以形成GAA NFET(例如PD-1、PD-2、PG-1或PG-2)，並且半導體層107被懸置在閘極堆疊130A至130D之一者(例如：如第4圖所示的閘極堆疊130B)中(或由其包裹)以形成GAA PFET(例如PU-1、PU-2、IS-1或IS-2)。換句話說，每一個半導體層105的堆疊與閘極堆疊130A至130D的一部分接合以形成GAA NFET的通道區，並且每一個半導體層107的堆疊與閘極堆疊130A至130D的一部分接合以形成GAA PFET的通道區。如此一來，為了清楚起見，半導體層105在下文中被稱為通道層105，並且半導體層107在下文中被稱為通道層107。
通道層105和107中的每一者可以包括矽(Si)、鍺(Ge)、矽碳(SiC)、矽鍺(SiGe)、鍺錫(GeSn)、矽鍺錫(SiGeSn)、矽鍺碳錫(SiGeCSn)、其他合適半導體材料或其組合。在本實施例中，半導體層105和107中的每一者包括奈米片、奈米線(例如：具有六邊形剖面的奈米線)、奈米棒(例如：具有正方形或圓形剖面的奈米棒)或其他合適配置的形式的矽(Si)。在一些實施例中，P型鰭片106和N型鰭片108各自包括兩到十個通道層105和107。舉例來說，在一些實施例中，P型鰭片106和N型鰭片108可各自個別包括三個通道層105和三個通道層107。當然，本揭露不限於這樣的配置，並且可以根據對IC結構10的設計需求來調整半導體層的數量。每一個堆疊的通道層105和107可以由沿著閘極堆疊130A至130D的縱向方向測量的堆疊的寬度(下面詳細描述)、沿著通道層的堆疊方向測量的層厚度、以及相鄰層之間的分開距離來定義。舉例來說，每一個通道層105的堆疊具有寬度W1、層厚度T1、層分開距離S1，並且每一個通道層107的堆疊具有寬度W2、層厚度T2、層分開距離S2。在本實施例中，寬度W1大於寬度W2，層厚度T1與層厚度T2大抵相同，並且層分開距離S1與層分開距離S2大抵相同。因此，通道層105的堆疊的層間距P1(其是層厚度和層分開距離的總和)與通道層107的層間距P2大抵相同。值得注意的是，本揭露中使用的“大抵相同”是指兩個數值之間的差異在約±5％以內。在一些示例中，層厚度T1和T2可以各自為約4nm至約8nm；層分開距離S1和S2可以各自為約6nm至約15nm；以及層間距P1和P2可以為約10nm至約23nm。當然，層厚度、層分開距離和層間距的其他尺寸也可以適用於本揭露的實施例。
此處使用的術語“寬度”是指沿著多個堆疊層在其堆疊方向(即Z軸)上方平均分配的閘極堆疊130A至130D的通常縱向方向(即X軸)測量的每一個通槽層的橫向距離。如上面所述，每一個通道層105的寬度W1比通道層107的堆疊的寬度W2大至少寬度W2的約10％。在一些實施例中，寬度W1與寬度W2之比率為約1.1至約4。在本實施例中，SRAM單元(例如：SRAM單元101)中的GAA PFET(例如：PU-1、PU-2等)的相對較窄的通道區至少提供了減小單元大小和增加單元寫入餘量(即處理速度)的益處。這是因為SRAM單元的寫入餘量通常由傳輸閘電晶體的Ion (Ion _PG)與上拉電晶體的Ion (Ion _PU)之比率確定，通常如本實施例中所定義的寬度W1與寬度W2的比率成正比。此外，因為GAA NFET中的載子遷移率通常大於GAA PFET中的載子遷移率，尤其是沿著通道層的垂直堆疊方向(通常是晶體矽(Si)中的＜100＞方向)，可以藉由增加GAA NFET中的通道層105的寬度W1即/或減小GAA PFET中的通道層107的寬度W2，以增加寬度W1與寬度W2的比率，來實現增加寫入餘量。約1.1的比率說明了通道層105的寬度與通道層107的寬度之間的最小差異，其能夠產生如此處所提供的SRAM單元101的處理速度的增益。儘管本實施例不限於這樣的比率範圍，但是可以基於適合用於期望的IC應用的SRAM單元101的尺寸的因素來確定寬度W1與寬度W2的特定比率。在一些示例中，寬度W1可以為約8nm至約40nm，並且寬度W2可以為約5nm至約20nm。
如上面所述，每一個閘極堆疊130A至130D與通道層105或通道層107接合以在SRAM單元101中形成各種GAA FET。仍參照第4圖，PD-1、PU-1和IS-2共享公共閘極堆疊130B，而相鄰SRAM單元101中的兩個PG-2共享公共柵極堆疊130D。在本實施例中，閘極堆疊130A至130D是高k金屬閘極結構，並因此每一者包括圍繞每一個通道層105和107的至少一個高k閘極介電層132和設置在高k閘極介電層132上方的金屬閘極電極134。儘管未顯示，但是金屬閘極電極134可以包括設置在至少一個功函數金屬層上方的塊體導電層。每一個閘極堆疊130A至130D可以進一步包括設置在其側壁上的閘極間隔物116(包括頂部間隔物116A和內部間隔物116B)，其細節在下面參照第6圖進行討論。
仍參照第4圖，SRAM陣列100可以進一步包括設置在閘極堆疊130A至130D上方的蝕刻停止層(etch-stop layer；ESL)133、設置在ESL 133上的層間介電(interlayer dielectric；ILD)層20、設置在ILD層20中以接觸閘極堆疊130D的一部分的閘極接點122、以及設置在ILD層20中的隔離電晶體(例如：第4圖所示的IS-2)上方的對接接點(butted contact；BCT)124，隔離電晶體是如上面所述的GAA PFET。在本實施例中，BCT 124被配置以將IS-1和IS-2中之每一者的閘極端(gate terminal)(作為如第4圖所示的閘極堆疊130B的一部分)和汲極端(drain terminal)耦接在一起，對SRAM陣列100的操作產生最小或可忽略的影響。參照第7圖顯示並討論了SRAM單元101的互連結構的實施例的詳細示意圖。
第5圖是沿著線段BB’截取的第3圖的剖面圖，其顯示如第4圖所示的GAA FET的S/D區。在本實施例中，GAA NFET(例如：PD-1、PD-2、PG-1和PG-2)包括在基礎鰭片102的S/D區上方成長的N型S/D特徵114N，並且GAA PFET(例如：PU-1、PU-2、IS-1和IS-2)包括在基礎鰭片104的S/D區上方成長的P型S/D特徵114P。N型S/D特徵114N和P型S/D特徵114P各自包括一或多種磊晶成長的半導體材料，其摻雜有合適導電類型(個別為N型或P型)的摻雜物。在這樣的實施例中，N型S/D特徵114N和P型S/D特徵114P個別從基礎鰭片102和104的至少一個頂部成長並且包裹基礎鰭片102和104的該至少一個頂部。在一些示例中，N型S/D特徵114N和P型S/D特徵114P中的一或多者可以合併，使得它們跨越一個以上的鰭片。
參照第3圖和第5圖，SRAM單元101可以進一步包括沿著X軸縱向定向的複數S/D接點120A、120B、120C和120D。每一個S/D接點120A設置在一個N型S/D特徵114N上方、每一個S/D接點120B設置在兩個相鄰的N型S/D特徵114N上方、每一個S/D接點120C設置在一個N型S/D特徵114N和相鄰的一個P型S/D特徵114P上方、以及每一個S/D接點120D設置在一個P型S/D特徵114P上方。在本實施例中，如第5圖所示， S/D接點120A至120D中之每一者物理地接觸一或多個S/D特徵(在其上方形成)的頂表面。如此一來，不同的S/D接點120A至120D可以沿著X軸在長度上變化，這取決於S/D特徵的數量及/或兩個相鄰的S/D特徵(在其上方形成)之間的分開距離。在本實施例中，每一個SRAM單元101包括至少兩個完整的S/D接點120C以及S/D接點120A、120B和120D的一部分。S/D接點120A至120D可以替代地稱為裝置級接點(device-level contact)，以與後續形成為多層互連(multi-layer interconnect；MLI)結構的一部分的其他接點特徵(例如：通孔)作區分。此外，如第5圖所示，設置在每一個隔離電晶體IS-1和IS-2的S/D區上方的S/D接點(例如：S/D接點120C)透過BCT 124電性耦接到同一裝置的閘極。
在第6圖中顯示了SARM單元101的各種GAA FET的進一步細節，其為第3圖的線段CC’沿著Y軸跨越兩個相鄰SRAM單元101的剖面圖。舉例來說，每一個閘極堆疊130A至130D(例如：第6圖中所示的閘極堆疊130B和130C)(其夾設於兩個S/D特徵(P型S/D特徵114P或N型S/D特徵114N)之間)包括設置在最頂通道層(通道層107或105)上方的上部和圍繞複數通道層(通道層107或105)的下部。在本實施例中，頂部間隔物116A設置在每一個閘極堆疊130A至130D的上部的側壁上，而內部間隔物116B設置在每一個閘極堆疊130A至130D的下部的側壁上，並且將閘極堆疊與相鄰的S/D特徵分開。每個SRAM單元101可以進一步包括設置在S / D部件114P和114N與它們各自的S / D觸點120A-120D之間的矽化物層123。每一個SRAM單元101可以進一步包括設置在P型S/D特徵114P和N型S/D特徵114N與它們個別的S/D接點120A至120D之間的矽化物層123。
第7A圖和第7B圖顯示了第3圖的SRAM陣列100的一部分的實施例，詳細地描述了在SRAM單元101中提供的GAA FET之間以及GAA FET與設置在GAA FET上方的額外IC結構(例如：中級互連(mid level interconnect；MLI)結構)之間的各種連接。在本實施例中，上拉電晶體PU-1的閘極端夾設於源極端(電性耦接至電源電壓(VDD ))和第一公共汲極(CD1)之間，並且下拉電晶體PD-1的閘極端夾設於源極端(電性耦接至電源電壓(VSS ))和CD1之間。上拉電晶體PU-2的閘極端夾設於源極端(電性耦接至VDD )和第二公共汲極(CD2)之間，並且下拉電晶體PD-2的閘極端夾設於源極端(電性耦接至VSS )和CD2之間。在一些實施例中，CD1是以真實形式儲存資料的儲存節點(storage node；SN)，而CD2是以互補形式儲存資料的儲存節點(SNB)。傳輸閘電晶體PG-1的閘極端夾設於源極端(電性耦接至位元線(BL))和與CD1電性耦接的汲極端之間。傳輸閘電晶體PG-2的閘極端夾設於源極端(電性耦接至互補位元線(BLB))和與CD1電性耦接的汲極端之間。PG-1和PG-2的閘極端電性耦接至字元線(WL)。在一些實施例中，每一個SRAM單元101包括兩個交叉耦合的反相器(由第7A圖中的虛線顯示)：第一反相器包括PU-1和PD-1，並且第二反相器包括PU-2和PD-2。在一些實施例中，PG-1和PG-2在讀取操作及/或寫入操作期間個別提供對SN和SNB的存取。舉例來說，響應於由WL個別施加到PG-1和PG-2的閘極端的電壓，PG-1將SN耦接到BL，而PG-2將SNB耦接到BLB。如此處所提供的，各種GAA NFET(例如：PG-1、PD-1、PG-2和PD-2)各自包括具有寬度W1的通道層105的堆疊，並且各種GAA PFET(例如：PU-1、IS-1、PU-2和IS-2)各自包括寬度W2的通道層107的堆疊，寬度W2小於上面詳細討論的寬度W1。
參照第7B圖，示意性地顯示了BL、BLB、VDD 、VSS 和WL作為設置在如上面所述的SRAM陣列100上方的多個水平互連結構(也稱為導線)。舉例來說，BL、BLB和VDD 形成在第一金屬層M1中，WL形成在第二金屬層M2中，並且VSS 形成在第三金屬層M3中。另外，SRAM陣列100可以進一步包括垂直互連結構(也稱為通孔)，以將各種GAA FET與合適的金屬層電性連接及/或將兩個金屬層電性連接在一起。舉例來說，通孔126A可被配置以將裝置級(device-level)S/D接點之一者(例如：第7B圖所示的S/D接點120A或120D)與M1(例如：BL、VDD 或BLB)連接、通孔126B可被配置以將M1與M2連接、以及通孔126C可被配置以將M2(例如：WL)與M3(例如：VSS )連接。應理解IS-1和IS-2中之每一者的閘極端和汲極端在MLI結構下方的裝置級內部耦合。
現在轉向STD陣列200，參照第8圖，STD陣列200的一部分在平面俯視圖中示意性地顯示。值得注意的是，為了清楚起見已經簡化了第8圖，以更好地顯示本揭露的實施例。如此一來，可以將拽特徵加入到STD陣列200，並且在STD單元201的其他實施例中可以替換、修改或消除以下描述的一些特徵。與第3圖所示的SRAM陣列100不同，STD陣列200可以包括不同大小的多個STD單元。舉例來說，在本實施例中，顯示了四個STD單元201A、201B、201C和201D；其中STD單元201A和201D具有相似的間距Sx 和Sy_1 ，並且STD單元201B和201C具有相似的間距Sx 和Sy_2 ，其中Sy_2 小於Sy_1 。當然，可以基於特定設計需求來調整STD單元201A至201D的特定間距。STD單元201A至201D可各自包括各自設置在P井211中的一或多個P型鰭片206和各自設置在夾設於兩個P井211之間的N井210中的一或多個N型鰭片208。在所示的實施例中，STD單元201A至201D各自包括一個P型鰭片206和一個N型鰭片208，它們沿著Y軸縱向定向。在一些實施例中，第一STD單元(例如，STD單元201A)中的P型鰭片206的長度與第二STD單元(例如，STD單元201C)中的P型鰭片206的長度不同，並且第一STD單元中的N型鰭片208的長度與第二STD單元中的N型鰭片208的長度不同。
每一個STD單元201A至201D還包括一或多個閘極堆疊(例如閘極堆疊230A、230B及/或230C)，其被配置以與P型鰭片206的一部分(即通道區)接合以形成GAA NFET 202，並且與N型鰭片208的一部分(即通道區)接合以形成GAA PFET 204。沿著X軸的相鄰閘極堆疊可以由閘極隔離特徵238分開，其功能(及/或組成)與SRAM單元101的閘極隔離特徵138相似。參照第9A圖、第9B圖和第11圖，閘極堆疊230A至230C可以是高k金屬閘極結構(與SRAM單元101的閘極堆疊130A至130D相似)，並因此各自包括設置在每一個GAA FET的通道區上方的至少一個高k閘極介電層232和設置在高k閘極介電層232上方的金屬閘極電極234。儘管未顯示，但是金屬閘極電極234可以包括設置在至少一個功函數金屬層上方的塊體導電層。此外，每一個閘極堆疊230A至230C可以包括設置在其側壁上的閘極間隔物216(第8圖中顯示了頂部間隔物216A，並且第11圖中顯示了內部間隔物)。閘極堆疊230A至230C的一部分可以藉由閘極接點222電性耦接到後續形成的MLI結構的部件，其中閘極接點222與上面所述的SRAM單元101的閘極接點122相似。
在本實施例中，P型鰭片206和N型鰭片208沒有沿著Y軸連續地延伸跨越兩個相鄰的STD單元。換句話說，每一個STD單元201A至201D的P型鰭片206和N型鰭片208在沿著X軸的單元邊界(虛線)被介電閘極結構240A截斷。在本實施例中，介電(即同常電性非導電)閘極結構240A沿著X軸縱向取向，即通常與閘極堆疊230A至230C (其為金屬(即導電)閘極堆疊)平行。在一些實施例中，介電閘極結構240A可以包括被稱為擴散邊緣上連續多晶矽(或CPODE(continuous poly on diffusion edge))的結構，其可以被實現以減小相鄰的閘極堆疊230A至230C之間的閘極間距。介電閘極結構240A可以在閘極替換製程之前或之後(例如：下面詳細討論的閘極後製程)形成。
共同參照第8圖、第9A圖和第9B圖，STD陣列200形成在基板12上方，作為IC結構10的一部分，其中各種摻雜區(即P井211和N井210)被隔離結構14分開。在本實施例中，形成在P井211中的每一個P型鰭片206包括設置在基礎鰭片203上方的半導體層207的堆疊，並且形成在N井210中的每一個N型鰭片208包括設置在基礎鰭片205上方的半導體層209的堆疊。可以以如上面所述SRAM單元101的通道層105和107相似的配置來佈置半導體層207和209。舉例來說，在本實施例中，半導體層207和209通常沿著Y軸縱向定向，並且沿著Z軸垂直堆疊。另外，每一個半導體層207的堆疊夾設於形成在基礎鰭片203上方的N型S/D特徵214N之間，並且每一個半導體層209的堆疊夾設於形成在基礎鰭片205上方的P型S/D特徵214P之間。此外，半導體層207懸置在閘極堆疊230A至230C之一者(例如：閘極堆疊230A)中(或由其包裹)以形成GAA NFET 202，並且半導體層209懸置在閘極堆疊230A至230C之一者(例如：閘極堆疊230A)中(或由其包裹)以形成GAA PFET 204。換句話說，每一個半導體層207的堆疊與閘極堆疊230A至230C的一部分接合以形成GAA NFET 202的通道區，而每一個半導體層209的堆疊與閘極堆疊230A至230C的一部分接合以形成GAA PFET 204的通道區。如此一來，為了清楚起見，半導體層207在下文中被稱為通道層207，並且半導體層209在下文中被稱為通道層209。此外，ESL 233(與上面關於SRAM單元101所討論的ESL 133相似)可以設置在閘極堆疊230A至230C上方，以在後續的製造過程中保護STD單元201A至201D的部件。
在一些實施例中，通道層207和209的組成可以與通道層105和107的組成大抵相同，並且可以包括奈米片、奈米線、奈米棒或適用於形成GAA FET的其他合適配置的形式的矽(Si)。在一些示例中，P型鰭片206和N型鰭片208可以各自個別包括兩個至十個通道層207和209；儘管本實施例不限於這種配置，並且可以根據IC結構10的設計需求來調整半導體層的數量。每一個通道層207的堆疊可以由寬度W3、層厚度T3和層分開距離S3定義，所有這些都與通道層105和107的定義相似。相似地，每一個通道層207的堆疊可以由寬度W4、層厚度T4和層分開距離S4定義。在本實施例中，層厚度T3與層厚度T4大抵相同，並且層分開距離S3與層分開距離S4大抵相同。在一些實施例中，參照第9A圖，寬度W3與寬度W4大抵相同。如上面所述，本實施例中的“大抵相同”是指兩個數值之間的差異在約±5％以內。因此，寬度W3和寬度W4的大小可以在5％以內。在一些實施例中，參照第9B圖，寬度W3小於寬度W4。舉例來說，寬度W4與寬度W3之比率可以為約1.1至約2，即寬度W4比寬度W3要大寬度W3的至少約10％。
如上面所述，GAA NFET中的載子遷移率通常大於GAA PFET中的載子遷移率，尤其是沿著通道層的堆疊方向。因此，為了在SRAM單元101中相對於GAA PFET的Ion 增加GAA NFET的Ion ，可能期望增加寬度W1(其為GAA NFET(例如：PD-1、PD-2、PG-1或PG-2)中的通道層105的層寬度)與寬度W2(其為GAA PFET(例如：PU-1或PU-2)中的通道層105的層寬度)的比率。舉例來說，在本實施例中，寬度W1與寬度W2之比率為約1.1至約4，即寬度W1比寬度W2要大寬度W2的至少約10％。然而，在STD單元201A至201D中，可能更期望藉由將寬度W3調整為小於或大抵等於寬度W4來使GAA NFET 202的效能與GAA PFET 204的效能平衡。在這方面，寬度W4與寬度W3的比率可以小於寬度W1與寬度W2的比率以維持這種平衡。
現在共同地參照第8圖和第10圖，每一個閘極堆疊230A至230C(及其對應的通道區)夾設於兩個P型S/D特徵214P或兩個N型S/D特徵214N之間，這取決於下方的鰭片結構的導電類型。STD單元201A至201D可以進一步包括沿著X軸縱向定向的各種S/D接點220A、220B、220C、220D和220E。S/D接點220A至220E中之每一者可以設置在一或多個P型S/D特徵214P或一或多個N型S/D特徵214N上方並與其物理接觸。舉例來說，S/D接點220A和220B設置在至少一個N型S/D特徵214N上方，並且S/D接點220C、220D和220E設置在至少一個P型S/D特徵214P上方。在一些實施例中，S/D接點220A至220E沿著X軸的長度不同。舉例來說，S/D接點220E長於S/D接點220C，S/D接點220C長於S/D接點220D。每一個STD單元201A至201D可以耦接到各種垂直互連結構(例如通孔226A和通孔226B)，垂直互連結構被配置以將S/D接點220A至220E互連到MLI結構的特徵，與如上所述的SRAM單元101的通孔126A相似。
參照第11圖，STD單元201A至201D的進一步細節在第8圖的剖面圖中顯示，其沿著線段CC’截取(例如：縱向穿過N型鰭片208之一者)，沿著Y軸跨越STD單元201A和201C。如此處所示，每一個閘極堆疊230A至230C可包括與SRAM單元101中的閘極堆疊130A至130D相似的部件。舉例來說，每一個閘極堆疊230A至230C設置在兩個S/D特徵(N型S/D特徵214N或P型S/D特徵214P)之間，並且包括設置在最頂通道層(通道層207或209)上方的上部和圍繞複數溝道層(通道層207或209)的下部。閘極間隔物116可以包括頂部間隔物216A和內部間隔物216B，其與如上所述的頂部間隔物116A和內部間隔物116B相似的配置佈置。與SRAM單元101的結構相似，每一個STD單元201A至201D可以進一步包括設置在每一個P型S/D特徵214P和N型S/D特徵214N與它們個別的S/D接點220A至220E之間的矽化物層223、設置在閘極堆疊230A至230C上方的ESL 233、以及設置在ESL 233上方的ILD層20。仍然參照第11圖，介電閘極結構240A沿著X軸設置在兩個相鄰的STD單元之間的單元邊界，從而截斷了P型鰭片206和N型鰭片208。在本實施例中，介電閘極結構240A通常沿著Y軸延伸到閘極堆疊230A至230C的底表面下方，即延伸到隔離結構14的頂表面下方。
在一些實施例中，共同參照第12圖和第13圖，STD陣列200包括P型鰭片206和N型鰭片208，P型鰭片206和N型鰭片208沿著X軸跨越單元邊界連續地穿過至少兩個相鄰的STD單元。與上面討論的SRAM單元101的隔離電晶體IS-1和IS-2相似，STD單元201A至201D中的連續鰭片結構可以受益於使用設置在單元邊界的N型隔離電晶體212和P型隔離電晶體213。在本實施例中，N型隔離電晶體212和P型隔離電晶體213藉由將隔離閘極結構240B個別與P型鰭片206和N型鰭片208的通道區接合來形成。如上面所述，P型鰭片206的通道區被配置以包括具有寬度W3的通道層207的堆疊，並且N型鰭片208的通道區被配置以包括具有寬度W43的通道層209的堆疊。在一些實施例中，相鄰的隔離閘極結構240B(其可為與閘極堆疊230A至230C相似的導電閘極堆疊)由閘極隔離特徵238分開。此外，透過閘極接點222，每一個N型隔離電晶體212的閘極端電性連接至VDD ，並且每一個P型隔離電晶體213的閘極端電性連接至VSS 。在本實施例中，隔離電晶體212和213被配置以在操作期間對STD單元201A至201D具有最小或可忽略的影響。應理解第12圖和第13圖所示的STD陣列200的其他部件與第8圖至第11圖所示的部件一致。因此，為了簡單起見，不再重複這些部件的詳細說明。
在本揭露的一些實施例中，共同地參照第14A圖至第19圖，IC結構10還包括設置在此處提供的SRAM單元及/或STD單元中的複數介電鰭片。舉例來說，第14A圖和第14B圖以平面俯視圖顯示了SRAM陣列100和STD陣列200的實施例，其個別與第2A圖和第2B圖所示的那些相似，除了在SRAM陣列100中存在介電鰭片160、162和164，並且在STD陣列200中存在介電鰭片260和262。在下面參照第15圖至第17圖詳細討論具有介電鰭片160至164的SRAM陣列100的實施例，並且在下面參照第18圖和第19圖詳細討論具有介電鰭片260和262的STD陣列200的實施例。值得注意的是，第15圖至第17圖所示的SRAM陣列100的部件與第3圖至第7圖中所示的部件一致，並且第18圖和第19圖所示的STD陣列200的部件與第8圖至第11圖中所示的部件一致。因此，為了清楚起見，不再參照第14A圖至第19圖重複這些部件的詳細說明。
參照第14A圖和第15圖，在SRAM陣列100中，介電鰭片160至164通常沿著Y軸縱向定向(即大抵平行於P型鰭片106和N型鰭片108的縱向方向)，並且沿著X軸彼此間隔。在本實施例中，介電鰭片160至164沿著Y軸延伸穿過至少兩個相鄰的SRAM單元101。沿著X軸，每一個介電鰭片160設置在兩個P型鰭片106之間，每一個介電鰭片162設置在P型鰭片106和N型鰭片108之間，並且每一個介電鰭片164設置在兩個N型鰭片108之間。換句話說，介電鰭片160至164沿著X軸與P型鰭片106和N型鰭片108混合(intermixed)。在所示的實施例中，介電鰭片160設置在單元邊界，並且介電鰭片162和164設置在單元邊界內。為了促進所示的實施例，每一個SRAM單元101包括兩個介電鰭片162和一個介電鰭片164，同時與相鄰的SRAM單元101共享每一個介電鰭片160。當然，本實施例不限於這種配置，並且根據各種設計需求，可以包括更多或更少數量的介電鰭片。
參照第16圖，其顯示了第15圖中的SRAM陣列100沿著線段AA’的剖面圖，每一個介電鰭片160可以由寬度D1定義，每一個介電鰭片162可以由寬度D2定義，並且每一個介電鰭片164可以由寬度D3定義。在一些實施例中，寬度D1、D2和D3在大小上大抵相同(即具有約±5％以內的差異)。在一些實施例中，寬度D1、D2和D3在大小上是不同的(即具有約＞5％的差異)。在一個這樣的示例中，寬度D1可以大於寬度D2，寬度D2可以大於寬度D3。在一些實施例中，寬度D1、D2和D3被調整以適應介電鰭片160至164每一側上S/D特徵(例如：N型S/D特徵114N和P型S/D特徵114P)的成長，使得在不引起SRAM單元101中的橋接問題(bridging issues)或大抵上不擴大SRAM單元101的整體尺寸的情況下，可以最大化S/D特徵的尺寸。在一些示例中，寬度D1、D2和D3可各自為約4nm至約20nm；當然，只要介電鰭片160至164確保SRAM單元101的適當效能，其他合適尺寸也可以適用。
參照第17圖，其顯示了第15圖中的SRAM陣列100沿著線段BB’截取的剖面圖，S/D接點120A至120D的一部分(例如：第17圖中所示的S/D接點120C)可以物理接觸設置在兩個相鄰的S/D特徵(例如：N型S/D特徵114N和P型S/D特徵114P)之間的介電鰭片160至164中之一或多者的頂表面。在一些實施例中，介電鰭片160至164被配置以防止相鄰的S/D特徵之間的無意橋接，從而消除了GAA FET中的電性短路。另外，介電鰭片160至164可以在N型S/D特徵114N和P型S/D特徵114P上方擴大S/D接點120A至120D的著陸面積(landing area)，從而改善GAA FET的效能。
參照第18圖，在STD陣列200中，介電鰭片260和262通常沿著Y軸縱向定向(即大抵平行於P型鰭片206和N型鰭片208的縱向方向)，並且沿著X軸彼此間隔。在本實施例中，介電鰭片260和262沿著Y軸延伸穿過至少兩個相鄰的STD單元(例如：STD單元201A和201C或者STD單元201B和201D)。沿著X軸，每一個介電鰭片260設置在兩個N型鰭片208或兩個P型鰭片206之間，並且每一個介電鰭片262設置在P型鰭片106和N型鰭片108之間。換句話說，介電鰭片260和162沿著X軸與P型鰭片206和N型鰭片208混合(intermixed)。在所示的實施例中，介電鰭片260設置在單元邊界，並且介電鰭片262設置在單元邊界內。為了促進所示的實施例，每一個STD單元201A至201D包括一個介電鰭片262，並且與相鄰的STD單元201A至201D共享每一個介電鰭片260。當然，本實施例不限於這種配置，並且根據各種設計需求，可以包括更多或更少數量的介電鰭片。
參照第19圖，其顯示了第18圖中的STD陣列200沿著線段AA’截取的剖面圖，每一個介電鰭片260可以由寬度D4定義，並且每一個介電鰭片262可以由寬度D5定義。在一些實施例中，寬度D4和D5在大小上大抵相同(即具有約±5％以內的差異)。在一些實施例中，寬度D4和D5在大小上相差約＞5％。在一個這樣的示例中，寬度D4可以大於寬度D5。在一些實施例中，與上面關於SRAM單元101中的寬度D1、D2和D3的討論相似，寬度D4和D5被調整以適應介電鰭片260和262每一側上S/D特徵(例如：N型S/D特徵214N和P型S/D特徵214P)的成長。舉例來說，介電鰭片260和262可以允許S/D特徵最大化其生長，而大抵上不擴大STD單元201A至201D的整體尺寸及/或引起單元內的各種GAA裝置的短路問題。在一些實施例中，寬度D4比寬度D1大至少約10％，即在STD單元201A至201D的單元邊界的介電鰭片260寬於在SRAM單元101的單元邊界的介電鰭片160。在一些示例中，寬度D4與寬度D1的比率為約1.1至約10。在一些實施例中，寬度D4和寬度D5中的較小者比寬度D1至D3中的最大者大至少約10％，即介電鰭片260和262通常寬於介電鰭片160至164。在一些示例中，寬度D4和D5可各自為約6nm至約60nm；當然，只要介電鰭片260和262確保STD單元201A至201D的適當效能，其他合適尺寸也可以適用。
參照第20圖，其顯示了第18圖中的STD陣列200沿著線段BB’截取的剖面圖，S/D接點220A至220E的一部分(例如：第20圖中所示的S/D接點220A和220E)可以物理接觸設置在兩個相鄰的S/D特徵之間的介電鰭片260和262中之一或多者的頂表面。在一些實施例中，與上面討論的介電鰭片160至164相似，介電鰭片260和262被配置以防止相鄰的S/D特徵之間的無意橋接，從而消除了GAA FET中的電性短路。另外，介電鰭片260和262可以在N型S/D特徵114N和P型S/D特徵114P上方擴大S/D接點220A至220E的著陸面積(landing area)，從而改善GAA FET的效能。
在本揭露的一些實施例中，替代或除了如上面所述將通道層配置為不同的寬度外，可以將N型S/D特徵(例如：N型S/D特徵114N或214N)和P型S/D特徵(例如：P型S/D特徵114P或214P)製造為不同的配置，以改善SRAM陣列100或STD陣列200中的GAA FET的效能。參照第21圖，其顯示了與第5圖相似的SRAM陣列100的剖面圖(通過S/D區)，N型S/D特徵114N的深度H1可以大於P型S/D特徵114P的深度H2，其中深度H1和H2是從隔離結構14的頂表面測量的。參照第21圖，其顯示了與第6圖相似的SRAM陣列100的剖面圖(即通過N型鰭片108)，高度H4定義在裝置操作期間與每一個GAA PFET(例如：PU-1、PU-2、IS-1或IS-2)的通道區(即通道層107的堆疊)接合的P型S/D特徵114P的一部分的高度。相似地，參照第23圖，其顯示了SRAM陣列100沿著第3圖中的線段DD’截取的剖面圖(即通過P型鰭片106)，高度H3定義在裝置操作期間與每一個GAA PFET(例如：PD-1、PD-2、PG-1或PG-2)的通道區(即通道層105的堆疊)接合的N型S/D特徵114N的一部分的高度。因此，此處所提供的GAA PFET的電流輸出(例如：Ion _PU)可以小於GAA NFET的電流輸出(例如：Ion _PG)，從而增加了Ion _PG與Ion _PU的比率，其如上所述可以期望提高SRAM單元101的處理速度。
第24圖根據本揭露實施例顯示了用於形成裝置STD陣列200、IC結構10的實施例或其一部分的方法400的製造流程，例如第2A圖至第23圖所示的SRAM陣列100及/或STD陣列200。方法400僅為示例，並不旨在限制本揭露超出申請專利範圍中明確記載的內容。可以在方法400之前、之中和之後執行額外操作，並且對於方法的額外實施例，所述的一些操作可以被替換、消除或移動。在完成方法400的各種操作之後，多個通道層形成在每一個摻雜區上方、被形成垂直堆疊並且被閘極堆疊圍繞以形成各種GAA FET。
在操作402中，方法400提供工件，例如IC結構10，其包括基板12以及形成在基板12中或上方的各種摻雜區(例如：N井110和210以及P井111和211)。在本實施例中，基板12包括矽。替代地或額外地，基板12包括另一種元素半導體，例如鍺；化合物半導體，例如碳化矽、磷化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，例如矽鍺(SiGe)、碳磷化矽(SiPC)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)及/或磷砷化鎵銦(GaInAsP)；或其組合。在一些實施例中，基板12是絕緣體上半導體基板，例如絕緣體上矽(silicon-on-insulator；SOI)基板、絕緣體上矽鍺(silicon germanium-on-insulator；SGOI)基板或絕緣體上鍺(germanium-on-insulator；GOI)基板。絕緣體上半導體基板可以藉由氧注入隔離(separation by implantation of oxygen；SIMOX)，晶圓鍵結及/或其他合適方法來製造。
每一個N井可以摻雜有N型摻雜物，例如磷、砷、其他N型摻雜物或其組合。每個P井可以摻雜有P型摻雜物，例如硼、銦、其他P型摻雜物或其組合。在一些實施例中，基板12包括由P型摻雜物和N型摻雜物的組合形成的摻雜區。各種摻雜區可直接形成在基板12上及/或基板12中，以提供P井結構、N井結構、雙井結構、凸起結構或其組合。可以通過執行離子佈植製程、擴散製程、其他合適摻雜製程或其組合來形成各種摻雜區中的每一者。
在操作404中，方法400在基板12上方形成半導體材料的多層堆疊(以下簡稱為“多層堆疊”)。在本實施例中，在方法400的後續操作中，通道層105、107、207和209從多層堆疊形成。在一些實施例中，多層堆疊包括第一半導體和不同於第一半導體的第二半導體的交替層。在本實施例中，第一半導體層是含矽(Si)層，並且第二半導體層是含矽鍺(SiGe)層。
在本實施例中，多層堆疊包括以一系列磊晶製程成長的磊晶半導體材料的交替層(例如：磊晶成長的矽(Si)和磊晶成長的矽鍺(SiGe)的交替層)。。磊晶製程可以包括化學氣相沉積(Chemical Vapor Deposition；CVD)技術(例如氣相磊晶(vapor-phase epitaxy；VPE)、超高真空CVD(ultra-high vacuum CVD；UHV-CVD)、低壓CVD(Low Pressure CVD；LPCVD)及/或電漿輔助CVD(Plasma-Enhanced CVD；PECVD))、分子束磊晶、其他合適的選擇性磊晶成長(selective epitaxial growth；SEG)製程或其組合。磊晶製程可以使用氣體及/或液體前驅物，其與下方的基板的成分相互作用。在一些示例中，可以以奈米片、奈米線或奈米棒的形式提供多個堆疊的層。後續製程可以移除第二半導體層(例如：含矽鍺(SiGe)層)，在懸置結構中留下第一半導體層(例如：含矽(Si)層)。這種製程(其將在下面詳細討論)可以被稱為“線釋放製程”或“片形成製程”，這取決於多層堆疊中的層的配置。在本實施例中，剩餘的含矽半導體層堆疊成為通道層，例如通道層105、107、207和209，其被配置以在SRAM陣列100或STD陣列200中形成GAA NFET或GAA PFET。
在操作406中，方法400在多層堆疊中形成半導體鰭片(替代地稱為鰭片主動區)，例如，SRAM單元101的P型鰭片106和N型鰭片108以及STD單元201(例如：STD單元201A至201D)的P型鰭片206和N型鰭片208。因此，本實施例的半導體鰭片包括如上所述的關於多層堆疊的矽(Si)和矽鍺(SiGe)的交替層。在一些實施例中，IC結構10包括具有單一半導體材料而不是不同半導體材料的交替層的半導體鰭片(在此處未顯示)。可以藉由直接圖案化多層堆疊來製造半導體鰭片。製程可以包括形成包括光阻層的罩幕元件、微影圖案化罩幕元件、以及後續使用圖案化的罩幕元件作為蝕刻罩幕來蝕刻多層堆疊(和基板12的一部分)。蝕刻製程可以包括乾式蝕刻、濕式蝕刻、反應離子蝕刻(reactive ion etching；RIE)、其他合適製程或其組合。根據設計需求，可以將所得的半導體鰭片摻雜各種摻雜物。
在本實施例中，如上面所述，SRAM單元101和STD單元201內的各種半導體鰭片形成為不同的寬度。對於SRAM單元101，P型鰭片106形成為寬度W1，並且N型鰭片108形成為寬度W2，寬度W2可以比寬度W1小至少約10％。對於STD單元201，P型鰭片206形成為寬度W3，並且N型鰭片208形成為寬度W4，寬度W4可以大於或大抵等於寬度W3。
在操作408中，方法400形成隔離結構14以隔離形成在基板12上方的各種部件。隔離結構14可以包括STI、場氧化物(field oxide)、矽的局部氧化(LOCal oxidation of silicon；LOCOS)、其他合適特徵，包括氧化矽、氮化矽、氮氧化矽、其他合適介電材料或其組合。隔離結構14可以藉由任何合適方法形成。在一些實施例中，隔離結構14藉由用介電材料填充半導體鰭片之間的溝槽，然後對介電材料施加化學機械平坦化(CMP)製程和回蝕製程以形成隔離結構14。隔離結構14可以包括具有一或多個熱氧化物襯墊層的多層結構。
如上面所述，IC結構10的一些實施例可以包括設置在半導體鰭片之間的介電鰭片，例如SRAM單元101中的介電鰭片160至164和STD單元201中的介電鰭片260和262。介電鰭片可各自包含單一介電材料或多種介電材料，例如氧化矽、碳氧化矽、氮碳氧化矽、碳含量的氧化矽(silicon oxide with carbon contents)、氮含量的氧化矽(silicon oxide with nitrogen contents)、氮化物基介電質(nitride based dielectric)、金屬氧化物基介電質(metal oxide based dielectric, hafnium oxide)、氧化鉿、氧化鉭、氧化鈦、氧化鋯、氧化鋁、氧化釔、其他合適的介電材料或其組合。
介電鰭片可以藉由任何合適方法形成。舉例來說，可以在形成隔離結構14之前形成介電鰭片，隔離結構14如上面所述被沉積為在半導體鰭片的側壁上間隔物層。在將間隔物層凹陷到低於半導體鰭片以形成隔離結構14之前，藉由圖案化和蝕刻製程在間隔物層中形成溝槽。此後，使用CVD、物理氣相沉積(physical vapor deposition；PVD)、原子層沉積(atomic layer deposition；ALD)、流動式CVD(flowable CVD；FCVD)及/或其他合適方法將介電材料沉積在溝槽中，從而形成介電鰭片。接著將間隔物層平坦化(例如：藉由一或多個CMP製程)以暴露半導體鰭片和介電鰭片中之每一者的頂表面。此後，使間隔物層凹陷或回蝕(例如：藉由化學蝕刻製程)，以使其低於半導體鰭片和介電鰭片中之每一者的頂表面，從而形成隔離結構14。
在操作410中，方法400在半導體鰭片(和介電鰭片，如果存在)上方形成一或多個冗餘閘極堆疊(未顯示)。冗餘閘極堆疊可以包括界面層(例如包括氧化矽)和形成在界面層上方的冗餘閘極電極層(例如包括多晶矽)。在形成其他部件(例如：N型S/D特徵114N、P型S/D特徵114P、N型S/D特徵214N和P型S/D特徵214P)之後，移除每一個冗餘閘極堆疊的一部分(例如：冗餘閘極電極層)以形成閘極溝槽，其中後續至少形成高k閘極介電層(例如：高k閘極介電層132或232)和金屬閘極電極(例如：金屬閘極電極134和234)以完成每一個閘極堆疊130A至130D和閘極堆疊230A至230C的製造。冗餘閘極堆疊的各種材料層可以首先作為覆蓋層(blanket layer)沉積在半導體鰭片上方，並且後續被圖案化(後續進行一或多個蝕刻製程)以在SRAM單元101和STD單元201中以期望的配置形成冗餘閘極堆疊。
GAA FET的頂部閘極間隔物(例如頂部間隔物116A和216A)可以在在操作410中形成在冗餘閘極堆疊的側壁上。頂部間隔物可以包括氮化矽、氧化矽、碳化矽、氮碳化矽、氮氧化矽、碳氧化矽、氮碳氧化矽、低k介電材料、其他材料或其組合。頂部間隔物可以藉由首先在冗餘閘極堆疊上方沉積間隔物層，並且後續對間隔物層執行非等向性蝕刻製程，從而在冗餘閘極堆疊的側壁上留下頂部間隔物來形成。
在操作412中，方法400在每一個半導體鰭片的S/D區中形成各種S/D特徵，例如N型S/D特徵114N和214N以及P型S/D特徵114P和214P。N型S/D特徵可以包括磊晶成長的半導體材料，例如被配置以形成GAA NFET的磊晶成長的矽(Si)或碳化矽(SiC)，並且可以額外包括一或多種N型摻雜物，例如磷或砷。P型S/D特徵可以包括磊晶成長的半導體材料，例如被配置以形成GAA PFET的磊晶成長的矽鍺(SiGe)，並且可以額外包括一或多種P型摻雜物，例如硼或銦。每一個S/D特徵可以包括一或多個磊晶成長的半導體層。N型S/D特徵可以成長在P型鰭片中，例如P型鰭片106和206，而P型S/D特徵可以成長在N型鰭片中，例如N型鰭片108和208。S/D特徵的形成可以包括移除每一個半導體鰭片在其S/D區中的部分以形成S/D凹陷，並且後續執行合適磊晶製程(上面參照多層堆疊進行了詳細討論)以形成S/D特徵。在一些實施例中，執行退火製程以活化S/D特徵及/或其他S/D區(例如重摻雜汲極(heavily doped drain；HDD)區及/或輕摻雜汲極(lightly doped drain；LDD)區)中的摻雜物。
在一些實施例中，在S/D凹陷中形成S/D特徵之前，選擇性地移除在S/D凹陷中暴露的多層堆疊的非通道層的部分(例如：矽鍺(SiGe)層)以形成開口，並且後續在開口中沉積介電層以形成內部間隔物，例如內部間隔物116B和216B。內部間隔物可以包括氮化矽、氧化矽、碳化矽、氮碳化矽、氮氧化矽、碳氧化矽、氮碳氧化矽、低k介電材料、其他材料或其組合。內部間隔物可以包括一個多層結構的一個單層結構。內部間隔物的組成可以與頂部間隔物的組成相似或不同，其已於上面詳細討論。
在操作414中，方法400移除冗餘閘極堆疊以形成複數閘極溝槽。形成閘極溝槽可以包括在S/D特徵和冗餘閘極堆疊上方形成ILD層(例如，第5圖、第10圖、第17圖、第20圖和第21圖中所示的ILD層18)。ILD層可以包括通常與ESL的組成不同的任何合適介電材料。例如，ILD層可以包括低k介電材料、氧化矽、摻雜的矽酸鹽玻璃、其他合適材料或其組合，並且可以藉由任何合適方法形成，例如旋塗玻璃(spin-on-glass)或流動式CVD。可以使用一或多個CMP製程來平坦化ILD層的頂表面。
在操作416中，方法400執行一或多個蝕刻製程，例如乾式蝕刻製程及/或濕式蝕刻製程，以從多層堆疊中移除非通道層(例如：矽鍺(SiGe)層)，從而在懸置結構中留下通道層(例如：矽(Si)層)。換句話說，在移除非通道層之後，在通道層的堆疊內插入多個開口。在本實施例中，一或多種蝕刻製程選擇性地移除非通道層，而不移除或大抵不移除通道層。在一個這樣的示例中，一或多種蝕刻製程包括施加含氟蝕刻氣體。
與其中通道區包括單層鰭片結構的FinFET相比，在個別通道區中形成不同寬度的GAA NFET和GAA PFET引入了許多挑戰。舉例來說，將通道層(例如通道層105、107、207和209)的懸置堆疊形成為不同的寬度可能導致在片釋放製程期間多層堆疊的不均勻蝕刻。在一些情況下，較窄堆疊(例如：在N型鰭片108或P型鰭片206中)中的非通道層可能比較寬堆疊(例如：在P型鰭片106或N型鰭片208中)中的非通道層更容易移除。結果，為了移除較寬堆疊的非通道層，可能會不經意地蝕刻較窄堆疊的通道層。因此，可以對上面詳細討論的寬度W1與寬度W2的比率以及寬度W4與寬度W3的比率進行調節，以確保對較窄堆疊的通道層的無意損害保持在可接受的準位，以維持IC結構10的適當效能。舉例來說，雖然寬度W1與寬度W2之比率大於約4可適用於本揭露的一些實施例，將比率調節到約1.1至約4之間可確保將通道層107的無意蝕刻的程度控制在常規IC設計需求之內。相似地，可以將寬度W4與寬度W3的比率調節為約1.1至約2，以確保將通道層207的無意蝕刻的程度保持在可接受的準位。替代地或額外地，可以藉由調節片釋放製程的蝕刻條件(例如：蝕刻製程的持續時間、蝕刻劑的選擇、蝕刻劑的壓力等)來減輕對通道層的無意損壞。
在操作418中，方法400在閘極溝槽以及在通道層之間形成的開口中形成閘極堆疊(例如：閘極堆疊130A至130D、閘極堆疊230A至230C和隔離閘極結構240B)。在本實施例中，每一個閘極堆疊至少包括高k閘極介電層(例如：高k閘極介電層132和232)和金屬閘極電極(例如：金屬閘極電極134和234)。在本實施例中，高k閘極介電質132的一部分包裹每一個通道層，使得每一個GAA FET中的閘極堆疊與複數通道層接合。高k閘極介電層可以包括氧化矽、氮氧化矽、氧化鋁矽、高k介電材料(例如氧化鉿、氧化鋯、氧化鑭、氧化鈦、氧化釔、鈦酸鍶)、其他合適介電材料或其組合。儘管未顯示，但是每一個金屬閘極電極可以進一步包括設置在至少一個功函數金屬層上方的塊體導電層。塊體導電層可以包括銅(Cu)、鎢(W)、釕(Ru)、鈷(Co)、鋁(Al)、其他合適金屬或其組合。在一些示例中，每一個閘極堆疊可以包括相同導電類型或不同導電類型的一或多個功函數金屬層。功函數金屬層的示例可以包括氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、二矽化鋯(ZrSi2 )、二矽化鉬(MoSi2 )、二矽化鉭(TaSi2 )、二矽化鎳(NiSi2 )、鈦(Ti)、銀(Ag)、鈦鋁(TiAl)、碳化鈦鋁(TiAlC)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化鉭矽(TaSiN)、錳(Mn)、鋯(Zr)、其他合適功函數材料或其組合。各種功函數金屬層可以首先被沉積，並且接著被圖案化以滿足不同GAA FET中的臨界電壓的不同需求。每一個閘極堆疊中還可以包括其他材料層，例如界面層、阻擋層、覆蓋層(capping layer)，其他合適材料層或其組合。可以藉由任何合適方法來沉積閘極堆疊的各種層，例如化學氧化、熱氧化、ALD、CVD、PVD、電鍍、其他合適方法或其組合。
在一些實施例中，設置在STD單元201的一些邊界的介電閘極結構240A(見第8圖和第18圖)包括未被配置以提供任何功能裝置的介電閘極結構。介電閘極結構240A可以包括單層結構或具有一或多種介電材料的多層結構，例如氧化矽、氮化矽、碳化矽、氮氧化矽、低k介電材料、其他合適介電材料或其組合。在本實施例中，藉由在操作414移除冗餘閘極堆疊的一部分以形成閘極溝槽，並且後續在操作418形成閘極堆疊之前或之後在閘極溝槽中沉積上述的一或多種介電材料，來形成介電閘極結構。
在一些實施例中，介電鰭片(例如：介電鰭片160至164、260和262)可以有益於各種導電(或功能)閘極堆疊的製造。舉例來說，因為如上面所述的圖案化功函數金屬層可以包括等向性蝕刻設置在通道層的堆疊之間的功函數金屬層的部分，所以可以不經意地蝕刻設置在相鄰的通道層的堆疊之間的功函數金屬層。因此，各種半導體鰭片(即通道層的堆疊)之間的介電線的存在可以用作“阻擋層”，以防止在這樣的圖案化製程期間無意中蝕刻一或多個功函數金屬層。
在操作420中，方法400形成S/D接點(例如：S/D接點120A至120D和220A至220E)以將各種S/D特徵與後續形成的MLI結構互連。在本實施例中，S/D接點設置在ILD層中，例如ILD層20。S/D接點可以包括任何合適導電材料，例如銅(Cu)、鎢(W)、釕(Ru)、鈷(Co)、鋁(Al)、其他合適金屬或其組合。每一個S/D接點可以進一步包括阻擋層，阻擋層包括任何合適材料，例如鈦(Ti)、鉭(Ta)、氮化鈦(TiN)及/或氮化鉭(TaN)。形成S/D接點可以包括實施微影製程及/或蝕刻製程以在ILD層中形成開口(溝槽)，例如接點開口。之後，藉由PVD、CVD、ALD、電鍍、其他合適沉積製程或其組合，用一或多種導電材料填充開口。之後，可以藉由CMP製程移除任何多餘導電材料，從而平坦化ILD層的頂表面和S/D接點的頂表面。
在一些實施例中，在形成S/D接點之前，在接點開口中的S/D特徵上方形成矽化物層(例如：矽化物層123和223)。矽化物層可以藉由首先在S/D特徵上方沉積金屬層、執行退火製程以允許金屬層與S/D特徵的材料反應、以及後續移除金屬層的未反應部分以留下矽化物層來形成。矽化物層可以包括矽化鎳、矽化鈦、矽化鈷、其他合適矽化物或其組合。
在操作422中，方法400執行額外的製程步驟，包括在IC結構10上方形成MLI結構。如此處所提供的，MLI結構可以包括複數導電特徵，其被配置以將SRAM單元101和STD單元201的各種裝置(例如：GAA FET、其他電晶體、電阻、電容及/或電感等)及/或部件(例如：閘極堆疊、 S/D特徵等)與額外裝置和部件互連，以確保IC結構10的適當效能。MLI結構可以包括被配置以形成各種互連結構的各種電性導電層和介電層(例如：ILD層20和ESL 133)。導電層被配置以形成垂直互連特徵，例如垂直互連結構(例如：通孔126A至126C、226A和226B)及/或水平互連結構(例如：導線)。設置在介電層中的每一個水平互連特徵可以被稱為“金屬層”，並且兩個不同的金屬層可以藉由一或多個垂直互連結構電性耦接。在一些實施例中，在金屬層之間形成ESL以適應各種互連結構的製造。每一個互連結構可以包括銅(Cu)、鎢(W)、釕(Ru)、鈷(Co)、鋁(Al)、其他合適金屬或其組合，並且可以進一步包括阻擋層，其包括鈦(Ti)、鉭(Ta)、氮化鈦(TiN)及/或氮化鉭(TaN)。每一個介電層可以包括低k介電材料、氧化矽、其他合適介電材料或其組合，並且可以藉由旋塗玻璃、FCVD、其他合適方法或其組合來形成。形成各種互連結構的方法可以與如上面所述的形成S/D接點的方法相似。
儘管無意於限制，但是本揭露的一或多個實施例為半導體裝置及其形成提供了許多益處。舉例來說，本實施例在相同的IC結構中提供了記憶體單元(例如SRAM單元)的陣列以及標準邏輯單元(或STD單元)的陣列，其中記憶體和STD單元各自包括至少一個GAA NFET和至少一個GAA PFET，每一個GAA FET包括被配置以與通道層的堆疊接合的閘極結構(例如：高k金屬閘極結構)。在SRAM單元的一些實施例中，GAA NFET中的通道層的堆疊的寬度W1大於GAA PFET中的通道層的堆疊的寬度W2。在STD單元的一些實施例中，GAA NFET中的通道層的堆疊的寬度W3小於GAA PFET中的通道層的堆疊的寬度W4。在STD單元的一些實施例中，寬度W3與寬度W4大抵相同。在一些實施例中，調節寬度W1與寬度W2的比率以及寬度W4與寬度W3的比率，以確保在形成每一個GAA FET的通道區時，具有較窄寬度的通道層不被蝕刻或大抵不被蝕刻。本揭露的實施例確保可以針對它們個別的應用獨立地優化SRAM單元和STD單元的效能，從而提高IC結構的整體效能。
在一個方面，本揭露的實施例提供了一種積體電路(IC)結構，其包括具有沿著第一方向縱向設置，並且沿著大抵垂直於第一方向的第二方向彼此間隔設置的第一P型主動區、第一N型主動區、第二N型主動區和第二P型主動區。在一些實施例中，第一P型主動區和第二P型主動區中之每一者包括複數第一垂直堆疊通道層，第一垂直堆疊通道層具有沿著第二方向測量的寬度W1，並且第一N型主動區和第二N型主動區中之每一者包括複數第二垂直堆疊通道層，第二垂直堆疊通道層具有沿著第二方向測量的寬度W2，其中寬度W2小於寬度W1。在一些實施例中，第一P型主動區、第一N型主動區、第二N型主動區和第二P型主動區中之每一者沿著第一方向延伸跨越記憶體單元的邊界。
在一些實施例中，寬度W1與寬度W2的比率為約1.1至約4。
在一些實施例中，記憶體單元更包括沿著第二方向縱向定向的第一閘極堆疊、第二閘極堆疊、第三閘極堆疊和第四閘極堆疊，第一閘極堆疊和第二閘極堆疊沿著第一方向與第三閘極堆疊和第四閘極堆疊間隔。第一閘極堆疊設置在第一P型主動區上方，以提供第一N型裝置。第二閘極堆疊設置在第一N型主動區、第二N型主動區和第二P型主動區上方，以個別提供第一P型裝置、第二P型裝置和第二N型裝置。第三閘極堆疊設置在第一P型主動區、第一N型主動區和第二N型主動區上方，以個別提供第三N型裝置、第三P型裝置和第四P型裝置。第四閘極堆疊設置在第二P型主動區上方，以提供第四N型裝置。
在一些實施例中，第一N型裝置和第四N型裝置中之每一者是傳輸閘(PG)裝置，其中第一P型裝置和第四P型裝置中之每一者是隔離(IS)裝置，其中第二P型裝置和第三P型裝置中之每一者是上拉(PU)裝置，以及其中第二N型裝置和第三N型裝置中之每一者是下拉(PD)裝置。
在一些實施例中，隔離裝置之每一者包括汲極端、源極端和電性耦接至源極端或汲極端的閘極端。
在一些實施例中，記憶體單元是第一記憶體單元，積體電路結構更包括第二記憶體單元，第二記憶體單元沿著第一方向設置相鄰於第一記憶體單元，使得第一P型主動區和第二P型主動區以及第一N型主動區和第二N型主動區沿著第一方向延伸跨越第一記憶體單元和第二記憶體單元兩者。
在一些實施例中，記憶體單元更包括沿著第一方向縱向設置，並且沿著第二方向以順序彼此間隔的第一介電結構、第二介電結構、第三介電結構、第四介電結構和第五介電結構。第一介電結構和第五介電結構各自設置在記憶體單元的邊界上。第二介電結構設置在第一P型主動區和第一N型主動區之間。第三介電結構設置在第一N型主動區和第二N型主動區之間。第四介電結構設置在第二N型主動區和第二P型主動區之間。
在一些實施例中，第一介電結構和第五介電結構各自由沿著第二方向的寬度D1定義，其中第二介電結構和第四介電結構各自由沿著第二方向的寬度D2定義，以及其中第三介電結構由沿著第二方向的寬度D3定義，寬度D1、寬度D2和寬度D3不同。
在一些實施例中，寬度D1大於寬度D2，並且寬度D2大於寬度D3。
在另一方面，本實施例提供了一種IC結構，其包括邏輯標準單元，邏輯標準單元具有N型主動區和P型主動區，N型主動區和P型主動區沿著第一方向縱向定向，並且沿著大抵垂直於第一方向的第二方向彼此間隔。在一些實施例中，N型主動區包括具有沿著第二方向測量的寬度W1的複數第一垂直堆疊通道層，以及P型主動區包括具有沿著第二方向測量的寬度W2的複數第二垂直堆疊通道層，其中寬度W1大於或等於寬度W2。IC結構更包括金屬閘極結構，金屬閘極結構沿著第二方向縱向定向，並且被配置以與第一垂直堆疊通道層接合以形成P型裝置，並且與第二垂直堆疊通道層接合以形成N型裝置。
在一些實施例中，寬度W1與寬度W2的比率為約1.1至約2。
在一些實施例中，邏輯標準單元是第一邏輯標準單元，N型主動區是第一N型主動區，並且P型主動區是第一P型主動區，積體電路結構更包括第二邏輯標準單元，第二邏輯標準單元沿著第一方向設置相鄰於第一邏輯標準單元。第二邏輯標準單元包括沿著第一方向定向的第二N型主動區和第二P型主動區。第一邏輯標準單元和第二邏輯標準單元之間的邊界由沿著第二方向縱向定向的介電閘極結構定義，使得介電閘極結構將第一N型主動區和第一P型主動區個別與第二N型主動區和第二P型主動區物理隔離(physically separates)。
在一些實施例中，第一N型主動區和第二N型主動區具有沿著第一方向測量的不同長度，並且第一P型主動區和第二P型主動區具有沿著第一方向測量的不同長度。
在一些實施例中，邏輯標準單元是第一邏輯標準單元，積體電路結構更包括第二邏輯標準單元，第二邏輯標準單元沿著第一方向設置相鄰於第一邏輯標準單元，其中N型主動區和P型主動區沿著第一方向延伸跨越第一邏輯標準單元和第二邏輯標準單元之間的邊界。
在一些實施例中，金屬閘極結構是第一金屬閘極結構，P型裝置是第一P型裝置，並且N型裝置是第一N型裝置，其中邊界由第二金屬閘極結構定義，並且第二金屬閘極結構形成具有N型主動區的第二P型隔離裝置和具有P型主動區的第二N型隔離裝置。
在一些實施例中，邏輯標準單元更包括：第一介電結構和第二介電結構，第一介電結構設置在邏輯標準單元的第一邊界，並且第二介電結構設置在邏輯標準單元的第二邊界，第一介電結構和第二介電結構沿著第一方向縱向定向，其中第一介電結構和第二介電結構中之每一者具有沿著第二方向測量的寬度D4，以及第三介電結構，設置在N型主動區和P型主動區之間，並且沿著第一方向縱向定向，其中第三介電結構具有沿著第二方向測量的寬度D5，寬度D5小於或等於寬度D4。
在一些實施例中，N型主動區是第一N型主動區，並且P型主動區是第一P型主動區，積體電路結構更包括記憶體單元。記憶體單元包括沿著第一方向縱向設置，並且沿著第二方向以順序彼此間隔的第二P型主動區、第二N型主動區、第三N型主動區和第三P型主動區。第二P型主動區和第三P型主動區中的每一者包括複數第三垂直堆疊通道層，第三垂直堆疊通道層具有沿著第二方向測量的寬度W3。第二N型主動區和第三N型主動區中的每一者包括複數第四垂直堆疊通道層，複數第四垂直堆疊通道層具有沿著第二方向測量的寬度W4，寬度W4小於寬度W3。第二P型主動區、第二N型主動區、第三N型主動區和第三P型主動區中之每一者沿著第一方向延伸跨越記憶體單元的邊界。
在另一方面，本實施例提供了一種IC結構，其包括具有沿著第一方向縱向設置，並且沿著大抵垂直於第一方向的第二方向以順序彼此間隔設置的記憶體單元。在一些實施例中，第一P型鰭片和第二P型鰭片中之每一者包括複數第一垂直堆疊通道層，第一垂直堆疊通道層具有沿著第二方向測量的寬度W1，並且第一N型鰭片和第二N型鰭片中之每一者包括複數第二垂直堆疊通道層，第二垂直堆疊通道層具有沿著第二方向測量的寬度W2，其中寬度W2小於寬度W1。在進一步的實施例中，第一P型鰭片、第一N型鰭片、第二N型鰭片和第二P型鰭片中之每一者連續跨越記憶體單元的邊界。IC結構更包括標準邏輯單元，標準邏輯單元具有沿著第一方向縱向定向並且沿著第二方向彼此間隔的第三N型鰭片和第三P型鰭片。在一些實施例中，第三N型鰭片包括具有沿著第二方向測量的寬度W3的複數第三垂直堆疊通道層，以及第三P型鰭片包括具有沿著第二方向測量的寬度W4的複數第四垂直堆疊通道層，其中寬度W3大於或等於寬度W4。更進一步，IC結構包括複數金屬閘極結構，其設置在第一N型鰭片、第二N型鰭片和第三N型鰭片上方以形成複數P型裝置，並且設置在第一P型鰭片、第二P型鰭片和第三P型鰭片上方以形成複數N型裝置。
在一些實施例中，標準邏輯單元更包括設置在標準邏輯單元的邊界的隔離閘極結構，隔離閘極結構被配置以形成具有第三N型鰭片的P型隔離裝置和具有第三P型鰭片的N型隔離裝置。
在一些實施例中，第三N型鰭片和第三P型鰭片中的每一者藉由介電閘極結構在標準邏輯單元的邊界被截斷。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
10:積體電路結構 100:陣列/靜態隨機存取記憶體陣列 200:陣列/標準邏輯單元陣列 101:靜態隨機存取記憶體單元 106:P型三維鰭式主動區/P型鰭片 108:N型三維鰭式主動區/N型鰭片 110:N型摻雜區/N井 111:P型摻雜區/P井 201:標準邏輯單元 206:P型三維鰭式主動區/P型鰭片 208:N型三維鰭式主動區/N型鰭片 210:N型摻雜區/N井 211:P型摻雜區/P井 240A:介電閘極結構 240B:隔離閘極結構 Sx:長間距/間距 Sy:短間距 101A:靜態隨機存取記憶體單元 101B:靜態隨機存取記憶體單元 101C:靜態隨機存取記憶體單元 101D:靜態隨機存取記憶體單元 114N:N型源極/汲極特徵 114P:P型源極/汲極特徵 120A:源極/汲極接點 120B:源極/汲極接點 120C:源極/汲極接點 120D:源極/汲極接點 122:閘極接點 124:對接接點 130A:閘極堆疊 130B:閘極堆疊 130C:閘極堆疊 130D:閘極堆疊 W1:寬度 W2:寬度 AA’:線段 BB’:線段 CC’:線段 PG-1:第一傳輸閘電晶體/傳輸閘電晶體 PG-2:第二傳輸閘電晶體/傳輸閘電晶體 PU-1:第一上拉電晶體/上拉電晶體 PU-2:第二上拉電晶體/上拉電晶體 PD-1:第一下拉電晶體/下拉電晶體 PD-2:第二下拉電晶體/下拉電晶體 IS-1:第一隔離電晶體/隔離電晶體 IS-2:第二隔離電晶體/隔離電晶體 12:基板 14:隔離結構 102:基礎鰭片 104:基礎鰭片 105:半導體層/通道層 107:半導體層/通道層 132:高k閘極介電層 133:蝕刻停止層 134:金屬閘極電極 138:閘極隔離特徵 20:層間介電層 T1:層厚度 T2:層厚度 S1:層分開距離 S2:層分開距離 P1:層間距 P2:層間距 18:層間介電層 116:閘極間隔物 116A:頂部間隔物 116B:內部間隔物 123:矽化物層 VDD:電源電壓 VSS:電源電壓 WL:字元線 BL:位元線 BLB:互補位元線 126A:通孔 126B:通孔 126C:通孔 M1:第一金屬層 M2:第二金屬層 M3:第三金屬層 201A:標準邏輯單元 201B:標準邏輯單元 201C:標準邏輯單元 201D:標準邏輯單元 202:環繞式閘極N型場效電晶體 204:環繞式閘極P型場效電晶體 214N:N型源極/汲極特徵 214P:P型源極/汲極特徵 216A:頂部間隔物 220A:源極/汲極接點 220B:源極/汲極接點 220C:源極/汲極接點 220D:源極/汲極接點 220E:源極/汲極接點 222:閘極接點 226A:通孔 226B:通孔 230A:閘極堆疊 230B:閘極堆疊 230C:閘極堆疊 238:閘極隔離特徵 W3:寬度 W4:寬度 Sy_1:間距 Sy_2:間距 203:基礎鰭片 205:基礎鰭片 207:半導體層/通道層 209:半導體層/通道層 232:高k閘極介電層 233:蝕刻停止層 234:金屬閘極電極 T3:層厚度 T4:層厚度 S3:層分開距離 S4:層分開距離 216B:內部間隔物 223:矽化物層 212:N型隔離電晶體/隔離電晶體 213:P型隔離電晶體/隔離電晶體 160:介電鰭片 162:介電鰭片 164:介電鰭片 260:介電鰭片 262:介電鰭片 D1:寬度 D2:寬度 D3:寬度 D4:寬度 D5:寬度 H1:深度 H2:深度 H3:深度 H4:高度 400:方法 402~422:操作
本揭露從後續實施例以及附圖可以更佳理解。須知示意圖係為範例，並且不同特徵並無示意於此。不同特徵之尺寸可能任意增加或減少以清楚論述。 第1圖是根據本揭露實施例之部分或整體IC晶片的俯視圖。 第2A圖和第14A圖是根據本揭露實施例之部分或整體SRAM單元陣列的俯視圖。 第2B圖和第14B圖是根據本揭露實施例之部分或整體STD單元的陣列的俯視圖。 第3圖和第15圖是根據本揭露實施例之部分或整體包括第2A圖及/或第14A圖的SRAM單元的IC結構的俯視圖。 第4圖、第16圖和第19圖是根據本揭露實施例之部分或整體個別沿著第3圖、第15圖和第18圖的線段AA’的IC結構的剖面圖。 第5圖、第10圖、第17圖和第20圖是根據本揭露實施例之部分或整體個別沿著第3圖、第8圖、第15圖和第18圖的線段BB’的IC結構的剖面圖。 第6圖、第11圖和第13圖是根據本揭露實施例之部分或整體個別沿著第3圖、第8圖和第12圖的線段CC’的IC結構的剖面圖。 第7A圖是根據本揭露實施例之部分或整體包括第2A圖及/或第14A圖的SRAM單元的IC結構的示意圖。 第7B圖是根據本揭露實施例之部分或整體包括第2A圖及/或第14A圖的SRAM單元的IC結構的俯視圖。 第8圖、第12圖和第18圖是根據本揭露實施例之部分或整體包括第2B圖及/或第14B圖的STD單元的IC結構的俯視圖。 第9A圖和第9B圖是根據本揭露實施例之部分或整體沿著第8圖的線段AA’的IC結構的剖面圖。 第21圖、第22圖和第23圖是根據本揭露實施例之部分或整體個別沿著第3圖的線段BB’、CC’和DD’的IC結構的剖面圖。 第24圖是根據本揭露實施例之製造IC晶片的方法的流程圖。
無
10:積體電路結構
100:陣列/靜態隨機存取記憶體陣列
200:陣列/標準邏輯單元陣列

Claims (10)

  1. 一種積體電路(IC)結構，包括：一記憶體單元，包括一第一P型主動區、一第一N型主動區、一第二N型主動區和一第二P型主動區，沿著一第一方向縱向設置，並且沿著大抵垂直於上述第一方向的一第二方向以上述順序彼此間隔，其中上述第一P型主動區和上述第二P型主動區中之每一者包括複數第一垂直堆疊通道層，上述第一垂直堆疊通道層具有沿著上述第二方向測量的一寬度W1，其中上述第一N型主動區和上述第二N型主動區中之每一者包括複數第二垂直堆疊通道層，上述第二垂直堆疊通道層具有沿著上述第二方向測量的一寬度W2，上述寬度W2小於上述寬度W1，其中上述第一P型主動區、上述第一N型主動區、上述第二N型主動區和上述第二P型主動區中之每一者沿著上述第一方向延伸跨越上述記憶體單元的一邊界。
  2. 如請求項1之積體電路結構，其中上述記憶體單元更包括：一第一閘極堆疊、一第二閘極堆疊、一第三閘極堆疊和一第四閘極堆疊，沿著上述第二方向縱向定向，上述第一閘極堆疊和上述第二閘極堆疊沿著上述第一方向與上述第三閘極堆疊和上述第四閘極堆疊間隔，其中上述第一閘極堆疊設置在上述第一P型主動區上方，以提供一第一N型裝置，其中上述第二閘極堆疊設置在上述第一N型主動區、上述第二N型主動區和上述第二P型主動區上方，以個別提供一第一P型裝置、一第二P型裝置和一第二 N型裝置，其中上述第三閘極堆疊設置在上述第一P型主動區、上述第一N型主動區和上述第二N型主動區上方，以個別提供一第三N型裝置、一第三P型裝置和一第四P型裝置，其中上述第四閘極堆疊設置在上述第二P型主動區上方，以提供一第四N型裝置。
  3. 如請求項1之積體電路結構，其中上述記憶體單元更包括一第一介電結構、一第二介電結構、一第三介電結構、一第四介電結構和一第五介電結構，其沿著上述第一方向縱向設置，並且沿著上述第二方向以上述順序彼此間隔，其中上述第一介電結構和上述第五介電結構各自設置在上述記憶體單元的一邊界上，其中上述第二介電結構設置在上述第一P型主動區和上述第一N型主動區之間，其中上述第三介電結構設置在上述第一N型主動區和上述第二N型主動區之間，其中上述第四介電結構設置在上述第二N型主動區和上述第二P型主動區之間。
  4. 一種積體電路(IC)結構，包括：一邏輯標準單元，包括設置在一N井中的一N型主動區和設置在一P井中的一P型主動區，沿著一第一方向縱向定向，並且沿著大抵垂直於上述第一方向的一第二方向彼此間隔， 其中上述N型主動區包括具有沿著上述第二方向測量的一寬度W1的複數第一垂直堆疊通道層，其中上述P型主動區包括具有沿著上述第二方向測量的一寬度W2的複數第二垂直堆疊通道層，上述寬度W1大於上述寬度W2；以及一金屬閘極結構，沿著上述第二方向縱向定向，其中上述金屬閘極結構與上述第一垂直堆疊通道層接合以形成一P型裝置，並且與上述第二垂直堆疊通道層接合以形成一N型裝置。
  5. 如請求項4之積體電路結構，其中上述邏輯標準單元是一第一邏輯標準單元，上述N型主動區是一第一N型主動區，並且上述P型主動區是一第一P型主動區，上述積體電路結構更包括一第二邏輯標準單元，上述第二邏輯標準單元沿著上述第一方向設置相鄰於上述第一邏輯標準單元，其中上述第二邏輯標準單元包括沿著上述第一方向定向的一第二N型主動區和一第二P型主動區，其中上述第一邏輯標準單元和上述第二邏輯標準單元之間的一邊界由沿著上述第二方向縱向定向的一介電閘極結構定義，使得上述介電閘極結構將上述第一N型主動區和上述第一P型主動區個別與上述第二N型主動區和上述第二P型主動區物理隔離。
  6. 如請求項4之積體電路結構，其中上述邏輯標準單元是一第一邏輯標準單元，上述積體電路結構更包括一第二邏輯標準單元，上述第二邏輯標準單元沿著上述第一方向設置相鄰於上述第一邏輯標準單元，其中上述N型主動區和上述P型主動區沿著上述第一方向延伸跨越上述第一邏輯標準單元和上述第二邏輯標準單元之間的一邊界。
  7. 如請求項6之積體電路結構，其中上述金屬閘極結構是一第一金屬閘極結構，上述P型裝置是一第一P型裝置，並且上述N型裝置是一第一N型裝置，其中上述邊界由一第二金屬閘極結構定義，並且上述第二金屬閘極結構形成具有上述N型主動區的一第二P型隔離裝置和具有上述P型主動區的一第二N型隔離裝置。
  8. 如請求項4之積體電路結構，其中上述邏輯標準單元更包括：一第一介電結構和一第二介電結構，上述第一介電結構設置在上述邏輯標準單元的一第一邊界，並且上述第二介電結構設置在上述邏輯標準單元的一第二邊界，上述第一介電結構和上述第二介電結構沿著上述第一方向縱向定向，其中上述第一介電結構和上述第二介電結構中之每一者具有沿著上述第二方向測量的一寬度D4，以及一第三介電結構，設置在上述N型主動區和上述P型主動區之間，並且沿著上述第一方向縱向定向，其中上述第三介電結構具有沿著上述第二方向測量的一寬度D5，上述寬度D5小於或等於上述寬度D4。
  9. 如請求項4之積體電路結構，其中上述N型主動區是一第一N型主動區，並且上述P型主動區是一第一P型主動區，上述積體電路結構更包括一記憶體單元，上述記憶體單元包括：一第二P型主動區、一第二N型主動區、一第三N型主動區和一第三P型主動區，沿著上述第一方向縱向設置，並且沿著上述第二方向以上述順序彼此間隔，其中上述第二P型主動區和上述第三P型主動區中的每一者包括複數第三垂直堆疊通道層，上述第三垂直堆疊通道層具有沿著上述第二方向測量的一寬度W3， 其中上述第二N型主動區和上述第三N型主動區中的每一者包括複數第四垂直堆疊通道層，上述第四垂直堆疊通道層具有沿著上述第二方向測量的一寬度W4，上述寬度W4小於上述寬度W3，以及其中上述第二P型主動區、上述第二N型主動區、上述第三N型主動區和上述第三P型主動區中之每一者沿著上述第一方向延伸跨越上述記憶體單元的一邊界。
  10. 一種積體電路(IC)結構，包括：一記憶體單元，包括一第一P型鰭片、一第一N型鰭片、一第二N型鰭片和一第二P型鰭片，沿著一第一方向縱向設置，並且沿著大抵垂直於上述第一方向的一第二方向以上述順序彼此間隔，其中上述第一P型鰭片和上述第二P型鰭片中之每一者包括複數第一垂直堆疊通道層，上述第一垂直堆疊通道層具有沿著上述第二方向測量的一寬度W1，其中上述第一N型鰭片和上述第二N型鰭片中之每一者包括複數第二垂直堆疊通道層，上述第二垂直堆疊通道層具有沿著上述第二方向測量的一寬度W2，上述寬度W2小於上述寬度W1，其中上述第一P型鰭片、上述第一N型鰭片、上述第二N型鰭片和上述第二P型鰭片中之每一者連續跨越上述記憶體單元的一邊界；一標準邏輯單元，包括一第三N型鰭片和一第三P型鰭片，沿著上述第一方向縱向定向，並且沿著上述第二方向彼此間隔，其中上述第三N型鰭片包括具有沿著上述第二方向測量的一寬度W3的複數第三垂直堆疊通道層，其中上述第三P型鰭片包括具有沿著上述第二方向測量的一寬度W4的複數 第四垂直堆疊通道層，上述寬度W3大於或等於上述寬度W4；以及複數金屬閘極結構，設置在上述第一N型鰭片、上述第二N型鰭片和上述第三N型鰭片上方以形成複數P型裝置，並且設置在上述第一P型鰭片、上述第二P型鰭片和上述第三P型鰭片上方以形成複數N型裝置。
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