TW202119557A - 半導體裝置之形成方法 - Google Patents

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transistor
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林士豪
建隆 林
楊智銓
包家豪
林京毅
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台灣積體電路製造股份有限公司
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Abstract

基板包括具有第一類型摻雜物的第一摻雜區和具有第二類型摻雜物且與第一摻雜區域相鄰的第二摻雜區。形成包括彼此交替的第一層和第二層的堆疊。第一層和第二層各自具有第一半導體材料和第二半導體材料。第二半導體材料與第一半導體材料不同。形成在第二摻雜區上方的通道區中具有開口的罩幕元件。使未被罩幕元件覆蓋的堆疊的頂部凹陷。接著處理堆疊以形成第一電晶體和第二電晶體。第一電晶體具有第一數量的第一層。第二電晶體具有第二數量的第一層。第一數量大於第二數量。

Description

半導體裝置之形成方法
本揭露是關於積體電路(IC)裝置，並且更具體地關於具有非對稱通道層配置的基於環繞式閘極(GAA)的SRAM裝置。
靜態隨機存取記憶體(static random access memory；SRAM)通常是指僅在施加電源時才能保留所儲存的資料的任何記憶體或儲存裝置。SRAM晶片可用於需要不同效能特性的各種不同應用。隨著積體電路(integrated circuit；IC)技術朝著更小的技術節點發展，環繞式閘極(gate-all-around；GAA)電晶體已結合到SRAM中，以減少晶片佔用空間，同時保持合理的製程餘量(processing margin)。然而，包括GAA電晶體的SRAM晶片通常受到減小的讀取及/或寫入餘量的影響。因此，儘管現有的SRAM晶片通常已足以滿足其預期目的，但是它們不是在所有方面都完全令人滿意。
本揭露提供一種半導體裝置之形成方法。半導體裝置之形成方法包括接收半導體基板，半導體基板具有第一類型摻雜物的第一摻雜區和第二類型摻雜物的第二摻雜區，第二摻雜區與第一摻雜區相鄰，第二類型摻雜物與第一類型摻雜物不同；在第一摻雜區和第二摻雜區上方形成堆疊，堆疊包括在堆疊內彼此交替的複數第一層和複數第二層，第一層之每一者具有第一半導體材料，並且第二層之每一者具有與第一半導體材料不同的第二半導體材料；在堆疊上方形成罩幕元件，其中罩幕元件在第二摻雜區上方的通道區中暴露堆疊；移除在通道區中暴露的堆疊的頂部，以在第二摻雜區上方的通道區中形成凹陷堆疊；以及處理堆疊以在第一摻雜區上方形成具有第一數量的第一層的第一電晶體，並且在第二摻雜區上方形成具有第二數量的第一層的第二電晶體，第一數量大於第二數量。
本揭露提供一種半導體裝置。半導體裝置包括半導體基板、第一電晶體、第二電晶體。半導體基板具有第一類型摻雜物的第一摻雜區和第二類型摻雜物的第二摻雜區，第一摻雜區設置相鄰於第二摻雜區。第一電晶體設置在第一摻雜區上方，其中第一電晶體包括設置在複數第一磊晶源極/汲極特徵之間的第一通道堆疊，第一通道堆疊包括第一數量的複數第一通道層，並且第一磊晶源極/汲極特徵之每一者具有第一體積。第二電晶體設置在第二摻雜區上方，其中第二電晶體包括設置在複數第二磊晶源極/汲極特徵之間的第二通道堆疊，第二通道堆疊包括第二數量的複數第二通道層，並且第二磊晶源極/汲極特徵之每一者具有第二體積。第一數量大於第二數量。第一體積大於第二體積。第一類型摻雜物與第二類型摻雜物不同。
本揭露提供一種靜態隨機存取記憶體裝置。靜態隨機存取記憶體裝置包括半導體基板、下拉電晶體、上拉電晶體。下拉電晶體在半導體基板上方，下拉電晶體包括具有第一數量的複數第一奈米片層第一堆疊，第一數量是整數N，第一堆疊插入在一對第一磊晶源極/汲極特徵之間，其中第一磊晶源極/汲極特徵之每一者具有第一體積。上拉電晶體在半導體基板上方，上拉電晶體包括具有第二數量的複數第二奈米片層第二堆疊，第二數量是整數N-2，第二堆疊插入在一對第二磊晶源極/汲極特徵之間，其中第二磊晶源極/汲極特徵之每一者具有第二體積，其中第一體積大於第二體積。
本揭露是關於積體電路(IC)裝置，並且更具體地關於具有非對稱通道層配置的基於環繞式閘極(GAA)的SRAM裝置。
本揭露提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定實施例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。
另外，以下本揭露不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。。此外，在隨後的本揭露中的在另一個特徵上形成特徵、形成連接到另一個特徵的特徵，及/或形成與另一個特徵耦合的特徵可以包括特徵以直接接觸形成的實施例，並且還可以包括可以形成額外特徵插入特徵的實施例，使得特徵可以不直接接觸。另外，空間相關用詞，例如“下方”、“上方”、“水平”、“垂直”、“上面”、“在…之上”、“下面”、“在…之下”、“上”、“下”、 “頂部”、“底部”等以及其衍生物（例如：“水平地”，“向下”，“向上”等），用於使本揭露的一個特徵與另一個特徵的關係變得容易。這些空間相關用詞意欲包含具有特徵的裝置之不同方位。
記憶體晶片(例如基於靜態隨機存取記憶體(SRAM)單元的記憶體晶片)是先進IC技術節點的關鍵部件。SRAM單元包括N型電晶體和P型電晶體，每一者被配置以提供不同的功能。舉例來說，SRAM單元參與讀取和寫入操作。通常來說，讀取和寫入操作的速度很大程度上由SRAM單元的N型電晶體確定，而P型電晶體用於保持SRAM單元的穩定性(例如保持至資料節點的電壓)。在這樣的配置中，N型電晶體中的大電流通常是有益的，因為它允許增加讀取及/或寫入操作的速度。然而，已經發現P型電晶體中的電流準位太高(例如最佳化N型電晶體的效能所需的電流準位)會易於導致寫入效能惡化。換句話說，最佳化的SRAM效能要求在N型電晶體中的電流準位和P型電晶體中的電流準位之間取得平衡。具體來說，可能期望相對於N型電晶管中的電流準位減小P型電晶體中的電流準位。
通常藉由調節個別磊晶源極特徵及/或磊晶汲極特徵(統稱為磊晶源極/汲極特徵)的尺寸(或體積)來調整不同類型電晶體中的電流準位。舉例來說，為了克服上述問題，SRAM單元可以被配置以包括與P型電晶體相鄰的N型電晶體，其中P型電晶體的磊晶源極/汲極特徵的尺寸(例如：體積)小於N型電晶體的磊晶源極/汲極特徵的尺寸。較小的源極/汲極特徵傳遞的電荷載子較少，從而降低了其對應電晶體的電流準位。此外，因為相鄰磊晶源極/汲極特徵之間的適當間隔對於避免電流漏電(例如正向偏壓漏電及/或井隔離漏電)是必不可少的，因此較小的磊晶源極/汲極特徵還可以實現更好的隔離和更大的製程餘量。這些概念適用於鰭式場效電晶體(fin field-effect transistor；FinFET)和GAA電晶體(也稱為多橋接通道電晶體(multibridge-channel transistor))。然而，某些GAA電晶體，例如具有片狀通道層的那些GAA電晶體，因為其獨特的配置需要在半導體基板上具有更大的空間，因此受到更嚴重的漏電挑戰。因此，減小基於片狀的GAA電晶體的磊晶源極/汲極特徵尺寸可能是非常有益的。
相對於第二磊晶源極/汲極特徵減小第一磊晶源極/汲極特徵尺寸的一種方法是藉由選擇性地減小從其成長第一磊晶源極/汲極特徵的基礎鰭片(base fin)的橫向寬度相對於從其成長第二磊晶源極/汲極特徵的基礎鰭片的橫向寬度。然而，此方法固有地要求基礎鰭片具有不同的橫向寬度。換句話說，並不是所有的基礎鰭片(或相關的鰭片結構)都能在較低的技術節點限制下達到所需的鰭片尺寸。這阻礙了積極微縮的努力和實現最大單元效能的最終目標。因此，本揭露的實施例提出了一種用於相對於第二類型(例如：N型)的GAA電晶體減小第一類型(例如：P型)的GAA電晶體中的磊晶源極/汲極特徵的尺寸(從而減小電流準位)，而不減小第一類型的GAA電晶體的基礎鰭片的橫向寬度(或者在一些實施例中，仍減小第一類型的GAA電晶體的基礎鰭片的橫向寬度)的新方法。因此，所有鰭片結構(和基礎鰭片)可具有在較低技術節點限制下所需的橫向寬度，但仍基於其個別的導電類型而根據需要保持不同尺寸的磊晶源極/汲極特徵。
舉例來說，如此處所述，SRAM裝置可以被配置以具有不同數量的通道層的P型GAA電晶體和N型GAA電晶體。具體來說，與N型GAA電晶體的通道層數量相比，P型GAA電晶體可以具有減少數量的通道層。因為在操作期間通道層用作電晶體的源極/汲極特徵之間的電荷載子的導管(conduit)，所以較少的通道層將導致P型GAA電晶體中的總電流的大小減小。另外，已經發現相對於N型GAA電晶體，P型GAA電晶體中較少的通道層也有益於保持P型GAA電晶體的較小的磊晶源極/汲極特徵。這進一步有助於減小P型GAA電晶體中的電流準位，並且改善了SRAM記憶體單元的電流平衡和整體讀取及/或寫入餘量。因此，這方法能夠在不犧牲整體效能的情況下改善記憶體晶片的設計。雖然此方法適用於具有GAA電晶體的記憶體晶片的任何變體，但是由於本揭露的實施例所提供的相鄰磊晶源極/汲極特徵之間的間距增加，具有片狀GAA電晶體的那些記憶體晶片具有漏電減少的額外好處。
本揭露包括多個實施例。不同的實施例可具有不同的優點，並且任何實施例都不需要特定的優點。此外，儘管以下揭露集中於SRAM記憶體單元，但是本揭露進一步考量其他類型的記憶體單元。例如，這包括動態隨機存取記憶體(dynamic random access memory；DRAM)、非揮發性隨機存取記憶體(non-volatile random access memory；NVRAM)，快閃記憶體或其他合適記憶體。此處描述的記憶體單元可以被包括在微處理器、記憶體及/或其他IC裝置中。在一些實施例中，所描述的記憶體單元可以是IC晶片的一部分、系統單晶片(System on a Chip；SoC)或其一部分，其包括各種被動和主動微電子裝置，例如電阻、電容、電感、二極體、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor；MOSFET)、互補式金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極性電晶體(bipolar junction transistor；BJT)、橫向擴散MOS(laterally diffused MOS；LDMOS)電晶體、高壓電晶體、高頻電晶體、其他合適部件或其組合。
第1A圖是在x-y平面(由x方向和y方向定義的平面)中的示例性單一端口的SRAM單元100的平面圖。應理解x方向和y方向是彼此垂直的水平方向，並且z方向是與水平的x-y平面正交(或垂直)的垂直方向。為了清楚起見，已經簡化了第1A圖以更好地理解本揭露的發明構思。可以在單一端口的SRAM單元100中加入額外特徵，並且在單一端口的SRAM單元100的其他實施例中可以替換、修改或消除以下所述的一些特徵。
單一端口的SRAM單元100包括基板101。基板101可以具有大抵平行於x-y平面對準的頂表面，並且可以包括P型摻雜區(P井)102A和102B(統稱為P型摻雜區102)和設置在p型摻雜區102A和102B之間的N型摻雜區(N井)104。在摻雜區中形成各種特徵。舉例來說，SRAM單元100包括鰭片結構110A至110F，其中鰭片結構110A、110E和110D、110F個別形成在P型摻雜區102A和102B中，並且鰭片結構110B和110C形成在N型摻雜區104中。鰭片結構110A至110F各自沿著y方向延伸並且沿著x方向彼此分開。另外，閘極結構120A至120D在N型和P型摻雜區沿著x方向跨過鰭片結構110A至110F形成。由鰭片結構110A至110F和閘極結構120A至120D形成六個電晶體。這六個電晶體包括由鰭片結構110A和閘極結構120A形成的傳輸閘電晶體PG-1、由鰭片結構110D和閘極結構120B形成的傳輸閘電晶體PG-2、由鰭片結構110B和閘極結構120A形成的上拉電晶體PU-1、由鰭片結構110C和閘極結構120B形成的上拉電晶體PU-2、由鰭片結構110A和閘極結構120D形成的下拉電晶體PD-1、以及由鰭片結構110D和閘極結構120C形成的下拉電晶體PD-2。因此，單一端口的SRAM單元100可替代地稱為6T SRAM單元。在所示的配置中，上拉電晶體PU-1、PU-2被配置為P型電晶體，設置在N型摻雜區104中，並且下拉電晶體PD-1、PD-2以及傳輸閘電晶體PG-1、PG-2被配置為N型電晶體，並且個別設置在P型摻雜區102A和102B中。SRAM單元100可以形成與其他SRAM單元相鄰，例如其他具有與SRAM單元100相同配置的SRAM單元。在一些實施例中，SRAM單元100可以與相鄰的SRAM單元共享特徵。舉例來說，SRAM單元100可以與沿著y方向緊鄰設置在其上方的SRAM單元(未顯示)共享鰭片結構110B，SRAM單元100與該SRAM單元沿著x方向共享單元邊界。在另一示例中，SRAM單元100可以與沿著x方向緊鄰設置在SRAM單元100右邊的SRAM單元(未顯示)共享閘極結構120C，SRAM單元100與該SRAM單元沿著y方向共享單元邊界。
在如第1B圖所示的一些實施例中，鰭片結構110A至110F各自包括懸置的(suspended)通道層108。每一個通道層108可以沿著x方向和沿著z方向具有相似的尺寸。因此，通道層108像是沿著y方向縱向延伸的導線的形狀。儘管在第1B圖中將通道層108描繪為具有帶圓角的正方形的剖面，但是應理解通道層108可以具有任何適當形狀的剖面，例如正方形、圓形、橢圓形、矩形、三角形等。
第1C圖和第1D圖顯示了示例性單一端口的SRAM單元200。SRAM單元200與如上參照第1A圖和第1B圖所述的SRAM單元100相似。舉例來說，SRAM單元200包括P型摻雜區202A和202B(統稱為P型摻雜區202)以及N型摻雜區204(個別與與SRAM單元100的P型摻雜區102A和102B以及N型摻雜區104相似)。SRAM單元200還包括形成在N型和P型摻雜區上方的鰭片結構210A至210D和閘極結構220A至220D，以形成傳輸閘電晶體PG-1、傳輸閘電晶體PG-2、下拉電晶體PD-1、下拉電晶體PD-2、上拉電晶體PU-1以及上拉電晶體PU-2。然而，SRAM單元200與SRAM單元100相比在某些摻雜區(例如P型摻雜區202)中包括較少的鰭片結構。此外，與SRAM單元100不同，鰭片結構210A至210D各自包括具有比鰭片結構110A至110D更大的橫向寬度的懸置的通道層208。如第1D圖所示，通道層208可具有沿著x方向比沿著z方向實質更大的尺寸。因此，通道層208像是大抵平行於x-y平面的片狀。儘管在第1D圖中將通道層208描繪為具有帶圓角的矩形，但是應理解通道層808可以具有任何適當形狀的剖面，例如矩形、橢圓形、卵形(oval)等。此外，N型摻雜區204中的通道層208(和個別的鰭片結構)可以具有沿著x方向小於p型摻雜區202中的橫向寬度的橫向寬度。可以使用任何合適方法來形成SRAM單元100及/或SRAM單元200。
第2圖、第3圖、第4A圖、第4B圖、第5A圖、第5B圖、第6A圖、第6B圖、第8圖、第9A圖以及第10A圖是根據本揭露實施例之在製程的不同站點的GAA電晶體的通道區(例如：沿著第1C圖的線段A-A’所示的x-z平面)中的SRAM單元200的局部剖面圖。第9B圖和第10B圖是根據本揭露實施例之在個別對應第9A圖和第10A圖的製程站點的GAA電晶體的源極/汲極區(例如：沿著第1C圖的線段B-B’所示的x-z平面)中的SRAM單元200的局部剖面圖。第9C圖和第10C圖是根據本揭露實施例之在個別對應第9A圖和第10A圖的製程站點的沿著N型裝置的鰭片結構的縱向方向(例如：沿著第1C圖的線段C-C’所示的y-z平面)的SRAM單元200的局部剖面圖。第9D圖和第10D圖是根據本揭露實施例之在個別對應第9A圖和第10A圖的製程站點的沿著P型電晶體的鰭片結構的縱向方向(例如：沿著第1C圖的線段D-D’所示的y-z平面)的SRAM單元200的局部剖面圖。第9E圖是顯示與第9A圖的通道層相關的第9B圖的磊晶源極/汲極特徵的頂部的放大剖面圖。圖7是顯示模擬結果的示意圖，其與通道層數量的差異和用於讀取及/或寫入操作所需的最小電壓的變化相關。第11圖和第12圖是顯示用於實現根據本揭露的實施例的方法的示例性方法的流程圖。
儘管後續的描述參照了SRAM單元200，但是應理解相同或相似的方法也可以應用於其他類型的SRAM單元，例如SRAM單元100及/或其他類型的記憶體單元。
參照第2圖和第11圖的操作602，方法開始於接收基板201。在所示的實施例中，基板201包括矽(Si)。替代地或另外地，基板201包括另一種元素半導體，例如鍺；化合物半導體，例如碳化矽、磷化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，例如矽鍺(SiGe)、碳磷化矽(SiPC)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)及/或磷砷化鎵銦(GaInAsP)；或其組合。替代地，基板201可以是絕緣體上半導體基板，例如絕緣體上矽(silicon-on-insulator；SOI)基板、絕緣體上矽鍺(silicon germanium-on-insulator；SGOI)基板或絕緣體上鍺(germanium-on-insulator；GOI)基板。絕緣體上半導體基板可以藉由氧注入隔離(separation by implantation of oxygen；SIMOX)，晶圓鍵結及/或其他合適方法來製造。
仍參照第2圖和第11圖的操作602，根據SRAM單元200的設計要求，基板201的不同部分摻雜有不同的摻雜物，以形成不同導電類型(例如P型導電率(p-type conductivity)或N型導電率(n-type conductivity))的區域。舉例來說，基板201的第一部分摻雜有P型摻雜物，從而形成P型摻雜區202，並且基板201的第二部分摻雜有N型摻雜物，從而形成N型摻雜區204。N型摻雜區204被配置用於P型金屬氧化物半導體(metal-oxide-semiconductor；MOS)電晶體(PMOS電晶體)，例如上拉(pull-up；PU)電晶體，並且P型摻雜區202被配置用於N型MOS電晶體(NMOS電晶體)，例如下拉(pull-down；PD)電晶體和傳輸閘(pass-gate；PG)電晶體。N型摻雜物包括磷、砷、其他N型摻雜物或其組合。P型摻雜劑包括硼、氟化硼(BF2 )、銦、其他P型摻雜物或其組合。P型摻雜區202和N型摻雜區204可以位於彼此的任何相對位置。基板201可以具有複數P型摻雜區202(例如P型摻雜區202A、202B等)和複數N型摻雜區204(例如N型摻雜區204A、204B等)。
仍參照第2圖和第11圖的操作604，在基板201上方形成半導體層的堆疊，例如在P型摻雜區202和N型摻雜區204上方。堆疊可以從基板201垂直地(例如：沿著z方向)延伸。在一個實施例中，堆疊包括在堆疊內彼此交替的兩種不同材料的半導體層。舉例來說，半導體層208設置在基板201上方，半導體層206設置在半導體層208上方，並且另一半導體層208設置在半導體層206上方，依此類推。半導體層206和208的材料成分被配置，使得它們在後續的蝕刻製程中具有蝕刻選擇性。舉例來說，在所示的實施例中，半導體層206包含矽鍺(SiGe)，而半導體層208包含矽(Si)。替代地，半導體層208包含矽鍺(SiGe)，而半導體層206包含矽(Si)。在所示的實施例中，有彼此交替的三(3)層半導體層206和四(4)層半導體層208。然而，堆疊中可以有任何適當數量的層。舉例來說，在堆疊中可以有2至10層的半導體層206，與2至10層的半導體層208交替。如果層的數量太少，例如少於2個，由於失去了GAA特徵，GAA結構提供的益處將不存在；而如果層的數量太大，則GAA結構所提供的益處被與確保較低通道層之間的閘極材料的適當填充相關的實質增加的製程成本所抵消。在所示的實施例中，每一個半導體層206和每一個半導體層208可以具有大抵相同的厚度。然而，在一些實施例中，每一個半導體層206可以具有彼此相同或不同的厚度；及/或每一個半導體層208可以具有彼此相同或不同的厚度。此外，半導體層208可以具有與半導體層206相同或不同的厚度。在所示的實施例中，半導體層208被設計以形成後續所形成的電晶體的通道層(因此也可互換地稱為通道層208)；以及半導體層206被設計以在製程期間作為蝕刻停止層，並且最終在最終裝置中被移除。在所示的實施例中，堆疊的頂層是半導體層208。替代地，堆疊的頂層可以是半導體層206。
參照第3圖和第11圖的操作606，方法繼續在堆疊上方形成硬罩幕層212，以覆蓋P型摻雜區202上方的堆疊的至少一個通道區，同時在N型摻雜區204上方露出堆疊的至少一個通道區。在一些實施例中，硬罩幕層212覆蓋P型摻雜區202上方的整個堆疊，並且暴露N型摻雜區204上方的整個堆疊。替代地，硬罩幕層212可以僅覆蓋P型摻雜區202上方的堆疊的一個通道區，同時不僅在N型摻雜區204上方留下暴露的堆疊的通道區，而且在P型摻雜區202上方留下暴露的堆疊的源極區和汲極區。硬罩幕層212可以是任何合適硬罩幕層材料，並且可以藉由任何合適方法形成。
參照第4A圖至第6A圖、第4B圖至第6B圖以及第11圖的操作608，進行蝕刻製程以移除未被硬罩幕層212覆蓋的區域中的堆疊的頂部。換句話說，在未被硬罩幕層212覆蓋的區域中的堆疊被凹陷。在所示的實施例中，可以藉由蝕刻製程來使未被硬罩幕層212覆蓋的N型摻雜區204上方的整個堆疊凹陷。替代地，藉由蝕刻製程使未被硬罩幕層212覆蓋的N型摻雜區204上方的堆疊的一通道區凹陷。此蝕刻製程(下面將更詳細地描述)被設計以引起形成在N型摻雜區204中的P型電晶體的最終結構，以比形成在P型摻雜區202中的N型電電晶體包括更少的通道層。如上面所述，較少數量的通道層可以導致減小通過通道層的電流準位，從而改善SRAM單元200的總體電流準位平衡。因此，通道層的數量之間的差異(從而移除的頂部的尺寸)取決於設計要求，例如N型電晶體和P型電晶體之間的電流準位的大小的設計差異。如果差異太大，則P型電晶體的電流準位可能太低而無法確保正確的讀取功能。相反地，如果差異太小，則P型電晶體的電流準位可能太高而無法確保可靠的寫入操作。
可以基於與通道層數量的差異、P型電晶體效能的變化以及讀取及/或寫入操作所需的最小電壓的變化相關的模擬結果，決定適合於實現設計的電流準位差異的通道層數量。舉例來說，第7圖顯示了相對於N型裝置中的通道層數量的P型電晶體中的較少通道層數量對p型電晶體的效能以及用於讀取和寫入操作的最小電壓變化(ΔVcc-min )的影響的模擬結果。在第7圖中，方框500顯示了其中P型電晶體具有與N型裝置相同數量的通道層的情形。方框502說明了其中P型電晶體比N型裝置少一個通道層的情形；以及方框504說明了其中P型電晶體比N型裝置少兩個通道層的情形。如圖式所示，在讀取操作中，SRAM單元200的ΔVcc-min 對P型電晶體中的通道層數量的變化相對不敏感。舉例來說，方框500表示的SRAM的用於讀取操作的ΔVcc-min 與方框502和504表示的SRAM的用於讀取操作的ΔVcc-min 大致相同。然而，在寫入操作中的SRAM單元200的ΔVcc-min 與P型電晶體中的通道層數量的變化相關。舉例來說，藉由在P型電晶體(例如上拉電晶體PU)中包括少一個通道層(由方框502表示)，相對於具有相同通道層數量(由方框500表示)的SRAM單元200，用於寫入操作的ΔVcc-min 減小。同時，P型電晶體的性效降低。藉由在P型電晶體(例如上拉電晶體PU)中包括少兩個通道層(由方框504表示)，相對於具有相同通道層數量(由方框500表示)的SRAM單元200，用於寫入操作的ΔVcc-min 減小。換句話說，要確定P型電晶體相對於N型裝置的通道層數量差異，只需查找所需的ΔVcc-min 減小量，並在曲線上找到對應的通道層數量即可。
N型電晶體可具有N個通道層，而P型電晶體可具有M個通道層，其中N和M均為2至10之間的正整數。在一個實施例中，P型電晶體和N型電晶體之間的設計電流準位差異(designed current level difference)可以指示出M比N小至少一(1)。舉例來說，M可以等於N-1(如第4A圖至6A圖所示)；或M可以等於N-2(如4B圖至第6B圖所示)。在一個實施例中，設計電流準位差異可以指示出M在N的約三分之一(1/3)和N的三分之二(2/3)之間。
在一些實施例中，P型電晶體和N型電晶體之間的設計電流準位差異可以指示出P型電晶體比N型電晶體少一個通道層208。參照第4A圖和第11圖的操作608，移除了兩(2)個半導體層208以及它們之間的一或多個半導體層206。用於移除N型摻雜區204上方的堆疊的頂部(例如：在其堆疊的通道區中)的蝕刻製程可以是任何合適製程。舉例來說，此製程可以採用循環乾式蝕刻技術。在一些實施例中，第一組蝕刻循環實施適合用於蝕刻半導體層208(在此為矽層)而大抵不影響半導體層206(在此為矽鍺層)的第一蝕刻氣體。如上面所述，這可由半導體層206和208之間的蝕刻選擇性而實現。因此，蝕刻半導體層208的頂層。循環可以重複任何次數，使得半導體層208的頂層整體被移除，並且半導體層206的頂層被暴露。取決於半導體層208的特性，每一個蝕刻循環的持續時間可以彼此相同或不同。舉例來說，半導體層208的表面部分可以具有與半導體層208的內部不同的組成。因此，第一組蝕刻循環的第一和最後循環的持續時間可以與它們之間的循環不同。在一些實施例中，每一個循環的持續時間可以持續約4至8秒。在一些實施例中，可能需要總共5至10個循環的第一蝕刻氣體以完全移除半導體層208的頂層。
後續，第二組蝕刻循環實施適合用於蝕刻半導體層206而大抵不蝕刻半導體層208的第二蝕刻氣體。因此，與半導體層208的蝕刻相似，蝕刻現在暴露在頂表面上的半導體層206的頂層。週期也可以以相同或不同的持續時間重複任何次數，使得半導體層206的頂層整體被移除，並且在頂表面上暴露半導體層208的第二層。可能需要總共5到10個循環的第二蝕刻氣體。可以重複此循環蝕刻製程，直到根據設計要求移除期望數量的半導體層208和半導體層206。在一些實施例中，每一個半導體層208及/或每一個半導體層206的厚度彼此不同。因此，被實現以移除每一個半導體層208的持續時間可以不同於被實現以移除每一個半導體層206的持續時間。在一個實施例中，用於蝕刻矽基半導體層(silicon-based semiconductor layer)的蝕刻氣體不同於用於蝕刻矽鍺基半導體層(silicon germanium-based semiconductor layer)的蝕刻氣體。舉例來說，用於矽半導體層的蝕刻氣體可以與作為載流氣體的氦(He)結合選自氯(Cl2 )、氯化氫(HCl)、溴化氫(HBr)。矽鍺半導體層的蝕刻氣體可以與作為載流氣體的氦(He)結合選自氟(F2 )、氟化氫(HF)、三氟化氮(NF3 )。
仍參照第5A圖和第11圖的操作610，包括與半導體層208的半導體材料相同的半導體材料(在此為Si)的半導體層218被磊晶形成在堆疊的凹陷部分(例如N型摻雜區204中的凹陷堆疊或其凹陷堆疊的通道區)上方，使得半導體層218的頂表面沿著堆疊的頂表面或在堆疊的頂表面上方延伸(例如：在P型摻雜區202中)。可以使用任何合適方法來形成半導體層218，例如化學氣相沉積(Chemical Vapor Deposition；CVD)技術(例如氣相磊晶(vapor-phase epitaxy；VPE)、超高真空CVD(ultra-high vacuum CVD；UHV-CVD)、低壓CVD(Low Pressure CVD；LPCVD)及/或電漿輔助CVD(Plasma-Enhanced CVD；PECVD))、分子束磊晶、其他合適的選擇性磊晶成長(selective epitaxial growth；SEG)製程或其組合。參照第6A圖和第11圖的操作612，進行化學機械研磨(chemical mechanical polishing；CMP)製程以移除硬罩幕層212，並且產生跨越N型摻雜區204和P型摻雜區202的平坦表面。如第6A圖所示，N型摻雜區204上方的堆疊現在具有包括矽的三(3)層，即半導體層208的兩(2)層和半導體層218的一層；而P型摻雜區202上方的堆疊具有四(4)個半導體層208。換句話說，N型摻雜區204(或其通道區)中的堆疊包括比P型摻雜區202中的堆疊少一個矽層。相似地，N型摻雜區204(或其通道區)中的堆疊現在也比P型摻雜區202中的堆疊少一個半導體層206(此處為矽鍺)。半導體層218具有約與用於P型摻雜區202中的半導體層208的最上兩層和半導體層206的最上一層的厚度之總和相同的厚度。
替代地，在一些實施例中，設計電流準位差異可以指示P型電晶體比N型電晶體少兩層半導體層208(換句話說，少兩個通道層)。參照第4B圖、第5B圖、第6B圖以及第11圖的操作608，蝕刻製程移除三(3)個半導體層208以及插入在它們之間的兩(2)個半導體層206。使用與上面關於第5A圖所述的方法相似的方法，在N型摻雜區(第5B圖)中的凹陷堆疊上成長磊晶層218(此處為矽(Si)層)。進行CMP製程，使N型摻雜區204上方的堆疊比P型摻雜區202上方的堆疊少兩層半導體層208(第6B圖)。相似地，N型摻雜區204上方的堆疊也比P型摻雜區202上方的堆疊少兩個半導體層206。半導體層218的厚度具有約與用於P型摻雜區202中的半導體層208的最上三(3)層和半導體層206的最上兩(2)層的厚度之總和相同的厚度。
如上面所述，可以使用上面關於第4A圖至第6A圖及/或第4B圖至第6B圖描述的方法在基板201中形成複數N型摻雜區和複數P型摻雜區。參照第8圖，兩個N型摻雜區204A和204B形成為彼此相鄰；以及兩個P型摻雜區202A和202B形成在兩個N型摻雜區204A和204B的兩側。每一個P型摻雜區202A和202B可以一起形成或分開形成；以及每一個N型摻雜區204A和204B可以一起形成或分開形成。兩個N型摻雜區204A和204B的通道層數量可各自小於兩個P型摻雜區202A和202B的通道層數量。舉例來說，在第8圖所示的實施例中，兩個P型摻雜區202A和202B各自具有四(4)個半導體層208，並且兩個N型摻雜區204A和204B各自具有兩(2)個半導體層208。另外，兩個N型摻雜區204A和204B各自具有設置在半導體層208的堆疊上方的一(1)個半導體層218。在所示的實施例中，半導體層218和半導體層208都是矽層；以及半導體層206為矽鍺層。因此，兩個P型摻雜區202A和202B各自具有四個矽層；以及兩個N型摻雜區204A和204B各自具有三個矽層。此外，兩個N型摻雜區204A和204B中的頂部矽層的厚度各自大於兩個P型摻雜區202A和202B中的頂部矽層的厚度。舉例來說，兩個N型摻雜區204A和204B中的頂部矽層的厚度各自等於兩個p型摻雜區202A和202B中的兩個頂部矽層的厚度與頂部矽鍺層的厚度之總和。相似地，兩個P型摻雜區202A和202B各自具有三(3)個半導體層206，並且兩個N型摻雜區204A和204B各自具有兩(2)個半導體層206。在所示的實施例中，具有相同導電類型的所有摻雜區具有相同數量的半導體層208和相同數量的半導體層206。替代地，取決於設計要求，它們可以具有不同數量的半導體層208及/或206。
參照的第9A圖至第9D圖和第11圖的操作614，在P型摻雜區202A和202B中形成N型電晶體；以及在N型摻雜區204中形成P型電晶體。可以使用任何合適方法來形成這些電晶體。下面參照第12圖簡要地提供一種示例性方法700。換句話說，方法700是第11圖的操作614的分解流程圖。方法的進一步細節可以在其他專利申請中找到，例如2019年10月18日提交的標題為“具有改進的通道配置的環繞式閘極金屬氧化物半導體裝置的結構和方法”的美國專利申請號16/657,606。專利申請的公開內容透過引用整體併入本文。也可以替代地使用其他合適方法。
參照第9A圖至的9D圖(特別是第9A圖)以及第12圖的操作702，將半導體層206和208的堆疊圖案化為複數鰭片結構，例如鰭片結構(或鰭片)210A至210D。每一個鰭片結構210A至210D包括堆疊的一部分。鰭片結構210A至210D可以藉由任何合適方法被圖案化，例如GAA製程方法。舉例來說，可以使用一或多種微影製程來圖案化鰭片結構，包括雙重圖案化製程或多重圖案化製程。通常來說，雙重圖案化製程或多重圖案化製程將微影製程和自我對準製程結合，從而允許創建具有間距小於使用單一、直接微影製程可獲得的間距的圖案。舉例來說，在一個實施例中，在基板201上方形成犧牲層，並且使用微影製程圖案化犧牲層。使用自我對準製程在圖案化的犧牲層旁邊形成間隔物。接著移除犧牲層，並且接著可以使用剩餘的間隔物(或心軸(mandrel))來圖案化鰭片結構。圖案化可以利用多種蝕刻製程，其可以包括乾式蝕刻及/或濕式蝕刻。在所示的實施例中，蝕刻製程蝕刻穿過半導體層208和半導體層206的堆疊，並且進一步蝕刻到基板201中。因此，在鰭片結構210A至210D之間形成溝槽。
後續，選擇性地移除P型摻雜區202A和202B中的鰭片結構(例如鰭片結構210A和210D)的半導體層208的頂層；以及選擇性地移除N型摻雜區204A和204B中的鰭片結構(例如鰭片結構210B和210C)的半導體層218。同時，由於蝕刻選擇性，大抵保留了半導體層206的頂層。可以使用任何合適蝕刻方法來實現選擇性蝕刻。因此，每一個鰭片結構210A至210D包括以彼此交替的方式設置的半導體層206和208。鰭片結構210A至210D各自在y方向上水平地縱向延伸，並且在x方向上水平地彼此分開。如第9A圖所示，與P型摻雜區202A和202B中的鰭片結構相比，N型摻雜區204A和204B中的鰭片結構具有更少數量的半導體層208和更少數量的半導體層206。此外，N型摻雜區204A和204B中的鰭片結構具有在P型摻雜區202A和202B中的鰭片結構的頂表面下方延伸的頂表面(即半導體層206的頂層的頂表面)。在一些實施例中，P型摻雜區202A和202B中的半導體層206的最頂層的頂表面沿著半導體層206的第二層的頂表面(從最頂層向下計數)延伸。換句話說，在此製程站點，鰭片結構210A和210D高於鰭結構210B和210C。在一些實施例中，N型摻雜區204A和204B中的鰭片結構210B和210C具有比P型摻雜區202A和202B中的鰭片結構210A和210D更小的橫向寬度，以便於在其上成長較小的磊晶源極/汲極特徵。
仍參照第9A圖至第9D圖(特別是第9A圖和第9B圖)，在鰭片結構210A至210D之間形成隔離特徵224，藉由用絕緣體材料填充溝槽(例如：藉由使用化學氣相沉積製程或旋塗玻璃製成)並且回蝕絕緣體材料層以暴露堆疊，在鰭片結構210A至210D之間形成隔離特徵224。隔離特徵224可以包括不同的結構，例如淺溝槽隔離(shallow trench isolation；STI)結構、深溝槽隔離(deep trench isolation；DTI)結構及/或矽的局部氧化(local oxidation of silicon；LOCOS)結構，並且可以是單層或多層結構。在所示的實施例中，隔離特徵224是淺溝槽隔離(STI)特徵。隔離特徵224包括氧化矽、氮化矽、氮氧化矽、其他合適隔離材料(例如：包括矽、氧、氮、碳或其他合適隔離成分)或其組合。隔離特徵224可以具有沿著堆疊的底表面延伸的頂表面。替代地，隔離特徵224可以具有在堆疊的底表面上方或下方延伸的頂表面。
仍參照第9A圖至第9D圖(特別是第9A圖、第9C圖以及第9D圖)和第12圖的操作704，在通道區中的每一個鰭片結構210A至210D上方和鰭片結構210A至210D之間的隔離特徵224上方形成冗餘閘極結構230。冗餘閘極結構230可以被配置以彼此平行地在縱向方向上延伸，例如各自沿著x方向。在一些實施例中，冗餘閘極結構230各自圍繞每一個鰭片結構的頂表面和側表面。因為鰭片結構210A和210D高於鰭片結構210B和210C，冗餘閘極結構230具有與鰭片結構210A和210D的界面，該界面高於其與鰭片結構210B和210C的界面。換句話說，冗餘閘極結構230沿著Z方向在鰭片結構210A和210D上方具有比鰭片結構210B和210C上方更大的厚度。冗餘閘極結構230可以包括冗餘閘極電極層232。冗餘閘極電極層232可以包括多晶矽。在一些實施例中，冗餘閘極結構230還包括一或多個罩幕層，例如硬罩幕層234，其用於圖案化冗餘閘極電極層。冗餘閘極結構230可以藉由包括沉積、微影圖案化以及蝕刻製程的操作形成。沉積製程可以包括CVD、原子層沈積(Atomic Layer Deposition；ALD)、物理氣相沉積(physical vapor deposition；PVD)，其他合適方法及/或其組合。
閘極間隔物236形成在冗餘閘極結構230的側壁上。閘極間隔物236可以包括氮化矽(Si3 N4 )、氧化矽(SiO2 )、碳化矽(SiC)、碳氧化矽(SiOC)、氮氧化矽(SiON)、氮碳氧化矽(SiOCN)、碳摻雜的氧化物、氮摻雜的氧化物、多孔氧化物或其組合。閘極間隔物236可以包括單層或多層結構。在一些實施例中，閘極間隔物236可以具有在幾奈米(nm)的範圍內的厚度。在一些示例中，還可以在冗餘閘極結構230和對應的閘極間隔物之間形成一或多個材料層(未顯示)。一或多個材料層可以包括界面層及/或高k介電層。
仍參照第9A圖至第9D圖(特別是第9B圖、第9C圖以及第9D圖)和第12圖的操作706，由冗餘閘極結構230暴露的鰭片結構210A至210D的部分(例如在源極/汲極區域中)至少部分地被凹陷(或被蝕刻掉)以形成用於後續的磊晶源極和汲極成長的源極/汲極溝槽。同時，冗餘閘極結構230下方和閘極間隔物236下方的部分保持完整。同時，鰭片結構210A至210D的剩餘部分形成基礎鰭片222A至222D。在所示的實施例中，如第9B圖和第9C圖所示，鰭片結構210A至210D的暴露部分在源極/汲極區中凹陷到最低的通道層208的底表面下方的深度。此配置的優點在於，後續形成的電晶體中的所有通道層將在操作期間可操作為電荷載子導管。在一些實施例中(未顯示)，鰭片結構210A至210D的暴露部分在源極/汲極區中被凹陷到沿著或高於最低的通道層208的底表面的深度。此配置的優點在於，確保在操作期間對後續形成的電晶體中的閘極的底部區域的適當控制。在所示的實施例中，基礎鰭片222A至222D各自具有在隔離特徵224的頂表面下方的頂表面。凹陷製程可以包括多個微影和蝕刻操作，並且可以使用任何合適方法，例如乾式蝕刻及/或濕式蝕刻。
源極/汲極區中的暴露的鰭片結構210A至210D的凹陷形成了源極/汲極溝槽，其暴露了剩餘的半導體層206和208的堆疊的側壁。透過選擇性蝕刻製程通過溝槽中暴露的側壁表面移除半導體層206的部分。選擇性蝕刻製程可以是任何合適製程，例如濕式蝕刻。半導體層206凹陷的程度(或移除的部分的尺寸)由製程條件來確定，例如半導體層206暴露於蝕刻化學物的持續時間。此選擇性蝕刻製程將源極/汲極溝槽延伸到垂直相鄰的半導體層208的端部之間的區域中。同時，由於層材料之間的蝕刻選擇性，半導體層208在選擇性蝕刻製程期間僅受到輕微影響。在延伸的源極/汲極溝槽中沉積介電材料，並接著回蝕，使得其僅填充垂直相鄰的半導體層208的端部之間的部分。這些剩餘的介電材料成為內部間隔物248。內部間隔物248保護後續形成的磊晶源極/汲極特徵不受後續閘極替換製程中的損壞，並且確保磊晶源極/汲極特徵和閘極電極之間的適當電性絕緣。介電材料可以選自氧化矽(SiO2 )、氮氧化矽(SiON)、碳氧化矽(SiOC)、氮碳氧化矽(SiOCN)或其組合。
仍參照第9A圖至第9D圖(特別是第9B圖、第9C圖以及第9D圖)和第12圖的操作708，接著在未被佔用的源極/汲極溝槽中形成磊晶源極/汲極特徵226A至226D，例如在半導體層208的側壁上和在內部間隔物248的側壁上。如第9C圖和第9D圖所示，每一個半導體層208連接兩個磊晶源極/汲極特徵226A至226D；在兩側上與內部間隔物248結合的每一個半導體層206還連接兩個磊晶源極/汲極特徵226A至226D。可以理解半導體層208用作最終裝置的電晶體通道的一部分。可以採用包括蝕刻和成長製程的多個製程來成長磊晶源極/汲極特徵226A至226D。舉例來說，磊晶成長製程可以實施CVD沉積技術(例如氣相磊晶(VPE)、超高真空CVD(UHV-CVD)、LPCVD及/ PECVD)、分子束磊晶、其他合適SEG製程或其組合。磊晶成長製程可以使用氣態及/或液態前驅物，其與基礎鰭片222A至222D的成分相互作用。蝕刻製程與成長製程結合使用，以調製(modulate)磊晶源極/汲極特徵226A至226D的尺寸和形狀(在下面更詳細地描述)。可以使用任何合適蝕刻方法，包括濕式蝕刻方法和乾式蝕刻方法。
磊晶源極/汲極特徵226A至226D以原位方法(in-situ method)或非原位方法(ex-situ method)摻雜有N型摻雜物及/或P型摻雜物。在一些實施例中，磊晶源極/汲極特徵226A和226D(用於N型電晶體)各自包括N型摻雜物，並且由包括矽或者包括矽和碳的磊晶層形成，其中含矽的磊晶層或者含矽碳的磊晶層摻雜有磷、砷、其他N型摻雜物或其組合(例如：形成矽(Si)：磷(P)磊晶層、矽(Si)：碳(C)磊晶層或矽(Si)：碳(C)：磷(P)磊晶層)。磊晶源極/汲極特徵226B和226C(用於P型電晶體)各自包括P型摻雜物，並且由包括矽及/或鍺的磊晶層形成，其中含矽鍺的磊晶層摻雜有硼、碳、其他P型摻雜物或其組合(例如：形成矽(Si)：鍺(Ge)：硼(B)磊晶層或矽(Si)：鍺(Ge)：碳(C)磊晶層)。在一些實施例中，磊晶源極/汲極特徵226A至226D包括在通道區中實現期望的拉伸應力(tensile stress)及/或壓縮應力(compressive stress)的材料及/或摻雜物。在一些實施例中，在沉積期間藉由對磊晶製程的源材料中加入雜質來摻雜磊晶源極/汲極特徵226A至226D。在一些實施例中，在沉積製程之後，藉由離子佈植製程來摻雜磊晶源極/汲極特徵226A至226D。在一些實施方式中，執行退火製程以激活在磊晶源極/汲極特徵226A至226D及/或其他源極/汲極區(例如重摻雜汲極(Highly Doped Drain；HDD)區和/或輕摻雜汲極(Lightly Doped Drain；LDD)區)中的摻雜物。在一些實施例中，在磊晶源極/汲極特徵226A至226D上形成矽化物層。
仍參照第9A圖至第9D圖，並且特別是第9B圖，磊晶源極/汲極特徵226A至226D的尺寸和形狀可以藉由在磊晶成長和蝕刻製程之間交替使用磊晶成長和蝕刻製程的組合來控制。這形成了具有根據設計要求的尺寸和形狀的磊晶源極/汲極特徵。舉例來說，磊晶源極/汲極特徵226A至226D可各自具有從基礎鰭片222A至222D的頂表面延伸的基部226A(b)至226D(b)和具有六邊形形狀並從基部226A(b)至226D(b)延伸的頂部226A(t)至222D(t)。頂部226A(t)和222D(t)的尺寸可以大於頂部226B(t)和226C(t)的尺寸。舉例來說，頂部226A(t)和226D(t)可以各自具有體積D1，並且頂部226B(t)和226C(t)可以具有體積D2，並且體積之間的比率，D2：D1為約1：2至約9:10。換句話說，頂部226B(t)和226C(t)比頂部226A(t)和226D(t)小約10％至約50％。或者，頂部226A(t)和226D(t)比頂部226B(t)和226C(t)大約11％至約100％。
第9E圖顯示了(1)沿著第1C圖的線段B-B’的P型摻雜區202A中的磊晶源極/汲極特徵226A的頂部的剖面和(2)沿著第1C圖的線段A-A’的P型摻雜區202A中的通道層208的剖面的示意圖，兩者投影到相同(x-z)平面上以進行比較。第9F圖顯示了(1)沿著第1C圖的線段B-B’的N型摻雜區204A中的磊晶源極/汲極特徵226B的頂部的剖面和(2)沿著第1C圖的線段A-A’的N型摻雜區204A中的通道層208的剖面的示意圖，兩者投影到相同(x-z)平面上以進行比較。如第9E圖所示，底部226A(b)和其上方的懸置的通道層208具有與基礎鰭片222A約相同的橫向寬度。在所示的實施例中，它們具有相同的尺寸(橫向寬度)400。頂部226A(t)具有菱形形狀，其頂角被截去，並且側角被變圓。頂部226A(t)沿著x方向具有尺寸404。此外，通道層208的投影的邊緣表面422和頂部226A(t)的側邊緣表面432之間沿著x方向的最大距離為尺寸412。在所示的實施例中，頂部226A(t)跨越容納約三個通道層208的垂直距離。替代地，頂部226A(t)可以跨越容納超過三個通道層208的垂直距離。在所示的實施例中，尺寸412與尺寸400的比率為約1：1至約1：2，例如約1：1.5至約1：1.7。如果比率太大，例如大於約1：2，則由較大的磊晶源極/汲極特徵提供的額外的電荷載子在操作期間可能不會全部有效地透過通道層208傳輸。此外，減小的特徵與特徵間距(feature-to-feature spacing)可能導致難以避免漏電。如果比率太小，例如小於1：1.5，則通道層208可能無法充分利用其傳輸電荷載子的能力。換句話說，沒有達到最大效率。
相似地，如第9F圖所示，底部226B(b)和其上方的懸置的通道層208具有與基礎鰭片222B約相同的橫向寬度。在所示的實施例中，它們具有相同的尺寸(橫向寬度)402。頂部226B(t)具有菱形形狀，其頂角被截去，並且側角被變圓。頂部226B(t)沿著x方向具有尺寸406。此外，通道層208的投影的邊緣表面424和頂部226B(t)的側邊緣表面434之間沿著x方向的最大距離為尺寸414。在所示的實施例中，頂部226B(t)跨越容納約兩個通道層208的垂直距離。替代地，頂部226B(t)可以跨越容納超過兩個通道層208的垂直距離。在所示的實施例中，尺寸414與尺寸402的比率為約1：2.5至約1：4，例如約1：3至約1：3.5。電荷載子運輸能力和功效以及特徵到特徵絕緣性(feature-to-feature insulation)的相似考慮也應用於這些參數的選擇。在所示的實施例中，尺寸402與尺寸400約相同。然而，替代地，尺寸402可以小於尺寸400，以促成在N型摻雜區204A和204B中形成較小的磊晶源極/汲極特徵成長。
參照第9C圖和第9D圖，因為磊晶源極/汲極特徵226A和226D各自具有比磊晶源極/汲極特徵226B和226C更大的尺寸，磊晶源極/汲極特徵226A和226D的頂表面442在磊晶源極/汲極特徵226B和226C的頂表面452上方延伸。舉例來說，磊晶源極/汲極特徵226A至226D各自具有頂表面442，頂表面442在它們的特定區域中沿著半導體層208的個別最頂層的頂表面延伸。然而，在N型摻雜區204A和204B中的半導體層208的最頂層與在P型摻雜區域202A和202B中的半導體層208的第二層大抵對準。在一些實施例中(未顯示)，磊晶源極/汲極特徵226A至226D可以可替代地各自具有在它們半導體層208的個別最頂層的頂表面上方、沿著或下方延伸的頂表面。
在一些實施例中(未顯示)，在連續的P型摻雜區中可以有多個相鄰的鰭片結構。舉例來說，在P型摻雜區202A或P型摻雜區202B中可以有兩個相鄰的鰭片結構。磊晶源極/汲極特徵226A至226D可以在每一個這樣相鄰的鰭片結構上成長，並且沿著x方向橫向合併在一起。這樣的配置提供了合併的磊晶源極/汲極特徵，其橫向寬度大於個別磊晶源極/汲極特徵的橫向寬度。此配置提供了另一種機制來獲得不同導電類型的磊晶源極/汲極特徵之間的尺寸差異。舉例來說，每一個成長在兩個相鄰鰭片結構上方的磊晶源極/汲極特徵226A和226D可以比成長在單一鰭片結構上的磊晶源極/汲極特徵226B和226C具有更大的橫向寬度(和尺寸)。
參照第10A圖至第10D圖和第12圖的操作710，方法繼續用高k金屬閘極結構(或其他合適閘極結構)220A至220D代替冗餘閘極結構230。層間介電質(interlayer dielectric；ILD)242沉積在SRAM單元200上，使得其覆蓋基板201、鰭片結構210A至210D、磊晶源極/汲極特徵226A至226D以及冗餘閘極結構230。在所示的實施例中，ILD 242還填充在磊晶源極/汲極特徵226B和226C的頂表面的凹陷(或下沉)240。接著選擇性地移除冗餘閘極結構230，在ILD 242中(並且在閘極間隔物236之間)形成閘極溝槽，從而(沿著x方向)暴露半導體層206和208的堆疊的頂表面和側表面。換句話說，每一個半導體層208和半導體層206的剩餘部分至少在柵極溝槽中的兩個側表面上暴露。接著使用合適濕式蝕刻製程，透過閘極溝槽選擇性地移除半導體層206的剩餘部分，而大抵不影響半導體層208。
半導體層206的剩餘部分的移除形成懸置的半導體層208和垂直相鄰層之間的開口。換句話說，現在半導體層208圍繞y方向在360度上圓周地暴露。接著在開口中的半導體層208上方和之間形成閘極結構。舉例來說，高k閘極介電層228順應性地形成在半導體層208上。在一些實施例中，高k閘極介電層228可以形成圍繞每一個半導體層208的暴露表面，使得其以360度圍繞每一個半導體層208。高k閘極介電層228包含具有介電常數大於氧化矽(SiO2 )的介電常數(約為3.9)的介電材料。舉例來說，高k閘極介電層228可以包括氧化鉿(HfO2 )，其具有在約18至約40的範圍內的介電常數。作為各種其他示例，高k閘極介電層228可以包括氧化鋯(ZrO2 )、氧化釔(Y2 O3 )、五氧化二鑭(La2 O5 )、五氧化二釓(Gd2 O5 )、二氧化鈦(TiO2 )、五氧化二鉭(Ta2 O5 )、氧化鉿鉺(HfErO)、氧化鉿鑭(HfLaO)、氧化鉿釔(HfYO)、氧化鉿釓(HfGdO)、氧化鉿鋁(HfAlO)、氧化鉿鋯(HfZrO)、氧化鉿鈦(HfTiO)、氧化鉿鉭(HfTaO)、氧化鍶鈦(SrTiO)或其組合。高k閘極介電層228可以藉由任何合適製程形成，例如CVD、PVD、ALD或其組合。在一些實施例中，界面介電層順應性地插入在高k介電層228和半導體層208之間。此界面介電層可以改善界面特性，從而改善裝置的可靠性。可以使用任何合適方法來形成界面介電層，例如ALD、CVD、其他沉積方法、氧化方法(例如熱氧化或化學氧化)。
仍參照第10A圖至第10D圖和第12圖的操作710，金屬電極層221A至221D形成在高k閘極介電層228上並且填充閘極溝槽的剩餘空間。舉例來說，如第10A圖所示，金屬電極層221D形成在鰭片結構210A上方。金屬電極層221A至221D可以包括任何合適材料，例如氮化鈦(TiN)、氮化鉭(TaN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、鉭鋁(TaAl)、氮化鉭鋁(TaAlN)、碳化鉭鋁(TaAlC)、碳氮化鉭(TaCN)、鋁(Al)、鎢(W)、銅(Cu)、鈷(Co)、鎳(Ni)、鉑(Pt)或其組合。在一些實施例中，金屬電極層221A至221D包括合適材料以實現期望的功函數。此外，相同金屬電極層在不同區域(例如N型摻雜區或P型摻雜區)中的部分可以包括不同的材料。舉例來說，在P型摻雜區202A和202B中的金屬電極層221A至221D(或其部分)包括具有約4.0eV至約4.6eV的功函數的N型功函數金屬；及/或在N型摻雜區204A和204B中的金屬電極層221A至221D(或其部分)包括具有約4.5eV至約5.2eV的功函數的P型功函數金屬。在一些實施例中，執行CMP以暴露ILD 242的頂表面。介電層228和金屬電極層221A至221D共同形成高k金屬閘極(high-k metal gate；HKMG)220A至220D。HKMG 220A至220D各自接合多個通道層(例如：半導體層208的堆疊內的多個層)，使得電荷載子可以透過通道層在磊晶源極/汲極特徵226A至226D之間流動。
如上面所述，在此製程站點，鰭片結構210A和210D具有比鰭片結構210B和210C更大的高度。HKMG 220A和220D個別形成在鰭片結構210A、210B和210A上；以及HKMG 220B和220C個別形成在鰭片結構210C、210D和210D上。因此，鰭片結構210A和210D上方的HKMG沿著Z方向的厚度小於鰭片結構210B和210C上方的厚度。
可以在方法600之前、期間和之後提供其他操作，並且對於方法600的其他實施例，可以移動、替換或消除所述的一些操作。
因此， 第10A圖至第10D圖結合第1C圖顯示了根據此處所述的方法的實施例的製備的裝置。SRAM單元200包括多個電晶體，例如上拉(PU)電晶體、下拉(PD)電晶體以及傳輸閘(PG)電晶體。上拉電晶體PU-1、PU-2設置在N型摻雜區204A和204B上方(並且電性連接至N型摻雜區204A和204B)；下拉電晶體PD-1和傳輸閘電晶體PG-1設置在P型摻雜區202A和202B上方(並且電性連接至P型摻雜區202A和202B)；以及下拉電晶體PD-2和傳輸閘電晶體PG-2設置在P型摻雜區202A和202B上方(並且電性連接至P型摻雜區202A和202B)。上拉電晶體PU-1和上拉電晶體PU-2被配置為P型電晶體，而下拉電晶體D-1、下拉電晶體PD-2、傳輸閘電晶體PG-1以及傳輸閘電晶體PG-2被配置為N型電晶體。每一個電晶體包括設置在基板201上方的鰭片結構。舉例來說，傳輸閘電晶體PG-1包括鰭片結構210A；下拉電晶體PD-1包括鰭片結構210A；上拉電晶體PU-1包括鰭片結構210B；上拉電晶體PU-2包括鰭片結構210C；下拉電晶體PD-2包括鰭片結構210D；以及傳輸閘電晶體PG-2包括鰭片結構210D。每一個電晶體還包括閘極結構。舉例來說，傳輸閘電晶體PG-1包括設置在鰭片結構210A上方(以及在磊晶源極/汲極特徵226A之間)的閘極結構220D；下拉電晶體PD-1包括設置在鰭片結構210A上方(以及在磊晶源極/汲極特徵226A之間)的閘極結構220A；上拉電晶體PU-1包括設置在鰭片結構210B上方(以及在磊晶源極/汲極特徵226B之間)的閘極結構220A；上拉電晶體PU-2包括設置在鰭片結構210C上方(以及在磊晶源極/汲極特徵226C之間)的閘極結構220B；下拉電晶體PD-2包括設置在鰭片結構210D上方(以及在磊晶源極/汲極特徵226D之間)的閘極結構220B；以及傳輸閘電晶體PG-2包括設置在鰭片結構210D上方(以及在磊晶源極/汲極特徵226D之間)的閘極結構220C。
鰭片結構210A至210D各自具有沿著其在y方向上的個別長度定義的至少一個通道區、至少一個源極區以至少一個汲極區，其中通道區設置在一對源極和汲極區之間。每一個鰭片結構210A至210D中在源極/汲極區中具有至少一對磊晶源極/汲極特徵226A至226D。鰭片結構210A至210D各自包括基礎鰭片222A至222D和在基礎鰭片222A至222D上方的通道區中形成的多個懸置的通道層208(或半導體層208)。通道層208各自連接個別的一對磊晶源極/汲極特徵226A至226D，並且各自與閘極結構接合，使得電流可以在操作期間透過通道層在個別的源極/汲極區之間流動。舉例來說，一對磊晶源極/汲極特徵226A沿著其在y方向上的長度設置在基礎鰭片222A上。通道層208也形成在插入在一對外延源極/漏極部件226A之間的基礎鰭片222A上，使得每個通道層連接一對外延源極/漏極部件226A。通道層208也形成基礎鰭片222A上方且插入在一對磊晶源極/汲極特徵之間，使得每一個通道層連接一對磊晶源極/汲極特徵226A。通道層208各自與閘極結構(例如閘極結構220A及/或閘極結構220D的)接合，使得電流可以在操作期間透過通道層208在源極/汲極區之間流動。閘極結構220A至220D各自包括個別的閘極堆疊，其被配置以根據SRAM單元200的設計要求來實現期望的功能，使得閘極結構220A至220D包括彼此相同或不同的層及/或材料。
SRAM單元200的P型電晶體的上拉電晶體PU-1和PU-2與SRAM單元200的N型電晶體的傳輸閘電晶體PG-1、傳輸閘電晶體PG-2、下拉電晶體PD-1以及下拉電晶體PD-2的不同之處在於它們包括較少的通道層，例如少一層或兩層，或少三分之一(1/3)至三分之二(2/3)。此外，P型電晶體的上拉電晶體PU-1和PU-2的磊晶源極/汲極特徵的尺寸(例如：體積)小於N型電晶體的傳輸閘電晶體PG-1、傳輸閘電晶體PG-2、下拉電晶體PD-1以及下拉電晶體PD-2，例如小約10％至小約50％。因此，N型電晶體的傳輸閘電晶體PG-1、傳輸閘電晶體PG-2、下拉電晶體PD-1以及下拉電晶體PD-2的磊晶源極/汲極特徵的頂表面在P型電晶體的上拉電晶體PU-1和PU-2的頂表面上方延伸。
本揭露提供了許多不同的實施例。此處揭露了用於非對稱通道層配置的記憶體芯片，以提高效能和製程餘量。示例半導體裝置之形成方法包括接收半導體基板，半導體基板具有第一類型摻雜物的第一摻雜區和第二類型摻雜物的第二摻雜區，第二摻雜區與第一摻雜區相鄰。第二類型摻雜物與第一類型摻雜物不同。方法還包括在第一摻雜區和第二摻雜區上方形成堆疊。堆疊包括在堆疊內彼此交替的複數第一層和複數第二層。第一層之每一者具有第一半導體材料，並且第二層之每一者具有與第一半導體材料不同的第二半導體材料。方法還包括在堆疊上方形成罩幕元件。罩幕元件在第二摻雜區上方的通道區中暴露堆疊。此外，方法包括移除在通道區中暴露的堆疊的頂部，以在第二摻雜區上方的通道區中形成凹陷堆疊；以及處理堆疊以形成第一電晶體和第二電晶體。第一電晶體在第一摻雜區上方具有第一數量的第一層。第二電晶體在第二摻雜區上方具有第二數量的第一層。第一數量大於第二數量。
在一些實施例中，第一類型摻雜物是P型摻雜物，並且第二類型摻雜物是N型摻雜物。在一些實施例中，第二數量與第一數量的比率為約一比三(1：3)至約二比三(2：3)。在一些實施例中，第一半導體材料是矽(Si)，並且第二半導體材料是矽鍺(SiGe)。此外，移除頂部的操作包括移除第一層之兩個層和第二層之一個層。在一些實施例中，移除頂部的操作包括移除第一層之三個層和第二層之兩個層。在一些實施例中，移除頂部的操作包括循環地提供第一氣體以移除第一層之一者和第二氣體以移除第二層之一者。在一些實施例中，第一半導體材料是矽(Si)，第二半導體材料是矽鍺(SiGe)，第一氣體選自氯氣、氯化氫、溴化氫，並且第二氣體選自氟、氟化氫以及三氟化氮。在一些實施例中，處理堆疊的操作包括將堆疊圖案化為在第一摻雜區上方的第一多個鰭片結構和在第二摻雜區上方的第二多個鰭片結構。第一多個鰭片結構和第二多個鰭片結構之每一者沿著第一方向延伸。圖案化堆疊的操作包括圖案化堆疊的第一層，使得第一多個鰭片結構具有第一數量的圖案化的第一層，並且第二多個鰭片結構具有第二數量的圖案化的第一層。處理堆疊的操作還包括在第一多個鰭片結構和上第二多個鰭片結構上方形成複數冗餘閘極。冗餘閘極沿著大抵正交於第一方向的第二方向延伸。冗餘閘極在通道區中覆蓋凹陷堆疊。此外，處理堆疊的操作包括使與冗餘閘極相鄰的第一多個鰭片結構和第二多個鰭片結構凹陷，以暴露圖案化的第一層的複數側表面；以及在圖案化的第一層中被暴露的側表面上成長複數磊晶特徵。磊晶特徵在第一摻雜區上方具有第一體積，並且在第二摻雜區上方具有一第二體積。第一體積大於第二體積。在一些實施例中，第一體積與第二體積的比率為約二比一(2∶1)至約十比一(10∶1)。在一些實施例中，第二數量比第一數量少一個。在一些實施例中，第二數量比第一數量少兩個。
示例半導體裝置包括具有第一類型摻雜物的第一摻雜區和第二類型摻雜物的第二摻雜區的半導體基板。第一摻雜區設置相鄰於第二摻雜區。半導體裝置還包括設置在第一摻雜區上方的第一電晶體和設置在第二摻雜區上方的第二電晶體。第一電晶體包括設置在複數第一磊晶源極/汲極特徵之間的第一通道堆疊。第二電晶體包括設置在複數第二磊晶源極/汲極特徵之間的第二通道堆疊。第一通道堆疊包括第一數量的複數第一通道層，並且第一磊晶源極/汲極特徵之每一者具有第一體積。第二通道堆疊包括第二數量的複數第二通道層，並且第二磊晶源極/汲極特徵之每一者具有第二體積。第一數量大於第二數量。第一體積大於第二體積。第一類型摻雜物與第二類型摻雜物不同。
在一些實施例中，第一類型摻雜物是P型摻雜物，第二類型摻雜物是N型摻雜物，並且第一通道層和第二通道層是矽(Si)通道層。在一些實施例中，第一數量和第二數量之間的差值是一(1)或二(2)。在一些實施例中，第二體積比第一體積小約百分之十(10％)至約百分之五十(50％)。在一些實施例中，第一通道層沿著第一方向在第一磊晶源極/汲極特徵之間延伸。第二通道層沿著第一方向在第二磊晶源極/汲極特徵之間延伸。第一通道層和第二通道層沿著第二方向堆疊在半導體基板上方。第一通道層之每一者具有沿著第三方向的第一橫向寬度，第三方向垂直於由第一方向和第二方向定義的平面。第二通道層之每一者具有沿著第三方向的第二橫向寬度。第一磊晶源極/汲極特徵之每一者具有沿著第三方向的第三橫向寬度。第三橫向寬度是沿著第三方向的第一磊晶源極/汲極特徵的最大橫向寬度。第三橫向寬度比第一橫向寬度大第一差值。第二磊晶源極/汲極特徵之每一者具有沿著第三方向的第四橫向寬度。第四橫向寬度是沿著第三方向的第二磊晶源極/汲極特徵的最大橫向寬度。第四橫向寬度比第二橫向寬度大第二差值。此外，第一差值與第二差值之比率在約一比三(1：3)至約二比三(2：3)之間。在一些實施例中，第一電晶體是下拉(PD)電晶體，並且第二電晶體是上拉(PU)電晶體。
本公開的另一個實施例針對一種靜態隨機存取記憶體(SRAM)裝置。SRAM裝置包括半導體基板；在半導體基板上方的下拉(PD)電晶體；以及在半導體基板上方的上拉(PU)電晶體。PD電晶體包括具有第一數量的複數第一奈米片層的第一堆疊。PU電晶體包括具有第二數量的複數第二奈米片層的第二堆疊。第一數量是整數N；以及第二數量是整數N-2。第一堆疊插入在一對第一磊晶源極/汲極特徵之間；以及第二堆疊插入在一對第二磊晶源極/汲極特徵之間。此外，第一磊晶源極/汲極特徵之每一者具有第一體積；以及第二磊晶源極/汲極特徵之每一者具有第二體積。第一體積大於第二體積。
在一些實施例中，第一體積比第二體積大約11％至約100％。在一些實施例中，第一磊晶源極/汲極特徵從第一高度延伸到第二高度；以及第二磊晶源極/汲極特徵從第一高度延伸到小於第二高度的第三高度。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100:靜態隨機存取記憶體單元 101:基板 102A,102B:P型摻雜區 102:P型摻雜區 104:N型摻雜區 110A,110B,110C,110D,110E,110F:鰭片結構 120A,120B,120C,120D:閘極結構 PG-1:傳輸閘電晶體 PG-2:傳輸閘電晶體 PU-1:上拉電晶體 PU-2:上拉電晶體 PD-1:下拉電晶體 PD-2:下拉電晶體 108:通道層 200:靜態隨機存取記憶體單元 202A,202B:P型摻雜區 202:P型摻雜區 204A,204B:N型摻雜區 204:N型摻雜區 210A,210B,210C,210D:鰭片結構 220A,220B,220C,220D:閘極結構/高k金屬閘極結構/高k金屬閘極 A-A’:線段 B-B’:線段 C-C’:線段 D-D’:線段 201:基板 208:通道層/半導體層 224:隔離特徵 228:高k閘極介電層 206:半導體層 212:硬罩幕層 218:半導體層/磊晶層 500:方框 502:方框 504:方框 230:冗餘閘極結構 232:冗餘閘極電極層 234:硬罩幕層 222A,222B,222C,222D:基礎鰭片 226A,226B,226C,226D:磊晶源極/汲極特徵 226A(b),226B(b),226C(b),226D(b):基部 226A(t),226B(t),226C(t),222D(t):頂部 236:閘極間隔物 248:內部間隔物 442:頂表面 452:頂表面 240:凹陷 400:尺寸 402:尺寸 404:尺寸 406尺寸 422:邊緣表面 424:邊緣表面 412:尺寸 414:尺寸 432:側邊緣表面 434:側邊緣表面 242:層間介電質 221A,221B,221C,221D:金屬電極層 600:方法 602~614:操作 700:方法 702~710:操作
本揭露從後續實施例以及附圖可以更佳理解。須知示意圖係為範例，並且不同特徵並無示意於此。不同特徵之尺寸可能任意增加或減少以清楚論述。 第1A圖和第1B圖是根據本揭露實施例之單一端口SRAM單元的一部分或全部的局部示意圖。 第1C圖和第1D圖是根據本揭露實施例之單一端口SRAM單元的一部分或全部的局部示意圖。 第2圖、第3圖、第4A圖、第4B圖、第5A圖、第5B圖、第6A圖、第6B圖、第8圖、第9A圖以及第10A圖是根據本揭露實施例之在製程的不同站點中沿著x-z平面和由第1C圖的線段A-A’所示的通道區中的第1C圖和第1D圖的單一端口SRAM單元的局部剖面圖。 第7圖是根據本揭露實施例之模擬結果的示意圖，其與SRAM單元的通道層數量、PMOS效能以及讀寫操作所需的最小電壓變化中的差異相關。 第9B圖和第10B圖是根據本揭露實施例之個別在對應第9A圖和第10A圖的站點中沿著x-z平面和由第1C圖的線段B-B’所示的源極/汲極區中的第1C圖和第1D圖的SRAM單元的局部剖面圖。 第9C圖和第10C圖是根據本揭露實施例之個別在對應第9A圖和第10A圖的站點中沿著y-z平面和由第1C圖的線段C-C’所示的沿著N型裝置的鰭片結構的縱向方向的第1C圖和第1D圖的SRAM單元的局部剖面圖。 第9D圖和第10D圖是根據本揭露實施例之個別在對應第9A圖和第10A圖的站點中沿著y-z平面和由第1C圖的線段D-D’所示的沿著P型裝置的鰭片結構的縱向方向的SRAM單元200的局部剖面圖。 第9E圖是顯示與第9A圖的通道層相關的第9B圖的P型摻雜區中的磊晶源極/汲極特徵的頂部的放大剖面圖。 第9F圖是顯示與第9A圖的通道層相關的第9B圖的N型摻雜區中的磊晶源極/汲極特徵的頂部的放大剖面圖。 第11圖是根據本揭露實施例之用於製造記憶體晶片的方法的流程圖。 第12圖是根據本揭露實施例之實現第11圖的方法的一種示例性方法的流程圖。
無
200:靜態隨機存取記憶體單元
201:基板
202A,202B:P型摻雜區
204A,204B:N型摻雜區
208:通道層/半導體層
224:隔離特徵
228:高k閘極介電層
220B,220D:閘極結構/高k金屬閘極結構/高k金屬閘極
221D:金屬電極層

Claims (1)

  1. 一種半導體裝置之形成方法，包括： 接收一半導體基板，上述半導體基板具有一第一類型摻雜物的一第一摻雜區和一第二類型摻雜物的一第二摻雜區，上述第二摻雜區與上述第一摻雜區相鄰且上述第二類型摻雜物與上述第一類型摻雜物不同； 在上述第一摻雜區和上述第二摻雜區上方形成一堆疊，上述堆疊包括在上述堆疊內彼此交替的複數第一層和複數第二層，上述第一層之每一者具有一第一半導體材料，並且上述第二層之每一者具有與上述第一半導體材料不同的一第二半導體材料； 在上述堆疊上方形成一罩幕元件，其中上述罩幕元件在上述第二摻雜區上方的一通道區中暴露上述堆疊； 移除在上述通道區中暴露的上述堆疊的一頂部，以在上述第二摻雜區上方的上述通道區中形成一凹陷堆疊；以及 處理上述堆疊以在上述第一摻雜區上方形成具有一第一數量的上述第一層的一第一電晶體，並且在上述第二摻雜區上方形成具有一第二數量的上述第一層的一第二電晶體，上述第一數量大於上述第二數量。
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