JP5687317B2 - 半導体装置の製造方法 - Google Patents
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Description
図1は本発明の実施の形態1に係る半導体装置の構造を示す断面図である。本実施の形態1に係る半導体装置は、メモリ・ロジック混載型の半導体装置であって、メモリデバイスとしては、例えばCUB(Capacitor Under Bit line)構造のメモリセルを有するDRAMが採用され、ロジックデバイスとしては、例えばDual GateサリサイドCMOSトランジスタが採用される。
図9は本発明の実施の形態2に係る半導体装置の構造を示す断面図である。本実施の形態2に係る半導体装置は、上述の実施の形態1に係る半導体装置において、基本的には、ロジック形成領域に、第2のゲートアスペクト比よりも大きいゲートアスペクト比を有する領域を更に備えるものである。本実施の形態2では、実施の形態1で説明した第2のゲートアスペクト比を有する領域を「第1領域」と呼び、本実施の形態2で新たに追加した、第2のゲートアスペクト比よりも大きいゲートアスペクト比を有する領域を「第2領域」と呼ぶ。
Claims (6)
- (a)メモリデバイスが形成されるメモリ形成領域と、ロジックデバイスが形成されるロジック形成領域とを有する半導体基板を準備する工程と、
(b)前記メモリ形成領域及び前記ロジック形成領域における前記半導体基板の上面内に、第1,2の不純物領域をそれぞれ形成する工程と、
(c)前記メモリ形成領域における前記半導体基板の上面上に、互いに所定の距離を成す第1,2のゲート構造を形成し、前記第1,2のゲート構造で挟まれた前記第1の不純物領域の上面内に、前記第1の不純物領域の導電型とは異なる第3の不純物領域を形成し、前記ロジック形成領域における前記半導体基板の上面上に、互いに所定の距離を成す第3,4のゲート構造を形成し、前記第3,4のゲート構造で挟まれた前記第2の不純物領域の上面内に、前記第2の不純物領域の導電型とは異なる第4の不純物領域を形成し、前記メモリ形成領域における前記半導体基板の上面上に、互いに所定の距離を成す第5,6のゲート構造を形成し、前記第5,6のゲート構造で挟まれた前記第1の不純物領域の上面内に、前記第1の不純物領域の導電型とは異なる第5の不純物領域を形成する工程と、
(d)前記第1,2のゲート構造で挟まれた前記第3の不純物領域上と、前記第3,4のゲート構造で挟まれた前記第4の不純物領域上と、前記第5,6のゲート構造で挟まれた前記第5の不純物領域上とに、金属材料を堆積する工程と、
(e)前記金属材料と前記半導体基板とを互いに反応させて、前記第3,4,5の不純物領域の上面内に第1,2,3のシリサイド膜をそれぞれ形成する工程と、
(f)前記半導体基板上に、前記第1乃至第6のゲート構造を覆う第1の絶縁膜を形成する工程と、
(g)前記第1の絶縁膜内に、前記第1及び第3のシリサイド膜にそれぞれ電気的に接続される第1及び第2のコンタクトプラグを形成する工程と、
(h)前記第1のコンタクトプラグを介して前記第1のシリサイド膜に電気的に接続されるキャパシタを形成する工程と、
(i)前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、
(j)前記第2の絶縁膜内に、前記第2のコンタクトプラグに電気的に接続される第3のコンタクトプラグを形成し、前記第1,2の絶縁膜内に、前記第2のシリサイド膜に電気的に接続される第4のコンタクトプラグを形成する工程と
を備え、
前記第1,2のゲート構造間の距離と、前記第1,2のゲート構造の高さとで規定される第1のゲートアスペクト比は、前記第3,4のゲート構造間の距離と、前記第3,4のゲート構造の高さとで規定される第2のゲートアスペクト比よりも大きく、
前記第5,6のゲート構造間の距離と、前記第5,6のゲート構造の高さとで規定される第3のゲートアスペクト比は、前記第2のゲートアスペクト比よりも大きく、
前記第1,3のシリサイド膜は、前記第2のシリサイド膜と同じ製造工程で形成され、
前記第2のシリサイド膜の厚みは、前記第1,3のシリサイド膜の厚みよりも大きい、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法であって、
前記第1,3のゲートアスペクト比のそれぞれは、0.8よりも大きい、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法であって、
前記工程(b)において、前記ロジック形成領域における前記半導体基板の上面内に第6の不純物領域を更に形成し、
前記工程(c)において、前記工程(d)の前に、前記ロジック形成領域における前記半導体基板の上面上に、互いに所定の距離を成す第7,8のゲート構造を形成するとともに、前記第7,8のゲート構造の間で挟まれた前記第6の不純物領域の上面内に、前記第6の不純物領域の導電型とは異なる第7の不純物領域を形成し、
前記工程(d)において、前記第7,8のゲート構造の間の前記第7の不純物領域上に前記金属材料を堆積し、
前記工程(e)において、前記金属材料と前記半導体基板とを互いに反応させて、前記第7の不純物領域の上面内に第4のシリサイド膜を形成し、
前記第2のゲートアスペクト比は、前記第7,8のゲート構造間の距離と、前記第7,8のゲート構造の高さとで規定される第4のゲートアスペクト比よりも小さい、半導体装置の製造方法。 - 請求項3に記載の半導体装置の製造方法であって、
前記第3,4,5,7の不純物領域のそれぞれは、MOSトランジスタのソース・ドレイン領域である、半導体装置の製造方法。 - 請求項4に記載の半導体装置の製造方法であって、
前記第1,3,4のゲートアスペクト比のそれぞれは、0.8よりも大きい、半導体装置の製造方法。 - 請求項3に記載の半導体装置の製造方法であって、
前記工程(f)において、前記半導体基板上に、前記第1乃至第8のゲート構造を覆う前記第1の絶縁膜を形成し、
前記工程(g)において、前記第1の絶縁膜内に、前記第4のシリサイド膜に電気的に接続される第5のコンタクトプラグを形成し、
前記工程(j)において、前記第2の絶縁膜内に、前記第5のコンタクトプラグに電気的に接続される第6のコンタクトプラグを形成する、半導体装置の製造方法。
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