JP2004259890A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】工程の簡素化を図りつつ、相異なる特性を要求される複数種類のプラグを設けるための半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０１上に、ＰＭＩＳＦＥＴ１５１，ＮＭＩＳＦＥＴ１５２，ＤＲＡＭのメモリセルトランジスタ１５３，キャパシタ１５４を形成する。基板上に第１層間絶縁膜１２４を堆積した後、第１層間絶縁膜１２４を貫通する大径のコンタクト孔１２５，１２６，１２８と、小径のコンタクト孔１２７とを形成する。第１の導体膜であるＴｉ／ＴｉＮ膜１２９を堆積して、小径のコンタクト孔１２７を埋め、大径のコンタクト孔１２５，１２６，１２８内にはＴｉ／ＴｉＮ膜１２９を堆積するだけにする。次に、第２の導体膜であるＷ膜１３０を堆積して、コンタクト孔１２５，１２６，１２８をＷ膜で埋める。
【選択図】 図１
【解決手段】半導体基板１０１上に、ＰＭＩＳＦＥＴ１５１，ＮＭＩＳＦＥＴ１５２，ＤＲＡＭのメモリセルトランジスタ１５３，キャパシタ１５４を形成する。基板上に第１層間絶縁膜１２４を堆積した後、第１層間絶縁膜１２４を貫通する大径のコンタクト孔１２５，１２６，１２８と、小径のコンタクト孔１２７とを形成する。第１の導体膜であるＴｉ／ＴｉＮ膜１２９を堆積して、小径のコンタクト孔１２７を埋め、大径のコンタクト孔１２５，１２６，１２８内にはＴｉ／ＴｉＮ膜１２９を堆積するだけにする。次に、第２の導体膜であるＷ膜１３０を堆積して、コンタクト孔１２５，１２６，１２８をＷ膜で埋める。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭを備えた半導体装置に係り、特に、ＤＲＡＭと高速ＣＭＩＳロジック回路などとが混在するｅＤＲＡＭ（ｅｍｂｅｄｄｅｄ ＤＲＡＭ）デバイス）に関するものである。
【０００２】
【従来の技術】
近年、ＩＴ産業の進展に伴い、半導体ＬＳＩに、例えば画像処理用データなどの大量データを高速処理する機能をもたせたいという要求が強くなっている。このため、データ転送のバス幅を広く確保することが可能なＤＲＡＭ混載ロジックＬＳＩ（ｅＤＲＡＭデバイス）が有望視されている。
【０００３】
ＤＲＡＭ混載ロジックＬＳＩが今後幅広く用いられるためには、ロジック用トランジスタの性能を落とさないために、メモリセルキャパシタの容量膜形成の際の熱処理時間の短縮など、多くの新規技術の開発や工程改善が必須である。その最大の課題の一つが、ＤＲＡＭメモリセルにおいて、ＭＩＳ型トランジスタの上方にスタック容量を形成するために基板−第１メタル配線間の距離が増大し、深く小さなコンタクト孔を開口することが困難となることである。
【０００４】
そこで、従来は、このような不具合を回避するために、例えば特許文献１に開示されるような構造を採っている。図７は、特許文献１に開示されている従来のｅＤＲＡＭ混載ロッジク装置である半導体装置の構造の例を示す断面である。図７において、セルアレイ領域には、ＮＭＩＳＦＥＴであるメモリセルトランジスタとキャパシタとが配置され、ロジック回路領域であるコア／周辺回路領域には、ＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴが配置されている。
【０００５】
図７に示されるように、半導体基板１００１の一部には活性領域を囲む素子分離領域１００２が設けられ、半導体基板１００１の上方には、第１，第２層間絶縁膜１０５１，１０５２が設けられている。
【０００６】
そして、半導体装置のセルアレイ領域には、Ｎ型ソース領域１０１２及びＮ型ドレイン領域１０１２（不純物拡散領域）ソース領域１０２５（不純物拡散領域），ゲート酸化膜１００４，ゲート電極１００５，ゲート上保護膜１０１０などを有するメモリセルトランジスタ１０６１が配置されている。なお、ゲート電極１００５は、ポリシリコン部１００６とシリサイド部１００８とを有している。
【０００７】
また、セルアレイ領域には、第１及び第２層間絶縁膜１０５１，１０５２を貫通してメモリセルトランジスタ１０６１のソース領域１０１２に接触するポリシリコンからなるストレージノードコンタクト１０２６が設けられており、ストレージノードコンタクト１０２６の上方に、筒状ストレージ電極１１０３０，容量絶縁膜１０３６及びプレート電極１０４０からなるスタック型のキャパシタ１０６２が設けられている。また、第１層間絶縁膜１０５１を貫通してメモリセルトランジスタ１０６１のドレイン領域１０１４に接触するポリシリコンからなるビット線コンタクトプラグ１０２０と、第２層間絶縁膜１０５２を貫通してビット線コンタクトプラグ１０２０に接触するＷ等からなるビット線／金属プラグ１０３０とが設けられている。
【０００８】
一方、コア／周辺回路領域には、Ｐ型ソース・ドレイン領域１０１６（不純物拡散領域），ゲート酸化膜１００４，ゲート電極１００５などを有するＰＭＩＳＦＥＴ１０６５と、Ｎ型ソース・ドレイン領域１０１８（不純物拡散領域），ゲート酸化膜１００４，ゲート電極１００５などを有するＮＭＩＳＦＥＴ１０６６とが配置されている。ゲート電極１００５は、ポリシリコン部１００６とシリサイド部１００８とを有している。
【０００９】
そして、第１層間絶縁膜１０５１を貫通して各ソース・ドレイン領域１０１６，１０１８に接触するポリシリコンからなるコンタクトプラグ１０２２が設けられている。そして、図示されていないが、第２層間絶縁膜１０５２の上に第３，第４層間絶縁膜などが設けられると、第４層間絶縁膜，第３層間絶縁膜などを貫通してコンタクトプラグ１０２２に接触する金属プラグと、メタル配線とが形成されることになる。
【００１０】
このように構成された半導体装置では、セルアレイ領域及びコア／周辺回路領域において不純物拡散領域やゲート電極の直上には不純物がドープされたポリシリコンからなるコンタクトプラグを用いつつ、コンタクトプラグと配線の間は、低抵抗の金属プラグによって接続されている。このような構造においては、各金属プラグの下地がいずれもポリシリコンからなるコンタクトプラグによってかさ上げされているため、メタル配線と各素子を接続する金属プラグ１０３０の深さを浅くすることができる。このことにより、寄生抵抗を増加させることなく、配線−下地間のコンタクト部材を形成することができる。
【００１１】
【特許文献１】
特開平１１−２１４６６０号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、最近のｅＤＲＡＭデバイスにおいては、メモリセルアレイ領域Ｒｍｅｍｏの占有面積の低減が最重要課題の１つである。メモリセルアレイ領域Ｒｍｅｍｏの縮小化のためには、キャパシタの占有面積の縮小が最も効果的であり、そのためにはキャパシタの容量絶縁膜を比誘電率の高い誘電体によって構成することが最も効果的である。ところが、高誘電体材料として汎用されるペロブスカイトは、酸素欠損によって特性の劣化が顕著になるので、キャパシタの容量絶縁膜から酸素が拡散して脱離するのを抑制する必要がある。
【００１３】
そこで、バリア性導体膜，特に金属窒化物（ＴｉＮ，ＴａＮ，ＷＮなど）からなる導体膜をプラグとして用いることが考えられる。しかしながら、一般的に、バリア性導体膜，特に金属窒化物（ＴｉＮ，ＴａＮ，ＷＮなど）からなる導体膜は、酸素，水素，各種金属原子の拡散を抑制するバリア機能が高いが、金属材料単体の導体膜に比べると電気抵抗が大きいので、コンタクトプラグをバリア性機能の高い導体膜のみによって構成すると、コンタクトプラグにおける寄生抵抗が増大して、トランジスタ，特にロジック用トランジスタの動作性能を阻害するおそれがある。そこで、上記特許文献１に開示されるように、ロジック回路領域とメモリセルアレイ領域とでは、個別にリソグラフィー工程を行なって、個別にプラグを形成せざるを得なかった。
【００１４】
このように、一般に、半導体装置中に相異なる特性が要求される２種以上のプラグが存在する場合、従来の半導体装置においては、リソグラフィ工程を個別に行なって、１種類ごとにプラグを形成せざるを得なかったのである。
【００１５】
本発明の目的は、複数種類のコンタクトプラグを有する半導体装置において、コンタクト孔及びプラグの形成工程の簡素化を図りつつ、各プラグに要求される相異なる特性を満足させることにある。
【００１６】
【課題を解決するための手段】
本発明の半導体装置は、基板と、基板上に設けられた第１，第２の不純物拡散層と、上記基板を覆う絶縁膜と、上記絶縁膜を貫通して上記第１の不純物拡散層に到達する第１のコンタクト孔を埋める第１の導体膜からなる第１のコンタクトプラグと、上記絶縁膜を貫通して上記第２の不純物拡散層に到達する第２のコンタクト孔の底面及び側面上に堆積された上記第１の導体膜からなる壁部と、上記壁部の上に堆積された第２の導体膜からなる中心部とを有する第２のコンタクトプラグとを備えている。
【００１７】
これにより、第１の導体膜と第２の導体膜との材料を選択することにより、リソグラフィ工程を増やすことなく、互いに特性が異なる２種類のコンタクトプラグを得ることができる。例えば、第１の導体膜を高いバリア性を有する材料によって構成し、第２の導体膜を小さい電気抵抗を有する材料によって構成することにより、高いバリア性を有する微細な第１のコンタクトプラグと、寄生抵抗の小さい，トランジスタの動作速度を高めうる第２のコンタクトプラグとを得ることができる。
【００１８】
上記第１のコンタクトプラグと上記第２のコンタクトプラグとは、共通の高さを有していることが好ましい。
【００１９】
上記第１の導体膜の少なくとも一部は、配線として機能することができる。
【００２０】
ゲート電極，上記第１の不純物拡散層であるソース領域及びドレイン領域を有するメモリセルトランジスタと、上記メモリセルトランジスタの上記ソース領域に接続されるストレージノードコンタクトプラグと、上記ストレージノードコンタクトプラグに接続されるメモリセルキャパシタと、上記メモリセルトランジスタの上記ドレイン領域に接続されるビット線コンタクトプラグと、上記ビット線コンタクトプラグに接続されるビット線とを備えている場合には、上記第１のコンタクトプラグは、上記ストレージノードコンタクトプラグであることにより、ＤＲＡＭメモリセルの占有面積の低減を図ることができ、縮小化されたメモリセルアレイ領域を有するＤＲＡＭを備えた半導体装置が得られる。
【００２１】
その場合、上記第２のコンタクトプラグは、上記ビット線コンタクトプラグであることにより、メモリセルトランジスタの動作速度を高く維持することができる。
【００２２】
上記第２のコンタクトプラグの上方において、上記第２の導体膜は、上記第１の導体膜と共に上記絶縁膜上に延びてＤＲＡＭメモリのビット線として機能する部分を有していることにより、配線形成のための導体膜を別途設ける必要がなくなり、製造コストの低減を図ることができる。
【００２３】
その場合、上記第２のコンタクトプラグの上方において、上記第２の導体膜は、上記第１の導体膜と共に上記絶縁膜上に延びてＤＲＡＭメモリのビット線として機能する部分を有していることにより、製造コストの低減を図りつつ、より電気抵抗の小さい配線が得られる。
【００２４】
さらに、ゲート電極，及び上記第２の不純物拡散層であるソース・ドレイン領域とを有するロジック用ＭＩＳトランジスタと、上記ロジック用トランジスタの上記ソース・ドレイン領域に接続されるソース・ドレインコンタクトプラグと、上記ソース・ドレインコンタクトプラグに接続される配線とを備えている場合には、上記第２のコンタクトプラグは、上記ストレージノードコンタクトプラグ及び上記ソース・ドレインコンタクトプラグのうち少なくともいずれか一方のコンタクトプラグであることにより、ロジック用トランジスタの動作速度を高く確保することができる。
【００２５】
上記第１のコンタクトプラグの径が、上記第２のコンタクトプラグの径より小さいことが好ましく、上記第１のコンタクト孔の径が、上記第２の導体膜の厚みの１／２以下であることが好ましい。
【００２６】
上記第１のコンタクト孔の側面に、上記絶縁膜とは異なる絶縁材料からなるサイドウォールが形成されていることにより、最小デザインルール以下の径を有するプラグ径を設けることが可能となる。
【００２７】
上記第１の導体膜は、リフラクトリ金属の窒化物膜を有していることにより、バリア性の高い第１のコンタクトプラグを得ることができ、特に、ＤＲＡＭメモリセルのキャパシタに高誘電率の誘電体膜を配置した場合に、著効を発揮することができる。
【００２８】
上記第１の導体膜は、上記リフラクトリ金属の窒化物膜の下地膜としてリフラクトリ金属膜をさらに有していることにより、リフラクトリ金属窒化膜と下地との密着性を改善することができる。
【００２９】
上記第１の導体膜は、ＴｉＮ膜，ＴａＮ膜，Ｔｉ／ＴｉＮ膜及びＴｉ／ＴａＮ膜から選ばれるいずれか１つの膜であることが好ましい。
【００３０】
上記第２の導体膜は、リフラクトリ金属膜であることにより、電気的抵抗が比較的小さく、かつ、特性が安定な第２のコンタクトプラグを得ることができる。
【００３１】
本発明の半導体装置の製造方法は、第１，第２の不純物拡散層を有する基板上に、絶縁膜を堆積する工程（ａ）と、上記絶縁膜を貫通して上記第１の不純物拡散層に到達する第１のコンタクト孔と、上記絶縁膜を貫通して上記第２の不純物拡散層に到達する上記第１のコンタクト孔よりも大径の第２のコンタクト孔とを形成する工程（ｂ）と、上記第１のコンタクト孔を埋め、上記第２のコンタクト孔の第２のコンタクト孔の底面及び側面を覆うととともに、上記絶縁膜の上に延びる第１の導体膜を堆積する工程（ｃ）と、上記第１の導体膜の上に、上記第２のコンタクト孔を埋める第２の導体膜を堆積する工程（ｄ）とを含み、上記第１のコンタクト孔を埋める第１の導体膜からなる第１のコンタクトプラグと、上記第２のコンタクト孔の底面及び側面上に堆積された上記第１の導体膜からなる壁部と、上記壁部の上に堆積された中心部とを有する第２のコンタクトプラグとを形成する方法である。
【００３２】
この方法により、第１の導体膜と第２の導体膜との材料を選択すれば、互いに径が異なる第１，第２のコンタクト孔を利用して、リソグラフィ工程を増やすことなく、互いに特性が異なる２種類のコンタクトプラグを得ることができる。例えば、第１の導体膜を高いバリア性を有する材料によって構成し、第２の導体膜を小さい電気抵抗を有する材料によって構成することにより、高いバリア性を有する微細な第１のコンタクトプラグと、寄生抵抗の小さい，トランジスタの動作速度を高めうる第２のコンタクトプラグとを得ることができる。
【００３３】
上記工程（ｄ）の後ＣＭＰ又はエッチバックを行なって、上記第２の導体膜のうち上記絶縁膜上に位置する部分を除去するとともに、上記第１の導体膜のうち上記絶縁膜上に位置する部分の少なくとも一部を残す工程（ｅ）と、上記第１の導体膜をパターニングして、上記第１のコンタクトプラグに接続される配線を形成する工程（ｆ）とをさらに含むことにより、配線用の導体膜を別途堆積する工程が不要となるので、工程の簡略化による製造コストの低減を図ることができる。
【００３４】
上記工程（ｄ）の後ＣＭＰ又はエッチバックを行なって、上面を平坦化するとともに、上記第１及び第２の導体膜のうち上記絶縁膜上に位置する部分の少なくとも一部を残す工程（ｅ）と、上記第１，第２の導体膜をパターニングして、上記第１のコンタクトプラグに接続される配線を形成する工程（ｆ）とをさらに含むことにより、製造コストの低減を図りつつ、低抵抗の配線を得ることができる。
【００３５】
上記工程（ａ）の前に、上記基板上には、ゲート電極，上記第１の不純物拡散層であるソース領域及びドレイン領域を有するメモリセルトランジスタが形成されている場合、上記工程（ｄ）では、上記第１のコンタクト孔として、上記絶縁膜を貫通して上記メモリセルトランジスタの上記ソース領域に到達するストレージノードコンタクト孔を形成することができる。
【００３６】
その場合、上記工程（ｄ）では、上記第２のコンタクト孔として、上記絶縁膜を貫通して上記メモリセルトランジスタの上記ドレイン領域に到達するビット線コンタクト孔を形成することができる。
【００３７】
上記工程（ａ）の前に、上記基板上には、ゲート電極，及び上記第２の不純物拡散層であるソース・ドレイン領域とを有するロジック用ＭＩＳトランジスタとが形成されている場合、上記工程（ｄ）では、上記第２のコンタクト孔として、上記絶縁膜を貫通して上記ロジック用トランジスタのソース・ドレイン領域に到達するソース・ドレインコンタクト孔を形成することができる。
【００３８】
上記工程（ｂ）は、上記絶縁膜の上に上記第１，第２のコンタクト孔を形成しようとする領域の上方にそれぞれ第１，第２の開口を有する第１のレジスト膜を形成する副工程（ｂ１）と、上記第１のレジスト膜の上記第１，第２の開口の側面上に第２のレジスト膜からなるレジストサイドウォールを形成する副工程（ｂ２）と、上記第１のレジスト膜及び上記レジストサイドウォールをマスクとして、上記絶縁膜のエッチングを行なう副工程（ｂ３）とを有していることにより、第１のコンタクト孔の径を最小デザインルールよりも小さく形成することができる。
【００３９】
上記工程（ｂ）は、上記絶縁膜に上記第１，第２のコンタクト孔よりも大径の第１，第２の初期コンタクト孔を開口させる副工程（ｂ１）と、上記絶縁膜の上記第１，第２の初期コンタクト孔の側面を覆う第２の絶縁膜からなるサイドウォールを形成する副工程（ｂ２）とを有していることによっても、第１のコンタクト孔の径を最小デザインルールよりも小さく形成することができる。
【００４０】
【発明の実施の形態】
（第１の実施形態）
図１（ａ）〜図２（ｄ）は、本発明の第１の実施形態における、ＣＵＢ（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔ−ｌｉｎｅ）型のＤＲＡＭ混載ロジック半導体装置の製造方法を示す工程断面図である。図１（ａ）〜図２（ｄ）に示す半導体装置において、メモリセルアレイ領域Ｒｍｅｍｏはメモリセルトランジスタ１５３とキャパシタ１５４とが配置される領域であり、ロジック回路領域Ｒｌｏｇｃは、ＰＭＩＳＦＥＴ１５１及びＮＭＩＳＦＥＴ１５２（ＣＭＩＳ）が配置される領域である。
【００４１】
図１（ａ）に示す工程で、Ｐ型半導体基板１０１上に、各ＭＩＳＦＥＴが配置される活性領域を囲む素子分離領域（ＳＴＩ）１０２と、ロジック回路のＮＭＩＳＦＥＴ１５２が配置されるＰウェル領域１０３と、ロジック回路のＰＭＩＳＦＥＴ１５１が配置されるＮウェル領域１０５と、Ｎ型埋め込み領域１０６によって半導体基板１０１と分離され、メモリセルトランジスタ１５３及びキャパシタ１５４が配置されるＰウェル領域１０４とを形成する。その後、各ＭＩＳＦＥＴのしきい値電圧を制御するための不純物イオンの注入（チャネル注入）を行なった後、熱酸化法を用いて、厚さ７．５ｎｍのシリコン酸化膜１０７を形成する。さらに、シリコン酸化膜１０７の上に、メモリセルアレイ領域Ｒｍｅｍｏを覆うフォトレジスト膜１０８を形成した後、フォトレジスト膜１０８をマスクとしてエッチングを行なって、シリコン酸化膜１０７のうちロジック回路領域Ｒｌｏｇｃに位置する部分を除去する。
【００４２】
次に、図１（ｂ）に示す工程で、フォトレジスト膜１０８を除去した後、再び熱酸化を行なって、ロジック回路領域Ｒｌｏｇｃに厚さ３ｎｍのシリコン酸化膜１０９ｘを形成する。このとき、メモリセルアレイ領域Ｒｍｅｍｏにおいては、２回の熱酸化により、厚いシリコン酸化膜１１０ｘ（１０．５ｎｍ）が形成される。次に、シリコン酸化膜１０９ｘ，１１０ｘ上にポリシリコン膜１１１を堆積し、ポリシリコン膜のうちＮＭＩＳＦＥＴ形成領域に位置する部分のみにリン（Ｐ）を注入し、Ｎ型ポリシリコン膜１１２を形成する。なお、ポリシリコン膜のうちＰＭＩＳＦＥＴ形成領域に位置する部分には、半導体基板１０１へのボロンの突き抜けなどを抑制するために、後の工程でボロンが注入される。
【００４３】
次に、図１（ｃ）に示す工程で、ゲート電極形成領域を覆うフォトレジスト膜（図示せず）をマスクとするエッチングにより、ポリシリコン膜１１１，１１２及びシリコン酸化膜１０９ｘ，１１０ｘをパターニングして、Ｎ型ゲート電極１１３と、ゲート電極配線１１４と、後にＰ型となるゲート電極１１５と、薄いゲート絶縁膜１０９と、厚いゲート絶縁膜１１０とを形成する。その後、Ｐ型不純物のイオン注入とＮ型不純物のイオン注入とを、個別に形成されたフォトレジスト膜（図示せず）を用いて行ない、ロジック回路領域ＲｍｅｍｏにおいてはＮＭＩＳＦＥＴ１５２のＮ型のエクステンション拡散層１１６と、ＰＭＩＳＦＥＴ１５１のＰ型のエクステンション拡散層１１７とを形成し、メモリセルアレイ領域Ｒｍｅｍｏにおいてはメモリセルトランジスタ１５３のＮ型のソース領域１１８（ＬＤＤ領域）と、Ｎ型のドレイン領域１１９（ＬＤＤ領域）とを形成する。
【００４４】
次に、図１（ｄ）に示す工程で、各ゲート電極１１３，１１５及びゲート電極配線１１４の側面を覆うサイドウォールを形成した後、高濃度のＰ型不純物のイオン注入と高濃度のＮ型不純物のイオン注入とを、個別に形成されたフォトレジスト膜（図示せず）を用いて行ない、ロジック回路領域Ｒｍｅｍｏにおいて、ＮＭＩＳＦＥＴ１５２のＮ型ソース・ドレイン領域１２０と、ＰＭＩＳＦＥＴ１５１のＰ型ソース・ドレイン領域１２１及びＰ型ゲート電極１２２とを形成する。ただし、メモリセルアレイ領域Ｒｍｅｍｏにおいては、高濃度不純物のイオン注入を行なわない。
【００４５】
次に、図１（ｅ）に示す工程で、周知のサリサイド技術を用いて、各ゲート電極１１３，１２２と、ゲート電極配線１１４と、各ソース・ドレイン領域１２０，１２１と、ソース領域１１８と、ドレイン領域１１９との上部にコバルトシリサイド膜１２３を形成する。その後、ＰＭＩＳＦＥＴ１５１，ＮＭＩＳＦＥＴ１５２，メモリセルトランジスタ１５３を覆う第１層間絶縁膜１２４を堆積した後、第１層間絶縁膜１２４を貫通するコンタクト孔を形成する。このとき、ロジック回路領域Ｒｌｏｇｃの各ソース・ドレイン領域１２０，１２１に到達するソース・ドレインコンタクト孔１２５と、ゲート電極配線１１４に到達する配線上コンタクト孔１２６と、メモリセルトランジスタ１５３のドレイン領域１１９に到達するビット線コンタクト孔１２８とは、比較的大径（例えば径１４０ｎｍ）を有している。一方、メモリセルトランジスタ１５３のソース領域１１８に到達するストレージノードコンタクト孔１２７は、比較的小径（例えば径８０ｎｍ）を有している。
【００４６】
次に、図１（ｆ）に示す工程で、スパッタ法及びＣＶＤ法を用いて、各コンタクト孔１２５，１２６，１２７，１２８内及び第１層間絶縁膜１２４上に、Ｔｉ膜及びＴｉＮ膜をそれぞれ順に堆積し、第１の導体膜であるＴｉ／ＴｉＮ膜１２９を形成する。このとき、ストレージノードコンタクト孔１２７はＴｉ／ＴｉＮ膜１２９によって埋められる一方、他のコンタクト孔１２５，１２６，１２８はＴｉ／ＴｉＮ膜１２９によって埋められないように、Ｔｉ／Ｔｉ膜１２９の合計厚みを決定する。本実施形態においては、コンタクト孔１２５，１２６，１２８の径が１４０ｎｍで、ストレージノードコンタクト孔１２７が８０ｎｍであることから、Ｔｉ／ＴｉＮ膜１２９の合計厚みが４０ｎｍであればよい。したがって、コンタクト孔１２５，１２６，１２８の底面及び側面に沿って延びる壁部を構成するように、Ｔｉ／Ｔｉ膜１２９が形成される。次に、ＣＶＤ法を用いて、各コンタクト孔１２５，１２６，１２８内及び第１層間絶縁膜１２４上に、第２の導体膜であるＷ膜１３０を堆積する。このとき、ストレージノードコンタクト孔１２７はすでにＴｉ／ＴｉＮ膜１２９によって埋められているので、ストレージノードコンタクト孔１２７内にはＷ膜１３０が堆積されることはない。一方、他のコンタクト孔１２５，１２６，１２８は、壁部を構成するＴｉ／ＴｉＮ膜１２９と中心部を構成するＷ膜１３０とによって埋められることになる。これにより、Ｔｉ／ＴｉＮ／Ｗ膜からなる大径のソース・ドレインコンタクトプラグ１３１，ゲートコンタクトプラグ１３２，ビット線コンタクトプラグ１３４と、Ｔｉ／ＴｉＮ膜からなる小径のストレージノードコンタクトプラグ１３３とが形成される。
【００４７】
つまり、ストレージノードコンタクト孔と、ロジック回路形成領域Ｒｌｏｇｃのコンタクト孔とに共通の１又は２以上の導体膜を堆積する際に、ストレージノードコンタクト孔は当該１又は２以上の導体膜によって埋め込まれる一方、ストレージノードコンタクト孔以外のコンタクト孔は当該１又は２以上の導体膜によって埋め込まれないことにより、本発明の基本的な構成を得ることができる。
【００４８】
次に、図２（ａ）に示す工程で、ＣＭＰ法を用いて、Ｗ膜１３０およびＴｉ／ＴｉＮ膜１２９のうち第１層間絶縁膜１２４上に位置する部分を除去する。
【００４９】
次に、図２（ｂ）に示す工程で、第１層間絶縁膜１２４及び各プラグの上に、シリコン酸化膜からなる第２層間絶縁膜１３５を堆積した後、ドライエッチングにより第２層間絶縁膜１３５を貫通するストレージ電極溝１３６を形成する。ここで、ストレージ電極溝１３６の一部は、ストレージノードコンタクトプラグ１３３の上面に接触している。その後、ＣＶＤ法を用いて、ストレージ電極溝１３６及び第２層間絶縁膜１３５の上にＲｕ膜を堆積した後、エッチバック法あるいはＣＭＰ法を用いて、Ｒｕ膜のうち第２層間絶縁膜１３５の上に位置する部分を除去することにより、ストレージ電極溝１３６内にストレージ電極１３７を形成する。
【００５０】
次に、図２（ｃ）に示す工程で、第２層間絶縁膜１３５及びストレージ電極１３７の上にＢＳＴ膜を堆積した後、酸素プラズマを用いてＢＳＴ膜の酸化処理を行なって、さらに、ＲＴＡ処理を行なってＢＳＴ膜の結晶化を行なう。次に、ＢＳＴ膜の上にプレート電極となるＴｉＮ膜を堆積した後、フォトレジスト膜（図示せず）をマスクとしてＴｉＮ膜及びＢＳＴ膜のパターニングを行なって、プレート電極１３９および容量絶縁膜１３８を形成する。これにより、スタック型キャパシタが形成される。なお、ＢＳＴ膜の代わりに、Ｔａ２ Ｏ５ 等他の高誘電率膜を用いても構わない。
【００５１】
次に、図２（ｄ）に示す工程で、スタック型キャパシタ及び第２層間絶縁膜１３５の上に、シリコン酸化膜からなる第３層間絶縁膜１４０を堆積した後、ドライエッチングにより、第３層間絶縁膜１４０を貫通してソース・ドレインコンタクトプラグ１３１，ゲートコンタクトプラグ１３２およびビット線コンタクトプラグに到達するコンタクト孔を開口した後各コンタクト孔内及び第３層間絶縁膜１４０の上に、Ｔｉ膜，ＴｉＮ膜及びＷ膜を堆積する。その後、ＣＭＰを用いた平坦化処理により、Ｔｉ膜，ＴｉＮ膜及びＷ膜のうち第３層間絶縁膜１４０の上に位置する部分を除去して、各コンタクト孔にＴｉ膜，ＴｉＮ膜及びＷ膜を埋め込んで、配線プラグ１４１及びビット線プラグ１４２を形成する。次に、第３層間絶縁膜１４０及び各プラグ１４１，１４２の上にアルミニウム合金膜などの金属膜を堆積した後、金属膜をパターニングして、第３層間絶縁膜１４０の上にメタル配線１４３を形成する。このメタル配線１４３のうちメモリセルトランジスタ１５３のドレイン領域１１９に接続される部分がビット線として機能する。
【００５２】
その後、半導体装置の回路構造に応じて、周知慣用の技術を用いて、第３層間絶縁膜１４０よりも上層の１又は２以上の層間絶縁膜，上層の１又は２以上の配線，最上のパッシベーション膜，シールド壁などを形成するが、その工程の図示及び説明は省略する。
【００５３】
本実施形態の半導体装置の製造方法においては、図１（ｅ）に示す工程で、共通のエッチングマスクを用いたエッチングにより、ストレージノードコンタクト孔１２７を小径で開口し、他のコンタクト孔１２５，１２６，１２８を大径で開口した後、図１（ｆ）に示す工程で、小径のストレージノードコンタクト孔１２７は第１の導体膜（本実施形態ではＴｉ／ＴｉＮ膜）により埋める一方、大径のコンタクト孔１２５，１２６，１２８内は空間を確保しつつ壁部となる第１の導体膜を堆積し、その後各コンタクト孔１２５，１２６，１２８内の空間に中心部となる第２の導体膜（本実施形態ではＷ膜）を埋め込んでいる。このような製造方法を採用することにより、以下のような効果を発揮することができる。
【００５４】
一般的に、バリア性導体膜，特に金属窒化物（ＴｉＮ，ＴａＮ，ＷＮなど）からなる導体膜は、酸素，水素，各種金属原子の拡散を抑制するバリア機能が高いが、金属材料単体の導体膜に比べると電気抵抗が大きい。したがって、コンタクトプラグをバリア性機能の高い導体膜のみによって構成すると、コンタクトプラグにおける寄生抵抗が増大して、トランジスタ，特にロジック用トランジスタの動作性能を阻害するおそれがある。
【００５５】
一方、メモリセルのストレージノードコンタクトプラグの場合、寄生抵抗の大小はそれほど問題とならないが、既に説明したように、ｅＤＲＡＭデバイスにおいては、メモリセルアレイ領域Ｒｍｅｍｏの占有面積の低減のために、キャパシタの容量絶縁膜を比誘電率の高い誘電体膜（高誘電率膜）によって構成したいという要請がある。ところが、高誘電率膜を用いる場合、ストレージノードコンタクトプラグのバリア性能は非常に重要な特性であり、ストレージノードコンタクトプラグ全体をバリア性導体膜で構成することは、メモリセル領域Ｒｍｅｍｏの縮小化のために好ましいといえる。また、ストレージノードコンタクトプラグをＴｉＮ膜，ＴａＮ膜，ＷＮ膜などのバリア性導体膜によって構成することにより、ストレージノードコンタクトプラグの電気抵抗は増大するおそれがあるが、上述のように、メモリセルのストレージノードコンタクトプラグの場合、寄生抵抗が増大しても不具合はほとんど生じない。
【００５６】
その場合、ロジック回路領域Ｒｌｏｇｃのトランジスタのソース・ドレインコンタクトプラグをバリア性導体膜のみによって構成すると、上述のように寄生抵抗の増大が問題となるが、本実施形態のごとく、ロジック回路領域Ｒｌｏｇｃのコンタクト孔には、バリア性導体膜を堆積するだけで、ソース・ドレインコンタクトプラグは主としてＷ膜によって構成されているので、低抵抗性を維持することができる。そして、ロジック回路領域Ｒｌｏｇｃのソース・ドレインコンタクトプラグ内のバリア性導体膜であるＴｉＮ膜は、Ｗ膜と半導体基板のシリコンやドーパントとの反応を抑制するバリア膜として機能するので、ロジック回路領域Ｒｌｏｇｃのトランジスタの性能を高く保持することができる。
【００５７】
その場合、ストレージノードコンタクト孔とロジック回路領域Ｒｌｏｇｃのコンタクト孔とを共通のレジスト膜をマスクとするエッチングにより同時に形成することができ、その後のプラグ形成工程においても別途レジスト膜を設ける必要がないので、リソグラフィー工程の増大を招くことはなく、工程の簡素化を図ることができる。
【００５８】
特に、ＣＵＢ構造を有するスタック型ＤＲＡＭメモリセルの場合、高誘電率膜からなる容量絶縁膜とストレージノーコンタクトとが接触するために、ストレージノードコンタクトプラグのバリア性が要求される。つまり、ＤＲＡＭメモリセルサイズの縮小化が進み、ＢＳＴ等の高誘電率膜を用いる場合、高誘電率膜から酸素が拡散し、コンタクト部の金属が酸化されることを防ぐため、ＴｉＮ等の拡散バリア膜がストレージ電極接続部に必要となる。よって、本発明を高誘電率膜を容量絶縁膜として用いたＤＲＡＭを備えた半導体装置（ｅＤＲＡＭデバイス）に適用することにより、著効を発揮することができる。
【００５９】
本実施形態においては、ｅＤＲＡＭデバイスのメモリセルアレイ領域Ｒｍｅｍｏのストレージノードコンタクトプラグを小径にし、ロジック回路領域Ｒｌｏｇｃのソース・ドレインコンタクトプラグを大径にした例について説明したが、本発明の半導体装置はかかる実施形態に限定されるものではない。複数のコンタクトプラグを有する半導体装置であれば、１つのコンタクトプラグを第１の導体膜で埋め込む一方、他のコンタクトプラグを第１の導体膜及び第２の導体膜によって埋め込むことにより、リソグラフィー工程の低減による工程の簡素化を図りつつ、第１の導体膜の特性と第２の導体膜の特性とを利用して、各コンタクトプラグに所望の特性を持たせることができるからである。
【００６０】
特に、複数のコンタクトプラグを有する半導体装置において、第１の導体膜をバリア性の導体膜とする一方、第２の導体膜は低抵抗性の導体膜として、バリア性を要求されるコンタクトプラグは、第１の導体膜によって埋め込み、バリア性よりも低抵抗性を要求されるコンタクトプラグは第１及び第２の導体膜によって埋め込むことにより、工程の簡素化を図りつつ、２種類のプラグに要求される特性を満たすことができる。
【００６１】
（第２の実施形態）
図３（ａ）〜図４（ｄ）は、本発明の第２の実施形態における、ＣＵＢ（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔ−ｌｉｎｅ）型のＤＲＡＭ混載ロジック半導体装置の製造方法を示す工程断面図である。図３（ａ）〜図４（ｄ）に示す半導体装置において、メモリセルアレイ領域Ｒｍｅｍｏはメモリセルトランジスタ２５３とキャパシタ２５４とが配置される領域であり、ロジック回路領域Ｒｌｏｇｃは、ＰＭＩＳＦＥＴ２５１及びＮＭＩＳＦＥＴ２５２（ＣＭＩＳ）が配置される領域である。
【００６２】
図３（ａ）に示す工程で、Ｐ型の半導体基板２０１上に、各ＭＩＳＦＥＴが配置される活性領域を囲む素子分離領域（ＳＴＩ）２０２と、ロジック回路のＮＭＩＳＦＥＴ２５２が配置されるＰウェル領域２０３と、ロジック回路のＰＭＩＳＦＥＴ２５１が配置されるＮウェル領域２０５と、Ｎ型埋め込み領域２０６によって半導体基板２０１と分離され、メモリセルトランジスタ２５３及びキャパシタ２５４が配置されるＰウェル領域２０４とを形成する。その後、各ＭＩＳＦＥＴのしきい値電圧を制御するための不純物イオンの注入（チャネル注入）を行なった後、熱酸化法を用いて、厚さ７．５ｎｍのシリコン酸化膜２０７を形成する。さらに、シリコン酸化膜２０７の上に、メモリセルアレイ領域Ｒｍｅｍｏを覆うフォトレジスト膜２０８を形成した後、フォトレジスト膜２０８をマスクとしてエッチングを行なって、シリコン酸化膜２０７のうちロジック回路領域Ｒｌｏｇｃに位置する部分を除去する。
【００６３】
次に、図３（ｂ）に示す工程で、フォトレジスト膜２０８を除去した後、再び熱酸化を行なって、ロジック回路領域Ｒｌｏｇｃに厚さ３ｎｍのシリコン酸化膜２０９ｘを形成する。このとき、メモリセルアレイ領域Ｒｍｅｍｏにおいては、２回の熱酸化により、厚いシリコン酸化膜２１０ｘ（１０．５ｎｍ）が形成される。次に、シリコン酸化膜２０９ｘ，２１０ｘ上にポリシリコン膜２１１を堆積し、ポリシリコン膜のうちＮＭＩＳＦＥＴ形成領域に位置する部分のみにリン（Ｐ）を注入し、Ｎ型ポリシリコン膜２１２を形成する。なお、ポリシリコン膜のうちＰＭＩＳＦＥＴ形成領域に位置する部分には、半導体基板２０１へのボロンの突き抜けなどを抑制するために、後の工程でボロンが注入される。
【００６４】
次に、図３（ｃ）に示す工程で、ゲート電極形成領域を覆うフォトレジスト膜（図示せず）をマスクとするエッチングにより、ポリシリコン膜２１１，２１２及びシリコン酸化膜２０９ｘ，２１０ｘをパターニングして、Ｎ型ゲート電極２１３と、ゲート電極配線２１４と、後にＰ型となるゲート電極２１５と、薄いゲート絶縁膜２０９と、厚いゲート絶縁膜２１０とを形成する。その後、Ｐ型不純物のイオン注入とＮ型不純物のイオン注入とを、個別に形成されたフォトレジスト膜（図示せず）を用いて行ない、ロジック回路領域ＲｍｅｍｏにおいてはＮＭＩＳＦＥＴ２５２のＮ型のエクステンション拡散層２１６と、ＰＭＩＳＦＥＴ２５１のＰ型のエクステンション拡散層２１７とを形成し、メモリセルアレイ領域Ｒｍｅｍｏにおいてはメモリセルトランジスタ２５３のＮ型のソース領域２１８（ＬＤＤ領域）と、Ｎ型のドレイン領域２１９（ＬＤＤ領域）とを形成する。
【００６５】
次に、図３（ｄ）に示す工程で、各ゲート電極２１３，２１５及びゲート電極配線２１４の側面を覆うサイドウォールを形成した後、高濃度のＰ型不純物のイオン注入と高濃度のＮ型不純物のイオン注入とを、個別に形成されたフォトレジスト膜（図示せず）を用いて行ない、ロジック回路領域Ｒｍｅｍｏにおいて、ＮＭＩＳＦＥＴ２５２のＮ型ソース・ドレイン領域２２０と、ＰＭＩＳＦＥＴ２５１のＰ型ソース・ドレイン領域２２１及びＰ型ゲート電極２２２とを形成する。ただし、メモリセルアレイ領域Ｒｍｅｍｏにおいては、高濃度不純物のイオン注入を行なわない。
【００６６】
次に、図３（ｅ）に示す工程で、周知のサリサイド技術を用いて、各ゲート電極２１３，２２２と、ゲート電極配線２１４と、各ソース・ドレイン領域２２０，２２１と、ソース領域２１８と、ドレイン領域２１９との上部にコバルトシリサイド膜２２３を形成する。その後、ＰＭＩＳＦＥＴ２５１，ＮＭＩＳＦＥＴ２５２，メモリセルトランジスタ２５３を覆う第１層間絶縁膜２２４を堆積した後、第１層間絶縁膜２２４を貫通するコンタクト孔を形成する。このとき、ロジック回路領域Ｒｌｏｇｃの各ソース・ドレイン領域２２０，２２１に到達するソース・ドレインコンタクト孔２２５と、ゲート電極配線２１４に到達する配線上コンタクト孔２２６と、メモリセルトランジスタ２５３のドレイン領域２１９に到達するビット線コンタクト孔２２８とは、比較的大径（例えば径１４０ｎｍ）を有している。一方、メモリセルトランジスタ２５３のソース領域２１８に到達するストレージノードコンタクト孔２２７は、比較的小径（例えば径８０ｎｍ）を有している。
【００６７】
次に、図３（ｆ）に示す工程で、スパッタ法及びＣＶＤ法を用いて、各コンタクト孔２２５，２２６，２２７，２２８内及び第１層間絶縁膜２２４上に、Ｔｉ膜及びＴｉＮ膜をそれぞれ順に堆積し、第１の導体膜であるＴｉ／ＴｉＮ膜２２９を形成する。このとき、ストレージノードコンタクト孔２２７はＴｉ／ＴｉＮ膜２２９によって埋められる一方、他のコンタクト孔２２５，２２６，２２８はＴｉ／ＴｉＮ膜２２９によって埋められないように、Ｔｉ／Ｔｉ膜２２９の合計厚みを決定する。本実施形態においては、コンタクト孔２２５，２２６，２２８の径が１４０ｎｍで、ストレージノードコンタクト孔２２７が８０ｎｍであることから、Ｔｉ／ＴｉＮ膜２２９の合計厚みが４０ｎｍであればよい。したがって、コンタクト孔２２５，２２６，２２８の底面及び側面に沿って延びるように、Ｔｉ／Ｔｉ膜２２９が形成される。次に、ＣＶＤ法を用いて、各コンタクト孔２２５，２２６，２２８内及び第１層間絶縁膜２２４上に、第２の導体膜であるＷ膜２３０を堆積する。このとき、ストレージノードコンタクト孔２２７はすでにＴｉ／ＴｉＮ膜２２９によって埋められているので、ストレージノードコンタクト孔２２７内にはＷ膜２３０が堆積されることはない。一方、他のコンタクト孔２２５，２２６，２２８は、Ｗ膜２３０及びＴｉ／ＴｉＮ膜２２９によって埋められることになる。
【００６８】
つまり、ストレージノードコンタクト孔と、ロジック回路形成領域Ｒｌｏｇｃのコンタクト孔とに共通の１又は２以上の導体膜を堆積する際に、ストレージノードコンタクト孔は当該１又は２以上の導体膜によって埋め込まれる一方、ストレージノードコンタクト孔以外のコンタクト孔は当該１又は２以上の導体膜によって埋め込まれないことにより、本発明の基本的な構成を得ることができる。
【００６９】
次に、図４（ａ）に示す工程で、ＣＭＰ法を用いて、ＴｉＮ膜をストッパーとして、Ｗ膜２３０のうち第１層間絶縁膜２２４上に位置する部分を除去する。
【００７０】
次に、図４（ｂ）に示す工程で、Ｔｉ／ＴｉＮ膜２２９の上に窒化膜を堆積した後、フォトレジスト膜２６１をマスクとして用いたエッチングにより、窒化膜，Ｔｉ／ＴｉＮ膜２２９を選択的に除去する。これにより、保護窒化膜２６０と、Ｔｉ／ＴｉＮ／Ｗ膜からなる大径のソース・ドレインコンタクトプラグ２３１，ゲートコンタクトプラグ２３２及びビット線コンタクトプラグ２３４と、Ｔｉ／ＴｉＮ膜からなる小径のストレージノードコンタクトプラグ２３３と、第１層間絶縁膜２２４上に延びるＴｉ／ＴｉＮ膜からなるビット線ＢＬとを形成する。
【００７１】
次に、図４（ｃ）に示す工程で、基板上に窒化膜を堆積した後、エッチバックを行ない、ビット線コンタクトプラグ２３４の突出部分及び保護窒化膜２６０の側面を覆う窒化膜サイドウォール２６２を形成する。
【００７２】
その後、第１層間絶縁膜２２４及び各プラグの上に、シリコン酸化膜からなる第２層間絶縁膜２３５を堆積した後、ドライエッチングにより第２層間絶縁膜２３５を貫通するストレージ電極溝２３６を形成する。ここで、配線上コンタクト孔２２６の一部は、ストレージノードコンタクトプラグ２３３の上面に接触している。その後、ＣＶＤ法を用いて、ストレージ電極溝２３６及び第２層間絶縁膜２３５の上にＲｕ膜を堆積した後、エッチバック法あるいはＣＭＰ法を用いて、Ｒｕ膜のうち第２層間絶縁膜２３５の上に位置する部分を除去することにより、ストレージ電極溝２３６内にストレージ電極２３７を形成する。
【００７３】
次に、図４（ｄ）に示す工程で、第２層間絶縁膜２３５及びストレージ電極２３７の上にＢＳＴ膜を堆積した後、酸素プラズマを用いてＢＳＴ膜の酸化処理を行なって、さらに、ＲＴＡ処理を行なってＢＳＴ膜の結晶化を行なう。次に、ＢＳＴ膜の上にプレート電極となるＴｉＮ膜を堆積した後、フォトレジスト膜（図示せず）をマスクとしてＴｉＮ膜及びＢＳＴ膜のパターニングを行なって、プレート電極２３９および容量絶縁膜２３８を形成する。これにより、スタック型キャパシタが形成される。なお、ＢＳＴ膜の代わりに、Ｔａ２ Ｏ５ 等他の高誘電率膜を用いても構わない。
【００７４】
その後、スタック型キャパシタ及び第２層間絶縁膜２３５の上に、シリコン酸化膜からなる第３層間絶縁膜２４０を堆積した後、ドライエッチングにより、第３層間絶縁膜２４０を貫通してソース・ドレインコンタクトプラグ２３１、ゲートコンタクトプラグ２３２およびビット線コンタクトプラグ２３４に到達するコンタクト孔を開口した後各コンタクト孔内及び第３層間絶縁膜２４０の上に、Ｔｉ膜，ＴｉＮ膜及びＷ膜を堆積する。その後、ＣＭＰを用いた平坦化処理により、Ｔｉ膜，ＴｉＮ膜及びＷ膜のうち第３層間絶縁膜２４０の上に位置する部分を除去して、各コンタクト孔にＴｉ膜，ＴｉＮ膜及びＷ膜を埋め込んで、配線プラグ２４１及びビット線プラグ（図示せず）を形成する。次に、第３層間絶縁膜２４０及び各プラグ２４１の上にアルミニウム合金膜などの金属膜を堆積した後、金属膜をパターニングして、第３層間絶縁膜２４０の上にメタル配線２４３を形成する。
【００７５】
その後、半導体装置の回路構造に応じて、周知慣用の技術を用いて、第３層間絶縁膜２４０よりも上層の１又は２以上の層間絶縁膜，上層の１又は２以上の配線，最上のパッシベーション膜，シールド壁などを形成するが、その工程の図示及び説明は省略する。
【００７６】
本実施形態の半導体装置の製造方法においても、第１の実施形態の半導体装置の製造方法と同様に、図３（ｅ）に示す工程で、共通のエッチングマスクを用いたエッチングにより、ストレージノードコンタクト孔２２７を小径で開口し、他のコンタクト孔２２５，２２６，２２８を大径で開口した後、図３（ｆ）に示す工程で、小径のストレージノードコンタクト孔２２７は第１の導体膜（本実施形態ではＴｉ／ＴｉＮ膜）により埋める一方、大径のコンタクト孔２２５，２２６，２２８内は空間を確保しつつ第１の導体膜を堆積し、その後各コンタクト孔２２５，２２６，２２８内の空間に第２の導体膜（本実施形態ではＷ膜）を埋め込んでいる。このような製造方法を採用することにより、第１の実施形態と同じ作用により、リソグラフィー工程の増大を招くことはなく、工程の簡素化を図ることができる。
【００７７】
特に、ＣＵＢ構造を有するスタック型ＤＲＡＭメモリセルの場合、高誘電率膜からなる容量絶縁膜とストレージノーコンタクトとが接触するために、ストレージノードコンタクトプラグのバリア性が要求される。つまり、ＤＲＡＭメモリセルサイズの縮小化が進み、ＢＳＴ等の高誘電率膜を用いる場合、高誘電率膜から酸素が拡散し、コンタクト部の金属が酸化されることを防ぐため、ＴｉＮ等の拡散バリア膜がストレージ電極接続部に必要となる。よって、本発明を高誘電率膜を容量絶縁膜として用いたＤＲＡＭを備えた半導体装置に適用することにより、著効を発揮することができる。
【００７８】
そして、本実施形態では、図４（ａ）に示すように、第１の導体膜であるＴｉ／ＴｉＮ膜２２９のうち第１層間絶縁膜２２４上に位置する部分の少なくとも一部を除去せずに残しておいて、後にＴｉ／ＴｉＮ膜２２９を利用してビット線ＢＬを形成しているので、ビット線用の導体膜を別途形成する工程が不要となり、工程の簡略化による製造コストの低減を図ることができる。なお、Ｔｉ／ＴｉＮ膜２２９を利用して、ローカル配線を形成することも可能である。
【００７９】
本実施形態においては、ｅＤＲＡＭデバイスのメモリセルアレイ領域Ｒｍｅｍｏのストレージノードコンタクトプラグを小径にし、ロジック回路領域Ｒｌｏｇｃのソース・ドレインコンタクトプラグを大径にした例について説明したが、本発明の半導体装置はかかる実施形態に限定されるものではない。複数のコンタクトプラグを有する半導体装置であれば、１つのコンタクトプラグを第１の導体膜で埋め込む一方、他のコンタクトプラグを第１の導体膜及び第２の導体膜によって埋め込むことにより、リソグラフィー工程の低減による工程の簡素化を図りつつ、第１の導体膜の特性と第２の導体膜の特性とを利用して、各コンタクトプラグに所望の特性を持たせることができるからである。
【００８０】
特に、複数のコンタクトプラグを有する半導体装置において、第１の導体膜をバリア性の導体膜とする一方、第２の導体膜は低抵抗性の導体膜として、バリア性を要求されるコンタクトプラグは、第１の導体膜によって埋め込み、バリア性よりも低抵抗性を要求されるコンタクトプラグは第１及び第２の導体膜によって埋め込むことにより、工程の簡素化を図りつつ、２種類のプラグに要求される特性を満たすことができる。なお、第１の導体膜は本実施形態のごとくビット線の一部として用いることもできるし、ローカル配線の一部として用いることも可能である。
【００８１】
（第３の実施形態）
図５（ａ）〜図６（ｄ）は、本発明の第３の実施形態における、ＣＵＢ（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔ−ｌｉｎｅ）型のＤＲＡＭ混載ロジック半導体装置の製造方法を示す工程断面図である。図５（ａ）〜図６（ｄ）に示す半導体装置において、メモリセルアレイ領域Ｒｍｅｍｏはメモリセルトランジスタ３５３とキャパシタ３５４とが配置される領域であり、ロジック回路領域Ｒｌｏｇｃは、ＰＭＩＳＦＥＴ３５１及びＮＭＩＳＦＥＴ３５２（ＣＭＩＳ）が配置される領域である。
【００８２】
図５（ａ）に示す工程で、Ｐ型半導体基板３０１上に、各ＭＩＳＦＥＴが配置される活性領域を囲む素子分離領域（ＳＴＩ）３０２と、ロジック回路のＮＭＩＳＦＥＴ３５２が配置されるＰウェル領域３０３と、ロジック回路のＰＭＩＳＦＥＴ３５１が配置されるＮウェル領域３０５と、Ｎ型埋め込み領域３０６によって半導体基板３０１と分離され、メモリセルトランジスタ３５３及びキャパシタ３５４が配置されるＰウェル領域３０４とを形成する。その後、各ＭＩＳＦＥＴのしきい値電圧を制御するための不純物イオンの注入（チャネル注入）を行なった後、熱酸化法を用いて、厚さ７．５ｎｍのシリコン酸化膜３０７を形成する。さらに、シリコン酸化膜３０７の上に、メモリセルアレイ領域Ｒｍｅｍｏを覆うフォトレジスト膜３０８を形成した後、フォトレジスト膜３０８をマスクとしてエッチングを行なって、シリコン酸化膜３０７のうちロジック回路領域Ｒｌｏｇｃに位置する部分を除去する。
【００８３】
次に、図５（ｂ）に示す工程で、フォトレジスト膜３０８を除去した後、再び熱酸化を行なって、ロジック回路領域Ｒｌｏｇｃに厚さ３ｎｍのシリコン酸化膜３０９ｘを形成する。このとき、メモリセルアレイ領域Ｒｍｅｍｏにおいては、２回の熱酸化により、厚いシリコン酸化膜３１０ｘ（１０．５ｎｍ）が形成される。次に、シリコン酸化膜３０９ｘ，３１０ｘ上にポリシリコン膜３１１を堆積し、ポリシリコン膜のうちＮＭＩＳＦＥＴ形成領域に位置する部分のみにリン（Ｐ）を注入し、Ｎ型ポリシリコン膜３１２を形成する。なお、ポリシリコン膜のうちＰＭＩＳＦＥＴ形成領域に位置する部分には、半導体基板３０１へのボロンの突き抜けなどを抑制するために、後の工程でボロンが注入される。
【００８４】
次に、図５（ｃ）に示す工程で、ゲート電極形成領域を覆うフォトレジスト膜（図示せず）をマスクとするエッチングにより、ポリシリコン膜３１１，３１２及びシリコン酸化膜３０９ｘ，３１０ｘをパターニングして、Ｎ型ゲート電極３１３と、ゲート電極配線３１４と、後にＰ型となるゲート電極３１５と、薄いゲート絶縁膜３０９と、厚いゲート絶縁膜３１０とを形成する。その後、Ｐ型不純物のイオン注入とＮ型不純物のイオン注入とを、個別に形成されたフォトレジスト膜（図示せず）を用いて行ない、ロジック回路領域ＲｍｅｍｏにおいてはＮＭＩＳＦＥＴ３５２のＮ型のエクステンション拡散層３１６と、ＰＭＩＳＦＥＴ３５１のＰ型のエクステンション拡散層３１７とを形成し、メモリセルアレイ領域Ｒｍｅｍｏにおいてはメモリセルトランジスタ３５３のＮ型のソース領域３１８（ＬＤＤ領域）と、Ｎ型のドレイン領域３１９（ＬＤＤ領域）とを形成する。
【００８５】
次に、図５（ｄ）に示す工程で、各ゲート電極３１３，３１５及びゲート電極配線３１４の側面を覆うサイドウォールを形成した後、高濃度のＰ型不純物のイオン注入と高濃度のＮ型不純物のイオン注入とを、個別に形成されたフォトレジスト膜（図示せず）を用いて行ない、ロジック回路領域Ｒｍｅｍｏにおいて、ＮＭＩＳＦＥＴ３５２のＮ型ソース・ドレイン領域３２０と、ＰＭＩＳＦＥＴ３５１のＰ型ソース・ドレイン領域３２１及びＰ型ゲート電極３２２とを形成する。ただし、メモリセルアレイ領域Ｒｍｅｍｏにおいては、高濃度不純物のイオン注入を行なわない。
【００８６】
次に、図５（ｅ）に示す工程で、周知のサリサイド技術を用いて、各ゲート電極３１３，３２２と、ゲート電極配線３１４と、各ソース・ドレイン領域３２０，３２１と、ソース領域３１８と、ドレイン領域３１９との上部にコバルトシリサイド膜３２３を形成する。その後、ＰＭＩＳＦＥＴ３５１，ＮＭＩＳＦＥＴ３５２，メモリセルトランジスタ３５３を覆う第１層間絶縁膜３２４を堆積した後、第１層間絶縁膜３２４を貫通するコンタクト孔を形成する。このとき、ロジック回路領域Ｒｌｏｇｃの各ソース・ドレイン領域３２０，３２１に到達するコンタクト孔３２５と、ゲート電極配線３１４に到達する配線上コンタクト孔３２６と、メモリセルトランジスタ３５３のドレイン領域３１９に到達するビット線コンタクト孔３２８とは、比較的大径（例えば径１４０ｎｍ）を有している。一方、メモリセルトランジスタ３５３のソース領域３１８に到達するストレージノードコンタクト孔３２７は、比較的小径（例えば径８０ｎｍ）を有している。
【００８７】
次に、図５（ｆ）に示す工程で、スパッタ法及びＣＶＤ法を用いて、各コンタクト孔３２５，３２６，３２７，３２８内及び第１層間絶縁膜３２４上に、Ｔｉ膜及びＴｉＮ膜をそれぞれ順に堆積し、第１の導体膜であるＴｉ／ＴｉＮ膜３２９を形成する。このとき、ストレージノードコンタクト孔３２７はＴｉ／ＴｉＮ膜３２９によって埋められる一方、他のコンタクト孔３２５，３２６，３２８はＴｉ／ＴｉＮ膜３２９によって埋められないように、Ｔｉ／Ｔｉ膜３２９の合計厚みを決定する。本実施形態においては、コンタクト孔３２５，３２６，３２８の径が１４０ｎｍで、ストレージノードコンタクト孔３２７が８０ｎｍであることから、Ｔｉ／ＴｉＮ膜３２９の合計厚みが４０ｎｍであればよい。したがって、コンタクト孔３２５，３２６，３２８の底面及び側面に沿って延びる壁部を構成するように、Ｔｉ／Ｔｉ膜３２９が形成される。次に、ＣＶＤ法を用いて、各コンタクト孔３２５，３２６，３２８内及び第１層間絶縁膜３２４上に、第２の導体膜であるＷ膜３３０を堆積する。このとき、ストレージノードコンタクト孔３２７はすでにＴｉ／ＴｉＮ膜３２９によって埋められているので、ストレージノードコンタクト孔３２７内にはＷ膜３３０が堆積されることはない。一方、他のコンタクト孔３２５，３２６，３２８は、壁部を構成するＴｉ／ＴｉＮ膜３２９と中心部を構成するＷ膜３３０とによって埋められることになる。
【００８８】
つまり、ストレージノードコンタクト孔と、ロジック回路形成領域Ｒｌｏｇｃのコンタクト孔とに共通の１又は２以上の導体膜を堆積する際に、ストレージノードコンタクト孔は当該１又は２以上の導体膜によって埋め込まれる一方、ストレージノードコンタクト孔以外のコンタクト孔は当該１又は２以上の導体膜によって埋め込まれないことにより、本発明の基本的な構成を得ることができる。
【００８９】
次に、図６（ａ）に示す工程で、Ｗ膜３３０の上に窒化膜を堆積した後、フォトレジスト膜３６１をマスクとして用いたエッチングにより、窒化膜，Ｗ膜３３０，Ｔｉ／ＴｉＮ膜３２９を選択的に除去する。これにより、保護窒化膜３６０と、Ｔｉ／ＴｉＮ／Ｗ膜からなる大径のソース・ドレインコンタクトプラグ３３１，ゲートコンタクトプラグ３３２及びビット線コンタクトプラグ３３４と、Ｔｉ／ＴｉＮ膜からなる小径のストレージノードコンタクトプラグ３３３と、第１層間絶縁膜２２４上に延びるＴｉ／ＴｉＮ膜及びＷ膜からなるビット線ＢＬとを形成する。つまり、第１の実施形態とは異なり、第１，第２の導体膜であるＴｉ／ＴｉＮ膜３２９，Ｗ膜３３０のうち第１層間絶縁膜３２４上に位置する部分の少なくとも一部を除去せずに残して、ビット線ＢＬを形成している。この点が本実施形態の特徴である。
【００９０】
次に、図６（ｂ）に示す工程で、基板上に窒化膜を堆積した後、エッチバックを行ない、ビット線コンタクトプラグ３３４の突出部分及び保護窒化膜３６０の側面を覆う窒化膜サイドウォール３６２を形成する。
【００９１】
その後、第１層間絶縁膜３２４及び各プラグの上に、シリコン酸化膜からなる第２層間絶縁膜３３５を堆積した後、ドライエッチングにより第２層間絶縁膜３３５を貫通するストレージ電極溝３３６を形成する。ここで、配線上コンタクト孔３２６の一部は、ストレージノードコンタクトプラグ３３３の上面に接触している。その後、ＣＶＤ法を用いて、ストレージ電極溝３３６及び第２層間絶縁膜３３５の上にＲｕ膜を堆積した後、エッチバック法あるいはＣＭＰ法を用いて、Ｒｕ膜のうち第２層間絶縁膜３３５の上に位置する部分を除去することにより、ストレージ電極溝３３６内にストレージ電極３３７を形成する。
【００９２】
次に、図６（ｄ）に示す工程で、第２層間絶縁膜３３５及びストレージ電極３３７の上にＢＳＴ膜を堆積した後、酸素プラズマを用いてＢＳＴ膜の酸化処理を行なって、さらに、ＲＴＡ処理を行なってＢＳＴ膜の結晶化を行なう。次に、ＢＳＴ膜の上にプレート電極となるＴｉＮ膜を堆積した後、フォトレジスト膜（図示せず）をマスクとしてＴｉＮ膜及びＢＳＴ膜のパターニングを行なって、プレート電極３３９および容量絶縁膜３３８を形成する。これにより、スタック型キャパシタが形成される。なお、ＢＳＴ膜の代わりに、Ｔａ２ Ｏ５ 等他の高誘電率膜を用いても構わない。
【００９３】
その後、スタック型キャパシタ及び第２層間絶縁膜３３５の上に、シリコン酸化膜からなる第３層間絶縁膜３４０を堆積した後、ドライエッチングにより、第３層間絶縁膜３４０を貫通してソース・ドレインコンタクトプラグ３３１、ゲートコンタクトプラグ３３２およびビット線コンタクトプラグ３３４に到達するコンタクト孔を開口した後各コンタクト孔内及び第３層間絶縁膜３４０の上に、Ｔｉ膜，ＴｉＮ膜及びＷ膜を堆積する。その後、ＣＭＰを用いた平坦化処理により、Ｔｉ膜，ＴｉＮ膜及びＷ膜のうち第３層間絶縁膜３４０の上に位置する部分を除去して、各コンタクト孔にＴｉ膜，ＴｉＮ膜及びＷ膜を埋め込んで、配線プラグ３４１及びビット線プラグ（図示せず）を形成する。次に、第３層間絶縁膜３４０及び各プラグ３４１の上にアルミニウム合金膜などの金属膜を堆積した後、金属膜をパターニングして、第３層間絶縁膜３４０の上にメタル配線３４３を形成する。
【００９４】
その後、半導体装置の回路構造に応じて、周知慣用の技術を用いて、第３層間絶縁膜３４０よりも上層の１又は２以上の層間絶縁膜，上層の１又は２以上の配線，最上のパッシベーション膜，シールド壁などを形成するが、その工程の図示及び説明は省略する。
【００９５】
本実施形態の半導体装置の製造方法においても、第１の実施形態の半導体装置の製造方法と同様に、図５（ｅ）に示す工程で、共通のエッチングマスクを用いたエッチングにより、ストレージノードコンタクト孔３２７を小径で開口し、他のコンタクト孔３２５，３２６，３２８を大径で開口した後、図５（ｆ）に示す工程で、小径のストレージノードコンタクト孔３２７は第１の導体膜（本実施形態ではＴｉ／ＴｉＮ膜）により埋める一方、大径のコンタクト孔３２５，３２６，３２８内は空間を確保しつつ第１の導体膜を堆積し、その後各コンタクト孔３２５，３２６，３２８内の空間に第２の導体膜（本実施形態ではＷ膜）を埋め込んでいる。このような製造方法を採用することにより、第１の実施形態と同じ作用により、リソグラフィー工程の増大を招くことなく、工程の簡素化を図ることができる。
【００９６】
特に、ＣＵＢ構造を有するスタック型ＤＲＡＭメモリセルの場合、高誘電率膜からなる容量絶縁膜とストレージノーコンタクトとが接触するために、ストレージノードコンタクトプラグのバリア性が要求される。つまり、ＤＲＡＭメモリセルサイズの縮小化が進み、ＢＳＴ等の高誘電率膜を用いる場合、高誘電率膜から酸素が拡散し、コンタクト部の金属が酸化されることを防ぐため、ＴｉＮ等の拡散バリア膜がストレージ電極接続部に必要となる。よって、本発明を高誘電率膜を容量絶縁膜として用いたＤＲＡＭを備えた半導体装置に適用することにより、著効を発揮することができる。
【００９７】
そして、本実施形態では、図６（ａ）に示すように、第１，第２の導体膜であるＴｉ／ＴｉＮ膜３２９，Ｗ膜３３０のうち第１層間絶縁膜３２４上に位置する部分の少なくとも一部を除去せずに残して、ビット線ＢＬを形成しているので、ビット線用の導体膜を別途形成する工程が不要となり、工程の簡略化による製造コストの低減を図ることができる。
【００９８】
本実施形態においては、ｅＤＲＡＭデバイスのメモリセルアレイ領域Ｒｍｅｍｏのストレージノードコンタクトプラグを小径にし、ロジック回路領域Ｒｌｏｇｃのソース・ドレインコンタクトプラグを大径にした例について説明したが、本発明の半導体装置はかかる実施形態に限定されるものではない。複数のコンタクトプラグを有する半導体装置であれば、１つのコンタクトプラグを第１の導体膜で埋め込む一方、他のコンタクトプラグを第１の導体膜及び第２の導体膜によって埋め込むことにより、リソグラフィー工程の低減による工程の簡素化を図りつつ、第１の導体膜の特性と第２の導体膜の特性とを利用して、各コンタクトプラグに所望の特性を持たせることができるからである。
【００９９】
特に、複数のコンタクトプラグを有する半導体装置において、第１の導体膜をバリア性の導体膜とする一方、第２の導体膜は低抵抗性の導体膜として、バリア性を要求されるコンタクトプラグは、第１の導体膜によって埋め込み、バリア性よりも低抵抗性を要求されるコンタクトプラグは第１及び第２の導体膜によって埋め込むことにより、工程の簡素化を図りつつ、２種類のプラグに要求される特性を満たすことができる。なお、第１の導体膜は本実施形態のごとくビット線の一部として用いることもできるし、ローカル配線の一部として用いることも可能である。
【０１００】
（その他の実施形態）
上記第１の導体膜としては、低抵抗性をもたせるためには金属膜あるいは金属窒化物からなる膜である金属窒化膜を用いることが好ましく、特にバリア性をもたせるためにはリフラクトリ金属（Ｗ，Ｔｉ，Ｔａ，Ｚｒ，Ｎｉ，Ｃｏ，Ｖ，Ｍｎなど）の窒化物膜であるリフラクトリ金属窒化膜を用いることが好ましい。リフラクトリ金属窒化膜としては、製造の容易性や化学的安定性を考慮すると、実用上、ＴｉＮ膜，ＴａＮ膜が好ましい。
【０１０１】
また、リフラクトリ金属窒化膜を用いる場合には、下地との密着性を向上させるために、上記各実施形態のごとく、第１の導体膜をリフラクトリ金属膜とリフラクトリ金属窒化膜によって構成することが好ましい。その場合、製造の容易性を考慮すると、Ｔｉ／ＴｉＮ膜，Ｔａ／ＴａＮ膜が実用上好ましいといえる。
【０１０２】
第２の導体膜としては、低抵抗でかつ耐マイグレーション性を有するリフラクトリ金属膜が好ましく、製造の容易性を考慮すると、実用上、Ｗ膜，Ｔｉ膜などが好ましい。
【０１０３】
上記各実施形態の第１，第２のコンタクト孔を形成する工程では、図１（ｅ），図３（ｅ），図５（ｅ）に示す工程の前に、それぞれ第１，第２のコンタクト孔よりも大径の第１，第２の初期コンタクト孔を形成しておいて、その上方に第１の層間絶縁膜に対してエッチング選択比の高い絶縁膜（第１のコンタクト孔の径の１／２よりも薄い絶縁膜）を堆積した後、この絶縁膜の異方性エッチングを行なって、第１，第２の初期コンタクト孔の側面を覆うサイドウォールを形成してもよい。これにより、第１のコンタクト孔の径を最小デザインルールよりも小さくすることができる。
【０１０４】
また、 上記各実施形態の第１，第２のコンタクト孔を形成する工程では、図１（ｅ），図３（ｅ），図５（ｅ）に示す工程の前に、それぞれ第１，第２のコンタクト孔よりも大径の第１，第２の開口を有するレジスト膜を形成しておいて、その上方に第２のレジスト膜を堆積した後、この第２のレジスト膜を異方的に除去して、第１，第２の開口の側面を覆うレジストサイドウォールを形成し、図１（ｅ），図３（ｅ），図５（ｅ）に示す工程では、レジスト膜及びレジストサイドウォールをエッチングマスクとして第１の度層間絶縁膜をエッチングしてもよい。これにより、第１のコンタクト孔の径を最小デザインルールよりも小さくすることができる。
【０１０５】
【発明の効果】
本発明によると、リソグラフィ工程数を増加させることなく、２種類のコンタクトプラグを形成することができ、高誘電率膜を備えた占有面積の小さいＤＲＡＭと高速動作するロジック用トランジスタを搭載したｅＤＲＡＭデバイスなどの高性能の半導体装置及びその製造方法の提供を図ることができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｆ）は、第１の実施形態におけるｅＤＲＡＭデバイスの製造工程のうち前半部分を示す断面図である。
【図２】（ａ）〜（ｄ）は、第１の実施形態におけるｅＤＲＡＭデバイスの製造工程のうち後半部分を示す断面図である。
【図３】（ａ）〜（ｆ）は、第２の実施形態におけるｅＤＲＡＭデバイスの製造工程のうち前半部分を示す断面図である。
【図４】（ａ）〜（ｄ）は、第２の実施形態におけるｅＤＲＡＭデバイスの製造工程のうち後半部分を示す断面図である。
【図５】（ａ）〜（ｆ）は、第３の実施形態におけるｅＤＲＡＭデバイスの製造工程のうち前半部分を示す断面図である。
【図６】（ａ）〜（ｄ）は、第３の実施形態におけるｅＤＲＡＭデバイスの製造工程のうち後半部分を示す断面図である。
【図７】従来のＳＤＲＡＭデバイスの構造を示す断面図である。
【符号の説明】
１０１ 半導体基板
１０２ 素子分離領域
１０３ Ｐウェル領域
１０４ Ｐウェル領域
１０５ Ｎウェル領域
１０６ Ｎ型埋め込み領域
１０７ シリコン酸化膜
１０８ フォトレジスト膜
１０９ ゲート絶縁膜
１０９ｘ シリコン酸化膜
１１０ ゲート絶縁膜
１１０ｘ シリコン酸化膜
１１１ ポリシリコン膜
１１２ Ｎ型ポリシリコン膜
１１３ Ｎ型ゲート電極
１１４ ゲート電極配線
１１５ ゲート電極
１１６ エクステンション拡散層
１１７ エクステンション拡散層
１１８ ソース領域
１１９ ドレイン領域
１２０ Ｎ型ソース・ドレイン領域
１２１ Ｐ型ソース・ドレイン領域
１２２ Ｐ型ゲート電極
１２３ コバルトシリサイド膜
１２４ 第１層間絶縁膜
１２５ ソース・ドレインコンタクト孔
１２６ 配線上コンタクト孔
１２７ ストレージノードコンタクト孔
１２８ ビット線コンタクト孔
１２９ Ｔｉ／ＴｉＮ膜（第１の導体膜）
１３０ Ｗ膜（第２の導体膜）
１３１ ソース・ドレインコンタクトプラグ
１３２ ゲート電極配線コンタクトプラグ
１３３ ストレージノードコンタクトプラグ
１３４ ビット線コンタクトプラグ
１３５ 第２層間絶縁膜
１３６ ストレージ電極溝
１３７ ストレージ電極
１３８ 容量絶縁膜
１３９ プレート電極
１４０ 第３層間絶縁膜
１４１ 配線プラグ
１４２ ビット線プラグ
１４３ メタル配線
１５１ ＰＭＩＳＦＥＴ
１５２ ＮＭＩＳＦＥＴ
１５３ メモリセルトランジスタ
１５４ キャパシタ
２０１ 半導体基板
２０２ 素子分離領域
２０３ Ｐウェル領域
２０４ Ｐウェル領域
２０５ Ｎウェル領域
２０６ Ｎ型埋め込み領域
２０７ シリコン酸化膜
２０８ フォトレジスト膜
２０９ ゲート絶縁膜
２０９ｘ シリコン酸化膜
２１０ ゲート絶縁膜
２１０ｘ シリコン酸化膜
２１１ ポリシリコン膜
２１２ Ｎ型ポリシリコン膜
２１３ Ｎ型ゲート電極
２１４ Ｎ型ゲート電極配線
２１５ ゲート電極
２１６ エクステンション拡散層
２１７ エクステンション拡散層
２１８ ソース領域
２１９ ドレイン領域
２２０ Ｎ型ソース・ドレイン領域
２２１ Ｐ型ソース・ドレイン領域
２２２ Ｐ型ゲート電極
２２３ コバルトシリサイド膜
２２４ 第１層間絶縁膜
２２５ ソース・ドレインコンタクト孔
２２６ 配線上コンタクト孔
２２７ ストレージノードコンタクト孔
２２８ ビット線コンタクト孔
２２９ Ｔｉ／ＴｉＮ膜
２３０ Ｗ膜
２３１ ソース・ドレインコンタクトプラグ
２３２ ゲート電極配線コンタクトプラグ
２３３ ストレージノードコンタクトプラグ
２３４ ビット線コンタクトプラグ
２３５ 第２層間絶縁膜
２３６ ストレージ電極溝
２３７ ストレージ電極
２３８ 容量絶縁膜
２３９ プレート電極
２４０ 第３層間絶縁膜
２４１ 配線プラグ
２４３ メタル配線
２５１ ＰＭＩＳＦＥＴ
２５２ ＮＭＩＳＦＥＴ
２５３ メモリセルトランジスタ
２５４ キャパシタ
２６０ 保護窒化膜
２６１ フォトレジスト膜
２６２ 窒化膜サイドウォール
３０１ 半導体基板
３０２ 素子分離領域（ＳＴｉ）
３０３ Ｐウェル領域
３０４ Ｐウェル領域
３０５ Ｎウェル領域
３０６ Ｎ型埋め込み領域
３０７ シリコン酸化膜
３０８ フォトレジスト膜
３０９ ゲート絶縁膜
３０９ｘ シリコン酸化膜
３１０ ゲート絶縁膜
３１０ｘ シリコン酸化膜
３１１ ポリシリコン膜
３１２ Ｎ型ポリシリコン膜
３１３ Ｎ型ゲート電極
３１４ Ｎ型ゲート電極配線
３１５ ゲート電極
３１６ エクステンション拡散層
３１７ エクステンション拡散層
３１８ ソース領域
３１９ ドレイン領域
３２０ Ｎ型ソース・ドレイン領域
３２１ Ｐ型ソース・ドレイン領域
３２２ Ｐ型ゲート電極
３２３ コバルトシリサイド膜
３２４ 第１層間絶縁膜
３２５ ソース・ドレインコンタクト孔
３２６ 配線上コンタクト孔
３２７ ストレージノードコンタクト孔
３２８ ビット線コンタクト孔
３２９ Ｔｉ／ＴｉＮ膜
３３０ Ｗ膜
３３１ ソース・ドレインコンタクトプラグ
３３２ ゲート電極配線コンタクトプラグ
３３３ ストレージノードコンタクトプラグ
３３４ ビット線コンタクトプラグ
３３５ 第２層間絶縁膜
３３６ ストレージ電極溝
３３７ ストレージ電極
３３８ 容量絶縁膜
３３９ プレート電極
３４０ 第３層間絶縁膜
３４１ 配線プラグ
３４３ メタル配線
３５１ ＰＭＩＳＦＥＴ
３５２ ＮＭＩＳＦＥＴ
３５３ メモリセルトランジスタ
３５４ キャパシタ
３６０ 保護窒化膜
３６１ フォトレジスト膜
３６２ 窒化膜サイドウォール
【発明の属する技術分野】
本発明は、ＤＲＡＭを備えた半導体装置に係り、特に、ＤＲＡＭと高速ＣＭＩＳロジック回路などとが混在するｅＤＲＡＭ（ｅｍｂｅｄｄｅｄ ＤＲＡＭ）デバイス）に関するものである。
【０００２】
【従来の技術】
近年、ＩＴ産業の進展に伴い、半導体ＬＳＩに、例えば画像処理用データなどの大量データを高速処理する機能をもたせたいという要求が強くなっている。このため、データ転送のバス幅を広く確保することが可能なＤＲＡＭ混載ロジックＬＳＩ（ｅＤＲＡＭデバイス）が有望視されている。
【０００３】
ＤＲＡＭ混載ロジックＬＳＩが今後幅広く用いられるためには、ロジック用トランジスタの性能を落とさないために、メモリセルキャパシタの容量膜形成の際の熱処理時間の短縮など、多くの新規技術の開発や工程改善が必須である。その最大の課題の一つが、ＤＲＡＭメモリセルにおいて、ＭＩＳ型トランジスタの上方にスタック容量を形成するために基板−第１メタル配線間の距離が増大し、深く小さなコンタクト孔を開口することが困難となることである。
【０００４】
そこで、従来は、このような不具合を回避するために、例えば特許文献１に開示されるような構造を採っている。図７は、特許文献１に開示されている従来のｅＤＲＡＭ混載ロッジク装置である半導体装置の構造の例を示す断面である。図７において、セルアレイ領域には、ＮＭＩＳＦＥＴであるメモリセルトランジスタとキャパシタとが配置され、ロジック回路領域であるコア／周辺回路領域には、ＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴが配置されている。
【０００５】
図７に示されるように、半導体基板１００１の一部には活性領域を囲む素子分離領域１００２が設けられ、半導体基板１００１の上方には、第１，第２層間絶縁膜１０５１，１０５２が設けられている。
【０００６】
そして、半導体装置のセルアレイ領域には、Ｎ型ソース領域１０１２及びＮ型ドレイン領域１０１２（不純物拡散領域）ソース領域１０２５（不純物拡散領域），ゲート酸化膜１００４，ゲート電極１００５，ゲート上保護膜１０１０などを有するメモリセルトランジスタ１０６１が配置されている。なお、ゲート電極１００５は、ポリシリコン部１００６とシリサイド部１００８とを有している。
【０００７】
また、セルアレイ領域には、第１及び第２層間絶縁膜１０５１，１０５２を貫通してメモリセルトランジスタ１０６１のソース領域１０１２に接触するポリシリコンからなるストレージノードコンタクト１０２６が設けられており、ストレージノードコンタクト１０２６の上方に、筒状ストレージ電極１１０３０，容量絶縁膜１０３６及びプレート電極１０４０からなるスタック型のキャパシタ１０６２が設けられている。また、第１層間絶縁膜１０５１を貫通してメモリセルトランジスタ１０６１のドレイン領域１０１４に接触するポリシリコンからなるビット線コンタクトプラグ１０２０と、第２層間絶縁膜１０５２を貫通してビット線コンタクトプラグ１０２０に接触するＷ等からなるビット線／金属プラグ１０３０とが設けられている。
【０００８】
一方、コア／周辺回路領域には、Ｐ型ソース・ドレイン領域１０１６（不純物拡散領域），ゲート酸化膜１００４，ゲート電極１００５などを有するＰＭＩＳＦＥＴ１０６５と、Ｎ型ソース・ドレイン領域１０１８（不純物拡散領域），ゲート酸化膜１００４，ゲート電極１００５などを有するＮＭＩＳＦＥＴ１０６６とが配置されている。ゲート電極１００５は、ポリシリコン部１００６とシリサイド部１００８とを有している。
【０００９】
そして、第１層間絶縁膜１０５１を貫通して各ソース・ドレイン領域１０１６，１０１８に接触するポリシリコンからなるコンタクトプラグ１０２２が設けられている。そして、図示されていないが、第２層間絶縁膜１０５２の上に第３，第４層間絶縁膜などが設けられると、第４層間絶縁膜，第３層間絶縁膜などを貫通してコンタクトプラグ１０２２に接触する金属プラグと、メタル配線とが形成されることになる。
【００１０】
このように構成された半導体装置では、セルアレイ領域及びコア／周辺回路領域において不純物拡散領域やゲート電極の直上には不純物がドープされたポリシリコンからなるコンタクトプラグを用いつつ、コンタクトプラグと配線の間は、低抵抗の金属プラグによって接続されている。このような構造においては、各金属プラグの下地がいずれもポリシリコンからなるコンタクトプラグによってかさ上げされているため、メタル配線と各素子を接続する金属プラグ１０３０の深さを浅くすることができる。このことにより、寄生抵抗を増加させることなく、配線−下地間のコンタクト部材を形成することができる。
【００１１】
【特許文献１】
特開平１１−２１４６６０号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、最近のｅＤＲＡＭデバイスにおいては、メモリセルアレイ領域Ｒｍｅｍｏの占有面積の低減が最重要課題の１つである。メモリセルアレイ領域Ｒｍｅｍｏの縮小化のためには、キャパシタの占有面積の縮小が最も効果的であり、そのためにはキャパシタの容量絶縁膜を比誘電率の高い誘電体によって構成することが最も効果的である。ところが、高誘電体材料として汎用されるペロブスカイトは、酸素欠損によって特性の劣化が顕著になるので、キャパシタの容量絶縁膜から酸素が拡散して脱離するのを抑制する必要がある。
【００１３】
そこで、バリア性導体膜，特に金属窒化物（ＴｉＮ，ＴａＮ，ＷＮなど）からなる導体膜をプラグとして用いることが考えられる。しかしながら、一般的に、バリア性導体膜，特に金属窒化物（ＴｉＮ，ＴａＮ，ＷＮなど）からなる導体膜は、酸素，水素，各種金属原子の拡散を抑制するバリア機能が高いが、金属材料単体の導体膜に比べると電気抵抗が大きいので、コンタクトプラグをバリア性機能の高い導体膜のみによって構成すると、コンタクトプラグにおける寄生抵抗が増大して、トランジスタ，特にロジック用トランジスタの動作性能を阻害するおそれがある。そこで、上記特許文献１に開示されるように、ロジック回路領域とメモリセルアレイ領域とでは、個別にリソグラフィー工程を行なって、個別にプラグを形成せざるを得なかった。
【００１４】
このように、一般に、半導体装置中に相異なる特性が要求される２種以上のプラグが存在する場合、従来の半導体装置においては、リソグラフィ工程を個別に行なって、１種類ごとにプラグを形成せざるを得なかったのである。
【００１５】
本発明の目的は、複数種類のコンタクトプラグを有する半導体装置において、コンタクト孔及びプラグの形成工程の簡素化を図りつつ、各プラグに要求される相異なる特性を満足させることにある。
【００１６】
【課題を解決するための手段】
本発明の半導体装置は、基板と、基板上に設けられた第１，第２の不純物拡散層と、上記基板を覆う絶縁膜と、上記絶縁膜を貫通して上記第１の不純物拡散層に到達する第１のコンタクト孔を埋める第１の導体膜からなる第１のコンタクトプラグと、上記絶縁膜を貫通して上記第２の不純物拡散層に到達する第２のコンタクト孔の底面及び側面上に堆積された上記第１の導体膜からなる壁部と、上記壁部の上に堆積された第２の導体膜からなる中心部とを有する第２のコンタクトプラグとを備えている。
【００１７】
これにより、第１の導体膜と第２の導体膜との材料を選択することにより、リソグラフィ工程を増やすことなく、互いに特性が異なる２種類のコンタクトプラグを得ることができる。例えば、第１の導体膜を高いバリア性を有する材料によって構成し、第２の導体膜を小さい電気抵抗を有する材料によって構成することにより、高いバリア性を有する微細な第１のコンタクトプラグと、寄生抵抗の小さい，トランジスタの動作速度を高めうる第２のコンタクトプラグとを得ることができる。
【００１８】
上記第１のコンタクトプラグと上記第２のコンタクトプラグとは、共通の高さを有していることが好ましい。
【００１９】
上記第１の導体膜の少なくとも一部は、配線として機能することができる。
【００２０】
ゲート電極，上記第１の不純物拡散層であるソース領域及びドレイン領域を有するメモリセルトランジスタと、上記メモリセルトランジスタの上記ソース領域に接続されるストレージノードコンタクトプラグと、上記ストレージノードコンタクトプラグに接続されるメモリセルキャパシタと、上記メモリセルトランジスタの上記ドレイン領域に接続されるビット線コンタクトプラグと、上記ビット線コンタクトプラグに接続されるビット線とを備えている場合には、上記第１のコンタクトプラグは、上記ストレージノードコンタクトプラグであることにより、ＤＲＡＭメモリセルの占有面積の低減を図ることができ、縮小化されたメモリセルアレイ領域を有するＤＲＡＭを備えた半導体装置が得られる。
【００２１】
その場合、上記第２のコンタクトプラグは、上記ビット線コンタクトプラグであることにより、メモリセルトランジスタの動作速度を高く維持することができる。
【００２２】
上記第２のコンタクトプラグの上方において、上記第２の導体膜は、上記第１の導体膜と共に上記絶縁膜上に延びてＤＲＡＭメモリのビット線として機能する部分を有していることにより、配線形成のための導体膜を別途設ける必要がなくなり、製造コストの低減を図ることができる。
【００２３】
その場合、上記第２のコンタクトプラグの上方において、上記第２の導体膜は、上記第１の導体膜と共に上記絶縁膜上に延びてＤＲＡＭメモリのビット線として機能する部分を有していることにより、製造コストの低減を図りつつ、より電気抵抗の小さい配線が得られる。
【００２４】
さらに、ゲート電極，及び上記第２の不純物拡散層であるソース・ドレイン領域とを有するロジック用ＭＩＳトランジスタと、上記ロジック用トランジスタの上記ソース・ドレイン領域に接続されるソース・ドレインコンタクトプラグと、上記ソース・ドレインコンタクトプラグに接続される配線とを備えている場合には、上記第２のコンタクトプラグは、上記ストレージノードコンタクトプラグ及び上記ソース・ドレインコンタクトプラグのうち少なくともいずれか一方のコンタクトプラグであることにより、ロジック用トランジスタの動作速度を高く確保することができる。
【００２５】
上記第１のコンタクトプラグの径が、上記第２のコンタクトプラグの径より小さいことが好ましく、上記第１のコンタクト孔の径が、上記第２の導体膜の厚みの１／２以下であることが好ましい。
【００２６】
上記第１のコンタクト孔の側面に、上記絶縁膜とは異なる絶縁材料からなるサイドウォールが形成されていることにより、最小デザインルール以下の径を有するプラグ径を設けることが可能となる。
【００２７】
上記第１の導体膜は、リフラクトリ金属の窒化物膜を有していることにより、バリア性の高い第１のコンタクトプラグを得ることができ、特に、ＤＲＡＭメモリセルのキャパシタに高誘電率の誘電体膜を配置した場合に、著効を発揮することができる。
【００２８】
上記第１の導体膜は、上記リフラクトリ金属の窒化物膜の下地膜としてリフラクトリ金属膜をさらに有していることにより、リフラクトリ金属窒化膜と下地との密着性を改善することができる。
【００２９】
上記第１の導体膜は、ＴｉＮ膜，ＴａＮ膜，Ｔｉ／ＴｉＮ膜及びＴｉ／ＴａＮ膜から選ばれるいずれか１つの膜であることが好ましい。
【００３０】
上記第２の導体膜は、リフラクトリ金属膜であることにより、電気的抵抗が比較的小さく、かつ、特性が安定な第２のコンタクトプラグを得ることができる。
【００３１】
本発明の半導体装置の製造方法は、第１，第２の不純物拡散層を有する基板上に、絶縁膜を堆積する工程（ａ）と、上記絶縁膜を貫通して上記第１の不純物拡散層に到達する第１のコンタクト孔と、上記絶縁膜を貫通して上記第２の不純物拡散層に到達する上記第１のコンタクト孔よりも大径の第２のコンタクト孔とを形成する工程（ｂ）と、上記第１のコンタクト孔を埋め、上記第２のコンタクト孔の第２のコンタクト孔の底面及び側面を覆うととともに、上記絶縁膜の上に延びる第１の導体膜を堆積する工程（ｃ）と、上記第１の導体膜の上に、上記第２のコンタクト孔を埋める第２の導体膜を堆積する工程（ｄ）とを含み、上記第１のコンタクト孔を埋める第１の導体膜からなる第１のコンタクトプラグと、上記第２のコンタクト孔の底面及び側面上に堆積された上記第１の導体膜からなる壁部と、上記壁部の上に堆積された中心部とを有する第２のコンタクトプラグとを形成する方法である。
【００３２】
この方法により、第１の導体膜と第２の導体膜との材料を選択すれば、互いに径が異なる第１，第２のコンタクト孔を利用して、リソグラフィ工程を増やすことなく、互いに特性が異なる２種類のコンタクトプラグを得ることができる。例えば、第１の導体膜を高いバリア性を有する材料によって構成し、第２の導体膜を小さい電気抵抗を有する材料によって構成することにより、高いバリア性を有する微細な第１のコンタクトプラグと、寄生抵抗の小さい，トランジスタの動作速度を高めうる第２のコンタクトプラグとを得ることができる。
【００３３】
上記工程（ｄ）の後ＣＭＰ又はエッチバックを行なって、上記第２の導体膜のうち上記絶縁膜上に位置する部分を除去するとともに、上記第１の導体膜のうち上記絶縁膜上に位置する部分の少なくとも一部を残す工程（ｅ）と、上記第１の導体膜をパターニングして、上記第１のコンタクトプラグに接続される配線を形成する工程（ｆ）とをさらに含むことにより、配線用の導体膜を別途堆積する工程が不要となるので、工程の簡略化による製造コストの低減を図ることができる。
【００３４】
上記工程（ｄ）の後ＣＭＰ又はエッチバックを行なって、上面を平坦化するとともに、上記第１及び第２の導体膜のうち上記絶縁膜上に位置する部分の少なくとも一部を残す工程（ｅ）と、上記第１，第２の導体膜をパターニングして、上記第１のコンタクトプラグに接続される配線を形成する工程（ｆ）とをさらに含むことにより、製造コストの低減を図りつつ、低抵抗の配線を得ることができる。
【００３５】
上記工程（ａ）の前に、上記基板上には、ゲート電極，上記第１の不純物拡散層であるソース領域及びドレイン領域を有するメモリセルトランジスタが形成されている場合、上記工程（ｄ）では、上記第１のコンタクト孔として、上記絶縁膜を貫通して上記メモリセルトランジスタの上記ソース領域に到達するストレージノードコンタクト孔を形成することができる。
【００３６】
その場合、上記工程（ｄ）では、上記第２のコンタクト孔として、上記絶縁膜を貫通して上記メモリセルトランジスタの上記ドレイン領域に到達するビット線コンタクト孔を形成することができる。
【００３７】
上記工程（ａ）の前に、上記基板上には、ゲート電極，及び上記第２の不純物拡散層であるソース・ドレイン領域とを有するロジック用ＭＩＳトランジスタとが形成されている場合、上記工程（ｄ）では、上記第２のコンタクト孔として、上記絶縁膜を貫通して上記ロジック用トランジスタのソース・ドレイン領域に到達するソース・ドレインコンタクト孔を形成することができる。
【００３８】
上記工程（ｂ）は、上記絶縁膜の上に上記第１，第２のコンタクト孔を形成しようとする領域の上方にそれぞれ第１，第２の開口を有する第１のレジスト膜を形成する副工程（ｂ１）と、上記第１のレジスト膜の上記第１，第２の開口の側面上に第２のレジスト膜からなるレジストサイドウォールを形成する副工程（ｂ２）と、上記第１のレジスト膜及び上記レジストサイドウォールをマスクとして、上記絶縁膜のエッチングを行なう副工程（ｂ３）とを有していることにより、第１のコンタクト孔の径を最小デザインルールよりも小さく形成することができる。
【００３９】
上記工程（ｂ）は、上記絶縁膜に上記第１，第２のコンタクト孔よりも大径の第１，第２の初期コンタクト孔を開口させる副工程（ｂ１）と、上記絶縁膜の上記第１，第２の初期コンタクト孔の側面を覆う第２の絶縁膜からなるサイドウォールを形成する副工程（ｂ２）とを有していることによっても、第１のコンタクト孔の径を最小デザインルールよりも小さく形成することができる。
【００４０】
【発明の実施の形態】
（第１の実施形態）
図１（ａ）〜図２（ｄ）は、本発明の第１の実施形態における、ＣＵＢ（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔ−ｌｉｎｅ）型のＤＲＡＭ混載ロジック半導体装置の製造方法を示す工程断面図である。図１（ａ）〜図２（ｄ）に示す半導体装置において、メモリセルアレイ領域Ｒｍｅｍｏはメモリセルトランジスタ１５３とキャパシタ１５４とが配置される領域であり、ロジック回路領域Ｒｌｏｇｃは、ＰＭＩＳＦＥＴ１５１及びＮＭＩＳＦＥＴ１５２（ＣＭＩＳ）が配置される領域である。
【００４１】
図１（ａ）に示す工程で、Ｐ型半導体基板１０１上に、各ＭＩＳＦＥＴが配置される活性領域を囲む素子分離領域（ＳＴＩ）１０２と、ロジック回路のＮＭＩＳＦＥＴ１５２が配置されるＰウェル領域１０３と、ロジック回路のＰＭＩＳＦＥＴ１５１が配置されるＮウェル領域１０５と、Ｎ型埋め込み領域１０６によって半導体基板１０１と分離され、メモリセルトランジスタ１５３及びキャパシタ１５４が配置されるＰウェル領域１０４とを形成する。その後、各ＭＩＳＦＥＴのしきい値電圧を制御するための不純物イオンの注入（チャネル注入）を行なった後、熱酸化法を用いて、厚さ７．５ｎｍのシリコン酸化膜１０７を形成する。さらに、シリコン酸化膜１０７の上に、メモリセルアレイ領域Ｒｍｅｍｏを覆うフォトレジスト膜１０８を形成した後、フォトレジスト膜１０８をマスクとしてエッチングを行なって、シリコン酸化膜１０７のうちロジック回路領域Ｒｌｏｇｃに位置する部分を除去する。
【００４２】
次に、図１（ｂ）に示す工程で、フォトレジスト膜１０８を除去した後、再び熱酸化を行なって、ロジック回路領域Ｒｌｏｇｃに厚さ３ｎｍのシリコン酸化膜１０９ｘを形成する。このとき、メモリセルアレイ領域Ｒｍｅｍｏにおいては、２回の熱酸化により、厚いシリコン酸化膜１１０ｘ（１０．５ｎｍ）が形成される。次に、シリコン酸化膜１０９ｘ，１１０ｘ上にポリシリコン膜１１１を堆積し、ポリシリコン膜のうちＮＭＩＳＦＥＴ形成領域に位置する部分のみにリン（Ｐ）を注入し、Ｎ型ポリシリコン膜１１２を形成する。なお、ポリシリコン膜のうちＰＭＩＳＦＥＴ形成領域に位置する部分には、半導体基板１０１へのボロンの突き抜けなどを抑制するために、後の工程でボロンが注入される。
【００４３】
次に、図１（ｃ）に示す工程で、ゲート電極形成領域を覆うフォトレジスト膜（図示せず）をマスクとするエッチングにより、ポリシリコン膜１１１，１１２及びシリコン酸化膜１０９ｘ，１１０ｘをパターニングして、Ｎ型ゲート電極１１３と、ゲート電極配線１１４と、後にＰ型となるゲート電極１１５と、薄いゲート絶縁膜１０９と、厚いゲート絶縁膜１１０とを形成する。その後、Ｐ型不純物のイオン注入とＮ型不純物のイオン注入とを、個別に形成されたフォトレジスト膜（図示せず）を用いて行ない、ロジック回路領域ＲｍｅｍｏにおいてはＮＭＩＳＦＥＴ１５２のＮ型のエクステンション拡散層１１６と、ＰＭＩＳＦＥＴ１５１のＰ型のエクステンション拡散層１１７とを形成し、メモリセルアレイ領域Ｒｍｅｍｏにおいてはメモリセルトランジスタ１５３のＮ型のソース領域１１８（ＬＤＤ領域）と、Ｎ型のドレイン領域１１９（ＬＤＤ領域）とを形成する。
【００４４】
次に、図１（ｄ）に示す工程で、各ゲート電極１１３，１１５及びゲート電極配線１１４の側面を覆うサイドウォールを形成した後、高濃度のＰ型不純物のイオン注入と高濃度のＮ型不純物のイオン注入とを、個別に形成されたフォトレジスト膜（図示せず）を用いて行ない、ロジック回路領域Ｒｍｅｍｏにおいて、ＮＭＩＳＦＥＴ１５２のＮ型ソース・ドレイン領域１２０と、ＰＭＩＳＦＥＴ１５１のＰ型ソース・ドレイン領域１２１及びＰ型ゲート電極１２２とを形成する。ただし、メモリセルアレイ領域Ｒｍｅｍｏにおいては、高濃度不純物のイオン注入を行なわない。
【００４５】
次に、図１（ｅ）に示す工程で、周知のサリサイド技術を用いて、各ゲート電極１１３，１２２と、ゲート電極配線１１４と、各ソース・ドレイン領域１２０，１２１と、ソース領域１１８と、ドレイン領域１１９との上部にコバルトシリサイド膜１２３を形成する。その後、ＰＭＩＳＦＥＴ１５１，ＮＭＩＳＦＥＴ１５２，メモリセルトランジスタ１５３を覆う第１層間絶縁膜１２４を堆積した後、第１層間絶縁膜１２４を貫通するコンタクト孔を形成する。このとき、ロジック回路領域Ｒｌｏｇｃの各ソース・ドレイン領域１２０，１２１に到達するソース・ドレインコンタクト孔１２５と、ゲート電極配線１１４に到達する配線上コンタクト孔１２６と、メモリセルトランジスタ１５３のドレイン領域１１９に到達するビット線コンタクト孔１２８とは、比較的大径（例えば径１４０ｎｍ）を有している。一方、メモリセルトランジスタ１５３のソース領域１１８に到達するストレージノードコンタクト孔１２７は、比較的小径（例えば径８０ｎｍ）を有している。
【００４６】
次に、図１（ｆ）に示す工程で、スパッタ法及びＣＶＤ法を用いて、各コンタクト孔１２５，１２６，１２７，１２８内及び第１層間絶縁膜１２４上に、Ｔｉ膜及びＴｉＮ膜をそれぞれ順に堆積し、第１の導体膜であるＴｉ／ＴｉＮ膜１２９を形成する。このとき、ストレージノードコンタクト孔１２７はＴｉ／ＴｉＮ膜１２９によって埋められる一方、他のコンタクト孔１２５，１２６，１２８はＴｉ／ＴｉＮ膜１２９によって埋められないように、Ｔｉ／Ｔｉ膜１２９の合計厚みを決定する。本実施形態においては、コンタクト孔１２５，１２６，１２８の径が１４０ｎｍで、ストレージノードコンタクト孔１２７が８０ｎｍであることから、Ｔｉ／ＴｉＮ膜１２９の合計厚みが４０ｎｍであればよい。したがって、コンタクト孔１２５，１２６，１２８の底面及び側面に沿って延びる壁部を構成するように、Ｔｉ／Ｔｉ膜１２９が形成される。次に、ＣＶＤ法を用いて、各コンタクト孔１２５，１２６，１２８内及び第１層間絶縁膜１２４上に、第２の導体膜であるＷ膜１３０を堆積する。このとき、ストレージノードコンタクト孔１２７はすでにＴｉ／ＴｉＮ膜１２９によって埋められているので、ストレージノードコンタクト孔１２７内にはＷ膜１３０が堆積されることはない。一方、他のコンタクト孔１２５，１２６，１２８は、壁部を構成するＴｉ／ＴｉＮ膜１２９と中心部を構成するＷ膜１３０とによって埋められることになる。これにより、Ｔｉ／ＴｉＮ／Ｗ膜からなる大径のソース・ドレインコンタクトプラグ１３１，ゲートコンタクトプラグ１３２，ビット線コンタクトプラグ１３４と、Ｔｉ／ＴｉＮ膜からなる小径のストレージノードコンタクトプラグ１３３とが形成される。
【００４７】
つまり、ストレージノードコンタクト孔と、ロジック回路形成領域Ｒｌｏｇｃのコンタクト孔とに共通の１又は２以上の導体膜を堆積する際に、ストレージノードコンタクト孔は当該１又は２以上の導体膜によって埋め込まれる一方、ストレージノードコンタクト孔以外のコンタクト孔は当該１又は２以上の導体膜によって埋め込まれないことにより、本発明の基本的な構成を得ることができる。
【００４８】
次に、図２（ａ）に示す工程で、ＣＭＰ法を用いて、Ｗ膜１３０およびＴｉ／ＴｉＮ膜１２９のうち第１層間絶縁膜１２４上に位置する部分を除去する。
【００４９】
次に、図２（ｂ）に示す工程で、第１層間絶縁膜１２４及び各プラグの上に、シリコン酸化膜からなる第２層間絶縁膜１３５を堆積した後、ドライエッチングにより第２層間絶縁膜１３５を貫通するストレージ電極溝１３６を形成する。ここで、ストレージ電極溝１３６の一部は、ストレージノードコンタクトプラグ１３３の上面に接触している。その後、ＣＶＤ法を用いて、ストレージ電極溝１３６及び第２層間絶縁膜１３５の上にＲｕ膜を堆積した後、エッチバック法あるいはＣＭＰ法を用いて、Ｒｕ膜のうち第２層間絶縁膜１３５の上に位置する部分を除去することにより、ストレージ電極溝１３６内にストレージ電極１３７を形成する。
【００５０】
次に、図２（ｃ）に示す工程で、第２層間絶縁膜１３５及びストレージ電極１３７の上にＢＳＴ膜を堆積した後、酸素プラズマを用いてＢＳＴ膜の酸化処理を行なって、さらに、ＲＴＡ処理を行なってＢＳＴ膜の結晶化を行なう。次に、ＢＳＴ膜の上にプレート電極となるＴｉＮ膜を堆積した後、フォトレジスト膜（図示せず）をマスクとしてＴｉＮ膜及びＢＳＴ膜のパターニングを行なって、プレート電極１３９および容量絶縁膜１３８を形成する。これにより、スタック型キャパシタが形成される。なお、ＢＳＴ膜の代わりに、Ｔａ２ Ｏ５ 等他の高誘電率膜を用いても構わない。
【００５１】
次に、図２（ｄ）に示す工程で、スタック型キャパシタ及び第２層間絶縁膜１３５の上に、シリコン酸化膜からなる第３層間絶縁膜１４０を堆積した後、ドライエッチングにより、第３層間絶縁膜１４０を貫通してソース・ドレインコンタクトプラグ１３１，ゲートコンタクトプラグ１３２およびビット線コンタクトプラグに到達するコンタクト孔を開口した後各コンタクト孔内及び第３層間絶縁膜１４０の上に、Ｔｉ膜，ＴｉＮ膜及びＷ膜を堆積する。その後、ＣＭＰを用いた平坦化処理により、Ｔｉ膜，ＴｉＮ膜及びＷ膜のうち第３層間絶縁膜１４０の上に位置する部分を除去して、各コンタクト孔にＴｉ膜，ＴｉＮ膜及びＷ膜を埋め込んで、配線プラグ１４１及びビット線プラグ１４２を形成する。次に、第３層間絶縁膜１４０及び各プラグ１４１，１４２の上にアルミニウム合金膜などの金属膜を堆積した後、金属膜をパターニングして、第３層間絶縁膜１４０の上にメタル配線１４３を形成する。このメタル配線１４３のうちメモリセルトランジスタ１５３のドレイン領域１１９に接続される部分がビット線として機能する。
【００５２】
その後、半導体装置の回路構造に応じて、周知慣用の技術を用いて、第３層間絶縁膜１４０よりも上層の１又は２以上の層間絶縁膜，上層の１又は２以上の配線，最上のパッシベーション膜，シールド壁などを形成するが、その工程の図示及び説明は省略する。
【００５３】
本実施形態の半導体装置の製造方法においては、図１（ｅ）に示す工程で、共通のエッチングマスクを用いたエッチングにより、ストレージノードコンタクト孔１２７を小径で開口し、他のコンタクト孔１２５，１２６，１２８を大径で開口した後、図１（ｆ）に示す工程で、小径のストレージノードコンタクト孔１２７は第１の導体膜（本実施形態ではＴｉ／ＴｉＮ膜）により埋める一方、大径のコンタクト孔１２５，１２６，１２８内は空間を確保しつつ壁部となる第１の導体膜を堆積し、その後各コンタクト孔１２５，１２６，１２８内の空間に中心部となる第２の導体膜（本実施形態ではＷ膜）を埋め込んでいる。このような製造方法を採用することにより、以下のような効果を発揮することができる。
【００５４】
一般的に、バリア性導体膜，特に金属窒化物（ＴｉＮ，ＴａＮ，ＷＮなど）からなる導体膜は、酸素，水素，各種金属原子の拡散を抑制するバリア機能が高いが、金属材料単体の導体膜に比べると電気抵抗が大きい。したがって、コンタクトプラグをバリア性機能の高い導体膜のみによって構成すると、コンタクトプラグにおける寄生抵抗が増大して、トランジスタ，特にロジック用トランジスタの動作性能を阻害するおそれがある。
【００５５】
一方、メモリセルのストレージノードコンタクトプラグの場合、寄生抵抗の大小はそれほど問題とならないが、既に説明したように、ｅＤＲＡＭデバイスにおいては、メモリセルアレイ領域Ｒｍｅｍｏの占有面積の低減のために、キャパシタの容量絶縁膜を比誘電率の高い誘電体膜（高誘電率膜）によって構成したいという要請がある。ところが、高誘電率膜を用いる場合、ストレージノードコンタクトプラグのバリア性能は非常に重要な特性であり、ストレージノードコンタクトプラグ全体をバリア性導体膜で構成することは、メモリセル領域Ｒｍｅｍｏの縮小化のために好ましいといえる。また、ストレージノードコンタクトプラグをＴｉＮ膜，ＴａＮ膜，ＷＮ膜などのバリア性導体膜によって構成することにより、ストレージノードコンタクトプラグの電気抵抗は増大するおそれがあるが、上述のように、メモリセルのストレージノードコンタクトプラグの場合、寄生抵抗が増大しても不具合はほとんど生じない。
【００５６】
その場合、ロジック回路領域Ｒｌｏｇｃのトランジスタのソース・ドレインコンタクトプラグをバリア性導体膜のみによって構成すると、上述のように寄生抵抗の増大が問題となるが、本実施形態のごとく、ロジック回路領域Ｒｌｏｇｃのコンタクト孔には、バリア性導体膜を堆積するだけで、ソース・ドレインコンタクトプラグは主としてＷ膜によって構成されているので、低抵抗性を維持することができる。そして、ロジック回路領域Ｒｌｏｇｃのソース・ドレインコンタクトプラグ内のバリア性導体膜であるＴｉＮ膜は、Ｗ膜と半導体基板のシリコンやドーパントとの反応を抑制するバリア膜として機能するので、ロジック回路領域Ｒｌｏｇｃのトランジスタの性能を高く保持することができる。
【００５７】
その場合、ストレージノードコンタクト孔とロジック回路領域Ｒｌｏｇｃのコンタクト孔とを共通のレジスト膜をマスクとするエッチングにより同時に形成することができ、その後のプラグ形成工程においても別途レジスト膜を設ける必要がないので、リソグラフィー工程の増大を招くことはなく、工程の簡素化を図ることができる。
【００５８】
特に、ＣＵＢ構造を有するスタック型ＤＲＡＭメモリセルの場合、高誘電率膜からなる容量絶縁膜とストレージノーコンタクトとが接触するために、ストレージノードコンタクトプラグのバリア性が要求される。つまり、ＤＲＡＭメモリセルサイズの縮小化が進み、ＢＳＴ等の高誘電率膜を用いる場合、高誘電率膜から酸素が拡散し、コンタクト部の金属が酸化されることを防ぐため、ＴｉＮ等の拡散バリア膜がストレージ電極接続部に必要となる。よって、本発明を高誘電率膜を容量絶縁膜として用いたＤＲＡＭを備えた半導体装置（ｅＤＲＡＭデバイス）に適用することにより、著効を発揮することができる。
【００５９】
本実施形態においては、ｅＤＲＡＭデバイスのメモリセルアレイ領域Ｒｍｅｍｏのストレージノードコンタクトプラグを小径にし、ロジック回路領域Ｒｌｏｇｃのソース・ドレインコンタクトプラグを大径にした例について説明したが、本発明の半導体装置はかかる実施形態に限定されるものではない。複数のコンタクトプラグを有する半導体装置であれば、１つのコンタクトプラグを第１の導体膜で埋め込む一方、他のコンタクトプラグを第１の導体膜及び第２の導体膜によって埋め込むことにより、リソグラフィー工程の低減による工程の簡素化を図りつつ、第１の導体膜の特性と第２の導体膜の特性とを利用して、各コンタクトプラグに所望の特性を持たせることができるからである。
【００６０】
特に、複数のコンタクトプラグを有する半導体装置において、第１の導体膜をバリア性の導体膜とする一方、第２の導体膜は低抵抗性の導体膜として、バリア性を要求されるコンタクトプラグは、第１の導体膜によって埋め込み、バリア性よりも低抵抗性を要求されるコンタクトプラグは第１及び第２の導体膜によって埋め込むことにより、工程の簡素化を図りつつ、２種類のプラグに要求される特性を満たすことができる。
【００６１】
（第２の実施形態）
図３（ａ）〜図４（ｄ）は、本発明の第２の実施形態における、ＣＵＢ（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔ−ｌｉｎｅ）型のＤＲＡＭ混載ロジック半導体装置の製造方法を示す工程断面図である。図３（ａ）〜図４（ｄ）に示す半導体装置において、メモリセルアレイ領域Ｒｍｅｍｏはメモリセルトランジスタ２５３とキャパシタ２５４とが配置される領域であり、ロジック回路領域Ｒｌｏｇｃは、ＰＭＩＳＦＥＴ２５１及びＮＭＩＳＦＥＴ２５２（ＣＭＩＳ）が配置される領域である。
【００６２】
図３（ａ）に示す工程で、Ｐ型の半導体基板２０１上に、各ＭＩＳＦＥＴが配置される活性領域を囲む素子分離領域（ＳＴＩ）２０２と、ロジック回路のＮＭＩＳＦＥＴ２５２が配置されるＰウェル領域２０３と、ロジック回路のＰＭＩＳＦＥＴ２５１が配置されるＮウェル領域２０５と、Ｎ型埋め込み領域２０６によって半導体基板２０１と分離され、メモリセルトランジスタ２５３及びキャパシタ２５４が配置されるＰウェル領域２０４とを形成する。その後、各ＭＩＳＦＥＴのしきい値電圧を制御するための不純物イオンの注入（チャネル注入）を行なった後、熱酸化法を用いて、厚さ７．５ｎｍのシリコン酸化膜２０７を形成する。さらに、シリコン酸化膜２０７の上に、メモリセルアレイ領域Ｒｍｅｍｏを覆うフォトレジスト膜２０８を形成した後、フォトレジスト膜２０８をマスクとしてエッチングを行なって、シリコン酸化膜２０７のうちロジック回路領域Ｒｌｏｇｃに位置する部分を除去する。
【００６３】
次に、図３（ｂ）に示す工程で、フォトレジスト膜２０８を除去した後、再び熱酸化を行なって、ロジック回路領域Ｒｌｏｇｃに厚さ３ｎｍのシリコン酸化膜２０９ｘを形成する。このとき、メモリセルアレイ領域Ｒｍｅｍｏにおいては、２回の熱酸化により、厚いシリコン酸化膜２１０ｘ（１０．５ｎｍ）が形成される。次に、シリコン酸化膜２０９ｘ，２１０ｘ上にポリシリコン膜２１１を堆積し、ポリシリコン膜のうちＮＭＩＳＦＥＴ形成領域に位置する部分のみにリン（Ｐ）を注入し、Ｎ型ポリシリコン膜２１２を形成する。なお、ポリシリコン膜のうちＰＭＩＳＦＥＴ形成領域に位置する部分には、半導体基板２０１へのボロンの突き抜けなどを抑制するために、後の工程でボロンが注入される。
【００６４】
次に、図３（ｃ）に示す工程で、ゲート電極形成領域を覆うフォトレジスト膜（図示せず）をマスクとするエッチングにより、ポリシリコン膜２１１，２１２及びシリコン酸化膜２０９ｘ，２１０ｘをパターニングして、Ｎ型ゲート電極２１３と、ゲート電極配線２１４と、後にＰ型となるゲート電極２１５と、薄いゲート絶縁膜２０９と、厚いゲート絶縁膜２１０とを形成する。その後、Ｐ型不純物のイオン注入とＮ型不純物のイオン注入とを、個別に形成されたフォトレジスト膜（図示せず）を用いて行ない、ロジック回路領域ＲｍｅｍｏにおいてはＮＭＩＳＦＥＴ２５２のＮ型のエクステンション拡散層２１６と、ＰＭＩＳＦＥＴ２５１のＰ型のエクステンション拡散層２１７とを形成し、メモリセルアレイ領域Ｒｍｅｍｏにおいてはメモリセルトランジスタ２５３のＮ型のソース領域２１８（ＬＤＤ領域）と、Ｎ型のドレイン領域２１９（ＬＤＤ領域）とを形成する。
【００６５】
次に、図３（ｄ）に示す工程で、各ゲート電極２１３，２１５及びゲート電極配線２１４の側面を覆うサイドウォールを形成した後、高濃度のＰ型不純物のイオン注入と高濃度のＮ型不純物のイオン注入とを、個別に形成されたフォトレジスト膜（図示せず）を用いて行ない、ロジック回路領域Ｒｍｅｍｏにおいて、ＮＭＩＳＦＥＴ２５２のＮ型ソース・ドレイン領域２２０と、ＰＭＩＳＦＥＴ２５１のＰ型ソース・ドレイン領域２２１及びＰ型ゲート電極２２２とを形成する。ただし、メモリセルアレイ領域Ｒｍｅｍｏにおいては、高濃度不純物のイオン注入を行なわない。
【００６６】
次に、図３（ｅ）に示す工程で、周知のサリサイド技術を用いて、各ゲート電極２１３，２２２と、ゲート電極配線２１４と、各ソース・ドレイン領域２２０，２２１と、ソース領域２１８と、ドレイン領域２１９との上部にコバルトシリサイド膜２２３を形成する。その後、ＰＭＩＳＦＥＴ２５１，ＮＭＩＳＦＥＴ２５２，メモリセルトランジスタ２５３を覆う第１層間絶縁膜２２４を堆積した後、第１層間絶縁膜２２４を貫通するコンタクト孔を形成する。このとき、ロジック回路領域Ｒｌｏｇｃの各ソース・ドレイン領域２２０，２２１に到達するソース・ドレインコンタクト孔２２５と、ゲート電極配線２１４に到達する配線上コンタクト孔２２６と、メモリセルトランジスタ２５３のドレイン領域２１９に到達するビット線コンタクト孔２２８とは、比較的大径（例えば径１４０ｎｍ）を有している。一方、メモリセルトランジスタ２５３のソース領域２１８に到達するストレージノードコンタクト孔２２７は、比較的小径（例えば径８０ｎｍ）を有している。
【００６７】
次に、図３（ｆ）に示す工程で、スパッタ法及びＣＶＤ法を用いて、各コンタクト孔２２５，２２６，２２７，２２８内及び第１層間絶縁膜２２４上に、Ｔｉ膜及びＴｉＮ膜をそれぞれ順に堆積し、第１の導体膜であるＴｉ／ＴｉＮ膜２２９を形成する。このとき、ストレージノードコンタクト孔２２７はＴｉ／ＴｉＮ膜２２９によって埋められる一方、他のコンタクト孔２２５，２２６，２２８はＴｉ／ＴｉＮ膜２２９によって埋められないように、Ｔｉ／Ｔｉ膜２２９の合計厚みを決定する。本実施形態においては、コンタクト孔２２５，２２６，２２８の径が１４０ｎｍで、ストレージノードコンタクト孔２２７が８０ｎｍであることから、Ｔｉ／ＴｉＮ膜２２９の合計厚みが４０ｎｍであればよい。したがって、コンタクト孔２２５，２２６，２２８の底面及び側面に沿って延びるように、Ｔｉ／Ｔｉ膜２２９が形成される。次に、ＣＶＤ法を用いて、各コンタクト孔２２５，２２６，２２８内及び第１層間絶縁膜２２４上に、第２の導体膜であるＷ膜２３０を堆積する。このとき、ストレージノードコンタクト孔２２７はすでにＴｉ／ＴｉＮ膜２２９によって埋められているので、ストレージノードコンタクト孔２２７内にはＷ膜２３０が堆積されることはない。一方、他のコンタクト孔２２５，２２６，２２８は、Ｗ膜２３０及びＴｉ／ＴｉＮ膜２２９によって埋められることになる。
【００６８】
つまり、ストレージノードコンタクト孔と、ロジック回路形成領域Ｒｌｏｇｃのコンタクト孔とに共通の１又は２以上の導体膜を堆積する際に、ストレージノードコンタクト孔は当該１又は２以上の導体膜によって埋め込まれる一方、ストレージノードコンタクト孔以外のコンタクト孔は当該１又は２以上の導体膜によって埋め込まれないことにより、本発明の基本的な構成を得ることができる。
【００６９】
次に、図４（ａ）に示す工程で、ＣＭＰ法を用いて、ＴｉＮ膜をストッパーとして、Ｗ膜２３０のうち第１層間絶縁膜２２４上に位置する部分を除去する。
【００７０】
次に、図４（ｂ）に示す工程で、Ｔｉ／ＴｉＮ膜２２９の上に窒化膜を堆積した後、フォトレジスト膜２６１をマスクとして用いたエッチングにより、窒化膜，Ｔｉ／ＴｉＮ膜２２９を選択的に除去する。これにより、保護窒化膜２６０と、Ｔｉ／ＴｉＮ／Ｗ膜からなる大径のソース・ドレインコンタクトプラグ２３１，ゲートコンタクトプラグ２３２及びビット線コンタクトプラグ２３４と、Ｔｉ／ＴｉＮ膜からなる小径のストレージノードコンタクトプラグ２３３と、第１層間絶縁膜２２４上に延びるＴｉ／ＴｉＮ膜からなるビット線ＢＬとを形成する。
【００７１】
次に、図４（ｃ）に示す工程で、基板上に窒化膜を堆積した後、エッチバックを行ない、ビット線コンタクトプラグ２３４の突出部分及び保護窒化膜２６０の側面を覆う窒化膜サイドウォール２６２を形成する。
【００７２】
その後、第１層間絶縁膜２２４及び各プラグの上に、シリコン酸化膜からなる第２層間絶縁膜２３５を堆積した後、ドライエッチングにより第２層間絶縁膜２３５を貫通するストレージ電極溝２３６を形成する。ここで、配線上コンタクト孔２２６の一部は、ストレージノードコンタクトプラグ２３３の上面に接触している。その後、ＣＶＤ法を用いて、ストレージ電極溝２３６及び第２層間絶縁膜２３５の上にＲｕ膜を堆積した後、エッチバック法あるいはＣＭＰ法を用いて、Ｒｕ膜のうち第２層間絶縁膜２３５の上に位置する部分を除去することにより、ストレージ電極溝２３６内にストレージ電極２３７を形成する。
【００７３】
次に、図４（ｄ）に示す工程で、第２層間絶縁膜２３５及びストレージ電極２３７の上にＢＳＴ膜を堆積した後、酸素プラズマを用いてＢＳＴ膜の酸化処理を行なって、さらに、ＲＴＡ処理を行なってＢＳＴ膜の結晶化を行なう。次に、ＢＳＴ膜の上にプレート電極となるＴｉＮ膜を堆積した後、フォトレジスト膜（図示せず）をマスクとしてＴｉＮ膜及びＢＳＴ膜のパターニングを行なって、プレート電極２３９および容量絶縁膜２３８を形成する。これにより、スタック型キャパシタが形成される。なお、ＢＳＴ膜の代わりに、Ｔａ２ Ｏ５ 等他の高誘電率膜を用いても構わない。
【００７４】
その後、スタック型キャパシタ及び第２層間絶縁膜２３５の上に、シリコン酸化膜からなる第３層間絶縁膜２４０を堆積した後、ドライエッチングにより、第３層間絶縁膜２４０を貫通してソース・ドレインコンタクトプラグ２３１、ゲートコンタクトプラグ２３２およびビット線コンタクトプラグ２３４に到達するコンタクト孔を開口した後各コンタクト孔内及び第３層間絶縁膜２４０の上に、Ｔｉ膜，ＴｉＮ膜及びＷ膜を堆積する。その後、ＣＭＰを用いた平坦化処理により、Ｔｉ膜，ＴｉＮ膜及びＷ膜のうち第３層間絶縁膜２４０の上に位置する部分を除去して、各コンタクト孔にＴｉ膜，ＴｉＮ膜及びＷ膜を埋め込んで、配線プラグ２４１及びビット線プラグ（図示せず）を形成する。次に、第３層間絶縁膜２４０及び各プラグ２４１の上にアルミニウム合金膜などの金属膜を堆積した後、金属膜をパターニングして、第３層間絶縁膜２４０の上にメタル配線２４３を形成する。
【００７５】
その後、半導体装置の回路構造に応じて、周知慣用の技術を用いて、第３層間絶縁膜２４０よりも上層の１又は２以上の層間絶縁膜，上層の１又は２以上の配線，最上のパッシベーション膜，シールド壁などを形成するが、その工程の図示及び説明は省略する。
【００７６】
本実施形態の半導体装置の製造方法においても、第１の実施形態の半導体装置の製造方法と同様に、図３（ｅ）に示す工程で、共通のエッチングマスクを用いたエッチングにより、ストレージノードコンタクト孔２２７を小径で開口し、他のコンタクト孔２２５，２２６，２２８を大径で開口した後、図３（ｆ）に示す工程で、小径のストレージノードコンタクト孔２２７は第１の導体膜（本実施形態ではＴｉ／ＴｉＮ膜）により埋める一方、大径のコンタクト孔２２５，２２６，２２８内は空間を確保しつつ第１の導体膜を堆積し、その後各コンタクト孔２２５，２２６，２２８内の空間に第２の導体膜（本実施形態ではＷ膜）を埋め込んでいる。このような製造方法を採用することにより、第１の実施形態と同じ作用により、リソグラフィー工程の増大を招くことはなく、工程の簡素化を図ることができる。
【００７７】
特に、ＣＵＢ構造を有するスタック型ＤＲＡＭメモリセルの場合、高誘電率膜からなる容量絶縁膜とストレージノーコンタクトとが接触するために、ストレージノードコンタクトプラグのバリア性が要求される。つまり、ＤＲＡＭメモリセルサイズの縮小化が進み、ＢＳＴ等の高誘電率膜を用いる場合、高誘電率膜から酸素が拡散し、コンタクト部の金属が酸化されることを防ぐため、ＴｉＮ等の拡散バリア膜がストレージ電極接続部に必要となる。よって、本発明を高誘電率膜を容量絶縁膜として用いたＤＲＡＭを備えた半導体装置に適用することにより、著効を発揮することができる。
【００７８】
そして、本実施形態では、図４（ａ）に示すように、第１の導体膜であるＴｉ／ＴｉＮ膜２２９のうち第１層間絶縁膜２２４上に位置する部分の少なくとも一部を除去せずに残しておいて、後にＴｉ／ＴｉＮ膜２２９を利用してビット線ＢＬを形成しているので、ビット線用の導体膜を別途形成する工程が不要となり、工程の簡略化による製造コストの低減を図ることができる。なお、Ｔｉ／ＴｉＮ膜２２９を利用して、ローカル配線を形成することも可能である。
【００７９】
本実施形態においては、ｅＤＲＡＭデバイスのメモリセルアレイ領域Ｒｍｅｍｏのストレージノードコンタクトプラグを小径にし、ロジック回路領域Ｒｌｏｇｃのソース・ドレインコンタクトプラグを大径にした例について説明したが、本発明の半導体装置はかかる実施形態に限定されるものではない。複数のコンタクトプラグを有する半導体装置であれば、１つのコンタクトプラグを第１の導体膜で埋め込む一方、他のコンタクトプラグを第１の導体膜及び第２の導体膜によって埋め込むことにより、リソグラフィー工程の低減による工程の簡素化を図りつつ、第１の導体膜の特性と第２の導体膜の特性とを利用して、各コンタクトプラグに所望の特性を持たせることができるからである。
【００８０】
特に、複数のコンタクトプラグを有する半導体装置において、第１の導体膜をバリア性の導体膜とする一方、第２の導体膜は低抵抗性の導体膜として、バリア性を要求されるコンタクトプラグは、第１の導体膜によって埋め込み、バリア性よりも低抵抗性を要求されるコンタクトプラグは第１及び第２の導体膜によって埋め込むことにより、工程の簡素化を図りつつ、２種類のプラグに要求される特性を満たすことができる。なお、第１の導体膜は本実施形態のごとくビット線の一部として用いることもできるし、ローカル配線の一部として用いることも可能である。
【００８１】
（第３の実施形態）
図５（ａ）〜図６（ｄ）は、本発明の第３の実施形態における、ＣＵＢ（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔ−ｌｉｎｅ）型のＤＲＡＭ混載ロジック半導体装置の製造方法を示す工程断面図である。図５（ａ）〜図６（ｄ）に示す半導体装置において、メモリセルアレイ領域Ｒｍｅｍｏはメモリセルトランジスタ３５３とキャパシタ３５４とが配置される領域であり、ロジック回路領域Ｒｌｏｇｃは、ＰＭＩＳＦＥＴ３５１及びＮＭＩＳＦＥＴ３５２（ＣＭＩＳ）が配置される領域である。
【００８２】
図５（ａ）に示す工程で、Ｐ型半導体基板３０１上に、各ＭＩＳＦＥＴが配置される活性領域を囲む素子分離領域（ＳＴＩ）３０２と、ロジック回路のＮＭＩＳＦＥＴ３５２が配置されるＰウェル領域３０３と、ロジック回路のＰＭＩＳＦＥＴ３５１が配置されるＮウェル領域３０５と、Ｎ型埋め込み領域３０６によって半導体基板３０１と分離され、メモリセルトランジスタ３５３及びキャパシタ３５４が配置されるＰウェル領域３０４とを形成する。その後、各ＭＩＳＦＥＴのしきい値電圧を制御するための不純物イオンの注入（チャネル注入）を行なった後、熱酸化法を用いて、厚さ７．５ｎｍのシリコン酸化膜３０７を形成する。さらに、シリコン酸化膜３０７の上に、メモリセルアレイ領域Ｒｍｅｍｏを覆うフォトレジスト膜３０８を形成した後、フォトレジスト膜３０８をマスクとしてエッチングを行なって、シリコン酸化膜３０７のうちロジック回路領域Ｒｌｏｇｃに位置する部分を除去する。
【００８３】
次に、図５（ｂ）に示す工程で、フォトレジスト膜３０８を除去した後、再び熱酸化を行なって、ロジック回路領域Ｒｌｏｇｃに厚さ３ｎｍのシリコン酸化膜３０９ｘを形成する。このとき、メモリセルアレイ領域Ｒｍｅｍｏにおいては、２回の熱酸化により、厚いシリコン酸化膜３１０ｘ（１０．５ｎｍ）が形成される。次に、シリコン酸化膜３０９ｘ，３１０ｘ上にポリシリコン膜３１１を堆積し、ポリシリコン膜のうちＮＭＩＳＦＥＴ形成領域に位置する部分のみにリン（Ｐ）を注入し、Ｎ型ポリシリコン膜３１２を形成する。なお、ポリシリコン膜のうちＰＭＩＳＦＥＴ形成領域に位置する部分には、半導体基板３０１へのボロンの突き抜けなどを抑制するために、後の工程でボロンが注入される。
【００８４】
次に、図５（ｃ）に示す工程で、ゲート電極形成領域を覆うフォトレジスト膜（図示せず）をマスクとするエッチングにより、ポリシリコン膜３１１，３１２及びシリコン酸化膜３０９ｘ，３１０ｘをパターニングして、Ｎ型ゲート電極３１３と、ゲート電極配線３１４と、後にＰ型となるゲート電極３１５と、薄いゲート絶縁膜３０９と、厚いゲート絶縁膜３１０とを形成する。その後、Ｐ型不純物のイオン注入とＮ型不純物のイオン注入とを、個別に形成されたフォトレジスト膜（図示せず）を用いて行ない、ロジック回路領域ＲｍｅｍｏにおいてはＮＭＩＳＦＥＴ３５２のＮ型のエクステンション拡散層３１６と、ＰＭＩＳＦＥＴ３５１のＰ型のエクステンション拡散層３１７とを形成し、メモリセルアレイ領域Ｒｍｅｍｏにおいてはメモリセルトランジスタ３５３のＮ型のソース領域３１８（ＬＤＤ領域）と、Ｎ型のドレイン領域３１９（ＬＤＤ領域）とを形成する。
【００８５】
次に、図５（ｄ）に示す工程で、各ゲート電極３１３，３１５及びゲート電極配線３１４の側面を覆うサイドウォールを形成した後、高濃度のＰ型不純物のイオン注入と高濃度のＮ型不純物のイオン注入とを、個別に形成されたフォトレジスト膜（図示せず）を用いて行ない、ロジック回路領域Ｒｍｅｍｏにおいて、ＮＭＩＳＦＥＴ３５２のＮ型ソース・ドレイン領域３２０と、ＰＭＩＳＦＥＴ３５１のＰ型ソース・ドレイン領域３２１及びＰ型ゲート電極３２２とを形成する。ただし、メモリセルアレイ領域Ｒｍｅｍｏにおいては、高濃度不純物のイオン注入を行なわない。
【００８６】
次に、図５（ｅ）に示す工程で、周知のサリサイド技術を用いて、各ゲート電極３１３，３２２と、ゲート電極配線３１４と、各ソース・ドレイン領域３２０，３２１と、ソース領域３１８と、ドレイン領域３１９との上部にコバルトシリサイド膜３２３を形成する。その後、ＰＭＩＳＦＥＴ３５１，ＮＭＩＳＦＥＴ３５２，メモリセルトランジスタ３５３を覆う第１層間絶縁膜３２４を堆積した後、第１層間絶縁膜３２４を貫通するコンタクト孔を形成する。このとき、ロジック回路領域Ｒｌｏｇｃの各ソース・ドレイン領域３２０，３２１に到達するコンタクト孔３２５と、ゲート電極配線３１４に到達する配線上コンタクト孔３２６と、メモリセルトランジスタ３５３のドレイン領域３１９に到達するビット線コンタクト孔３２８とは、比較的大径（例えば径１４０ｎｍ）を有している。一方、メモリセルトランジスタ３５３のソース領域３１８に到達するストレージノードコンタクト孔３２７は、比較的小径（例えば径８０ｎｍ）を有している。
【００８７】
次に、図５（ｆ）に示す工程で、スパッタ法及びＣＶＤ法を用いて、各コンタクト孔３２５，３２６，３２７，３２８内及び第１層間絶縁膜３２４上に、Ｔｉ膜及びＴｉＮ膜をそれぞれ順に堆積し、第１の導体膜であるＴｉ／ＴｉＮ膜３２９を形成する。このとき、ストレージノードコンタクト孔３２７はＴｉ／ＴｉＮ膜３２９によって埋められる一方、他のコンタクト孔３２５，３２６，３２８はＴｉ／ＴｉＮ膜３２９によって埋められないように、Ｔｉ／Ｔｉ膜３２９の合計厚みを決定する。本実施形態においては、コンタクト孔３２５，３２６，３２８の径が１４０ｎｍで、ストレージノードコンタクト孔３２７が８０ｎｍであることから、Ｔｉ／ＴｉＮ膜３２９の合計厚みが４０ｎｍであればよい。したがって、コンタクト孔３２５，３２６，３２８の底面及び側面に沿って延びる壁部を構成するように、Ｔｉ／Ｔｉ膜３２９が形成される。次に、ＣＶＤ法を用いて、各コンタクト孔３２５，３２６，３２８内及び第１層間絶縁膜３２４上に、第２の導体膜であるＷ膜３３０を堆積する。このとき、ストレージノードコンタクト孔３２７はすでにＴｉ／ＴｉＮ膜３２９によって埋められているので、ストレージノードコンタクト孔３２７内にはＷ膜３３０が堆積されることはない。一方、他のコンタクト孔３２５，３２６，３２８は、壁部を構成するＴｉ／ＴｉＮ膜３２９と中心部を構成するＷ膜３３０とによって埋められることになる。
【００８８】
つまり、ストレージノードコンタクト孔と、ロジック回路形成領域Ｒｌｏｇｃのコンタクト孔とに共通の１又は２以上の導体膜を堆積する際に、ストレージノードコンタクト孔は当該１又は２以上の導体膜によって埋め込まれる一方、ストレージノードコンタクト孔以外のコンタクト孔は当該１又は２以上の導体膜によって埋め込まれないことにより、本発明の基本的な構成を得ることができる。
【００８９】
次に、図６（ａ）に示す工程で、Ｗ膜３３０の上に窒化膜を堆積した後、フォトレジスト膜３６１をマスクとして用いたエッチングにより、窒化膜，Ｗ膜３３０，Ｔｉ／ＴｉＮ膜３２９を選択的に除去する。これにより、保護窒化膜３６０と、Ｔｉ／ＴｉＮ／Ｗ膜からなる大径のソース・ドレインコンタクトプラグ３３１，ゲートコンタクトプラグ３３２及びビット線コンタクトプラグ３３４と、Ｔｉ／ＴｉＮ膜からなる小径のストレージノードコンタクトプラグ３３３と、第１層間絶縁膜２２４上に延びるＴｉ／ＴｉＮ膜及びＷ膜からなるビット線ＢＬとを形成する。つまり、第１の実施形態とは異なり、第１，第２の導体膜であるＴｉ／ＴｉＮ膜３２９，Ｗ膜３３０のうち第１層間絶縁膜３２４上に位置する部分の少なくとも一部を除去せずに残して、ビット線ＢＬを形成している。この点が本実施形態の特徴である。
【００９０】
次に、図６（ｂ）に示す工程で、基板上に窒化膜を堆積した後、エッチバックを行ない、ビット線コンタクトプラグ３３４の突出部分及び保護窒化膜３６０の側面を覆う窒化膜サイドウォール３６２を形成する。
【００９１】
その後、第１層間絶縁膜３２４及び各プラグの上に、シリコン酸化膜からなる第２層間絶縁膜３３５を堆積した後、ドライエッチングにより第２層間絶縁膜３３５を貫通するストレージ電極溝３３６を形成する。ここで、配線上コンタクト孔３２６の一部は、ストレージノードコンタクトプラグ３３３の上面に接触している。その後、ＣＶＤ法を用いて、ストレージ電極溝３３６及び第２層間絶縁膜３３５の上にＲｕ膜を堆積した後、エッチバック法あるいはＣＭＰ法を用いて、Ｒｕ膜のうち第２層間絶縁膜３３５の上に位置する部分を除去することにより、ストレージ電極溝３３６内にストレージ電極３３７を形成する。
【００９２】
次に、図６（ｄ）に示す工程で、第２層間絶縁膜３３５及びストレージ電極３３７の上にＢＳＴ膜を堆積した後、酸素プラズマを用いてＢＳＴ膜の酸化処理を行なって、さらに、ＲＴＡ処理を行なってＢＳＴ膜の結晶化を行なう。次に、ＢＳＴ膜の上にプレート電極となるＴｉＮ膜を堆積した後、フォトレジスト膜（図示せず）をマスクとしてＴｉＮ膜及びＢＳＴ膜のパターニングを行なって、プレート電極３３９および容量絶縁膜３３８を形成する。これにより、スタック型キャパシタが形成される。なお、ＢＳＴ膜の代わりに、Ｔａ２ Ｏ５ 等他の高誘電率膜を用いても構わない。
【００９３】
その後、スタック型キャパシタ及び第２層間絶縁膜３３５の上に、シリコン酸化膜からなる第３層間絶縁膜３４０を堆積した後、ドライエッチングにより、第３層間絶縁膜３４０を貫通してソース・ドレインコンタクトプラグ３３１、ゲートコンタクトプラグ３３２およびビット線コンタクトプラグ３３４に到達するコンタクト孔を開口した後各コンタクト孔内及び第３層間絶縁膜３４０の上に、Ｔｉ膜，ＴｉＮ膜及びＷ膜を堆積する。その後、ＣＭＰを用いた平坦化処理により、Ｔｉ膜，ＴｉＮ膜及びＷ膜のうち第３層間絶縁膜３４０の上に位置する部分を除去して、各コンタクト孔にＴｉ膜，ＴｉＮ膜及びＷ膜を埋め込んで、配線プラグ３４１及びビット線プラグ（図示せず）を形成する。次に、第３層間絶縁膜３４０及び各プラグ３４１の上にアルミニウム合金膜などの金属膜を堆積した後、金属膜をパターニングして、第３層間絶縁膜３４０の上にメタル配線３４３を形成する。
【００９４】
その後、半導体装置の回路構造に応じて、周知慣用の技術を用いて、第３層間絶縁膜３４０よりも上層の１又は２以上の層間絶縁膜，上層の１又は２以上の配線，最上のパッシベーション膜，シールド壁などを形成するが、その工程の図示及び説明は省略する。
【００９５】
本実施形態の半導体装置の製造方法においても、第１の実施形態の半導体装置の製造方法と同様に、図５（ｅ）に示す工程で、共通のエッチングマスクを用いたエッチングにより、ストレージノードコンタクト孔３２７を小径で開口し、他のコンタクト孔３２５，３２６，３２８を大径で開口した後、図５（ｆ）に示す工程で、小径のストレージノードコンタクト孔３２７は第１の導体膜（本実施形態ではＴｉ／ＴｉＮ膜）により埋める一方、大径のコンタクト孔３２５，３２６，３２８内は空間を確保しつつ第１の導体膜を堆積し、その後各コンタクト孔３２５，３２６，３２８内の空間に第２の導体膜（本実施形態ではＷ膜）を埋め込んでいる。このような製造方法を採用することにより、第１の実施形態と同じ作用により、リソグラフィー工程の増大を招くことなく、工程の簡素化を図ることができる。
【００９６】
特に、ＣＵＢ構造を有するスタック型ＤＲＡＭメモリセルの場合、高誘電率膜からなる容量絶縁膜とストレージノーコンタクトとが接触するために、ストレージノードコンタクトプラグのバリア性が要求される。つまり、ＤＲＡＭメモリセルサイズの縮小化が進み、ＢＳＴ等の高誘電率膜を用いる場合、高誘電率膜から酸素が拡散し、コンタクト部の金属が酸化されることを防ぐため、ＴｉＮ等の拡散バリア膜がストレージ電極接続部に必要となる。よって、本発明を高誘電率膜を容量絶縁膜として用いたＤＲＡＭを備えた半導体装置に適用することにより、著効を発揮することができる。
【００９７】
そして、本実施形態では、図６（ａ）に示すように、第１，第２の導体膜であるＴｉ／ＴｉＮ膜３２９，Ｗ膜３３０のうち第１層間絶縁膜３２４上に位置する部分の少なくとも一部を除去せずに残して、ビット線ＢＬを形成しているので、ビット線用の導体膜を別途形成する工程が不要となり、工程の簡略化による製造コストの低減を図ることができる。
【００９８】
本実施形態においては、ｅＤＲＡＭデバイスのメモリセルアレイ領域Ｒｍｅｍｏのストレージノードコンタクトプラグを小径にし、ロジック回路領域Ｒｌｏｇｃのソース・ドレインコンタクトプラグを大径にした例について説明したが、本発明の半導体装置はかかる実施形態に限定されるものではない。複数のコンタクトプラグを有する半導体装置であれば、１つのコンタクトプラグを第１の導体膜で埋め込む一方、他のコンタクトプラグを第１の導体膜及び第２の導体膜によって埋め込むことにより、リソグラフィー工程の低減による工程の簡素化を図りつつ、第１の導体膜の特性と第２の導体膜の特性とを利用して、各コンタクトプラグに所望の特性を持たせることができるからである。
【００９９】
特に、複数のコンタクトプラグを有する半導体装置において、第１の導体膜をバリア性の導体膜とする一方、第２の導体膜は低抵抗性の導体膜として、バリア性を要求されるコンタクトプラグは、第１の導体膜によって埋め込み、バリア性よりも低抵抗性を要求されるコンタクトプラグは第１及び第２の導体膜によって埋め込むことにより、工程の簡素化を図りつつ、２種類のプラグに要求される特性を満たすことができる。なお、第１の導体膜は本実施形態のごとくビット線の一部として用いることもできるし、ローカル配線の一部として用いることも可能である。
【０１００】
（その他の実施形態）
上記第１の導体膜としては、低抵抗性をもたせるためには金属膜あるいは金属窒化物からなる膜である金属窒化膜を用いることが好ましく、特にバリア性をもたせるためにはリフラクトリ金属（Ｗ，Ｔｉ，Ｔａ，Ｚｒ，Ｎｉ，Ｃｏ，Ｖ，Ｍｎなど）の窒化物膜であるリフラクトリ金属窒化膜を用いることが好ましい。リフラクトリ金属窒化膜としては、製造の容易性や化学的安定性を考慮すると、実用上、ＴｉＮ膜，ＴａＮ膜が好ましい。
【０１０１】
また、リフラクトリ金属窒化膜を用いる場合には、下地との密着性を向上させるために、上記各実施形態のごとく、第１の導体膜をリフラクトリ金属膜とリフラクトリ金属窒化膜によって構成することが好ましい。その場合、製造の容易性を考慮すると、Ｔｉ／ＴｉＮ膜，Ｔａ／ＴａＮ膜が実用上好ましいといえる。
【０１０２】
第２の導体膜としては、低抵抗でかつ耐マイグレーション性を有するリフラクトリ金属膜が好ましく、製造の容易性を考慮すると、実用上、Ｗ膜，Ｔｉ膜などが好ましい。
【０１０３】
上記各実施形態の第１，第２のコンタクト孔を形成する工程では、図１（ｅ），図３（ｅ），図５（ｅ）に示す工程の前に、それぞれ第１，第２のコンタクト孔よりも大径の第１，第２の初期コンタクト孔を形成しておいて、その上方に第１の層間絶縁膜に対してエッチング選択比の高い絶縁膜（第１のコンタクト孔の径の１／２よりも薄い絶縁膜）を堆積した後、この絶縁膜の異方性エッチングを行なって、第１，第２の初期コンタクト孔の側面を覆うサイドウォールを形成してもよい。これにより、第１のコンタクト孔の径を最小デザインルールよりも小さくすることができる。
【０１０４】
また、 上記各実施形態の第１，第２のコンタクト孔を形成する工程では、図１（ｅ），図３（ｅ），図５（ｅ）に示す工程の前に、それぞれ第１，第２のコンタクト孔よりも大径の第１，第２の開口を有するレジスト膜を形成しておいて、その上方に第２のレジスト膜を堆積した後、この第２のレジスト膜を異方的に除去して、第１，第２の開口の側面を覆うレジストサイドウォールを形成し、図１（ｅ），図３（ｅ），図５（ｅ）に示す工程では、レジスト膜及びレジストサイドウォールをエッチングマスクとして第１の度層間絶縁膜をエッチングしてもよい。これにより、第１のコンタクト孔の径を最小デザインルールよりも小さくすることができる。
【０１０５】
【発明の効果】
本発明によると、リソグラフィ工程数を増加させることなく、２種類のコンタクトプラグを形成することができ、高誘電率膜を備えた占有面積の小さいＤＲＡＭと高速動作するロジック用トランジスタを搭載したｅＤＲＡＭデバイスなどの高性能の半導体装置及びその製造方法の提供を図ることができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｆ）は、第１の実施形態におけるｅＤＲＡＭデバイスの製造工程のうち前半部分を示す断面図である。
【図２】（ａ）〜（ｄ）は、第１の実施形態におけるｅＤＲＡＭデバイスの製造工程のうち後半部分を示す断面図である。
【図３】（ａ）〜（ｆ）は、第２の実施形態におけるｅＤＲＡＭデバイスの製造工程のうち前半部分を示す断面図である。
【図４】（ａ）〜（ｄ）は、第２の実施形態におけるｅＤＲＡＭデバイスの製造工程のうち後半部分を示す断面図である。
【図５】（ａ）〜（ｆ）は、第３の実施形態におけるｅＤＲＡＭデバイスの製造工程のうち前半部分を示す断面図である。
【図６】（ａ）〜（ｄ）は、第３の実施形態におけるｅＤＲＡＭデバイスの製造工程のうち後半部分を示す断面図である。
【図７】従来のＳＤＲＡＭデバイスの構造を示す断面図である。
【符号の説明】
１０１ 半導体基板
１０２ 素子分離領域
１０３ Ｐウェル領域
１０４ Ｐウェル領域
１０５ Ｎウェル領域
１０６ Ｎ型埋め込み領域
１０７ シリコン酸化膜
１０８ フォトレジスト膜
１０９ ゲート絶縁膜
１０９ｘ シリコン酸化膜
１１０ ゲート絶縁膜
１１０ｘ シリコン酸化膜
１１１ ポリシリコン膜
１１２ Ｎ型ポリシリコン膜
１１３ Ｎ型ゲート電極
１１４ ゲート電極配線
１１５ ゲート電極
１１６ エクステンション拡散層
１１７ エクステンション拡散層
１１８ ソース領域
１１９ ドレイン領域
１２０ Ｎ型ソース・ドレイン領域
１２１ Ｐ型ソース・ドレイン領域
１２２ Ｐ型ゲート電極
１２３ コバルトシリサイド膜
１２４ 第１層間絶縁膜
１２５ ソース・ドレインコンタクト孔
１２６ 配線上コンタクト孔
１２７ ストレージノードコンタクト孔
１２８ ビット線コンタクト孔
１２９ Ｔｉ／ＴｉＮ膜（第１の導体膜）
１３０ Ｗ膜（第２の導体膜）
１３１ ソース・ドレインコンタクトプラグ
１３２ ゲート電極配線コンタクトプラグ
１３３ ストレージノードコンタクトプラグ
１３４ ビット線コンタクトプラグ
１３５ 第２層間絶縁膜
１３６ ストレージ電極溝
１３７ ストレージ電極
１３８ 容量絶縁膜
１３９ プレート電極
１４０ 第３層間絶縁膜
１４１ 配線プラグ
１４２ ビット線プラグ
１４３ メタル配線
１５１ ＰＭＩＳＦＥＴ
１５２ ＮＭＩＳＦＥＴ
１５３ メモリセルトランジスタ
１５４ キャパシタ
２０１ 半導体基板
２０２ 素子分離領域
２０３ Ｐウェル領域
２０４ Ｐウェル領域
２０５ Ｎウェル領域
２０６ Ｎ型埋め込み領域
２０７ シリコン酸化膜
２０８ フォトレジスト膜
２０９ ゲート絶縁膜
２０９ｘ シリコン酸化膜
２１０ ゲート絶縁膜
２１０ｘ シリコン酸化膜
２１１ ポリシリコン膜
２１２ Ｎ型ポリシリコン膜
２１３ Ｎ型ゲート電極
２１４ Ｎ型ゲート電極配線
２１５ ゲート電極
２１６ エクステンション拡散層
２１７ エクステンション拡散層
２１８ ソース領域
２１９ ドレイン領域
２２０ Ｎ型ソース・ドレイン領域
２２１ Ｐ型ソース・ドレイン領域
２２２ Ｐ型ゲート電極
２２３ コバルトシリサイド膜
２２４ 第１層間絶縁膜
２２５ ソース・ドレインコンタクト孔
２２６ 配線上コンタクト孔
２２７ ストレージノードコンタクト孔
２２８ ビット線コンタクト孔
２２９ Ｔｉ／ＴｉＮ膜
２３０ Ｗ膜
２３１ ソース・ドレインコンタクトプラグ
２３２ ゲート電極配線コンタクトプラグ
２３３ ストレージノードコンタクトプラグ
２３４ ビット線コンタクトプラグ
２３５ 第２層間絶縁膜
２３６ ストレージ電極溝
２３７ ストレージ電極
２３８ 容量絶縁膜
２３９ プレート電極
２４０ 第３層間絶縁膜
２４１ 配線プラグ
２４３ メタル配線
２５１ ＰＭＩＳＦＥＴ
２５２ ＮＭＩＳＦＥＴ
２５３ メモリセルトランジスタ
２５４ キャパシタ
２６０ 保護窒化膜
２６１ フォトレジスト膜
２６２ 窒化膜サイドウォール
３０１ 半導体基板
３０２ 素子分離領域（ＳＴｉ）
３０３ Ｐウェル領域
３０４ Ｐウェル領域
３０５ Ｎウェル領域
３０６ Ｎ型埋め込み領域
３０７ シリコン酸化膜
３０８ フォトレジスト膜
３０９ ゲート絶縁膜
３０９ｘ シリコン酸化膜
３１０ ゲート絶縁膜
３１０ｘ シリコン酸化膜
３１１ ポリシリコン膜
３１２ Ｎ型ポリシリコン膜
３１３ Ｎ型ゲート電極
３１４ Ｎ型ゲート電極配線
３１５ ゲート電極
３１６ エクステンション拡散層
３１７ エクステンション拡散層
３１８ ソース領域
３１９ ドレイン領域
３２０ Ｎ型ソース・ドレイン領域
３２１ Ｐ型ソース・ドレイン領域
３２２ Ｐ型ゲート電極
３２３ コバルトシリサイド膜
３２４ 第１層間絶縁膜
３２５ ソース・ドレインコンタクト孔
３２６ 配線上コンタクト孔
３２７ ストレージノードコンタクト孔
３２８ ビット線コンタクト孔
３２９ Ｔｉ／ＴｉＮ膜
３３０ Ｗ膜
３３１ ソース・ドレインコンタクトプラグ
３３２ ゲート電極配線コンタクトプラグ
３３３ ストレージノードコンタクトプラグ
３３４ ビット線コンタクトプラグ
３３５ 第２層間絶縁膜
３３６ ストレージ電極溝
３３７ ストレージ電極
３３８ 容量絶縁膜
３３９ プレート電極
３４０ 第３層間絶縁膜
３４１ 配線プラグ
３４３ メタル配線
３５１ ＰＭＩＳＦＥＴ
３５２ ＮＭＩＳＦＥＴ
３５３ メモリセルトランジスタ
３５４ キャパシタ
３６０ 保護窒化膜
３６１ フォトレジスト膜
３６２ 窒化膜サイドウォール
Claims (25)
- 基板と、
基板上に設けられた第１，第２の不純物拡散層と、
上記基板を覆う絶縁膜と、
上記絶縁膜を貫通して上記第１の不純物拡散層に到達する第１のコンタクト孔を埋める第１の導体膜からなる第１のコンタクトプラグと、
上記絶縁膜を貫通して上記第２の不純物拡散層に到達する第２のコンタクト孔の底面及び側面上に堆積された上記第１の導体膜からなる壁部と、上記壁部の上に堆積された第２の導体膜からなる中心部とを有する第２のコンタクトプラグとを備えている半導体装置。 - 請求項１記載の半導体装置において、
上記第１のコンタクトプラグと上記第２のコンタクトプラグとは、共通の高さを有している，半導体装置。 - 請求項１又は２記載の半導体装置において、
上記第１の導体膜の少なくとも一部は、配線として機能する，半導体装置。 - 請求項１〜３のうちいずれか１つに記載の半導体装置において、
ゲート電極，上記第１の不純物拡散層であるソース領域及びドレイン領域を有するメモリセルトランジスタと、
上記メモリセルトランジスタの上記ソース領域に接続されるストレージノードコンタクトプラグと、
上記ストレージノードコンタクトプラグに接続されるメモリセルキャパシタと、
上記メモリセルトランジスタの上記ドレイン領域に接続されるビット線コンタクトプラグと、
上記ビット線コンタクトプラグに接続されるビット線と
を備えており、
上記第１のコンタクトプラグは、上記ビット線コンタクトプラグである，半導体装置。 - 請求項４記載の半導体装置において、
上記第２のコンタクトプラグは、上記ストレージノードコンタクトプラグである，半導体装置。 - 請求項４記載の半導体装置において、
上記第２のコンタクトプラグの上方において、上記第１の導体膜は、上記絶縁膜上に延びてＤＲＡＭメモリのビット線として機能する部分を有している，半導体装置。 - 請求項６記載の半導体装置において、
上記第２のコンタクトプラグの上方において、上記第２の導体膜は、上記第１の導体膜と共に上記絶縁膜上に延びてＤＲＡＭメモリのビット線として機能する部分を有している，半導体装置。 - 請求項４記載の半導体装置において、
ゲート電極，及び上記第２の不純物拡散層であるソース・ドレイン領域とを有するロジック用ＭＩＳトランジスタと、
上記ロジック用トランジスタの上記ソース・ドレイン領域に接続されるソース・ドレインコンタクトプラグと、
上記ソース・ドレインコンタクトプラグに接続される配線と
を備えており、
上記第２のコンタクトプラグは、上記ソース・ドレインコンタクトプラグである，半導体装置。 - 請求項１〜８のうちいずれか１つに記載の半導体装置において、
上記第１のコンタクトプラグの径が、上記第２のコンタクトプラグの径より小さい，半導体装置。 - 請求項１〜８のうちいずれか１つに記載の半導体装置において、
上記第１のコンタクト孔の径が、上記第２の導体膜の厚みの１／２以下である，半導体装置。 - 請求項１〜８のうちいずれか１つに記載の半導体装置において、
上記第１のコンタクト孔の側面には、上記絶縁膜とは異なる絶縁材料からなるサイドウォールが形成されている，半導体装置。 - 請求項１〜８のうちいずれか１つに記載の半導体装置において、
上記第１のコンタクト孔の径は、最小デザインルールよりも小さい，半導体装置。 - 請求項１〜１２のうちいずれか１つに記載の半導体装置において、
上記第１の導体膜は、リフラクトリ金属窒化膜を有している，半導体装置。 - 請求項１３記載の半導体装置において、
上記第１の導体膜は、上記リフラクトリ金属窒化膜の下地膜としてリフラクトリ金属膜をさらに有している，半導体装置。 - 請求項１〜１２のうちいずれか１つに記載の半導体装置において、
上記第１の導体膜は、ＴｉＮ膜，ＴａＮ膜，Ｔｉ／ＴｉＮ膜及びＴｉ／ＴａＮ膜から選ばれるいずれか１つの膜である，半導体装置。 - 請求項１〜１５のうちいずれか１つに記載の半導体装置において、
上記第２の導体膜は、リフラクトリ金属膜である，半導体装置。 - 第１，第２の不純物拡散層を有する基板上に、絶縁膜を堆積する工程（ａ）と、
上記絶縁膜を貫通して上記第１の不純物拡散層に到達する第１のコンタクト孔と、上記絶縁膜を貫通して上記第２の不純物拡散層に到達する上記第１のコンタクト孔よりも大径の第２のコンタクト孔とを形成する工程（ｂ）と、
上記第１のコンタクト孔を埋め、上記第２のコンタクト孔の第２のコンタクト孔の底面及び側面を覆うととともに、上記絶縁膜の上に延びる第１の導体膜を堆積する工程（ｃ）と、
上記第１の導体膜の上に、上記第２のコンタクト孔を埋める第２の導体膜を堆積する工程（ｄ）とを含み、
上記第１のコンタクト孔を埋める第１の導体膜からなる第１のコンタクトプラグと、上記第２のコンタクト孔の底面及び側面上に堆積された上記第１の導体膜からなる壁部と、上記壁部の上に堆積された中心部とを有する第２のコンタクトプラグとを形成する半導体装置の製造方法。 - 請求項１７記載の半導体装置の製造方法において、
上記工程（ｄ）の後に、ＣＭＰ又はエッチバックを行なって、上記第１，第２の導体膜のうち上記絶縁膜上に位置する部分を除去する工程（ｅ）をさらに含む，半導体装置の製造方法。 - 請求項１７記載の半導体装置の製造方法において、
上記工程（ｄ）の後に、ＣＭＰ又はエッチバックを行なって、上記第２の導体膜のうち上記絶縁膜上に位置する部分を除去するとともに、上記第１の導体膜のうち上記絶縁膜上に位置する部分の少なくとも一部を残す工程（ｅ）と、
上記第１の導体膜をパターニングして、上記第１のコンタクトプラグに接続される配線を形成する工程（ｆ）と
をさらに含む，半導体装置の製造方法。 - 請求項１７記載の半導体装置の製造方法において、
上記工程（ｄ）の後に、ＣＭＰ又はエッチバックを行なって、上面を平坦化するとともに、上記第１及び第２の導体膜のうち上記絶縁膜上に位置する部分の少なくとも一部を残す工程（ｅ）と、
上記第１，第２の導体膜をパターニングして、上記第１のコンタクトプラグに接続される配線を形成する工程（ｆ）と
をさらに含む，半導体装置の製造方法。 - 請求項１７〜２０のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ａ）の前に、上記基板上には、ゲート電極，上記第１の不純物拡散層であるソース領域及びドレイン領域を有するメモリセルトランジスタが形成されており、
上記工程（ｄ）では、上記第１のコンタクト孔として、上記絶縁膜を貫通して上記メモリセルトランジスタの上記ソース領域に到達するストレージノードコンタクト孔を形成する，半導体装置の製造方法。 - 請求項２１記載の半導体装置の製造方法において、
上記工程（ｄ）では、上記第２のコンタクト孔として、上記絶縁膜を貫通して上記メモリセルトランジスタの上記ドレイン領域に到達するビット線コンタクト孔を形成する，半導体装置の製造方法。 - 請求項２１記載の半導体装置の製造方法において、
上記工程（ａ）の前に、上記基板上には、ゲート電極，及び上記第２の不純物拡散層であるソース・ドレイン領域とを有するロジック用ＭＩＳトランジスタとが形成されており、
上記工程（ｄ）では、上記第２のコンタクト孔として、上記絶縁膜を貫通して上記ロジック用トランジスタのソース・ドレイン領域に到達するソース・ドレインコンタクト孔を形成する，半導体装置の製造方法。 - 請求項１７〜２３のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｂ）は、
上記絶縁膜の上に、上記第１，第２のコンタクト孔を形成しようとする領域の上方にそれぞれ第１，第２の開口を有する第１のレジスト膜を形成する副工程（ｂ１）と、
上記第１のレジスト膜の上記第１，第２の開口の側面上に、第２のレジスト膜からなるレジストサイドウォールを形成する副工程（ｂ２）と、
上記第１のレジスト膜及び上記レジストサイドウォールをマスクとして、上記絶縁膜のエッチングを行なう副工程（ｂ３）と
を有しているとを特徴とする半導体装置の製造方法。 - 請求項１７〜２３のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｂ）は、
上記絶縁膜に、上記第１，第２のコンタクト孔よりも大径の第１，第２の初期コンタクト孔を開口させる副工程（ｂ１）と、
上記絶縁膜の上記第１，第２の初期コンタクト孔の側面を覆う第２の絶縁膜からなるサイドウォールを形成する副工程（ｂ２）と
を有している，半導体装置の製造方法。
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