JP2001284467A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2001284467A
JP2001284467A JP2000093260A JP2000093260A JP2001284467A JP 2001284467 A JP2001284467 A JP 2001284467A JP 2000093260 A JP2000093260 A JP 2000093260A JP 2000093260 A JP2000093260 A JP 2000093260A JP 2001284467 A JP2001284467 A JP 2001284467A
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gate
semiconductor device
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polysilicon
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Yoshiki Okumura
喜紀 奥村
Tomohiro Yamashita
朋弘 山下
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 ＣＭＯＳロジックデバイスおよびＤＲＡＭに
おけるゲート絶縁膜の突き抜け、ゲート電極のシート抵
抗増大を防止するとともに、ＣＭＯＳロジックデバイス
においてはロジックゲートアレイ部の面積増大を合わせ
て防止する。 【解決手段】 ストッパー窒化膜２５ｂおよび２５ｃ
は、高融点金属シリサイド膜２３ｂおよび２３ｃの上主
面と、それぞれのサイドウォール窒化膜１７１の上部端
面とで構成される平面領域上に配設されている。従っ
て、ることになり、上部配線とソース・ドレイン領域１
８および２０とをコンタクトホールを介して接続する際
に、コンタクトホールの形成位置がずれても、ポリサイ
ドゲート８ｂおよび８ｃが直接にコンタクトホールに係
合することが防止される。その結果、コンタクトホール
とゲート電極との重ね合せマージンを重ね合せ精度以上
に小さくすることができ、ゲートアレイ部の面積を小さ
くできる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にＭＯＳトランジスタを有する半
導体装置の改良に関する。
【０００２】
【従来の技術】半導体装置、特にＣＭＯＳロジックデバ
イスやダイナミックＲＡＭ（ＤＲＡＭ）では、高集積
化、大容量化が進むに伴い、種々の問題が発生してい
る。以下、従来のＣＭＯＳロジックデバイスおよびＤＲ
ＡＭのそれぞれについて製造工程を説明し、それぞれが
有する問題点について言及する。
【０００３】＜ＣＭＯＳロジックデバイスについて＞ま
ず、製造工程を順に示す図９８〜図１０９を用いて従来
のＣＭＯＳロジックデバイス８０の製造方法を説明す
る。なお、ＣＭＯＳロジックデバイス８０の構成は最終
工程を説明する図１０９に示す。また、以下の説明にお
いてはシリコン半導体基板の導電型をＰ型とする。
【０００４】図９８に示す工程において、Ｐ型シリコン
半導体基板１の主面内に選択的に素子分離２を形成し、
複数の活性領域を規定する。そして、図示しないレジス
トをマスクとしてＰ型不純物イオンおよびＮ型不純物イ
オンをそれぞれ選択的に注入することによって、Ｐ型シ
リコン半導体基板１内にＰ型ウェル領域３およびＮ型ウ
ェル領域４を形成する。なお、Ｐ型ウェル領域３がＮチ
ャネルＭＯＳトランジスタ領域（ＮＭＯＳ領域）とな
り、Ｎ型ウェル領域４がＰチャネルＭＯＳトランジスタ
領域（ＰＭＯＳ領域）となる。
【０００５】次に、図９９に示す工程において、Ｐ型ウ
ェル領域３およびＮ型ウェル領域４上に、後にゲート絶
縁膜となる絶縁膜５を形成し、続いて、全面に渡って後
にゲート電極の一部をなすポリシリコン膜６を形成す
る。
【０００６】次に、図１００に示す工程において、Ｎ型
ウェル領域４上にレジストＲ１を形成し、それをマスク
にしてＰ型ウェル領域３上のポリシリコン膜６にＮ型不
純物イオンを比較的高濃度（Ｎ+）に注入し、Ｎ+ドープ
トポリシリコン膜６ｂを形成する。
【０００７】レジストＲ１を除去後、図１０１に示す工
程において、Ｐ型ウェル領域３上にレジストＲ２を形成
し、それをマスクにしてＮ型ウェル領域４上のポリシリ
コン膜６にＰ型不純物イオンを比較的高濃度（Ｐ+）に
注入し、Ｐ+ドープトポリシリコン膜６ｃを形成する。
【０００８】次に、図１０２に示す工程において、Ｎ+
ドープトポリシリコン膜６ｂおよびＰ+ドープトポリシ
リコン膜６ｃ上に選択的にレジスト（図示せず）を形成
し、それをマスクとしてエッチングすることにより、Ｎ
+ポリシリコンゲート１０ｂおよびＰ+ポリシリコンゲー
ト１０ｃを同時に形成する。なお、以後の説明では両者
を単に、ポリシリコンゲート１０ｂおよび１０ｃと呼称
する場合もある。
【０００９】次に、図１０３に示す工程において、Ｎ型
ウェル領域４上にレジストＲ３を形成し、ポリシリコン
ゲート１０ｂおよびレジストＲ３をマスクにして、Ｐウ
ェル領域３内に低ドーズ量（１×１０13〜１×１０15ｃ
ｍ-2）のＮ型不純物（ＡｓあるいはＰ）のイオンを注入
することによって、Ｎ-ソース・ドレイン領域１２を形
成する。
【００１０】レジストＲ３を除去後、図１０４に示す工
程において、Ｐ型ウェル領域３上にレジストＲ４を形成
し、ポリシリコンゲート１０ｃおよびレジストＲ４をマ
スクにして、Ｎ型ウェル領域４内に低ドーズ量（１×１
０13〜１×１０14ｃｍ-2）のＰ型不純物（ＢあるいはＢ
Ｆ2）のイオンを注入することによって、Ｐ-ソース・ド
レイン領域１４を形成する。なお、以後の説明ではＮ-
ソース・ドレイン領域１２およびＰ-ソース・ドレイン
領域１４を単に、ソース・ドレイン領域１２および１４
と呼称する場合もある。
【００１１】レジストＲ４を除去後、全面に渡って窒化
膜を形成した後、当該窒化膜を異方性エッチングにより
エッチバックすることにより、図１０５に示すようにポ
リシリコンゲート１０ｂおよび１０ｃの側面にサイドウ
ォール窒化膜１７を形成する。なお、この際に絶縁膜５
を選択的に除去して、ポリシリコンゲート１０ｂおよび
１０ｃの下部にゲート絶縁膜５ｂおよび５ｃを形成す
る。
【００１２】次に、図１０６に示す工程において、Ｎ型
ウェル領域４上にレジストＲ５を形成し、Ｐ型ウェル領
域３上のポリシリコンゲート１０ｂ、サイドウォール窒
化膜１７およびレジストＲ５をマスクとして、Ｐ型ウェ
ル領域３内に高ドーズ量（１×１０15〜１×１０16ｃｍ
-2）のＮ型不純物イオンを注入することによって、Ｎ +
ソース・ドレイン領域１８を形成する。
【００１３】レジストＲ５を除去後、図１０７に示す工
程においてＰ型ウェル領域３上にレジストＲ６を形成
し、Ｎ型ウェル領域４上のポリシリコンゲート１０ｃ、
サイドウォール窒化膜１７およびレジストＲ６をマスク
として、Ｎ型ウェル領域４内に高ドーズ量（１×１０15
〜１×１０16ｃｍ-2）のＰ型不純物イオンを注入するこ
とによって、Ｐ+ソース・ドレイン領域２０を形成す
る。なお、以後の説明ではＮ+ソース・ドレイン領域１
８およびＰ+ソース・ドレイン領域２０を、単にソース
・ドレイン領域１８および２０と呼称する場合もある。
【００１４】レジストＲ６を除去後、全面に渡ってＴｉ
（チタン）あるいはＣｏ（コバルト）などの高融点金属
膜を形成し、窒素（Ｎ2）雰囲気中で熱処理することに
より、図１０８に示すようにポリシリコンゲート１０ｂ
および１０ｃ上にシリサイド反応により高融点金属シリ
サイド（ＴｉＳｉ2あるいはＣｏＳｉ2など）膜２３ｂお
よび２３ｃを、また、ソース・ドレイン領域１８および
２０上にも同時に高融点金属シリサイド膜５９ｂおよび
５９ｃを形成する。なお、図１０８においては未反応の
高融点金属膜を除去した状態を示している。いわゆるサ
リサイドプロセスを使用する。
【００１５】次に、図１０９に示す工程において、全面
に渡って層間絶縁膜５５を形成し、ソース・ドレイン領
域１８および２０に達するようにコンタクトホール５６
を形成する。その後、コンタクトホール５６内に、例え
ばタングステン（Ｗ）で形成された金属プラグ５７を埋
め込み、当該金属プラグ５７を覆うように層間絶縁膜５
５上にアルミ配線５８をパターニングすることで、ＣＭ
ＯＳロジックデバイス８０を得る。
【００１６】＜ＤＲＡＭデバイスについて＞ＤＲＡＭデ
バイスでは、ソフトエラー耐性の維持、およびキャパシ
タ容量確保の目的でメモリセルの三次元化が４Ｍ（メ
ガ）ＤＲＡＭ世代以降図られてきている。このメモリセ
ルの三次元化のための構造は、ＤＲＡＭ世代が進むに伴
い淘汰され、スタックトキャパシタセルとトレンチキャ
パシタセルとに集約されつつある。
【００１７】シリコン基板内に溝を形成し、その深さに
よりキャパシタ容量を確保しようとするトレンチキャパ
シタセルとは反対に、スタックトキャパシタセルは、キ
ャパシタをシリコン基板上に積み上げるように形成し、
その高さによりキャパシタ容量を確保しようとするもの
である。その代表例としては、１６ＭＤＲＡＭ世代から
用いられ始めた厚膜スタックトキャパシタセル、６４Ｍ
ＤＲＡＭ世代から用いられ始めた円筒キャパシタセル、
フィンキャパシタセルおよび厚膜粗面キャパシタセルな
どがある。これらのスタックトキャパシタセルのうち、
円筒キャパシタセルを有するＤＲＡＭ９０の製造方法に
ついて製造工程を順に示す図１１０（ａ）、（ｂ）〜図
１２５（ａ）、（ｂ）を用いて説明する。
【００１８】なお、ＤＲＡＭ９０の構成は最終工程を説
明する図１２５（ａ）、（ｂ）に示す。また、以下の説
明においては図１１０〜図１２５における（ａ）はＤＲ
ＡＭ９０のメモリセル部を示す部分断面図であり、図１
１０〜図１２５における（ｂ）はＤＲＡＭ９０のメモリ
セル部の周辺に形成されたセンスアンプやデコーダなど
の周辺回路部を示す部分断面図である。また、シリコン
半導体基板の導電型をＰ型とする。
【００１９】まず、図１１０（ａ）および図１１０
（ｂ）に示す工程において、Ｐ型シリコン半導体基板１
内に素子分離２を選択的に形成する。
【００２０】そして、図示しないレジストをマスクとし
てＰ型不純物イオンおよび、Ｎ型不純物イオンをそれぞ
れ選択的に注入することによって、Ｐ型シリコン半導体
基板１内に、メモリセル部においてはＰ型ウェル領域３
ａを、周辺回路部においてはＰ型ウェル領域３ｂとＮ型
ウェル領域４を形成する。
【００２１】次に、図１１１（ａ）および図１１１
（ｂ）に示す工程において、メモリセル部および周辺回
路部の全面に渡って、後にゲート絶縁膜となる絶縁膜５
を形成し、続いて、全面に渡って後にゲート電極の一部
をなすポリシリコン膜６を形成する。 そして、全面に
渡ってタングステンシリサイド膜（ＷＳｉ2）膜６１を
スパッタリング法やＣＶＤ法により形成する。
【００２２】次に、図１１２（ａ）および図１１２
（ｂ）に示す工程において、周辺回路部のＮ型ウェル領
域４上にレジストＲ１を形成し、それをマスクにしてメ
モリセル部のＰ型ウェル領域３ａ上および周辺回路部の
Ｐ型ウェル領域３ｂ上のポリシリコン膜６にＮ型不純物
イオンを比較的高濃度（Ｎ+）に注入し、Ｎ+ドープトポ
リシリコン膜６ａおよび６ｂを形成する。
【００２３】レジストＲ１を除去後、図１１３（ａ）お
よび図１１３（ｂ）に示す工程において、メモリセル部
のＰ型ウェル領域３ａ上および周辺回路部のＰ型ウェル
領域３ｂ上にレジストＲ２を形成し、それをマスクにし
てＮ型ウェル領域４上のポリシリコン膜６にＰ型不純物
イオンを比較的高濃度（Ｐ+）に注入し、Ｐ+ドープトポ
リシリコン膜６ｃを形成する。
【００２４】レジストＲ２を除去後、図１１４（ａ）お
よび図１１４（ｂ）に示す工程において、全面に渡って
窒化膜９を形成する。
【００２５】次に、図１１５（ａ）および図１１５
（ｂ）に示す工程において、窒化膜９上に図示しないレ
ジストを選択的に形成し、それをマスクとしてタングス
テンシリサイド膜６１、Ｎ+ドープトポリシリコン膜６
ａおよび６ｂ、Ｐ+ドープトポリシリコン膜６ｃを選択
的にエッチングすることにより、メモリセル部のＰ型ウ
ェル領域３ａおよび周辺回路部のＰ型ウェル領域３ｂ上
に、それぞれＮ+ポリサイドゲート６２ａおよび６２ｂ
を、周辺回路部のＮ型ウェル領域４上にＰ+ポリサイド
ゲート６２ｃを同時に形成する。
【００２６】ここで、Ｎ+ポリサイドゲート６２ａおよ
び６２ｂは、それぞれＮ+ドープトポリシリコン膜６ａ
および６ｂとタングステンシリサイド膜６１ａおよび６
１ｂとの積層構造となっており、それぞれの上部には窒
化膜９が上部窒化膜９ａおよび９ｂとして残る。
【００２７】また、Ｐ+ポリサイドゲート６２ｃはＰ+ド
ープトポリシリコン膜６ｃと、タングステンシリサイド
膜６１ｃとの積層構造となっており、上部には窒化膜９
が上部窒化膜９ｃとして残る。このとき、メモリセル部
の素子分離２の上部にもポリサイドゲート６２ａと同一
の構造のワード線（トランスファーゲート）６２が形成
される。なお、以後の説明ではＮ+ポリサイドゲート６
２ａ、６２ｂおよびＰ+ポリサイドゲート６２ｃを単
に、ポリサイドゲート６２ａ、６２ｂおよび６２ｃと呼
称する場合もある。
【００２８】次に、図１１６（ａ）および図１１６
（ｂ）に示す工程において、Ｎ型ウェル領域４上にレジ
ストＲ３を形成し、ポリサイドゲート６２ａ、６２ｂお
よびレジストＲ３をマスクにして、メモリセル部のＰ型
ウェル領域３ａ内および周辺回路部のＰ型ウェル領域３
ｂ内に低ドーズ量（１×１０13〜１×１０14ｃｍ-2）の
Ｎ型不純物（ＡｓあるいはＰ）のイオンを注入すること
によって、それぞれＮ-ソース・ドレイン１２１ａ、１
２２ａ、１２３ａおよび１２ｂを形成する。
【００２９】レジストＲ３を除去後、図１１７（ａ）お
よび図１１７（ｂ）に示す工程において、メモリセル部
のＰ型ウェル領域３ａ上および周辺回路部のＰ型ウェル
領域３ｂ上にレジストＲ４を形成し、ポリサイドゲート
６２ｃおよびレジストＲ４をマスクにして、Ｎ型ウェル
領域４内に低ドーズ量（１×１０13〜１×１０14ｃ
ｍ -2）のＰ型不純物（ＢあるいはＢＦ2）のイオンを注
入することによって、Ｐ-ソース・ドレイン領域１４を
形成する。なお、以後の説明ではＮ-ソース・ドレイン
１２１ａ〜１２３ａ、１２ｂおよびＰ-ソース・ドレイ
ン領域１４を単に、ソース・ドレイン領域１２１ａ〜１
２３ａ、１２ｂおよび１４と呼称する場合もある。
【００３０】レジストＲ４を除去後、図１１８（ａ）お
よび図１１８（ｂ）に示す工程において、全面に渡って
窒化膜１５を形成する。窒化膜１５はポリサイドゲート
６２ａ、６２ｂ、６２ｃおよびワード線６２によって構
成される凹凸の輪郭形状を保つように３０ｎｍ〜１００
ｎｍ程度の厚さに形成される。続いて、メモリセル部の
Ｐ型ウェル領域３ａ上および周辺回路部のＮ型ウェル領
域４上にレジストＲ５を形成し、これをマスクとして周
辺回路部のＰ型ウェル領域３ｂ上の窒化膜１５を異方性
エッチングによりエッチバックすることにより、ポリサ
イドゲート６２ｂおよび上部窒化膜９ｂの側面にサイド
ウォール窒化膜１７を形成する。なお、この際に絶縁膜
５を選択的に除去して、ポリサイドゲート６２ｂの下部
にゲート絶縁膜５ｂを形成する。
【００３１】そして、ポリサイドゲート６２ｂ、サイド
ウォール窒化膜１７およびレジストＲ５をマスクとし
て、Ｐ型ウェル領域３ｂ内に高ドーズ量（１×１０15〜
４×１０15ｃｍ-2）のＮ型不純物（ＡｓあるいはＰ）を
イオン注入することによって、Ｎ+ソース・ドレイン領
域１８１および１８２を形成する。
【００３２】レジストＲ５を除去後、図１１９（ａ）お
よび図１１９（ｂ）に示す工程において、メモリセル部
のＰ型ウェル領域３ａ上および周辺回路部のＰ型ウェル
領域３ｂ上にレジストＲ６を形成し、これをマスクとし
て周辺回路部のＮ型ウェル領域４上の窒化膜１５を異方
性エッチングによりエッチバックすることにより、ポリ
サイドゲート６２ｃおよび上部窒化膜９ｃの側面にサイ
ドウォール窒化膜１７を形成する。なお、この際に絶縁
膜５を選択的に除去して、ポリサイドゲート６２ｃの下
部にゲート絶縁膜５ｃを形成する。
【００３３】そして、ポリサイドゲート６２ｃ、サイド
ウォール窒化膜１７およびレジストＲ６をマスクとし
て、Ｎ型ウェル領域４に高ドーズ量（１×１０15〜４×
１０15ｃｍ-2）のＰ型不純物（ＢあるいはＢＦ2）をイ
オン注入することによって、Ｐ+ソース・ドレイン領域
２０１および２０２を形成する。なお、以後の説明では
Ｎ +ソース・ドレイン領域１８１、１８２およびＰ+ソー
ス・ドレイン領域２０１および２０２を、単にソース・
ドレイン領域１８１、１８２および２０１、２０２と呼
称する場合もある。
【００３４】レジストＲ６を除去後、全面に渡ってＴｉ
あるいはＣｏなどの高融点金属膜を形成し、窒素
（Ｎ2）雰囲気中で熱処理することにより、図１２０
（ａ）および図１２０（ｂ）に示す工程において、ソー
ス・ドレイン領域１８１、１８２および２０１、２０２
上にシリサイド反応により高融点金属シリサイド（Ｔｉ
Ｓｉ2あるいはＣｏＳｉ2など）膜５９ｂおよび５９ｃを
形成する。図１２０（ａ）および図１２０（ｂ）におい
ては未反応の高融点金属膜を除去した状態を示してい
る。
【００３５】次に、図１２１（ａ）および図１２１
（ｂ）に示す工程において、全面に渡って層間絶縁膜４
０を形成し、ＣＭＰ処理により平坦化した後、メモリセ
ル部において、層間絶縁膜４０および絶縁膜５を貫通し
ソース・ドレイン領域１２２ａに達するビット線コンタ
クトホール４１ａ、ソース・ドレイン領域１２１ａおよ
び１２３ａに達するストレージノードコンタクトホール
４１ｂを同時に形成する。
【００３６】その後、層間絶縁膜４０の全面に渡って導
電膜（例えばＮ型不純物を含んだポリシリコン膜）を形
成するとともに、当該導電膜をビット線コンタクトホー
ル４１ａおよびストレージノードコンタクトホール４１
ｂ内に埋め込む。そして、ＣＭＰ（Chemical Mechanica
l Polishing）処理により層間絶縁膜４０上の導電膜を
除去し、ビット線コンタクトホール４１ａおよびストレ
ージノードコンタクトホール４１ｂ内にポリシリコンプ
ラグ４２ａおよび４２ｂを形成する。
【００３７】このとき、ポリサイドゲート６２ａは、上
部窒化膜９ａおよび窒化膜１５によって覆われているの
で、コンタクトホール形成に際してのエッチングから保
護される。
【００３８】なお、窒化膜１５のうち、ポリサイドゲー
ト６２ａおよび上部窒化膜９ａの側面に接する部分をサ
イドウォール窒化膜１５１と呼称する。
【００３９】次に、図１２１（ａ）および図１２１
（ｂ）に示す工程において、層間絶縁膜４０の全面に渡
って層間絶縁膜４３を形成する。そして、メモリセル部
において、層間絶縁膜４３を貫通してポリシリコンプラ
グ４２ａに達するコンタクトホール４４を、また、周辺
回路部では層間絶縁膜４３および４８を貫通してソース
・ドレイン領域１８１、１８２および２０１、２０２に
達するコンタクトホール４５ａおよび４５ｂを同時に形
成する。なお、この際に絶縁膜５を選択的に除去して、
ポリサイドゲート６２ａの下部にゲート絶縁膜５ａを形
成する。
【００４０】その後、例えばタングステン（Ｗ）などの
高融点金属膜を層間絶縁膜４３の全面に渡って形成する
とともに、当該高融点金属膜をコンタクトホール４４お
よびコンタクトホール４５ａ、４５ｂ内に埋め込む。そ
して、写真製版およびエッチングにより、ビット線４６
および配線層４７を形成する。
【００４１】次に、図１２３（ａ）および図１２３
（ｂ）に示す工程において、全面に渡って酸化膜を形成
し、平坦化することにより層間絶縁膜４８を形成する。
なお、層間絶縁膜４８は、他の層間絶縁膜と区別するた
めにストレージノード下層の層間絶縁膜と呼称される。
【００４２】そして、少なくともメモリセル部におい
て、層間絶縁膜４８および４３を貫通してポリシリコン
プラグ４２ｂに達するストレージノードコンタクトホー
ル４９を形成する。
【００４３】次に、層間絶縁膜４８の全面に渡ってスト
レージノード形成用導体層を形成するのに伴って、スト
レージノードコンタクトホール４９内にもストレージノ
ード形成用導体層を埋め込む。
【００４４】そして、全面に渡って絶縁膜を厚く形成
し、写真製版およびエッチングの工程を経て、ストレー
ジノードの底部を構成する底面膜５０と、底面膜５０上
の厚い絶縁膜のみが残るように、ストレージノード形成
用導体層および厚い絶縁膜を除去する。ここで、底面膜
５０上の厚い絶縁膜は、円筒キャパシタ形成用絶縁膜５
１と呼称される。
【００４５】次に、図１２４（ａ）および図１２４
（ｂ）に示す工程において、全面に渡ってストレージノ
ード形成用導体層を再び形成し、底面膜５０および円筒
キャパシタ形成用絶縁膜５１の周囲にのみストレージノ
ード形成用導体層が残るように、ストレージノード形成
用導体層を選択的に除去する。ここで、残されたストレ
ージノード形成用導体層はストレージノードの側壁部を
構成する側面膜５２となる。なお、底面膜５０と側面膜
５２とでストレージノードＳＮを構成する。
【００４６】次に、円筒キャパシタ形成用絶縁膜５１の
みを除去した後、底面膜５０および側面膜５２の表面に
キャパシタゲート絶縁膜５３を形成する。そして、全面
に渡ってセルプレート形成用導電膜を形成し、写真製版
およびエッチングの工程を経て、メモリセル部にのみセ
ルプレート形成用導電膜を残す。ここで、残されたセル
プレート形成用導電膜はセルプレート電極５４となる。
【００４７】次に、図１２５（ａ）および図１２５
（ｂ）に示す工程において、全面に渡って酸化膜を形成
し、平坦化することにより層間絶縁膜５５を形成する。
なお、層間絶縁膜５５は他の層間絶縁膜と区別するため
にアルミ配線下層の層間絶縁膜と呼称される。
【００４８】次に、メモリセル部においては層間絶縁膜
５５を貫通してセルプレート電極５４に達するように、
周辺回路部においては層間絶縁膜５５および４８を貫通
して配線層４７に達するようにコンタクトホール５６を
形成する。
【００４９】次に、コンタクトホール５６内に、例えば
タングステン（Ｗ）で形成された金属プラグ５７を埋め
込み、当該金属プラグ５７を覆うように層間絶縁膜５５
上にアルミ配線５８をパターニングすることで、円筒キ
ャパシタセルを有するＤＲＡＭ９０を得ることができ
る。
【００５０】
【発明が解決しようとする課題】＜ＣＭＯＳロジックデ
バイスにおける課題＞まず、図９８〜図１０９を用いて
説明した従来のＣＭＯＳロジックデバイス８０の製造方
法に基づいて、ＣＭＯＳロジックデバイスにおける課題
について説明する。
【００５１】今後、デバイスのスケーリングと供にゲー
ト絶縁膜が薄くなり、さらに、ゲート電極長が短くなる
傾向にあるが、これらから様々な課題が生じる。その典
型例が、ゲート電極エッチング時のゲート絶縁膜突き抜
け、および、ゲート電極のシート抵抗増大、さらには、
上部配線からのコンタクトホールとゲート電極端とのマ
ージン確保によるロジックゲートアレイ部の面積増大で
ある。
【００５２】＜ゲート絶縁膜の突き抜け＞ゲート電極エ
ッチングは、図１０２を用いて説明したように、基本的
にはゲート絶縁膜となる絶縁膜５をエッチングストッパ
ーとして行われる。ところが、デバイスのスケーリング
と供にゲート絶縁膜、すなわち絶縁膜５が薄くなるとエ
ッチングストッパーとして機能しなくなり、絶縁膜５を
突き抜けてソース・ドレイン領域となる部分にまでエッ
チングが及んでしまう現象である。これが、ゲート電極
エッチング時のゲート絶縁膜突き抜けの問題である。
【００５３】＜ゲート電極のシート抵抗増大＞また、デ
バイスのスケーリングと供にゲート電極長が短くなる
と、ゲート電極のシート抵抗が増大してしまう。これに
より、ＣＭＯＳのゲート遅延時間が長くなり高速動作を
阻害してしまう。これが、ゲート電極のシート抵抗増大
の問題である。これを解決するために、従来のＣＭＯＳ
ロジックデバイスにおいては、図１０８を用いて説明し
たように、サリサイドプロセスにより、ポリシリコンゲ
ート１０ｂおよび１０ｃ上に高融点金属シリサイド膜２
３ｂおよび２３ｃを形成してポリサイドゲートとし、ゲ
ート電極の抵抗を低くするようにしている。しかし、こ
のような構成にした場合、ロジックゲートアレイ部の面
積増大という問題が発生する。
【００５４】＜ロジックゲートアレイ部の面積増大＞す
なわち、ロジックゲートアレイ部の面積を小さくするた
め、上部配線との接続を行うコンタクトホールとゲート
電極端部との重ね合せマージンを、重ね合せ精度以上に
縮小するという手法が採られるが、この場合、上述した
ポリサイドゲートでは、高融点金属シリサイド膜２３ｂ
および２３ｃが最上部にあるので、上部配線からのコン
タクトホールとゲート電極とが短絡することになる。こ
れを回避するためには、上部配線からのコンタクトホー
ルとゲート電極端縁部とのマージンを重ね合せ精度程度
に確保する必要がある。
【００５５】この重ね合せ精度は、トランジスタのゲー
ト長のスケーリングに比例する程は小さくならないの
で、ロジックゲートアレイ部の面積もトランジスタのゲ
ート長のスケーリングに比例する程は小さくならない。
これが、上部配線からのコンタクトホールとゲート電極
端とのマージン確保によるロジックゲートアレイ部の面
積増大の問題である。
【００５６】＜ＤＲＡＭにおける課題＞次に、図１１０
（ａ）、（ｂ）〜図１２５（ａ）、（ｂ）を用いて説明
した従来のＤＲＡＭ９０の製造方法に基づいて、ＤＲＡ
Ｍにおける課題について説明する。
【００５７】ＤＲＡＭにおいても、デバイスのスケーリ
ングと供にゲート電極長が短くなるとゲート電極のシー
ト抵抗が増大し、ゲート遅延時間が長くなり高速動作を
阻害するという問題はＣＭＯＳロジックと同様である。
【００５８】これを解決するために、ＤＲＡＭ９０にお
いては、図１１５（ａ）、（ｂ）を用いて説明したよう
にゲート電極はタングステンポリサイド膜で構成された
ポリサイドゲート６２ａ、６２ｂおよび６２ｃとなって
いる。
【００５９】また、ゲート絶縁膜の厚さは、メモリセル
部におけるゲート電極に印加されるブースト電圧（メモ
リセルのキャパシタの電荷を「Ｈｉｇｈ」レベルにする
ためにゲート電極に印加される、電源電圧よりも高い電
圧）に対して、ゲート絶縁膜信頼性が保証されるように
決定される。そして、図１１１（ａ）、（ｂ）を用いて
説明したように、周辺回路部においてもメモリセル部と
同じ厚さの絶縁膜５（ブースト電圧に対応する厚さを有
する）を形成するので、周辺回路部のＣＭＯＳロジック
デバイスの電流駆動能力が、適正な厚さのゲート絶縁膜
を有して構成された同世代のＣＭＯＳロジックデバイス
と比べて小さくなる。
【００６０】ところが、近年、高速化の著しいＭＰＵ
（MicroProcessing Unit）にＤＲＡＭ性能を追随させ、
実効的なデバイスの性能を向上させる要求が強くなり、
Ｓ（シンクロナス）ＤＡＲＭ、ＤＤＲ（ダブルデータレ
イショ）ＤＲＡＭ、さらには、Ｒ（ラムバス：Rambus）
ＤＲＡＭなどの高速インタフェースに対応したＤＲＡＭ
が注目されている。このようなＤＲＡＭでは、周辺回路
部のＣＭＯＳロジックデバイスに対しても、同世代のＣ
ＭＯＳロジックデバイス並みの性能が要求されている。
【００６１】このために、周辺回路部のＣＭＯＳロジッ
クデバイスにおいても、ゲート絶縁膜の厚さを、電源電
圧に合わせて薄くすることが考慮されつつある。しか
し、その場合は、周辺回路部においてもゲート電極成形
時にエッチングによりゲート絶縁膜の突き抜けが問題に
なる。
【００６２】本発明は、上記のような問題点を解消する
ためになされたもので、ＣＭＯＳロジックデバイスおよ
びＤＲＡＭにおけるゲート絶縁膜の突き抜け、ゲート電
極のシート抵抗増大を防止するとともに、ＣＭＯＳロジ
ックデバイスにおいてはロジックゲートアレイ部の面積
増大を合わせて防止することを目的とする。
【００６３】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、半導体基板上に配設されたＭＯＳト
ランジスタを含む少なくとも１の回路部を備えた半導体
装置であって、前記ＭＯＳトランジスタは、前記半導体
基板上に配設されたゲート絶縁膜と、前記ゲート絶縁膜
上に配設されたパターニングポリシリコン膜、該パター
ニングポリシリコン膜上に配設されたシリサイド膜で構
成されるポリサイドゲートと、前記ポリサイドゲートの
側面に配設され、その上部端面が前記ポリサイドゲート
の上主面とほぼ同一平面をなすサイドウォール絶縁膜
と、前記ポリサイドゲートの上主面と前記サイドウォー
ル絶縁膜の上部端面とで構成される平面領域上に配設さ
れた上部構造体とを備えている。
【００６４】本発明に係る請求項２記載の半導体装置
は、前記サイドウォール絶縁膜および前記上部構造体が
は窒化膜である。
【００６５】本発明に係る請求項３記載の半導体装置
は、前記シリサイド膜がチタンシリサイド膜またはコバ
ルトシリサイド膜である。
【００６６】本発明に係る請求項４記載の半導体装置
は、前記上部構造体が金属膜である。
【００６７】本発明に係る請求項５記載の半導体装置
は、前記シリサイド膜がチタンシリサイド膜またはコバ
ルトシリサイド膜であって、前記金属膜は、少なくとも
前記シリサイド膜の主面上に接するように配設されたバ
リアメタル膜と、前記バリアメタル膜上に配設されたタ
ングステン膜または銅膜とを有している。
【００６８】本発明に係る請求項６記載の半導体装置
は、前記バリアメタル膜が、窒化チタン膜または窒化タ
ンタル膜である。
【００６９】本発明に係る請求項７記載の半導体装置
は、半導体基板上に配設されたＭＯＳトランジスタを含
む少なくとも１の回路部を備えた半導体装置であって、
前記ＭＯＳトランジスタは、その第１の部分が前記半導
体基板上に接するように配設されたゲート絶縁膜と、前
記ゲート絶縁膜の前記第１の部分上に配設されるととも
に、その側面が前記ゲート絶縁膜の第２の部分で覆われ
た金属ゲートと、前記金属ゲートの側面に、前記ゲート
絶縁膜の第２の部分を間に挟んで配設されたサイドウォ
ール絶縁膜と、を備えている。
【００７０】本発明に係る請求項８記載の半導体装置
は、前記金属ゲートが、タングステン膜または銅膜であ
る。
【００７１】本発明に係る請求項９記載の半導体装置
は、前記ゲート絶縁膜が、ＣＶＤ法で形成された絶縁膜
である。
【００７２】本発明に係る請求項１０記載の半導体装置
は、前記少なくとも１の回路部が、データ保持部およ
び、前記データ保持部に連動して動作する周辺回路部で
あって、前記ＭＯＳトランジスタは前記データ保持部に
配設される。
【００７３】本発明に係る請求項１１記載の半導体装置
は、前記少なくとも１の回路部は、前記半導体基板上に
形成されたデータ保持部および、前記データ保持部に連
動して動作する周辺回路部であって、前記ＭＯＳトラン
ジスタは前記周辺回路部に配設される。
【００７４】本発明に係る請求項１２記載の半導体装置
の製造方法は、半導体基板上に配設されたＭＯＳトラン
ジスタを含む少なくとも１の回路部を備えた半導体装置
の製造方法であって、前記ＭＯＳトランジスタの製造工
程が、前記半導体基板上に全面に渡って絶縁膜を形成す
る工程(ａ)と、前記絶縁膜上に全面に渡ってポリシリコ
ン膜を形成する工程(ｂ)と、前記ポリシリコン膜上に全
面に渡って第１の窒化膜を形成する工程(ｃ)と、前記第
１の窒化膜を前記ＭＯＳトランジスタのゲート電極パタ
ーンに合わせてパターニングして上部窒化膜を形成し、
当該上部窒化膜をマスクとして前記ポリシリコン膜をパ
ターニングして、パターニングポリシリコン膜上に前記
上部窒化膜が積層されたポリシリコンゲートを形成する
工程(ｄ)と、前記ポリシリコンゲートの側面にサイドウ
ォール窒化膜を形成する工程(ｅ)と、前記サイドウォー
ル窒化膜が形成された前記ポリシリコンゲートを層間絶
縁膜で埋め込んだ後、前記上部窒化膜の上主面が露出す
るように前記層間絶縁膜を平坦化する工程(ｆ)と、前記
上部窒化膜および前記上部窒化膜の側面の前記サイドウ
ォール窒化膜を除去してリセス部を形成する工程(ｇ)
と、前記リセス部の底部の前記パターニングポリシリコ
ン膜をシリサイド化してシリサイド膜を形成し、ポリサ
イドゲートを形成する工程(ｈ)と、前記リセス部に上部
構造体を埋め込む工程(ｉ)とを備えている。
【００７５】本発明に係る請求項１３記載の半導体装置
の製造方法は、前記工程(ｉ)が、前記リセス部に第２の
窒化膜を埋め込み、前記リセス部内にのみ前記上部構造
体が残るように平坦化する工程を含んでいる。
【００７６】本発明に係る請求項１４記載の半導体装置
の製造方法は、前記工程(ｉ)が、前記リセス部の内面に
バリアメタル膜を形成する工程と、前記バリアメタル膜
で内面が覆われた前記リセス部にタングステン膜または
銅膜を埋め込む工程と、前記リセス部内にのみ前記上部
構造体が残るように、前記バリアメタル膜と、前記タン
グステン膜または前記銅膜を平坦化する工程を含んでい
る。
【００７７】本発明に係る請求項１５記載の半導体装置
の製造方法は、前記工程(ｅ)が、前記ポリシリコンゲー
トの凹凸の輪郭形状を保つように、前記ポリシリコンゲ
ートを第３の窒化膜で覆う工程を含み、前記第３の窒化
膜のうち、前記ポリシリコンゲートの側面に接する部分
が前記サイドウォール窒化膜となる。
【００７８】本発明に係る請求項１６記載の半導体装置
の製造方法は、前記工程(ｅ)が、前記ポリシリコンゲー
トの凹凸の輪郭形状を保つように、前記ポリシリコンゲ
ートを第３の窒化膜で覆い、該第３の窒化膜を異方性エ
ッチングによりエッチバックすることで前記サイドウォ
ール窒化膜を形成する工程を含んでいる。
【００７９】本発明に係る請求項１７記載の半導体装置
の製造方法は、半導体基板上に配設されたＭＯＳトラン
ジスタを含む少なくとも１の回路部を備えた半導体装置
の製造方法であって、前記ＭＯＳトランジスタの製造工
程が、前記半導体基板上に全面に渡って下敷き酸化膜を
形成する工程(ａ)と、前記下敷き酸化膜上に全面に渡っ
て窒化膜を形成する工程(ｂ)と、前記窒化膜上に全面に
渡って平坦化された層間絶縁膜を形成する工程(ｃ)と、
前記層間絶縁膜および前記窒化膜を前記ＭＯＳトランジ
スタのゲート電極パターンに合わせてパターニングして
トレンチを形成する工程(ｄ)と、前記トレンチの底部の
前記下敷き酸化膜を除去した後、少なくとも前記半導体
基板に接する部分にゲート絶縁膜を形成する工程(ｅ)
と、前記トレンチに金属膜を埋め込んで金属ゲートを形
成する工程(ｆ)と、を備えている。
【００８０】本発明に係る請求項１８記載の半導体装置
の製造方法は、前記工程(ｅ)が、前記トレンチの内面に
ＣＶＤ法により前記ゲート絶縁膜を形成する工程を含
み、前記工程(ｆ)は、前記ゲート絶縁膜で内面が覆われ
た前記トレンチに前記金属膜を埋め込む工程を含んでい
る。
【００８１】
【発明の実施の形態】＜Ａ．実施の形態１＞ ＜Ａ−１．製造方法＞製造工程を順に示す図１〜図１８
を用いて本発明に係る実施の形態１のＣＭＯＳロジック
デバイス１００の製造方法を説明する。なお、ＣＭＯＳ
ロジックデバイス１００の構成は最終工程を説明する図
１８に示す。また、以下の説明においてはシリコン半導
体基板の導電型をＰ型とする。
【００８２】図１に示す工程において、Ｐ型シリコン半
導体基板１の主面内に選択的に素子分離２を形成し、複
数の活性領域を規定する。そして、図示しないレジスト
をマスクとしてＰ型不純物イオンおよびＮ型不純物イオ
ンをそれぞれ選択的に注入することによって、Ｐ型シリ
コン半導体基板１内にＰ型ウェル領域３およびＮ型ウェ
ル領域４を形成する。なお、Ｐ型ウェル領域３がＮチャ
ネルＭＯＳトランジスタ領域（ＮＭＯＳ領域）となり、
Ｎ型ウェル領域４がＰチャネルＭＯＳトランジスタ領域
（ＰＭＯＳ領域）となる。
【００８３】次に、図２に示す工程において、Ｐ型ウェ
ル領域３およびＮ型ウェル領域４上に、後にゲート絶縁
膜となる絶縁膜５を形成し、続いて、後にゲート電極の
一部をなすポリシリコン膜６を全面に渡って形成する。
【００８４】次に、図３に示す工程において、Ｎ型ウェ
ル領域４上にレジストＲ１を形成し、それをマスクにし
てＰ型ウェル領域３上のポリシリコン膜６にＮ型不純物
（ＡｓあるいはＰ）イオンを比較的高濃度（Ｎ+）に注
入し、Ｎ+ドープトポリシリコン膜６ｂを形成する。
【００８５】レジストＲ１を除去後、図４に示す工程に
おいて、Ｐ型ウェル領域３上にレジストＲ２を形成し、
それをマスクにしてＮ型ウェル領域４上のポリシリコン
膜６にＰ型不純物（ＢあるいはＢＦ2）イオンを比較的
高濃度（Ｐ+）に注入し、Ｐ+ドープトポリシリコン膜６
ｃを形成する。なお、以後の説明では、Ｎ+ドープトポ
リシリコン膜６ｂおよびＰ+ドープトポリシリコン膜６
ｃを単に、ドープトポリシリコン膜６ｂおよび６ｃと呼
称する場合もある。
【００８６】次に、レジストＲ２を除去後、図５に示す
工程において、全面に渡って窒化膜９を形成する。
【００８７】次に、図６に示す工程において、窒化膜９
上に図示しないレジストを選択的に形成し、それをマス
クとして窒化膜９、ドープトポリシリコン膜６ｂおよび
６ｃを選択的にエッチングすることにより、Ｐ型ウェル
領域３およびＮ型ウェル領域４に、Ｎ+ポリシリコンゲ
ート７ｂおよびＰ+ポリシリコンゲート７ｃを同時に形
成する。なお、Ｎ+ポリシリコンゲート７ｂは、ドープ
トポリシリコン膜６ｂに上部窒化膜９ｂを積層した構造
であり、Ｐ+ポリシリコンゲート７ｃは、ドープトポリ
シリコン膜６ｃに上部窒化膜９ｂを積層した構造であ
る。また、以後の説明ではＮ+ポリシリコンゲート７ｂ
およびＰ+ポリシリコンゲート７ｃを単に、ポリシリコ
ンゲート７ｂおよび７ｃと呼称する場合もある。
【００８８】次に、図７に示す工程において、Ｎ型ウェ
ル領域４上にレジストＲ３を形成し、ポリシリコンゲー
ト７ｂおよびレジストＲ３をマスクにして、Ｐウェル領
域３内に低ドーズ量（１×１０13〜１×１０14ｃｍ-2）
のＮ型不純物（ＡｓあるいはＰ）のイオンを注入するこ
とによって、Ｎ-ソース・ドレイン領域１２を形成す
る。
【００８９】次に、レジストＲ３を除去後、図８に示す
工程において、Ｐ型ウェル領域３上にレジストＲ４を形
成し、ポリシリコンゲート７ｃおよびレジストＲ４をマ
スクにして、Ｎ型ウェル領域４内に低ドーズ量（１×１
０13〜１×１０14ｃｍ-2）のＰ型不純物（ＢあるいはＢ
Ｆ2）のイオンを注入することによって、Ｐ-ソース・ド
レイン領域１４を形成する。なお、以後の説明ではＮ-
ソース・ドレイン領域１２およびＰ-ソース・ドレイン
領域１４を単に、ソース・ドレイン領域１２および１４
と呼称する場合もある。
【００９０】次に、レジストＲ４を除去後、全面に渡っ
て窒化膜を形成した後、当該窒化膜を異方性エッチング
によりエッチバックすることにより、図９に示すように
ポリシリコンゲート７ｂおよび７ｃの側面にサイドウォ
ール窒化膜１７１を形成する。なお、この際に絶縁膜５
を選択的に除去して、ポリシリコンゲート７ｂおよび７
ｃの下部にゲート絶縁膜５ｂおよび５ｃを形成する。
【００９１】次に、図１０に示す工程において、Ｎ型ウ
ェル領域４上にレジストＲ５を形成し、Ｐ型ウェル領域
３上のポリシリコンゲート７ｂ、サイドウォール窒化膜
１７１およびレジストＲ５をマスクとして、Ｐ型ウェル
領域３内に高ドーズ量（１×１０15〜４×１０15ｃ
ｍ-2）のＮ型不純物（ＡｓあるいはＰ）イオンを注入す
ることによって、Ｎ+ソース・ドレイン領域１８を形成
する。
【００９２】次に、レジストＲ５を除去後、図１１に示
す工程においてＰ型ウェル領域３上にレジストＲ６を形
成し、Ｎ型ウェル領域４上のポリシリコンゲート７ｃ、
サイドウォール窒化膜１７１およびレジストＲ６をマス
クとして、Ｎ型ウェル領域４内に高ドーズ量（１×１０
15〜４×１０15ｃｍ-2）のＰ型不純物（ＢあるいはＢＦ
2）イオンを注入することによって、Ｐ+ソース・ドレイ
ン領域２０を形成する。なお、以後の説明ではＮ+ソー
ス・ドレイン領域１８およびＰ+ソース・ドレイン領域
２０を、単にソース・ドレイン領域１８および２０と呼
称する場合もある。
【００９３】次に、レジストＲ６を除去後、全面に渡っ
てＴｉ（チタン）あるいはＣｏ（コバルト）などの高融
点金属膜を形成し、窒素（Ｎ2）雰囲気中で熱処理する
ことにより、図１２に示すようにソース・ドレイン領域
１８および２０上にシリサイド反応により高融点金属シ
リサイド（ＴｉＳｉ2あるいはＣｏＳｉ2など）膜５９ｂ
および５９ｃを形成する。なお、図１２においては未反
応の高融点金属膜を除去した状態を示している。
【００９４】次に、図１３に示す工程において、全面に
渡って例えば酸化膜で構成される層間絶縁膜２１を形成
し、ポリシリコンゲート７ｂおよび７ｃの上面、すなわ
ち上部窒化膜９ｂおよび９ｃの主面が露出するようにＣ
ＭＰ処理により平坦化し、ポリシリコンゲート７ｂと７
ｃとの間に層間絶縁膜２１が埋め込まれた形状にする。
【００９５】なお、層間絶縁膜２１を構成する酸化膜
は、熱酸化膜、ＣＶＤ（Chemical Vapor Deposition）
法によって形成した酸化膜、ＳＯＧ（Spin On Glass）
法によって形成した酸化膜など、その形成方法に限定は
なく、また、リン、ボロン、ヒ素、フッ素、窒素などを
導入したものであっても良い。
【００９６】次に、図１４に示す工程において、ドライ
エッチングにより上部窒化膜９ｂ、９ｃの全部およびサ
イドウォール窒化膜１７１の一部を選択的に除去するこ
とにより、リセス部２２ｂおよび２２ｃを形成する。
【００９７】次に、全面に渡ってＴｉあるいはＣｏなど
の高融点金属膜を形成し、窒素雰囲気中で熱処理するこ
とにより、図１５に示すようにドープトポリシリコン膜
６ｂおよび６ｃの上面にのみ、シリサイド反応により高
融点金属シリサイド（ＴｉＳｉ2あるいはＣｏＳｉ2な
ど）膜２３ｂおよび２３ｃを形成してポリサイドゲート
８ｂおよび８ｃを形成する。なお、図１５においては未
反応の高融点金属膜を除去した状態を示している。
【００９８】次に、図１６に示す工程において、全面に
渡って窒化膜２４を形成するととともに、リセス部２２
ｂおよび２２ｃを窒化膜２４で埋め込む。
【００９９】次に、図１７に示す工程において、リセス
部２２ｂおよび２２ｃ内のみに窒化膜２４が残るように
ＣＭＰ処理により平坦化を行うことにより、上部配線と
ソース・ドレイン領域１８および２０との電気的接続を
ＳＡＣ（Self-Aligned Contact）開口プロセスを使用し
てコンタクトホールにより行う場合のストッパー窒化膜
（上部窒化膜）２５ｂおよび２５ｃを形成する。
【０１００】なお、ストッパー窒化膜２５ｂおよび２５
ｃは、高融点金属シリサイド膜２３ｂおよび２３ｃの上
主面と、それぞれのサイドウォール窒化膜１７１の上部
端面とで構成される平面領域上に配設されるので、上部
構造体と呼称する場合もある。
【０１０１】最後に、図１８に示す工程において、全面
に渡って層間絶縁膜５５を形成し、ソース・ドレイン領
域１８および２０に達するようにコンタクトホール５６
を形成する。その後、コンタクトホール５６内に、例え
ばタングステン（Ｗ）で形成された金属プラグ５７を埋
め込み、当該金属プラグ５７を覆うように層間絶縁膜５
５上にアルミ配線５８をパターニングすることで、ＣＭ
ＯＳロジックデバイス１００を得る。
【０１０２】＜Ａ−２．作用効果＞以上説明したＣＭＯ
Ｓロジックデバイス１００においては、図１７を用いて
説明したように、ポリサイドゲート８ｂおよび８ｃの側
面にはサイドウォール窒化膜１７１が配設され、ポリサ
イドゲート８ｂおよび８ｃの上部およびサイドウォール
窒化膜１７１の上部を覆うようにストッパー窒化膜２５
ｂおよび２５ｃが配設されているので、ポリサイドゲー
ト８ｂおよび８ｃが窒化膜で覆われることになる。従っ
て、上部配線とソース・ドレイン領域１８および２０と
の電気的接続をコンタクトホールを介して接続する際
に、コンタクトホールの形成位置がポリサイドゲート８
ｂおよび８ｃに近接する方向にずれても、ポリサイドゲ
ート８ｂおよび８ｃが直接にコンタクトホールに係合す
ることが防止される。
【０１０３】その結果、上部配線とソース・ドレイン領
域１８および２０との電気的接続を行うコンタクトホー
ルを設ける際に、ゲート電極との重ね合せマージンを重
ね合せ精度以上に小さくすることができ、ロジックデバ
イスにおけるゲートアレイ部の面積を小さくできる。
【０１０４】また、ストッパー窒化膜２５ｂおよび２５
ｃがサイドウォール窒化膜１７１の上部端面を覆うの
で、サイドウォール窒化膜１７１の上部を保護し、コン
タクトホール等の形成に際してエッチングでサイドウォ
ール窒化膜１７１の上部が除去されることを防止でき
る。
【０１０５】また、ポリサイドゲート８ｂおよび８ｃと
して、ＷＳｉ2よりも低抵抗のＴｉＳｉ2あるいはＣｏＳ
ｉ2を使用するので、ゲート長のスケーリングに伴うゲ
ート電極のシート抵抗増大を抑制することができる。
【０１０６】なお、ＴｉＳｉ2はＷＳｉ2のドライエッチ
ングに使用されるようなエッチング手段ではエッチング
による成形ができず、またＣｏＳｉ2はエッチングによ
る成形は可能であるが、エッチングにより発生するポリ
マーの除去や、エッチングダストの除去を行うためのウ
エット処理に対する耐性が弱く、ＣｏＳｉ2が溶解する
などの問題がある。従って、図１０８を用いて説明した
ように、サリサイドプロセスにより、ポリシリコンゲー
ト１０ｂおよび１０ｃ上と同時にソース・ドレイン領域
１８および２０上にもＴｉＳｉ2あるいはＣｏＳｉ2の高
融点金属シリサイド膜を形成していた。
【０１０７】しかし、この方法では、高融点金属シリサ
イド膜２３ｂおよび２３ｃ上にはストッパー窒化膜を形
成することができなかったが、本実施の形態では、図１
３〜図１７を用いて説明したように、ポリシリコンゲー
ト７ｂおよび７ｃが層間絶縁膜２１に埋め込まれるよう
に構成し、ポリシリコンゲート７ｂおよび７ｃを構成す
る上部窒化膜９ｂおよび９ｃを除去してリセス部２２ｂ
および２２ｃを形成する。そして、リセス部２２ｂおよ
び２２ｃの底面に露出するドープトポリシリコン膜６ｂ
および６ｃの上面にのみＴｉＳｉ2あるいはＣｏＳｉ2な
どの高融点金属シリサイド膜２３ｂおよび２３ｃを形成
するので、高融点金属シリサイド膜２３ｂおよび２３ｃ
の形成後に、リセス部２２ｂおよび２２ｃを窒化膜２４
で埋め込むことで、ポリサイドゲート８ｂおよび８ｃを
窒化膜で覆うことができる。
【０１０８】＜Ｂ．実施の形態２＞以上説明した本発明
に係る実施の形態１のＣＭＯＳロジックデバイス１００
においては、ポリサイドゲート８ｂおよび８ｃ上に、ス
トッパー窒化膜２５ｂおよび２５ｃを設けることで、コ
ンタクトホール形成に際してのポリサイドゲート８ｂお
よび８ｃの保護膜とする構成を示したが、ゲート電極の
シート抵抗増大を抑制するという観点に立てば、以下に
説明するようなＣＭＯＳロジックデバイス２００が有効
である。
【０１０９】＜Ｂ−１．製造方法＞以下、製造工程を順
に示す図１９〜図２３を用いて本発明に係る実施の形態
２のＣＭＯＳロジックデバイス２００の製造方法を説明
する。なお、ＣＭＯＳロジックデバイス２００の構成は
最終工程を説明する図２３に示す。また、以下の説明に
おいてはシリコン半導体基板の導電型をＰ型とする。
【０１１０】また、図１９に示す構成に至るまでの工程
は、図１〜図１４を用いて説明したＣＭＯＳロジックデ
バイス１００の製造工程と同一であるので、図示および
説明は省略する。
【０１１１】図１９に示すように、リセス部２２ｂおよ
び２２ｃを形成した後、図２０に示す工程において、全
面に渡ってＴｉあるいはＣｏなどの高融点金属膜を形成
するとともに、ドープトポリシリコン膜６ｂおよび６ｃ
上に形成したリセス部２２ｂおよび２２ｃ内にも高融点
金属膜を形成し、窒素雰囲気中で熱処理することによ
り、ドープトポリシリコン膜６ｂおよび６ｃの上面にの
み、シリサイド反応により高融点金属シリサイド（Ｔｉ
Ｓｉ2あるいはＣｏＳｉ2など）膜２３ｂおよび２３ｃを
形成してポリサイドゲート８ｂおよび８ｃを形成する。
さらに、全面に渡ってＴｉＮ（窒化チタン）あるいはＴ
ａＮ（窒化タンタル）などの高融点金属窒化膜２９（バ
リアメタル膜）を形成する。
【０１１２】高融点金属窒化膜２９は、リセス部２２ｂ
および２２ｃの内壁から高融点金属シリサイド膜２３
ｂ、２３ｃの上部にかけてを覆い、リセス部２２ｂおよ
び２２ｃを維持するように厚さ１０ｎｍ〜１００ｎｍ程
度に形成される。
【０１１３】次に、図２１に示す工程において、全面に
渡って、ＷあるいはＣｕ（銅）などの金属膜３０を形成
するとともに、リセス部２２ｂおよび２２ｃを埋め込
む。
【０１１４】次に、図２２に示す工程において、リセス
部２２ｂおよび２２ｃ内のみに金属膜３０が残るように
ＣＭＰ処理により平坦化を行うことにより、リセス部２
２ｂに高融点金属窒化膜２９がバリアメタル２９ｂとし
て残り、バリアメタル２９ｂを介して金属電極３０ｂが
埋め込まれ、ポリサイドゲート８ｂと一体となってＮ +
ポリ金属ゲート１１ｂが形成され、また、リセス部２２
ｃに高融点金属窒化膜２９がバリアメタル２９ｃとして
残り、バリアメタル２９ｃを介して金属電極３０ｃが埋
め込まれ、ポリサイドゲート８ｃと一体となってＰ+ポ
リ金属ゲート１１ｃが形成される。
【０１１５】なお、バリアメタル２９ｂ、金属電極３０
ｂおよびバリアメタル２９ｃ、金属電極３０ｃは、高融
点金属シリサイド膜２３ｂおよび２３ｃの上主面と、そ
れぞれのサイドウォール窒化膜１７１の上部端面とで構
成される平面領域上に配設されるので、上部構造体と呼
称する場合もある。
【０１１６】なお、以後の説明ではＮ+ポリ金属ゲート
１１ｂおよびＰ+ポリ金属ゲート１１ｃを単に、ポリ金
属ゲート１１ｂおよび１１ｃと呼称する場合もある。
【０１１７】最後に、図２３に示す工程において、全面
に渡って層間絶縁膜５５を形成し、ソース・ドレイン領
域１８および２０に達するようにコンタクトホール５６
を形成する。その後、コンタクトホール５６内に、例え
ばタングステン（Ｗ）で形成された金属プラグ５７を埋
め込み、当該金属プラグ５７を覆うように層間絶縁膜５
５上にアルミ配線５８をパターニングすることで、ＣＭ
ＯＳロジックデバイス２００を得る。
【０１１８】＜Ｂ−２．作用効果＞以上説明したＣＭＯ
Ｓロジックデバイス２００においては、図２２を用いて
説明したように、層間絶縁膜２１内のリセス部２２ｂに
バリアメタル２９ｂを介して金属電極３０ｂが埋め込ま
れ、ポリサイドゲート８ｂと一体となったポリ金属ゲー
ト１１ｂおよび、リセス部２２ｃにバリアメタル２９ｃ
を介して金属電極３０ｃが埋め込まれ、ポリサイドゲー
ト８ｃと一体となったポリ金属ゲート１１ｃを使用する
ので、ポリサイドゲート８ｂおよび８ｃだけを使用する
場合に比べて、ゲート長のスケーリングに伴うゲート電
極のシート抵抗増大をさらに抑制することができる。
【０１１９】なお、バリアメタル２９ｂおよび２９ｃ
は、ポリシリコン膜６ｂおよび６ｃと、タングステンや
銅で構成される金属電極３０ｂおよび３０ｃとの反応を
防止し、特に、ＴｉＮは金属電極３０ｂおよび３０ｃを
タングステンで構成する場合に適し、ＴａＮは金属電極
３０ｂおよび３０ｃを銅で構成する場合に適している。
【０１２０】そして、金属電極３０ｂおよび３０ｃをタ
ングステンや銅で構成することで、ゲート抵抗を低減す
ることができ、また、今後開発が進む新たな配線材料に
対応することができる。
【０１２１】また、製造工程においては、図１９〜図２
２を用いて説明したように、ポリシリコンゲート７ｂお
よび７ｃ間を層間絶縁膜２１で埋め込み、ポリシリコン
ゲート７ｂおよび７ｃを構成する上部窒化膜９ｂ、９ｃ
の全部およびサイドウォール窒化膜１７１の一部を選択
的に除去して形成したリセス部２２ｂおよび２２ｃに、
バリアメタル２９ｂ、金属電極３０ｂおよびバリアメタ
ル２９ｃ、金属電極３０ｃを埋め込んでポリ金属ゲート
１１ｂおよび１１ｃを形成する。従って、金属電極３０
ｂおよび３０ｃの成形に際して、エッチングプロセスが
不要となり、エッチングにより発生するポリマーの除去
や、エッチングダストの除去を行うためのウエット処理
に対する耐性や、酸化に対する耐性が弱い金属電極３０
ｂおよび３０ｃを保護することができる。
【０１２２】また、いわゆるゲートエッチングは、図６
において説明したように、ゲート絶縁膜に対して極めて
高い選択比をもつポリシリコン膜に対してのみ行われる
ことになり、ポリシリコン膜上に金属膜を形成し、それ
をエッチングしてポリ金属ゲートを形成する方法に比べ
て、ゲート絶縁膜を突き抜けてソース・ドレイン領域と
なる部分にまでエッチングが及ぶことを防止できる。
【０１２３】＜Ｃ．実施の形態３＞ ＜Ｃ−１．製造方法＞製造工程を順に示す図２４〜図３
６を用いて本発明に係る実施の形態３のＣＭＯＳロジッ
クデバイス３００の製造方法を説明する。なお、ＣＭＯ
Ｓロジックデバイス３００の構成は最終工程を説明する
図３６に示す。また、以下の説明においてはシリコン半
導体基板の導電型をＰ型とする。
【０１２４】図２４に示す工程において、Ｐ型シリコン
半導体基板１の主面内に選択的に素子分離２を形成し、
複数の活性領域を規定する。そして、図示しないレジス
トをマスクとしてＰ型不純物イオンおよびＮ型不純物イ
オンをそれぞれ選択的に注入することによって、Ｐ型シ
リコン半導体基板１内にＰ型ウェル領域３およびＮ型ウ
ェル領域４を形成する。なお、Ｐ型ウェル領域３がＮチ
ャネルＭＯＳトランジスタ領域（ＮＭＯＳ領域）とな
り、Ｎ型ウェル領域４がＰチャネルＭＯＳトランジスタ
領域（ＰＭＯＳ領域）となる。
【０１２５】次に、図２５に示す工程において、Ｐ型ウ
ェル領域３およびＮ型ウェル領域４上に下敷き酸化膜
（Underlaid Oxide Film）６０を形成した後、全面に渡
って窒化膜１６を形成する。その後、全面に渡って例え
ば酸化膜で構成される層間絶縁膜２１を形成する。な
お、層間絶縁膜２１は、後に形成される金属ゲートの厚
さとほぼ同じ程度となるように平坦化されている。
【０１２６】次に、図２６に示す工程において、層間絶
縁膜２１上に図示しないレジストを選択的に形成し、そ
れをマスクとして層間絶縁膜２１を窒化膜１６をストッ
パーとしてエッチングする。その後、窒化膜１６を下敷
き酸化膜６０をストッパーとしてエッチングすることに
より、層間絶縁膜２１および窒化膜１６を貫通するトレ
ンチ３６ｂおよび３６ｃを、Ｐ型ウェル領域３上および
Ｎ型ウェル領域４上に形成する。
【０１２７】その後、図２７に示す工程において、トレ
ンチ３６ｂおよび３６ｃの底面部の下敷き酸化膜６０を
ウエットエッチングにより除去し、その部分に直接に熱
酸化や熱窒化を施してゲート絶縁膜３７ｂおよび３７ｃ
を形成し、さらに、全面に渡ってＷあるいはＣｕなどの
金属膜３１を形成するとともに、トレンチ３６ｂおよび
３６ｃを埋め込む。
【０１２８】次に、図２８に示す工程において、トレン
チ３６ｂおよび３６ｃ内のみに金属膜３１が残るように
ＣＭＰ処理により平坦化を行うことにより、トレンチ３
６ｂ内に金属ゲート３１ｂが形成され、トレンチ３６ｃ
内に金属ゲート３１ｃが形成される。
【０１２９】次に、図２９に示す工程において、窒化膜
１６をストッパーとして層間絶縁膜２１をエッチングに
より除去し、さらに、下敷き酸化膜６０をストッパーと
して窒化膜１６をエッチングにより除去する。
【０１３０】次に、図３０に示す工程において、Ｎ型ウ
ェル領域４上にレジストＲ３を形成し、金属ゲート３１
ｂおよびレジストＲ３をマスクにして、Ｐウェル領域３
内に低ドーズ量（１×１０13〜１×１０14ｃｍ-2）のＮ
型不純物（ＡｓあるいはＰ）のイオンを注入することに
よって、Ｎ-ソース・ドレイン領域１２を形成する。
【０１３１】次に、レジストＲ３を除去後、図３１に示
す工程において、Ｐ型ウェル領域３上にレジストＲ４を
形成し、金属ゲート３１ｃおよびレジストＲ４をマスク
にして、Ｎ型ウェル領域４内に低ドーズ量（１×１０13
〜１×１０14ｃｍ-2）のＰ型不純物（ＢあるいはＢ
Ｆ2）のイオンを注入することによって、Ｐ-ソース・ド
レイン領域１４を形成する。なお、以後の説明ではＮ-
ソース・ドレイン領域１２およびＰ-ソース・ドレイン
領域１４を単に、ソース・ドレイン領域１２および１４
と呼称する場合もある。
【０１３２】次に、レジストＲ４を除去後、全面に渡っ
て酸化膜を形成した後、当該酸化膜を異方性エッチング
によりエッチバックすることにより、図３２に示すよう
に金属ゲート３１ｂおよび３１ｃの側面にサイドウォー
ル酸化膜３９を形成する。
【０１３３】なお、この際に下敷き酸化膜６０を選択的
に除去して、金属ゲート３１ｂおよび３１ｃの下部にゲ
ート絶縁膜３７ｂおよび３７ｃが残るようにする。
【０１３４】次に、図３３に示す工程において、Ｎ型ウ
ェル領域４上にレジストＲ５を形成し、Ｐ型ウェル領域
３上の金属ゲート３１ｂ、サイドウォール酸化膜３９お
よびレジストＲ５をマスクとして、Ｐ型ウェル領域３内
に高ドーズ量（１×１０15〜４×１０15ｃｍ-2）のＮ型
不純物（ＡｓあるいはＰ）イオンを注入することによっ
て、Ｎ+ソース・ドレイン領域１８を形成する。
【０１３５】次に、レジストＲ５を除去後、図３４に示
す工程においてＰ型ウェル領域３上にレジストＲ６を形
成し、Ｎ型ウェル領域４上の金属ゲート３１ｃ、サイド
ウォール酸化膜３９およびレジストＲ６をマスクとし
て、Ｎ型ウェル領域４内に高ドーズ量（１×１０15〜４
×１０15ｃｍ-2）のＰ型不純物（ＢあるいはＢＦ2）イ
オンを注入することによって、Ｐ+ソース・ドレイン領
域２０を形成する。なお、以後の説明ではＮ+ソース・
ドレイン領域１８およびＰ+ソース・ドレイン領域２０
を、単にソース・ドレイン領域１８および２０と呼称す
る場合もある。
【０１３６】次に、レジストＲ６を除去後、全面に渡っ
てＴｉあるいはＣｏなどの高融点金属膜を形成し、窒素
雰囲気中で熱処理することにより、図３５に示すように
ソース・ドレイン領域１８および２０上にシリサイド反
応により高融点金属シリサイド（ＴｉＳｉ2あるいはＣ
ｏＳｉ2など）膜５９ｂおよび５９ｃを形成する。な
お、図３５においては未反応の高融点金属膜を除去した
状態を示している。
【０１３７】最後に、図３６に示す工程において、全面
に渡って層間絶縁膜５５を形成し、ソース・ドレイン領
域１８および２０に達するようにコンタクトホール５６
を形成する。その後、コンタクトホール５６内に、例え
ばタングステンで形成された金属プラグ５７を埋め込
み、当該金属プラグ５７を覆うように層間絶縁膜５５上
にアルミ配線５８をパターニングすることで、ＣＭＯＳ
ロジックデバイス３００を得る。
【０１３８】＜Ｃ−２．作用効果＞以上説明したＣＭＯ
Ｓロジックデバイス３００においては、ゲート電極とし
て金属ゲート３１ｂおよび３１ｃを使用するので、ゲー
ト長のスケーリングに伴うゲート電極のシート抵抗増大
を抑制することができる。
【０１３９】また、製造方法においては、図２６を用い
て説明したように、層間絶縁膜２１を窒化膜１６をスト
ッパーとしてエッチングし、さらに、窒化膜１６を下敷
き酸化膜６０をストッパーとしてエッチングすることに
より、トレンチ３６ｂおよび３６ｃを形成する。そし
て、図２７を用いて説明したように、トレンチ３６ｂお
よび３６ｃの底面部の下敷き酸化膜６０をウエットエッ
チングにより除去し、その部分に直接に熱酸化や熱窒化
を施してゲート絶縁膜３７ｂおよび３７ｃを形成し、さ
らに、金属膜３１によってトレンチ３６ｂおよび３６ｃ
を埋め込み、図２８を用いて説明したように、トレンチ
３６ｂおよび３６ｃ内のみに金属膜３１が残るように平
坦化を行って、金属ゲート３１ｂおよび３１ｃを形成す
るので、ゲート電極の成形に際してゲート絶縁膜が直接
にエッチングに曝されることがなく、ゲート絶縁膜を突
き抜けてソース・ドレイン領域となる部分にまでエッチ
ングが及ぶことを防止できる。
【０１４０】また、金属ゲート３１ｂおよび３１ｃの成
形に際して、エッチングプロセスが不要となり、エッチ
ングにより発生するポリマーの除去や、エッチングダス
トの除去を行うためのウエット処理に対する耐性や、酸
化に対する耐性が弱い金属ゲート３１ｂおよび３１ｃを
保護することができる。
【０１４１】＜Ｃ−３．変形例＞以上説明した本発明に
係る実施の形態３のＣＭＯＳロジックデバイス３００に
おいては、図２７を用いて説明したように、トレンチ３
６ｂおよび３６ｃの底面部の下敷き酸化膜６０をエッチ
ングにより除去し、その部分に直接に熱酸化や熱窒化を
施すことによりゲート絶縁膜３７ｂおよび３７ｃを形成
する。
【０１４２】しかし、ゲート絶縁膜の形成方法としては
この方法に限定されるものではない。以下、実施の形態
３の変形例として、ゲート絶縁膜をＣＶＤ法により形成
したＣＭＯＳロジックデバイス３００Ａの構成について
説明する。
【０１４３】図３７〜図３９は、図２７〜図２９に示す
工程に対応する図である。図２６を用いて説明したよう
に、Ｐ型ウェル領域３上およびＮ型ウェル領域４上に層
間絶縁膜２１および窒化膜１６を貫通するトレンチ３６
ｂおよび３６ｃを形成し、図３７に示す工程において、
トレンチ３６ｂおよび３６ｃの底面部の下敷き酸化膜６
０を除去した後、全面に渡ってＣＶＤ法により絶縁膜３
８を形成する。絶縁膜３８は酸化膜でも窒化膜でも良い
が、トレンチ３６ｂおよび３６ｃの内壁から、露出した
Ｐ型ウェル領域３上およびＮ型ウェル領域４の上部にか
けてを覆い、トレンチ３６ｂおよび３６ｃを維持するよ
うに厚さ１ｎｍ〜５ｎｍ程度に形成される。
【０１４４】さらに、全面に渡ってＷあるいはＣｕなど
の金属膜３１を形成するとともに、トレンチ３６ｂおよ
び３６ｃを埋め込む。
【０１４５】次に、図３８に示す工程において、トレン
チ３６ｂおよび３６ｃ内のみに金属膜３１が残るように
ＣＭＰ処理により平坦化を行うことにより、トレンチ３
６ｂ内に金属ゲート３１ｂが形成され、トレンチ３６ｃ
に金属ゲート３１ｃが形成される。なお、トレンチ３６
ｂの内壁には金属ゲート３１ｂを囲むように絶縁膜３８
がゲート絶縁膜３８ｂとして残り、トレンチ３６ｃの内
壁には金属ゲート３１ｃを囲むように絶縁膜３８がゲー
ト絶縁膜３８ｃとして残る。
【０１４６】次に、図３９に示す工程において、窒化膜
１６をストッパーとして層間絶縁膜２１をエッチングに
より除去し、さらに、下敷き酸化膜６０をストッパーと
して窒化膜１６をエッチングにより除去する。
【０１４７】続いて図３０〜図３６を用いて説明した工
程を経て、図４０に示すＣＭＯＳロジックデバイス３０
０Ａを得る。
【０１４８】なお、絶縁膜３８としては、熱酸化膜を形
成した後、それをＲＰＮ（Remote Plasma Nitridatio
n）法で窒化することで形成されたＳｉＮ膜、低圧ＣＶ
Ｄ法あるいはＭＯＣＶＤ（MetalOrganicＣＶＤ）法で形
成された、ＴｉＯ2膜、Ｔａ2Ｏ 5膜、Ａｌ2Ｏ5膜、Ｚｒ
Ｏ2膜、ＢＳＴ（Barium Strontium Titanate）膜の何れ
かを使用することができる。
【０１４９】なお、ゲート絶縁膜３８ｂおよび３８ｃの
うち、金属ゲート３１ｂおよび３１ｃの下部に位置する
部分（第１の部分）がゲート絶縁膜として機能し、金属
ゲート３１ｂおよび３１ｃの側面に位置する部分（第２
の部分）は、例えば、図３０、図３１を用いて説明した
ソース・ドレイン領域１２および１４を形成する際に、
オフセット注入を可能とする。
【０１５０】＜Ｄ．実施の形態４＞本発明に係る実施の
形態４として、円筒キャパシタセルを有するＤＲＡＭ４
００の構成について説明する。
【０１５１】＜Ｄ−１．製造方法＞まず、製造工程を順
に示す図４１（ａ）、（ｂ）〜図６１（ａ）、（ｂ）を
用いてＤＲＡＭ４００の製造方法を説明する。なお、Ｄ
ＲＡＭ４００の構成は最終工程を説明する図６１
（ａ）、（ｂ）に示す。また、以下の説明においては図
４１〜図６１における（ａ）はＤＲＡＭ４００のメモリ
セル部を示す部分断面図であり、図４１〜図６１におけ
る（ｂ）はＤＲＡＭ４００のメモリセル部の周辺に形成
された、センスアンプやデコーダなどの周辺回路部を示
す部分断面図である。また、シリコン半導体基板の導電
型をＰ型とする。
【０１５２】まず、図４１（ａ）および図４１（ｂ）に
示す工程において、Ｐ型シリコン半導体基板１内に素子
分離２を選択的に形成し、複数の活性領域を規定する。
【０１５３】そして、図示しないレジストをマスクとし
てＰ型不純物イオンおよび、Ｎ型不純物イオンを複数の
活性領域にそれぞれ選択的に注入することによって、Ｐ
型シリコン半導体基板１内に、メモリセル部においては
Ｐ型ウェル領域３ａを、周辺回路部においてはＰ型ウェ
ル領域３ｂとＮ型ウェル領域４を形成する。
【０１５４】次に、図４２（ａ）および図４２（ｂ）に
示す工程において、メモリセル部および周辺回路部の全
面に渡って、後にゲート絶縁膜となる絶縁膜５を形成
し、続いて、後にゲート電極の一部をなすポリシリコン
膜６を全面に渡って形成する。
【０１５５】次に、図４３（ａ）および図４３（ｂ）に
示す工程において、周辺回路部のＮ型ウェル領域４上に
レジストＲ１を形成し、それをマスクにしてメモリセル
部のＰ型ウェル領域３ａ上および周辺回路部のＰ型ウェ
ル領域３ｂ上のポリシリコン膜６にＮ型不純物イオンを
比較的高濃度（Ｎ+）に注入し、Ｎ+ドープトポリシリコ
ン膜６ａおよび６ｂを形成する。
【０１５６】レジストＲ１を除去後、図４４（ａ）およ
び図４４（ｂ）に示す工程において、メモリセル部のＰ
型ウェル領域３ａ上および周辺回路部のＰ型ウェル領域
３ｂ上にレジストＲ２を形成し、それをマスクにしてＮ
型ウェル領域４上のポリシリコン膜６にＰ型不純物イオ
ンを比較的高濃度（Ｐ+）に注入し、Ｐ+ドープトポリシ
リコン膜６ｃを形成する。
【０１５７】レジストＲ２を除去後、図４５（ａ）およ
び図４５（ｂ）に示す工程において、全面に渡って窒化
膜９を形成する。
【０１５８】次に、図４６（ａ）および図４６（ｂ）に
示す工程において、窒化膜９上に図示しないレジストを
選択的に形成し、それをマスクとしてＮ+ドープトポリ
シリコン膜６ａおよび６ｂ、Ｐ+ドープトポリシリコン
膜６ｃを選択的にエッチングすることにより、メモリセ
ル部のＰ型ウェル領域３ａおよび周辺回路部のＰ型ウェ
ル領域３ｂ上に、それぞれＮ+ポリシリコンゲート７ａ
および７ｂを、周辺回路部のＮ型ウェル領域４上にＰ+
ポリシリコンゲート７ｃを同時に形成する。
【０１５９】ここで、Ｎ+ポリシリコンゲート７ａおよ
び７ｂは、Ｎ+ドープトポリシリコン膜６ａおよび６ｂ
に、それぞれ上部窒化膜９ａおよび９ｂを積層した構造
であり、Ｐ+ポリシリコンゲート７ｃは、Ｐ+ドープトポ
リシリコン膜６ｃに上部窒化膜９ｃを積層した構造であ
る。また、このとき、メモリセル部の素子分離２の上部
にもポリシリコンゲート７ａと同一の構造のワード線
（トランスファーゲート）７２が形成される。なお、以
後の説明ではＮ+ポリシリコンゲート７ａ、７ｂおよび
Ｐ+ポリサイドゲート７ｃを単に、ポリシリコンゲート
７ａ、７ｂおよび７ｃと呼称する場合もある。
【０１６０】次に、図４７（ａ）および図４７（ｂ）に
示す工程において、Ｎ型ウェル領域４上にレジストＲ３
を形成し、ポリシリコンゲート７ａ、７ｂおよびレジス
トＲ３をマスクにして、メモリセル部のＰ型ウェル領域
３ａ内および周辺回路部のＰ型ウェル領域３ｂ内に低ド
ーズ量（１×１０13〜１×１０14ｃｍ-2）のＮ型不純物
（ＡｓあるいはＰ）のイオンを注入することによって、
それぞれＮ-ソース・ドレイン１２１ａ、１２２ａ、１
２３ａおよび１２ｂを形成する。
【０１６１】レジストＲ３を除去後、図４８（ａ）およ
び図４８（ｂ）に示す工程において、メモリセル部のＰ
型ウェル領域３ａ上および周辺回路部のＰ型ウェル領域
３ｂ上にレジストＲ４を形成し、ポリシリコンゲート７
ｃおよびレジストＲ４をマスクにして、Ｎ型ウェル領域
４内に低ドーズ量（１×１０13〜１×１０14ｃｍ-2）の
Ｐ型不純物（ＢあるいはＢＦ2）のイオンを注入するこ
とによって、Ｐ-ソース・ドレイン領域１４を形成す
る。なお、以後の説明ではＮ-ソース・ドレイン１２１
ａ〜１２３ａ、１２ｂおよびＰ-ソース・ドレイン領域
１４を単に、ソース・ドレイン領域１２１ａ〜１２３
ａ、１２ｂおよび１４と呼称する場合もある。
【０１６２】次に、図４９（ａ）および図４９（ｂ）に
示す工程において、全面に渡って窒化膜１５を形成す
る。窒化膜１５はポリシリコンゲート７ａ、７ｂ、７ｃ
およびワード線７２によって構成される凹凸の輪郭形状
を保つように３０ｎｍ〜１００ｎｍ程度の厚さに形成さ
れる。続いて、メモリセル部のＰ型ウェル領域３ａ上お
よび周辺回路部のＮ型ウェル領域４上にレジストＲ５を
形成し、これをマスクとして周辺回路部のＰ型ウェル領
域３ｂ上の窒化膜１５を異方性エッチングによりエッチ
バックすることにより、ポリサイドゲート６２ｂの側面
にサイドウォール窒化膜１７１を形成する。なお、この
際に絶縁膜５も選択的に除去して、ポリシリコンゲート
７１の下部にゲート絶縁膜５ｂを形成する。
【０１６３】なお、窒化膜１５のうち、ポリシリコンゲ
ート７ａの側面に接する部分をサイドウォール窒化膜１
５２と呼称する。
【０１６４】そして、ポリシリコンゲート７ｂ、サイド
ウォール窒化膜１７１およびレジストＲ５をマスクとし
て、Ｐ型ウェル領域３ｂ内に高ドーズ量（１×１０15〜
４×１０15ｃｍ-2）のＮ型不純物（ＡｓあるいはＰ）を
イオン注入することによって、Ｎ+ソース・ドレイン領
域１８１および１８２を形成する。
【０１６５】レジストＲ５を除去後、図５０（ａ）およ
び図５０（ｂ）に示す工程において、メモリセル部のＰ
型ウェル領域３ａ上および周辺回路部のＰ型ウェル領域
３ｂ上にレジストＲ６を形成し、これをマスクとして周
辺回路部のＮ型ウェル領域４上の窒化膜１５を異方性エ
ッチングによりエッチバックすることにより、ポリシリ
コンゲート７ｃの側面にサイドウォール窒化膜１７１を
形成する。なお、この際に絶縁膜５も選択的に除去し
て、ポリシリコンゲート７ｃの下部にゲート絶縁膜５ｃ
を形成する。
【０１６６】そして、ポリシリコンゲート７ｃ、サイド
ウォール窒化膜１７１およびレジストＲ６をマスクとし
て、Ｎ型ウェル領域４に高ドーズ量（１×１０15〜４×
１０ 15ｃｍ-2）のＰ型不純物（ＢあるいはＢＦ2）をイ
オン注入することによって、Ｐ+ソース・ドレイン領域
２０１および２０２を形成する。なお、以後の説明では
Ｎ+ソース・ドレイン領域１８１、１８２およびＰ+ソー
ス・ドレイン領域２０１および２０２を、単にソース・
ドレイン領域１８１、１８２および２０１、２０２と呼
称する場合もある。
【０１６７】レジストＲ６を除去後、全面に渡ってＴｉ
あるいはＣｏなどの高融点金属膜を形成し、窒素雰囲気
中で熱処理することにより、図５１（ａ）および図５１
（ｂ）に示す工程において、ソース・ドレイン領域１８
１、１８２および２０１、２０２上にシリサイド反応に
より高融点金属シリサイド（ＴｉＳｉ2あるいはＣｏＳ
ｉ2など）膜５９ｂおよび５９ｃを形成する。図５１
（ａ）および図５１（ｂ）においては未反応の高融点金
属膜を除去した状態を示している。
【０１６８】次に、図５２（ａ）および図５２（ｂ）に
示す工程において、全面に渡って例えば酸化膜で構成さ
れる層間絶縁膜２１を形成し、ワード線７２、ポリシリ
コンゲート７ａ、７ｂおよび７ｃの上面、すなわち上部
窒化膜９ａ、９ｂおよび９ｃの主面が露出するようにＣ
ＭＰ処理により平坦化し、ポリシリコンゲート７ａ〜７
ｃおよびワード線７２間に層間絶縁膜２１が埋め込まれ
た形状にする。
【０１６９】次に、図５３（ａ）および図５３（ｂ）に
示す工程において、ドライエッチングにより上部窒化膜
９ａ〜９ｃの全部、サイドウォール窒化膜１７１の一
部、および上部窒化膜９ａの側面のサイドウォール窒化
膜１５２を選択的に除去することにより、メモリセル部
においてはリセス部２２ａを、周辺回路部においてはリ
セス部２２ｂおよび２２ｃを形成する。
【０１７０】次に、全面に渡ってＴｉあるいはＣｏなど
の高融点金属膜を形成し、窒素雰囲気中で熱処理するこ
とにより、図５４（ａ）および図５４（ｂ）に示すよう
にドープトポリシリコン膜６ａ、６ｂおよび６ｃの上面
にのみ、シリサイド反応により高融点金属シリサイド
（ＴｉＳｉ2あるいはＣｏＳｉ2など）膜２３ａ、２３ｂ
および２３ｃを形成してポリサイドゲート８ａ、８ｂお
よび８ｃを形成する。なお、図５４（ａ）および図５４
（ｂ）においては未反応の高融点金属膜を除去した状態
を示している。
【０１７１】次に、図５５（ａ）および図５５（ｂ）に
示す工程において、全面に渡って窒化膜２４を形成する
とともに、リセス部２２ａ、２２ｂおよび２２ｃを窒化
膜２４で埋め込む。
【０１７２】次に、図５６（ａ）および図５６（ｂ）に
示す工程において、リセス部２２ａ、２２ｂおよび２２
ｃ内のみに窒化膜２４が残るようにＣＭＰ処理により平
坦化を行うことにより、上部配線とソース・ドレイン領
域ソース・ドレイン領域１２１ａ〜１２３ａ、１８１、
１８２および２０１、２０２との電気的接続をＳＡＣ開
口プロセスを使用してコンタクトホールにより行う場合
のストッパー窒化膜（上部窒化膜）２５ａ、２５ｂおよ
び２５ｃを形成する。
【０１７３】なお、ストッパー窒化膜２５ａ〜２５ｃ
は、高融点金属シリサイド膜２３ａ〜、２３ｃの上主面
と、それぞれのサイドウォール窒化膜１５２、１７１の
上部端面とで構成される平面領域上に配設されるので、
上部構造体と呼称する場合もある。
【０１７４】次に、図５７（ａ）および図５７（ｂ）に
示す工程において、全面に渡って層間絶縁膜４０を形成
し、ＣＭＰ処理により平坦化した後、メモリセル部にお
いて、層間絶縁膜４０および２１を貫通しソース・ドレ
イン領域１２２ａに達するビット線コンタクトホール４
１ａ、ソース・ドレイン領域１２１ａおよび１２３ａに
達するストレージノードコンタクトホール４１ｂを同時
に形成する。
【０１７５】このとき、ポリサイドゲート８ａは、スト
ッパー窒化膜２５ａおよびサイドウォール窒化膜１５２
によって覆われているので、コンタクトホール形成に際
してのエッチングから保護される。
【０１７６】その後、層間絶縁膜４０の全面に渡って導
電膜（例えばＮ型不純物を含んだポリシリコン膜）を形
成するとともに、当該導電膜をビット線コンタクトホー
ル４１ａおよびストレージノードコンタクトホール４１
ｂ内に埋め込む。そして、ＣＭＰ処理により層間絶縁膜
４０上の導電膜を除去し、ビット線コンタクトホール４
１ａおよびストレージノードコンタクトホール４１ｂ内
にポリシリコンプラグ４２ａおよび４２ｂを形成する。
【０１７７】次に、図５８（ａ）および図５８（ｂ）に
示す工程において、層間絶縁膜４０の全面に渡って層間
絶縁膜４３を形成する。そして、メモリセル部におい
て、層間絶縁膜４３を貫通してポリシリコンプラグ４２
ａに達するコンタクトホール４４を、また、周辺回路部
では層間絶縁膜４３、４０および２１を貫通してソース
・ドレイン領域１８１、１８２および２０１、２０２に
達するコンタクトホール４５ａおよび４５ｂを同時に形
成する。
【０１７８】その後、例えばタングステンなどの高融点
金属膜を層間絶縁膜４３の全面に渡って形成するととも
に、当該高融点金属膜をコンタクトホール４４およびコ
ンタクトホール４５ａ、４５ｂ内に埋め込む。そして、
写真製版およびエッチングにより、ビット線４６および
配線層４７を形成する。
【０１７９】次に、図５９（ａ）および図５９（ｂ）に
示す工程において、全面に渡って酸化膜を形成し、平坦
化することにより層間絶縁膜４８を形成する。なお、層
間絶縁膜４８は、他の層間絶縁膜と区別するためにスト
レージノード下層の層間絶縁膜と呼称される。
【０１８０】そして、少なくともメモリセル部におい
て、層間絶縁膜４８および４３を貫通してポリシリコン
プラグ４２ｂに達するストレージノードコンタクトホー
ル４９を形成する。
【０１８１】次に、層間絶縁膜４８の全面に渡ってスト
レージノード形成用導体層を形成するのに伴って、スト
レージノードコンタクトホール４９内にもストレージノ
ード形成用導体層を埋め込む。
【０１８２】そして、全面に渡って絶縁膜を厚く形成
し、写真製版およびエッチングの工程を経て、ストレー
ジノードの底部を構成する底面膜５０と、底面膜５０上
の厚い絶縁膜のみが残るように、ストレージノード形成
用導体層および厚い絶縁膜を除去する。ここで、底面膜
５０上の厚い絶縁膜は、円筒キャパシタ形成用絶縁膜５
１と呼称される。
【０１８３】次に、図６０（ａ）および図６０（ｂ）に
示す工程において、全面に渡ってストレージノード形成
用導体層を再び形成し、底面膜５０および円筒キャパシ
タ形成用絶縁膜５１の周囲にのみストレージノード形成
用導体層が残るように、ストレージノード形成用導体層
を選択的に除去する。ここで、残されたストレージノー
ド形成用導体層はストレージノードの側壁部を構成する
側面膜５２となる。なお、底面膜５０と側面膜５２とで
ストレージノードＳＮを構成する。
【０１８４】次に、円筒キャパシタ形成用絶縁膜５１の
みを除去した後、底面膜５０および側面膜５２の表面に
キャパシタゲート絶縁膜５３を形成する。そして、全面
に渡ってセルプレート形成用導電膜を形成し、写真製版
およびエッチングの工程を経て、メモリセル部にのみセ
ルプレート形成用導電膜を残す。ここで、残されたセル
プレート形成用導電膜はセルプレート電極５４となる。
【０１８５】次に、図６１（ａ）および図６１（ｂ）に
示す工程において、全面に渡って酸化膜を形成し、平坦
化することにより層間絶縁膜５５を形成する。なお、層
間絶縁膜５５は他の層間絶縁膜と区別するためにアルミ
配線下層の層間絶縁膜と呼称される。
【０１８６】次に、メモリセル部においては層間絶縁膜
５５を貫通してセルプレート電極５４に達するように、
周辺回路部においては層間絶縁膜５５および４８を貫通
して配線層４７に達するようにコンタクトホール５６を
形成する。
【０１８７】次に、コンタクトホール５６内に、例えば
タングステンで形成された金属プラグ５７を埋め込み、
当該金属プラグ５７を覆うように層間絶縁膜５５上にア
ルミ配線５８をパターニングすることで、円筒キャパシ
タセルを有するＤＲＡＭ４００を得ることができる。
【０１８８】＜Ｄ−２．作用効果＞以上説明したＤＲＡ
Ｍ４００においては、図５７（ａ）および図５７（ｂ）
を用いて説明したように、周辺回路部のポリサイドゲー
ト８ｂおよび８ｃの側面にはサイドウォール窒化膜１７
１が配設され、ポリサイドゲート８ｂおよび８ｃの上部
およびサイドウォール窒化膜１７１の上部を覆うように
ストッパー窒化膜２５ｂおよび２５ｃが配設されている
ので、ポリサイドゲート８ｂおよび８ｃが窒化膜で覆わ
れることになる。従って、上部配線とソース・ドレイン
領域１８および２０との電気的接続をコンタクトホール
を介して接続する際に、コンタクトホールの形成位置が
ポリサイドゲート８ｂおよび８ｃに近接する方向にずれ
ても、ポリサイドゲート８ｂおよび８ｃが直接にコンタ
クトホールに係合することが防止される。
【０１８９】その結果、上部配線とソース・ドレイン領
域１８および２０との電気的接続を行うコンタクトホー
ルを設ける際に、ゲート電極との重ね合せマージンを重
ね合せ精度以上に小さくすることができ、ロジックデバ
イスにおけるゲートアレイ部の面積を小さくできる。
【０１９０】また、ポリサイドゲート８ｂおよび８ｃと
して、ＷＳｉ2よりも低抵抗のＴｉＳｉ2あるいはＣｏＳ
ｉ2を使用するので、ゲート長のスケーリングに伴うゲ
ート電極のシート抵抗増大を抑制することができる。
【０１９１】なお、ＴｉＳｉ2はＷＳｉ2のドライエッチ
ングに使用されるようなエッチング手段ではエッチング
による成形ができず、またＣｏＳｉ2はエッチングによ
る成形は可能であるが、エッチングにより発生するポリ
マーの除去や、エッチングダストの除去を行うためのウ
エット処理に対する耐性が弱く、ＣｏＳｉ2が溶解する
などの問題がある。従って、図１０８を用いて説明した
ように、サリサイドプロセスにより、ポリシリコンゲー
ト１０ｂおよび１０ｃ上と同時にソース・ドレイン領域
１８および２０上にもＴｉＳｉ2あるいはＣｏＳｉ2の高
融点金属シリサイド膜を形成していた。
【０１９２】しかし、この方法では、高融点金属シリサ
イド膜２３ｂおよび２３ｃ上にはストッパー窒化膜を形
成することができなかったが、本実施の形態では、図５
２（ａ）および図５２（ｂ）〜図５７（ａ）および図５
７（ｂ）を用いて説明したように、ポリシリコンゲート
７ｂおよび７ｃが層間絶縁膜２１に埋め込まれるように
構成し、ポリシリコンゲート７ｂおよび７ｃを構成する
上部窒化膜９ｂおよび９ｃを除去してリセス部２２ｂお
よび２２ｃを形成する。そして、リセス部２２ｂおよび
２２ｃの底面に露出するドープトポリシリコン膜６ｂお
よび６ｃの上面にのみＴｉＳｉ2あるいはＣｏＳｉ2など
の高融点金属シリサイド膜２３ｂおよび２３ｃを形成す
るので、高融点金属シリサイド膜２３ｂおよび２３ｃの
形成後に、リセス部２２ｂおよび２２ｃを窒化膜２４で
埋め込むことで、ポリサイドゲート８ｂおよび８ｃを窒
化膜で覆うことができる。
【０１９３】また、これはメモリセル部においても同様
であり、ポリシリコンゲート７ａが層間絶縁膜２１に埋
め込まれるように構成し、ポリシリコンゲート７ａを構
成する上部窒化膜９ａを除去してリセス部２２ａを形成
する。そして、リセス部２２ａの底面に露出するドープ
トポリシリコン膜６ａの上面にのみＴｉＳｉ2あるいは
ＣｏＳｉ2などの高融点金属シリサイド膜２３ａを形成
するので、高融点金属シリサイド膜２３ａの形成後に、
リセス部２２ａを窒化膜２４で埋め込むことで、ポリサ
イドゲート８ａを窒化膜で覆うことができる。
【０１９４】これに対し、図１１０（ａ）および図１１
０（ｂ）〜図１１７（ａ）および図１１７（ｂ）を用い
て説明した従来のゲート成形工程では、ＴｉＳｉ2ある
いはＣｏＳｉ2を有するポリサイドゲートの成形が困難
であり、従来においては、ドープトポリシリコン膜６ａ
と、その上に形成されたタングステンシリサイド膜６１
ａで構成されるポリサイドゲートを上部窒化膜９ａおよ
び１５で覆うことでＳＡＣ（Self-Aligned Contact）開
口プロセスの適用が可能な構成としていたが、本実施の
形態においては、ＴｉＳｉ2あるいはＣｏＳｉ2などの高
融点金属シリサイド膜２３ａを有するポリサイドゲート
８ａでありながら、ＳＡＣ開口プロセスの適用が可能と
なる。
【０１９５】また、ＷＳｉ2よりも低抵抗のＴｉＳｉ2あ
るいはＣｏＳｉ2をポリサイドゲート８ａとして使用す
るので、ゲート長のスケーリングに伴うゲート電極のシ
ート抵抗増大をさらに抑制することができる。
【０１９６】＜Ｄ−３．変形例＞以上説明した本発明に
係る実施の形態４のＤＲＡＭ４００においては、図４２
（ａ）、（ｂ）〜図４４（ａ）、（ｂ）を用いて説明し
たように、ノンドープのポリシリコン膜６を全面に渡っ
て形成した後、ポリシリコン膜６にＮ型不純物イオンを
注入して、Ｎ+ドープトポリシリコン膜６ａおよび６ｂ
を形成し、またＰ型不純物イオンを注入して、Ｐ+ドー
プトポリシリコン膜６ｃを形成する工程を示した。これ
は、導電型の異なる不純物がそれぞれ導入された２種類
のゲート電極を有する、いわゆるデュアルゲート構造を
得るための工程であるが、ポリシリコン膜６の代わり
に、ＣＶＤ法等によりＮ+ドープトポリシリコン膜を全
面に渡って形成し、図４３（ａ）、（ｂ）および図４４
（ａ）、（ｂ）に示す工程を行わないようにしても良
い。これは、いわゆる、シングルゲート構造を得るため
の工程である。
【０１９７】＜Ｅ．実施の形態５＞以上説明した本発明
に係る実施の形態４のＤＲＡＭ４００においては、ポリ
サイドゲート８ａ〜８ｃ上に、ストッパー窒化膜２５ａ
〜２５ｃをそれぞれ設けることで、コンタクトホール形
成に際してのポリサイドゲート８ａ〜８ｃの保護膜とす
る構成を示したが、ゲート電極のシート抵抗増大を抑制
するとう観点に立てば、以下に説明するようなＤＲＡＭ
５００が有効である。
【０１９８】＜Ｅ−１．製造方法＞以下、製造工程を順
に示す図６２（ａ）、（ｂ）〜図７１（ａ）、（ｂ）を
用いて本発明に係る実施の形態５のＤＲＡＭ５００の製
造方法を説明する。なお、ＤＲＡＭ５００の構成は最終
工程を説明する図７４に示す。また、以下の説明におい
てはシリコン半導体基板の導電型をＰ型とする。
【０１９９】また、図６２（ａ）および図６２（ｂ）に
示す構成に至るまでの工程は、図４１（ａ）、（ｂ）〜
図５２（ａ）、（ｂ）を用いて説明したＤＲＡＭ４００
の製造工程と同一であるので、図示および説明は省略す
る。
【０２００】図６２（ａ）および図６２（ｂ）に示すよ
うに、ポリシリコンゲート７ａ〜７ｃおよびワード線７
２間に層間絶縁膜２１を埋め込んだ後、図６３（ａ）お
よび図６３（ｂ）に示す工程において、周辺回路部の層
間絶縁膜２１上をレジストＲ７で覆い、それをマスクと
してドライエッチングにより上部窒化膜９ａの全部およ
び上部窒化膜９ａの側面のサイドウォール窒化膜１５２
を選択的に除去することにより、メモリセル部において
リセス部２２ａを形成する。
【０２０１】レジストＲ７を除去後、全面に渡ってＴｉ
あるいはＣｏなどの高融点金属膜を形成し、窒素雰囲気
中で熱処理することにより、図６４（ａ）および図６４
（ｂ）に示すようにドープトポリシリコン膜６ａの上面
にのみ、シリサイド反応により高融点金属シリサイド
（ＴｉＳｉ2あるいはＣｏＳｉ2など）膜２３ａを形成し
てポリサイドゲート８ａを形成する。なお、図６４
（ａ）および図６４（ｂ）においては未反応の高融点金
属膜を除去した状態を示している。
【０２０２】次に、図６５（ａ）および図６５（ｂ）に
示す工程において、全面に渡って窒化膜２４を形成する
ととともに、リセス部２２ａを窒化膜２４で埋め込む。
【０２０３】次に、図６６（ａ）および図６６（ｂ）に
示す工程において、リセス部２２ａ内のみに窒化膜２４
が残るようにＣＭＰ処理により平坦化を行うことによ
り、上部配線とソース・ドレイン領域ソース・ドレイン
領域１２１ａ〜１２３ａとの電気的接続をセルフアライ
メントプロセスにより行う場合のストッパー窒化膜２５
ａを形成する。
【０２０４】次に、図６７（ａ）および図６７（ｂ）に
示す工程において、メモリセル部をレジストＲ８で覆
い、それをマスクとしてドライエッチングにより上部窒
化膜９ｂおよび９ｃの全部、サイドウォール窒化膜１７
１の一部を選択的に除去することにより、周辺回路部に
おいてリセス部２２ｂおよび２２ｃを形成する。
【０２０５】レジストＲ８を除去後、図６８（ａ）およ
び図６８（ｂ）に示す工程において、全面に渡ってＴｉ
あるいはＣｏなどの高融点金属膜を形成するとともに、
ドープトポリシリコン膜６ｂおよび６ｃ上に形成したリ
セス部２２ｂおよび２２ｃ内にも高融点金属膜を形成
し、窒素雰囲気中で熱処理することにより、ドープトポ
リシリコン膜６ｂおよび６ｃの上面にのみ、シリサイド
反応により高融点金属シリサイド（ＴｉＳｉ2あるいは
ＣｏＳｉ2など）膜２３ｂおよび２３ｃを形成してポリ
サイドゲート８ｂおよび８ｃを形成する。さらに、全面
に渡ってＴｉＮあるいはＷＮなどの高融点金属窒化膜２
９を形成する。
【０２０６】高融点金属窒化膜２９は、リセス部２２ｂ
および２２ｃの内壁から高融点金属シリサイド膜２３
ｂ、２３ｃの上部にかけてを覆い、リセス部２２ｂおよ
び２２ｃを維持するように厚さ１０ｎｍ〜１００ｎｍ程
度に形成される。
【０２０７】さらに、全面に渡って、ＷあるいはＣｕな
どの金属膜３０を形成するとともに、リセス部２２ｂお
よび２２ｃを埋め込む。
【０２０８】次に、図６９（ａ）および図６９（ｂ）に
示す工程において、リセス部２２ｂおよび２２ｃ内のみ
に金属膜３０が残るようにＣＭＰ処理により平坦化を行
うことにより、リセス部２２ｂに高融点金属窒化膜２９
がバリアメタル２９ｂとして残り、バリアメタル２９ｂ
を介して金属電極３０ｂが埋め込まれ、ポリサイドゲー
ト８ｂと一体となってＮ+ポリ金属ゲート１１ｂが形成
され、また、リセス部２２ｃに高融点金属窒化膜２９が
バリアメタル２９ｃとして残り、バリアメタル２９ｃを
介して金属電極３０ｃが埋め込まれ、ポリサイドゲート
８ｃと一体となってＰ+ポリ金属ゲート１１ｃが形成さ
れる。
【０２０９】なお、バリアメタル２９ｂ、金属電極３０
ｂおよびバリアメタル２９ｃ、金属電極３０ｃは、高融
点金属シリサイド膜２３ｂおよび２３ｃの上主面と、そ
れぞれのサイドウォール窒化膜１７１の上部端面とで構
成される平面領域上に配設されるので、上部構造体と呼
称する場合もある。
【０２１０】なお、以後の説明ではＮ+ポリ金属ゲート
１１ｂおよびＰ+ポリ金属ゲート１１ｃを単に、ポリ金
属ゲート１１ｂおよび１１ｃと呼称する場合もある。
【０２１１】次に、図７０（ａ）および図７０（ｂ）に
示す工程において、全面に渡って層間絶縁膜４０を形成
し、ＣＭＰ処理により平坦化した後、メモリセル部にお
いて、層間絶縁膜４０および２１を貫通しソース・ドレ
イン領域１２２ａに達するビット線コンタクトホール４
１ａ、ソース・ドレイン領域１２１ａおよび１２３ａに
達するストレージノードコンタクトホール４１ｂを同時
に形成する。
【０２１２】このとき、ポリサイドゲート８ａは、スト
ッパー窒化膜２５ａおよびサイドウォール窒化膜１５２
によって覆われているので、コンタクトホール形成に際
してのエッチングから保護される。
【０２１３】その後、層間絶縁膜４０の全面に渡って導
電膜（例えばＮ型不純物を含んだポリシリコン膜）を形
成するとともに、当該導電膜をビット線コンタクトホー
ル４１ａおよびストレージノードコンタクトホール４１
ｂ内に埋め込む。そして、ＣＭＰ処理により層間絶縁膜
４０上の導電膜を除去し、ビット線コンタクトホール４
１ａおよびストレージノードコンタクトホール４１ｂ内
にポリシリコンプラグ４２ａおよび４２ｂを形成する。
【０２１４】なお、層間絶縁膜４３より上部の構成は、
図６１に示すＤＲＡＭ４００と同様であるので、図５８
（ａ）、（ｂ）〜図６１（ａ）、（ｂ）に示す工程と同
様の工程を経て、図７１に示すＤＲＡＭ５００を得る。
【０２１５】＜Ｅ−２．作用効果＞以上説明したＤＲＡ
Ｍ５００においては、図６９（ａ）および図６９（ｂ）
を用いて説明したように、周辺回路部の層間絶縁膜２１
内のリセス部２２ｂにバリアメタル２９ｂを介して金属
電極３０ｂが埋め込まれ、ポリサイドゲート８ｂと一体
となったポリ金属ゲート１１ｂおよび、リセス部２２ｃ
にバリアメタル２９ｃを介して金属電極３０ｃが埋め込
まれ、ポリサイドゲート８ｃと一体となったポリ金属ゲ
ート１１ｃを使用するので、ポリサイドゲート８ｂおよ
び８ｃだけを使用する場合に比べて、ゲート長のスケー
リングに伴うゲート電極のシート抵抗増大をさらに抑制
することができる。
【０２１６】また、製造工程においては、図６６（ａ）
および図６６（ｂ）〜図６９（ａ）および図６９（ｂ）
を用いて説明したように、ポリシリコンゲート７ｂおよ
び７ｃ間を層間絶縁膜２１で埋め込み、ポリシリコンゲ
ート７ｂおよび７ｃを構成する上部窒化膜９ｂ、９ｃの
全部およびサイドウォール窒化膜１７１の一部を選択的
に除去して形成したリセス部２２ｂおよび２２ｃに、バ
リアメタル２９ｂ、金属電極３０ｂおよびバリアメタル
２９ｃ、金属電極３０ｃを埋め込んでポリ金属ゲート１
１ｂおよび１１ｃを形成する。従って、金属電極３０ｂ
および３０ｃの成形に際して、エッチングプロセスが不
要となり、エッチングにより発生するポリマーの除去
や、エッチングダストの除去を行うためのウエット処理
に対する耐性や、酸化に対する耐性が弱い金属電極３０
ｂおよび３０ｃを保護することができる。
【０２１７】また、いわゆるゲートエッチングは、図４
６（ａ）および図４６（ｂ）において説明したように、
ゲート絶縁膜に対して極めて高い選択比をもつポリシリ
コン膜に対してのみ行われることになり、ポリシリコン
膜上に金属膜を形成し、それをエッチングしてポリ金属
ゲートを形成する方法に比べて、ゲート絶縁膜を突き抜
けてソース・ドレイン領域となる部分にまでエッチング
が及ぶことを防止できる。
【０２１８】また、メモリセル部においては、図６２
（ａ）および図６２（ｂ）〜図６６（ａ）および図６６
（ｂ）を用いて説明したように、ポリシリコンゲート７
ａが層間絶縁膜２１に埋め込まれるように構成し、ポリ
シリコンゲート７ａを構成する上部窒化膜９ａを除去し
てリセス部２２ａを形成する。そして、リセス部２２ａ
の底面に露出するドープトポリシリコン膜６ａの上面に
のみＴｉＳｉ2あるいはＣｏＳｉ2などの高融点金属シリ
サイド膜２３ａを形成するので、高融点金属シリサイド
膜２３ａの形成後に、リセス部２２ａを窒化膜２４で埋
め込むことで、ポリサイドゲート８ａを窒化膜で覆うこ
とができるので、ＴｉＳｉ2あるいはＣｏＳｉ2などの高
融点金属シリサイド膜２３ａを有するポリサイドゲート
８ａでありながら、ＳＡＣ開口プロセスの適用が可能と
なる。
【０２１９】また、ＷＳｉ2よりも低抵抗のＴｉＳｉ2あ
るいはＣｏＳｉ2をポリサイドゲート８ａとして使用す
るので、ゲート長のスケーリングに伴うゲート電極のシ
ート抵抗増大をさらに抑制することができる。
【０２２０】＜Ｅ−３．変形例＞以上説明した本発明に
係る実施の形態５のＤＲＡＭ５００においても、実施の
形態４の変形例として説明したように、ポリシリコン膜
６の代わりに、ＣＶＤ法等によりＮ+ドープトポリシリ
コン膜を全面に渡って形成し、図４３（ａ）、（ｂ）お
よび図４４（ａ）、（ｂ）に示す工程を行わず、シング
ルゲート構造を得るようにしても良いことは言うまでも
ない。
【０２２１】＜Ｆ．実施の形態６＞ ＜Ｆ−１．製造方法＞製造工程を順に示す図７２
（ａ）、（ｂ）〜図９１（ａ）、（ｂ）を用いて本発明
に係る実施の形態６のＤＲＡＭ６００の構成について説
明する。なお、ＤＲＡＭ６００の構成は最終工程を説明
する図９１（ａ）、（ｂ）に示す。また、以下の説明に
おいては図７２〜図９３における（ａ）はＤＲＡＭ６０
０のメモリセル部を示す部分断面図であり、図７２〜図
９３における（ｂ）はＤＲＡＭ６００のメモリセル部の
周辺に形成された、センスアンプやデコーダなどの周辺
回路部を示す部分断面図である。また、シリコン半導体
基板の導電型をＰ型とする。
【０２２２】まず、図７２（ａ）および図７２（ｂ）に
示す工程において、Ｐ型シリコン半導体基板１内に素子
分離２を選択的に形成して複数の活性領域を規定する。
【０２２３】そして、図示しないレジストをマスクとし
てＰ型不純物イオンおよび、Ｎ型不純物イオンを複数の
活性領域にそれぞれ選択的に注入することによって、Ｐ
型シリコン半導体基板１内に、メモリセル部においては
Ｐ型ウェル領域３ａを、周辺回路部においてはＰ型ウェ
ル領域３ｂとＮ型ウェル領域４を形成する。
【０２２４】次に、図７３（ａ）および図７３（ｂ）に
示す工程において、メモリセル部および周辺回路部の全
面に渡って、絶縁膜５を例えば酸化膜で形成し、続い
て、後にゲート電極の一部をなすＮ型不純物を比較的高
濃度に含んだＮ+ドープトポリシリコン膜３３を全面に
渡って形成する。
【０２２５】次に、図７４（ａ）および図７４（ｂ）に
示す工程において、全面に渡って窒化膜９を形成する。
【０２２６】次に、図７５（ａ）および図７５（ｂ）に
示す工程において、窒化膜９上に図示しないレジストを
選択的に形成し、それをマスクとしてＮ+ドープトポリ
シリコン膜３３を選択的にエッチングすることにより、
メモリセル部のＰ型ウェル領域３ａ上に、Ｎ+ポリシリ
コンゲート３４を形成する。なお、周辺回路部において
はＮ+ドープトポリシリコン膜３３および窒化膜９が全
面的に除去されるようにレジストがパターニングされ
る。
【０２２７】ここで、Ｎ+ポリシリコンゲート３４は、
Ｎ+ドープトポリシリコン膜３３に、上部窒化膜９ａを
積層した構造である。また、このとき、メモリセル部の
素子分離２の上部にもポリシリコンゲート３４と同一の
構造のワード線（トランスファーゲート）３４１が形成
される。なお、以後の説明ではＮ+ポリシリコンゲート
３４を単に、ポリシリコンゲート３４と呼称する場合も
ある。
【０２２８】次に、図７６（ａ）および図７６（ｂ）に
示す工程において、周辺回路部上に全面に渡ってレジス
トＲ９を形成し、ポリシリコンゲート３４およびレジス
トＲ９をマスクにして、メモリセル部のＰ型ウェル領域
３ａに低ドーズ量（１×１０ 13〜１×１０14ｃｍ-2）の
Ｎ型不純物（ＡｓあるいはＰ）のイオンを注入すること
によって、Ｎ-ソース・ドレイン１２１ａ、１２２ａ、
１２３ａを形成する。
【０２２９】レジストＲ９を除去後、図７７（ａ）およ
び図７７（ｂ）に示す工程において、全面に渡って窒化
膜１６を形成する。窒化膜１６はポリシリコンゲート３
４およびワード線３４１によって構成される凹凸の輪郭
形状を保つように３ｎｍ〜１０ｎｍ程度の厚さに形成さ
れる。
【０２３０】なお、窒化膜１６のうち、ポリシリコンゲ
ート３４の側面に接する部分をサイドウォール窒化膜１
６１と呼称する。
【０２３１】続いて、全面に渡って例えば酸化膜で構成
される層間絶縁膜２１を形成し、ポリシリコンゲート３
４の上面の窒化膜１６が露出するようにＣＭＰ処理によ
り平坦化し、ポリシリコンゲート３４およびワード線３
４１間に層間絶縁膜２１が埋め込まれた形状にする。な
お、周辺回路部においては平坦化された層間絶縁膜２１
が窒化膜１６の全面に渡って形成されることになる。
【０２３２】次に、図７８（ａ）および図７８（ｂ）に
示す工程において、メモリセル部上を全面に渡って覆う
とともに、周辺回路部の層間絶縁膜２１上に選択的に形
成されたレジスト（図示せず）をマスクとして、周辺回
路部の層間絶縁膜２１を窒化膜１６をストッパーとして
エッチングする。その後、窒化膜１６を絶縁膜５をスト
ッパーとしてエッチングすることにより、層間絶縁膜２
１および窒化膜１６を貫通するトレンチ３６ｂおよび３
６ｃを、Ｐ型ウェル領域３上およびＮ型ウェル領域４上
に形成する。
【０２３３】その後、トレンチ３６ｂおよび３６ｃの底
面部の絶縁膜５をエッチングにより除去し、その部分に
直接に熱酸化や熱窒化を施してゲート絶縁膜３７ｂおよ
び３７ｃを形成し、さらに、全面に渡ってＷあるいはＣ
ｕなどの金属膜３１を形成するとともに、トレンチ３６
ｂおよび３６ｃを埋め込む。なお、メモリセル部におい
ては全面に渡って金属膜３１が形成される。なお、絶縁
膜５は周辺回路部ではゲート絶縁膜とならず、下敷き酸
化膜として機能する。
【０２３４】次に、図７９（ａ）および図７９（ｂ）に
示す工程において、トレンチ３６ｂおよび３６ｃ内のみ
に金属膜３１が残るようにＣＭＰ処理により平坦化を行
うことにより、トレンチ３６ｂに金属ゲート３１ｂが形
成され、トレンチ３６ｃに金属ゲート３１ｃが形成され
る。なお、メモリセル部においては金属膜３１は完全に
除去される。
【０２３５】次に、図８０（ａ）および図８０（ｂ）に
示す工程において、ドライエッチングにより上部窒化膜
９ａの全部および上部窒化膜９ａの側面のサイドウォー
ル窒化膜１６１を選択的に除去することにより、メモリ
セル部においてリセス部２２ａを形成する。
【０２３６】次に、全面に渡ってＴｉあるいはＣｏなど
の高融点金属膜を形成し、窒素雰囲気中で熱処理するこ
とにより、ドープトポリシリコン膜３３の上面にのみ、
シリサイド反応により高融点金属シリサイド（ＴｉＳｉ
2あるいはＣｏＳｉ2など）膜２３ａを形成してポリサイ
ドゲート８１を形成する。なお、図８０においては未反
応の高融点金属膜を除去した状態を示している。
【０２３７】続いて、全面に渡って窒化膜２４を形成す
るととともに、リセス部２２ａを窒化膜２４で埋め込
む。
【０２３８】次に、図８１（ａ）および図８１（ｂ）に
示す工程において、リセス部２２ａ内のみに窒化膜２４
が残るようにＣＭＰ処理により平坦化を行うことによ
り、上部配線とソース・ドレイン領域ソース・ドレイン
領域１２１ａ〜１２３ａとの電気的接続をＳＡＣ開口プ
ロセスを使用してコンタクトホールにより行う場合のス
トッパー窒化膜２５ａを形成する。
【０２３９】次に、メモリセル部上の全面に渡ってレジ
ストＲ１０を形成し、図８２（ａ）および図８２（ｂ）
に示す工程において、レジストＲ１０をマスクとして周
辺回路部の層間絶縁膜２１を窒化膜１６をストッパーと
してエッチングにより除去し、さらに、絶縁膜５をスト
ッパーとして窒化膜１６をエッチングにより除去する。
【０２４０】次に、図８３（ａ）および図８３（ｂ）に
示す工程において、メモリセル部のＰ型ウェル領域３ａ
上および周辺回路部のＮ型ウェル領域４上にレジストＲ
１１を形成し、金属ゲート３１ｂおよびレジストＲ１１
をマスクにして、Ｐウェル領域３内に低ドーズ量（１×
１０13〜１×１０14ｃｍ-2）のＮ型不純物（Ａｓあるい
はＰ）のイオンを注入することによって、Ｎ-ソース・
ドレイン領域１２ｂを形成する。
【０２４１】次に、レジストＲ１１を除去後、図８４
（ａ）および図８４（ｂ）に示す工程において、メモリ
セル部のＰ型ウェル領域３ａ上および周辺回路部のＰ型
ウェル領域３ｂ上にレジストＲ１２を形成し、金属ゲー
ト３１ｃおよびレジストＲ１２をマスクにして、Ｎ型ウ
ェル領域４内に低ドーズ量（１×１０13〜１×１０14ｃ
ｍ-2）のＰ型不純物（ＢあるいはＢＦ2）のイオンを注
入することによって、Ｐ-ソース・ドレイン領域１４を
形成する。なお、以後の説明ではＮ-ソース・ドレイン
領域１２ｂおよびＰ-ソース・ドレイン領域１４を単
に、ソース・ドレイン領域１２ｂおよび１４と呼称する
場合もある。
【０２４２】次に、レジストＲ１２を除去後、全面に渡
って酸化膜を形成した後、当該酸化膜を異方性エッチン
グによりエッチバックすることにより、図８５（ａ）お
よび図８５（ｂ）に示すように金属ゲート３１ｂおよび
３１ｃの側面にサイドウォール酸化膜３９を形成する。
なお、この際に絶縁膜５も選択的に除去する。
【０２４３】次に、図８６（ａ）および図８６（ｂ）に
示す工程において、メモリセル部のＰ型ウェル領域３ａ
上および周辺回路部のＮ型ウェル領域４上にレジストＲ
１３を形成し、Ｐ型ウェル領域３上の金属ゲート３１
ｂ、サイドウォール酸化膜３９およびレジストＲ１３を
マスクとして、Ｐ型ウェル領域３内に高ドーズ量（１×
１０15〜４×１０15ｃｍ-2）のＮ型不純物（Ａｓあるい
はＰ）イオンを注入することによって、Ｎ+ソース・ド
レイン領域１８１および１８２を形成する。
【０２４４】次に、レジストＲ１３を除去後、図８７
（ａ）および図８７（ｂ）に示す工程において、メモリ
セル部のＰ型ウェル領域３ａ上および周辺回路部のＰ型
ウェル領域３ｂ上にレジストＲ１４を形成し、Ｎ型ウェ
ル領域４上の金属ゲート３１ｃ、サイドウォール酸化膜
３９およびレジストＲ１４をマスクとして、Ｎ型ウェル
領域４内に高ドーズ量（１×１０15〜４×１０15ｃ
ｍ-2）のＰ型不純物（ＢあるいはＢＦ2）イオンを注入
することによって、Ｐ+ソース・ドレイン領域２０１お
よび２０２を形成する。なお、以後の説明ではＮ+ソー
ス・ドレイン領域１８１、１８２およびＰ+ソース・ド
レイン領域２０１、２０２を、単にソース・ドレイン領
域１８１、１８２および２０１、２０２と呼称する場合
もある。
【０２４５】次に、レジストＲ１４を除去後、全面に渡
ってＴｉあるいはＣｏなどの高融点金属膜を形成し、窒
素雰囲気中で熱処理することにより、図８８（ａ）およ
び図８８（ｂ）に示すようにソース・ドレイン領域１
８、１８２および２０１、２０２上にシリサイド反応に
より高融点金属シリサイド（ＴｉＳｉ2あるいはＣｏＳ
ｉ2など）膜５９ｂおよび５９ｃを形成する。なお、図
８８（ａ）および図８８（ｂ）においては未反応の高融
点金属膜を除去した状態を示している。
【０２４６】次に、図８９（ａ）および図８９（ｂ）に
示す工程において、全面に渡って層間絶縁膜４０を形成
し、ＣＭＰ処理により平坦化した後、メモリセル部にお
いて、層間絶縁膜４０および２１を貫通しソース・ドレ
イン領域１２２ａに達するビット線コンタクトホール４
１ａ、ソース・ドレイン領域１２１ａおよび１２３ａに
達するストレージノードコンタクトホール４１ｂを同時
に形成する。
【０２４７】このとき、ポリサイドゲート８１は、スト
ッパー窒化膜２５ａおよびサイドウォール窒化膜１６１
によって覆われているので、コンタクトホール形成に際
してのエッチングから保護される。
【０２４８】その後、層間絶縁膜４０の全面に渡って導
電膜（例えばＮ型不純物を含んだポリシリコン膜）を形
成するとともに、当該導電膜をビット線コンタクトホー
ル４１ａおよびストレージノードコンタクトホール４１
ｂ内に埋め込む。そして、ＣＭＰ処理により層間絶縁膜
４０上の導電膜を除去し、ビット線コンタクトホール４
１ａおよびストレージノードコンタクトホール４１ｂ内
にポリシリコンプラグ４２ａおよび４２ｂを形成する。
【０２４９】次に、図９０（ａ）および図９０（ｂ）に
示す工程において、層間絶縁膜４０の全面に渡って層間
絶縁膜４３を形成する。そして、メモリセル部におい
て、層間絶縁膜４３を貫通してポリシリコンプラグ４２
ａに達するコンタクトホール４４を、また、周辺回路部
では層間絶縁膜４３よび４０を貫通してソース・ドレイ
ン領域１８１、１８２および２０１、２０２に達するコ
ンタクトホール４５ａおよび４５ｂを同時に形成する。
【０２５０】その後、例えばタングステンなどの高融点
金属膜を層間絶縁膜４３の全面に渡って形成するととも
に、当該高融点金属膜をコンタクトホール４４およびコ
ンタクトホール４５ａ、４５ｂ内に埋め込む。そして、
写真製版およびエッチングにより、ビット線４６および
配線層４７を形成する。
【０２５１】なお、層間絶縁膜４３より上部の構成は、
図６１に示すＤＲＡＭ４００と同様であるので、図５８
（ａ）、（ｂ）〜図６１（ａ）、（ｂ）に示す工程と同
様の工程を経て、図９１に示すＤＲＡＭ６００を得る。
【０２５２】＜Ｆ−２．作用効果＞以上説明したＤＲＡ
Ｍ６００においては、周辺回路部においてゲート電極と
して金属ゲート３１ｂおよび３１ｃを使用するので、ゲ
ート長のスケーリングに伴うゲート電極のシート抵抗増
大を抑制することができる。
【０２５３】また、製造方法においては、図７７（ａ）
および図７７（ｂ）、図７８（ａ）および図７８（ｂ）
を用いて説明したように、層間絶縁膜２１を窒化膜１６
をストッパーとしてエッチングし、さらに、窒化膜１６
を絶縁膜５をストッパーとしてエッチングすることによ
り、トレンチ３６ｂおよび３６ｃを形成する。そして、
トレンチ３６ｂおよび３６ｃの底面部の絶縁膜５をウエ
ットエッチングにより除去し、その部分に直接に熱酸化
や熱窒化を施してゲート絶縁膜３７ｂおよび３７ｃを形
成し、さらに、金属膜３１によってトレンチ３６ｂおよ
び３６ｃを埋め込み、図７９（ａ）および図７９（ｂ）
を用いて説明したように、トレンチ３６ｂおよび３６ｃ
内のみに金属膜３１が残るように平坦化を行って、金属
ゲート３１ｂおよび３１ｃを形成するので、ゲート電極
の成形に際してゲート絶縁膜が直接にエッチングに曝さ
れることがなく、ゲート絶縁膜を突き抜けてソース・ド
レイン領域となる部分にまでエッチングが及ぶことを防
止できる。
【０２５４】また、金属ゲート３１ｂおよび３１ｃの成
形に際して、エッチングプロセスが不要となり、エッチ
ングにより発生するポリマーの除去や、エッチングダス
トの除去を行うためのウエット処理に対する耐性や、酸
化に対する耐性が弱い金属ゲート３１ｂおよび３１ｃを
保護することができる。
【０２５５】また、メモリセル部においては、図７７
（ａ）および図７７（ｂ）〜図８１（ａ）および図８８
（ｂ）を用いて説明したように、ポリシリコンゲート３
４が層間絶縁膜２１に埋め込まれるように構成し、ポリ
シリコンゲート３４を構成する上部窒化膜９ａを除去し
てリセス部２２ａを形成する。そして、リセス部２２ａ
の底面に露出するドープトポリシリコン膜３３の上面に
のみＴｉＳｉ2あるいはＣｏＳｉ2などの高融点金属シリ
サイド膜２３ａを形成するので、高融点金属シリサイド
膜２３ａの形成後に、リセス部２２ａを窒化膜２４で埋
め込むことで、ポリサイドゲート８１を窒化膜で覆うこ
とができるので、ＴｉＳｉ2あるいはＣｏＳｉ2などの高
融点金属シリサイド膜２３ａを有するポリサイドゲート
８１でありながら、ＳＡＣプロセスの適用が可能とな
る。
【０２５６】また、ＷＳｉ2よりも低抵抗のＴｉＳｉ2あ
るいはＣｏＳｉ2をポリサイドゲート８ａとして使用す
るので、ゲート長のスケーリングに伴うゲート電極のシ
ート抵抗増大をさらに抑制することができる。
【０２５７】＜Ｆ−３．変形例＞以上説明した本発明に
係る実施の形態６のＤＲＡＭ６００においては、図７８
（ａ）、（ｂ）を用いて説明したように、トレンチ３６
ｂおよび３６ｃの底面部の絶縁膜５をエッチングにより
除去し、その部分に直接に熱酸化や熱窒化を施すことに
よりゲート絶縁膜３７ｂおよび３７ｃを形成する。
【０２５８】しかし、ゲート絶縁膜の形成方法としては
この方法に限定されるものではない。以下、実施の形態
６の変形例として、ゲート絶縁膜をＣＶＤ法により形成
したＤＲＡＭ６００Ａの構成について説明する。
【０２５９】図９２（ａ）、（ｂ）〜図９６（ａ）、
（ｂ）は、図７８（ａ）、（ｂ）〜図８２（ａ）、
（ｂ）に示す工程に対応する図である。図７８を用いて
説明したように、周辺回路部のＰ型ウェル領域３ｂ上お
よびＮ型ウェル領域４上に層間絶縁膜２１および窒化膜
１６を貫通するトレンチ３６ｂおよび３６ｃを形成し、
トレンチ３６ｂおよび３６ｃの底面部の絶縁膜５を除去
した後、全面に渡ってＣＶＤ法により絶縁膜３８を形成
する。絶縁膜３８は酸化膜でも窒化膜でも良いが、トレ
ンチ３６ｂおよび３６ｃの内壁から、露出したＰ型ウェ
ル領域３ｂ上およびＮ型ウェル領域４の上部にかけてを
覆い、トレンチ３６ｂおよび３６ｃを維持するように厚
さ１ｎｍ〜５ｎｍ程度に形成される。
【０２６０】なお、絶縁膜３８としては、ＲＰＮ（Remo
te Plasma Nitridation）法で形成されたＳｉＮ膜、低
圧ＣＶＤ法あるいはＭＯＣＶＤ（MetalOrganicＣＶＤ）
法で形成された、ＴｉＯ2膜、Ｔａ2Ｏ5膜、Ａｌ2Ｏ
5膜、ＺｒＯ2膜、ＢＳＴ（BariumStrontium Titanate）
膜の何れかを使用することができる。
【０２６１】さらに、全面に渡ってＷあるいはＣｕなど
の金属膜３１を形成するとともに、トレンチ３６ｂおよ
び３６ｃを埋め込む。
【０２６２】次に、図９３（ａ）および図９３（ｂ）に
示す工程において、トレンチ３６ｂおよび３６ｃ内のみ
に金属膜３１が残るようにＣＭＰ処理により平坦化を行
うことにより、トレンチ３６ｂ内に金属ゲート３１ｂが
形成され、トレンチ３６ｃに金属ゲート３１ｃが形成さ
れる。なお、トレンチ３６ｂの内壁には金属ゲート３１
ｂを囲むように絶縁膜３８がゲート絶縁膜３８ｂとして
残り、トレンチ３６ｃの内壁には金属ゲート３１ｃを囲
むように絶縁膜３８がゲート絶縁膜３８ｃとして残る。
【０２６３】次に、図９４（ａ）および図９４（ｂ）に
示す工程において、ドライエッチングにより上部窒化膜
９ａの全部および上部窒化膜９ａの側面の窒化膜１６を
選択的に除去することにより、メモリセル部においてリ
セス部２２ａを形成する。
【０２６４】次に、全面に渡ってＴｉあるいはＣｏなど
の高融点金属膜を形成し、窒素雰囲気中で熱処理するこ
とにより、ドープトポリシリコン膜３３の上面にのみ、
シリサイド反応により高融点金属シリサイド（ＴｉＳｉ
2あるいはＣｏＳｉ2など）膜２３ａを形成してポリサイ
ドゲート８１を形成する。なお、図９４（ａ）および図
９４（ｂ）においては未反応の高融点金属膜を除去した
状態を示している。
【０２６５】続いて、全面に渡って窒化膜２４を形成す
るととともに、リセス部２２ａを窒化膜２４で埋め込
む。
【０２６６】次に、図９５（ａ）および図９５（ｂ）に
示す工程において、リセス部２２ａ内のみに窒化膜２４
が残るようにＣＭＰ処理により平坦化を行うことによ
り、上部配線とソース・ドレイン領域ソース・ドレイン
領域１２１ａ〜１２３ａとの電気的接続をＳＡＣ開口プ
ロセスを使用してコンタクトホールにより行う場合のス
トッパー窒化膜２５ａを形成する。
【０２６７】次に、メモリセル部上の全面に渡ってレジ
ストＲ１０を形成し、図９６（ａ）および図９６（ｂ）
に示す工程において、レジストＲ１０をマスクとして周
辺回路部の層間絶縁膜２１を窒化膜１６をストッパーと
してエッチングにより除去し、さらに、絶縁膜５をスト
ッパーとして窒化膜１６をエッチングにより除去する。
【０２６８】続いて、図８３（ａ）、（ｂ）〜図９０
（ａ）、（ｂ）および、図５８（ａ）、（ｂ）〜図６１
（ａ）、（ｂ）に示す工程と同様の工程を経て図９７
（ａ）、（ｂ）に示すＤＲＡＭ６００Ａを得る。
【０２６９】
【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、ポリサイドゲートの上主面とサイドウォール
絶縁膜の上部端面とで構成される平面領域上に上部構造
体を備えるので、上部構造体を変更することで種々のＭ
ＯＳトランジスタを得ることができる。また、上部構造
体はサイドウォール絶縁膜の上部端面を覆うので、厚み
が薄くなる可能性が高いサイドウォール絶縁膜の上部を
保護し、製造工程中のエッチング等でサイドウォール絶
縁膜の上部が除去されることを防止できる。
【０２７０】本発明に係る請求項２記載の半導体装置に
よれば、サイドウォール絶縁膜および上部構造体を窒化
膜とすることで、ポリサイドゲートが窒化膜で覆われる
ことになる。従って、上部配線と半導体基板中のソース
・ドレイン領域との電気的接続をコンタクトホールを介
して接続する際に、コンタクトホールの形成位置がポリ
サイドゲートに近接する方向にずれても、ポリサイドゲ
ートが直接にコンタクトホールに係合することが防止さ
れる。その結果、上部配線とソース・ドレイン領域との
電気的接続を行うコンタクトホールを設ける際に、ポリ
サイドゲートとの重ね合せマージンを重ね合せ精度以上
に小さくすることができ、例えば、ロジックデバイスに
おけるゲートアレイ部の面積を小さくできる。
【０２７１】本発明に係る請求項３記載の半導体装置に
よれば、シリサイド膜がチタンシリサイド膜またはコバ
ルトシリサイド膜であるので、ゲート抵抗を低減するこ
とができ、ゲート長のスケーリングに伴うゲート電極の
シート抵抗増大を抑制することができる。
【０２７２】本発明に係る請求項４記載の半導体装置に
よれば、上部構造体が金属膜であるので、ポリサイドゲ
ートだけを使用する場合に比べて、ゲート長のスケーリ
ングに伴うゲート電極のシート抵抗増大をさらに抑制す
ることができる。
【０２７３】本発明に係る請求項５記載の半導体装置に
よれば、シリサイド膜がチタンシリサイド膜またはコバ
ルトシリサイド膜であるので、従来使用されるタングス
テンシリサイド膜よりもゲート抵抗を低減することがで
きる。また、バリアメタル膜を備えることでタングステ
ン膜または銅膜とポリシリコン膜との反応を防止でき
る。
【０２７４】本発明に係る請求項６記載の半導体装置に
よれば、バリアメタル膜を窒化チタン膜とする場合に
は、上部の金属膜がタングステン膜である場合に適し、
バリアメタル膜を窒化タンタルとする場合には、上部の
金属膜が銅膜である場合に適する。また、最上層の金属
膜をタングステン膜や銅膜で構成することで、ゲート抵
抗をさらに低減することができ、また、今後開発が進む
新たな配線材料に対応することができる。
【０２７５】本発明に係る請求項７記載の半導体装置に
よれば、ゲート電極として金属ゲートを使用するので、
ゲート長のスケーリングに伴うゲート電極のシート抵抗
増大を抑制することができる。また、金属ゲートの側面
がゲート絶縁膜の第２の部分で覆われているので、例え
ば、当該金属ゲートをマスクとして半導体基板中に低ド
ープドレイン領域を形成する場合に、オフセット注入が
可能となる。
【０２７６】本発明に係る請求項８記載の半導体装置に
よれば、金属ゲートをタングステン膜や銅膜で構成する
ことで、ゲート抵抗を低減することができ、また、今後
開発が進む新たな配線材料に対応することができる。
【０２７７】本発明に係る請求項９記載の半導体装置に
よれば、ゲート絶縁膜をＣＶＤ法で形成するので、熱酸
化法や熱窒化法で形成する場合に比べて下地に対する制
約が少ない。また、熱酸化法や熱窒化法では形成できな
い種々の絶縁膜を形成できる。
【０２７８】本発明に係る請求項１０記載の半導体装置
によれば、シリサイド膜がチタンシリサイド膜またはコ
バルトシリサイド膜となったポリサイドゲートを有する
ＭＯＳトランジスタをデータ保持部に配設することで、
微細化が顕著に進むデータ保持部のゲート抵抗を低減す
ることができ、ゲート長のスケーリングに伴うゲート電
極のシート抵抗増大を抑制することができる。また、サ
イドウォール絶縁膜および上部構造体を窒化膜とするこ
とで、ポリサイドゲートが窒化膜で覆われることにな
り、上部配線と半導体基板中のソース・ドレイン領域と
の電気的接続をＳＡＣプロセスの適用が可能となる。
【０２７９】本発明に係る請求項１１記載の半導体装置
によれば、シリサイド膜がチタンシリサイド膜またはコ
バルトシリサイド膜となったポリサイドゲートを有する
ＭＯＳトランジスタを周辺回路部に配設することで、ゲ
ート長のスケーリングに伴うゲート電極のシート抵抗増
大を抑制し、周辺回路部を構成するロジックデバイスの
高速動作を実現できる。また、シリサイド膜がチタンシ
リサイド膜またはコバルトシリサイド膜となったポリサ
イドゲートを有し、その上にバリアメタル膜を介してタ
ングステン膜または銅膜を備えるＭＯＳトランジスタを
周辺回路部に配設することで、ゲート長のスケーリング
に伴うゲート電極のシート抵抗増大を、ポリサイドゲー
トだけを使用する場合に比べてさらに抑制でき、周辺回
路部を構成するロジックデバイスの高速動作を実現でき
る。また、金属ゲートを有するＭＯＳトランジスタを周
辺回路部に配設することで、ゲート長のスケーリングに
伴うゲート電極のシート抵抗増大を抑制し、周辺回路部
を構成するロジックデバイスの高速動作を実現できる。
【０２８０】本発明に係る請求項１２記載の半導体装置
の製造方法によれば、ポリサイドゲートの上主面とサイ
ドウォール絶縁膜の上部端面とで構成される平面領域上
に上部構造体を備えたＭＯＳトランジスタを得ることが
できる。また、工程(ｇ)において層間絶縁膜にリセス部
を形成し、リセス部の底部のパターニングポリシリコン
膜をシリサイド化してシリサイド膜を形成し、ポリサイ
ドゲートを形成するので、ポリサイドゲートの形成に際
してシリサイド膜のエッチングが不要であるので、従来
のエッチング技術では成形が困難であった材質のシリサ
イド膜を有するポリサイドゲートを形成でき、ポリサイ
ドゲートの選択の自由度を広げることができる。
【０２８１】本発明に係る請求項１３記載の半導体装置
の製造方法によれば、ポリサイドゲートが窒化膜で覆わ
れたＭＯＳトランジスタを得ることができる。
【０２８２】本発明に係る請求項１４記載の半導体装置
の製造方法によれば、シリサイド膜がチタンシリサイド
膜またはコバルトシリサイド膜となったポリサイドゲー
トを有し、その上にバリアメタル膜を介してタングステ
ン膜または銅膜を備えるＭＯＳトランジスタを得ること
ができる。また、いわゆるゲートエッチングは、工程
(ｄ)に示すようにゲート絶縁膜となる絶縁膜に対して極
めて高い選択比をもつポリシリコン膜に対してのみ行わ
れることになり、ポリシリコン膜上に金属膜を形成し、
それをエッチングしてポリ金属ゲートを形成する方法に
比べて、ゲート絶縁膜を突き抜けて半導体基板のソース
・ドレイン領域となる部分にまでエッチングが及ぶこと
を防止できる。
【０２８３】本発明に係る請求項１５記載の半導体装置
の製造方法によれば、第３の窒化膜のうち、ポリシリコ
ンゲートの側面に接する部分をサイドウォール窒化膜と
して使用し、サイドウォール窒化膜の形成においてエッ
チング工程を使用しないので、半導体基板表面がエッチ
ングに曝される回数が低減する。従って、半導体基板表
面の損傷をできるだけ防止する必要がある回路部、例え
ばデータ保持部でのＭＯＳトランジスタの形成に適して
いる。
【０２８４】本発明に係る請求項１６記載の半導体装置
の製造方法によれば、第３の窒化膜を異方性エッチング
によりエッチバックすることでサイドウォール窒化膜を
形成するので、サイドウォール窒化膜をマスクの一部と
してソース・ドレイン領域の形成を行う必要がある回路
部、例えば周辺回路部でのＭＯＳトランジスタの形成に
適している。
【０２８５】本発明に係る請求項１７記載の半導体装置
の製造方法によれば、金属ゲートを有するＭＯＳトラン
ジスタを得ることができる。また、工程(ｅ)に示すよう
に、トレンチの底部の下敷き酸化膜を除去した後、少な
くとも半導体基板に接する部分にゲート絶縁膜を形成す
るので、ゲート電極の成形に際してゲート絶縁膜が直接
にエッチングに曝されることがなく、ゲート絶縁膜を突
き抜けてソース・ドレイン領域となる部分にまでエッチ
ングが及ぶことを防止できる。また、工程(ｆ)に示すよ
うに、トレンチに金属膜を埋め込んで金属ゲートを形成
するので、金属ゲートの成形に際して、エッチングプロ
セスが不要となり、エッチングにより発生するポリマー
の除去や、エッチングダストの除去を行うためのウエッ
ト処理に対する耐性や、酸化に対する耐性が弱い金属ゲ
ートを保護することができる。
【０２８６】本発明に係る請求項１８記載の半導体装置
の製造方法によれば、側面がゲート絶縁膜で覆われた金
属ゲートを有するＭＯＳトランジスタを得ることができ
る。また、側面がゲート絶縁膜で覆われているので、当
該金属ゲートをマスクとして半導体基板中に低ドープの
ソース・ドレイン領域を形成する場合に、オフセット注
入が可能となる。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する図である。
【図２】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する図である。
【図３】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する図である。
【図４】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する図である。
【図５】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する図である。
【図６】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する図である。
【図７】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する図である。
【図８】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する図である。
【図９】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する図である。
【図１０】 本発明に係る実施の形態１の半導体装置の
製造工程を説明する図である。
【図１１】 本発明に係る実施の形態１の半導体装置の
製造工程を説明する図である。
【図１２】 本発明に係る実施の形態１の半導体装置の
製造工程を説明する図である。
【図１３】 本発明に係る実施の形態１の半導体装置の
製造工程を説明する図である。
【図１４】 本発明に係る実施の形態１の半導体装置の
製造工程を説明する図である。
【図１５】 本発明に係る実施の形態１の半導体装置の
製造工程を説明する図である。
【図１６】 本発明に係る実施の形態１の半導体装置の
製造工程を説明する図である。
【図１７】 本発明に係る実施の形態１の半導体装置の
製造工程を説明する図である。
【図１８】 本発明に係る実施の形態１の半導体装置の
最終工程を説明する図である。
【図１９】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する図である。
【図２０】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する図である。
【図２１】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する図である。
【図２２】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する図である。
【図２３】 本発明に係る実施の形態２の半導体装置の
最終工程を説明する図である。
【図２４】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する図である。
【図２５】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する図である。
【図２６】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する図である。
【図２７】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する図である。
【図２８】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する図である。
【図２９】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する図である。
【図３０】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する図である。
【図３１】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する図である。
【図３２】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する図である。
【図３３】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する図である。
【図３４】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する図である。
【図３５】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する図である。
【図３６】 本発明に係る実施の形態３の半導体装置の
最終工程を説明する図である。
【図３７】 本発明に係る実施の形態３の変形例の半導
体装置の製造工程を説明する図である。
【図３８】 本発明に係る実施の形態３の変形例の半導
体装置の製造工程を説明する図である。
【図３９】 本発明に係る実施の形態３の半導体装置の
変形例の製造工程を説明する図である。
【図４０】 本発明に係る実施の形態３の半導体装置の
変形例の構成を説明する図である。
【図４１】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する図である。
【図４２】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する図である。
【図４３】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する図である。
【図４４】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する図である。
【図４５】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する図である。
【図４６】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する図である。
【図４７】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する図である。
【図４８】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する図である。
【図４９】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する図である。
【図５０】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する図である。
【図５１】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する図である。
【図５２】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する図である。
【図５３】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する図である。
【図５４】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する図である。
【図５５】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する図である。
【図５６】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する図である。
【図５７】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する図である。
【図５８】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する図である。
【図５９】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する図である。
【図６０】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する図である。
【図６１】 本発明に係る実施の形態４の半導体装置の
最終工程を説明する図である。
【図６２】 本発明に係る実施の形態５の半導体装置の
製造工程を説明する図である。
【図６３】 本発明に係る実施の形態５の半導体装置の
製造工程を説明する図である。
【図６４】 本発明に係る実施の形態５の半導体装置の
製造工程を説明する図である。
【図６５】 本発明に係る実施の形態５の半導体装置の
製造工程を説明する図である。
【図６６】 本発明に係る実施の形態５の半導体装置の
製造工程を説明する図である。
【図６７】 本発明に係る実施の形態５の半導体装置の
製造工程を説明する図である。
【図６８】 本発明に係る実施の形態５の半導体装置の
製造工程を説明する図である。
【図６９】 本発明に係る実施の形態５の半導体装置の
製造工程を説明する図である。
【図７０】 本発明に係る実施の形態５の半導体装置の
製造工程を説明する図である。
【図７１】 本発明に係る実施の形態５の半導体装置の
最終工程を説明する図である。
【図７２】 本発明に係る実施の形態６の半導体装置の
製造工程を説明する図である。
【図７３】 本発明に係る実施の形態６の半導体装置の
製造工程を説明する図である。
【図７４】 本発明に係る実施の形態６の半導体装置の
製造工程を説明する図である。
【図７５】 本発明に係る実施の形態６の半導体装置の
製造工程を説明する図である。
【図７６】 本発明に係る実施の形態６の半導体装置の
製造工程を説明する図である。
【図７７】 本発明に係る実施の形態６の半導体装置の
製造工程を説明する図である。
【図７８】 本発明に係る実施の形態６の半導体装置の
製造工程を説明する図である。
【図７９】 本発明に係る実施の形態６の半導体装置の
製造工程を説明する図である。
【図８０】 本発明に係る実施の形態６の半導体装置の
製造工程を説明する図である。
【図８１】 本発明に係る実施の形態６の半導体装置の
最終工程を説明する図である。
【図８２】 本発明に係る実施の形態６の半導体装置の
製造工程を説明する図である。
【図８３】 本発明に係る実施の形態６の半導体装置の
製造工程を説明する図である。
【図８４】 本発明に係る実施の形態６の半導体装置の
製造工程を説明する図である。
【図８５】 本発明に係る実施の形態６の半導体装置の
製造工程を説明する図である。
【図８６】 本発明に係る実施の形態６の半導体装置の
製造工程を説明する図である。
【図８７】 本発明に係る実施の形態６の半導体装置の
製造工程を説明する図である。
【図８８】 本発明に係る実施の形態６の半導体装置の
製造工程を説明する図である。
【図８９】 本発明に係る実施の形態６の半導体装置の
製造工程を説明する図である。
【図９０】 本発明に係る実施の形態６の半導体装置の
製造工程を説明する図である。
【図９１】 本発明に係る実施の形態６の半導体装置の
最終工程を説明する図である。
【図９２】 本発明に係る実施の形態６の変形例の半導
体装置の製造工程を説明する図である。
【図９３】 本発明に係る実施の形態６の変形例の半導
体装置の製造工程を説明する図である。
【図９４】 本発明に係る実施の形態６の半導体装置の
変形例の製造工程を説明する図である。
【図９５】 本発明に係る実施の形態６の変形例の半導
体装置の製造工程を説明する図である。
【図９６】 本発明に係る実施の形態６の変形例の半導
体装置の製造工程を説明する図である。
【図９７】 本発明に係る実施の形態６の半導体装置の
変形例の構成を説明する図である。
【図９８】 従来のロジックデバイスの製造工程を説明
する図である。
【図９９】 従来のロジックデバイスの製造工程を説明
する図である。
【図１００】 従来のロジックデバイスの製造工程を説
明する図である。
【図１０１】 従来のロジックデバイスの製造工程を説
明する図である。
【図１０２】 従来のロジックデバイスの製造工程を説
明する図である。
【図１０３】 従来のロジックデバイスの製造工程を説
明する図である。
【図１０４】 従来のロジックデバイスの製造工程を説
明する図である。
【図１０５】 従来のロジックデバイスの製造工程を説
明する図である。
【図１０６】 従来のロジックデバイスの製造工程を説
明する図である。
【図１０７】 従来のロジックデバイスの製造工程を説
明する図である。
【図１０８】 従来のロジックデバイスの製造工程を説
明する図である。
【図１０９】 従来のロジックデバイスの最終工程を説
明する図である。
【図１１０】 従来のＤＲＡＭの製造工程を説明する図
である。
【図１１１】 従来のＤＲＡＭの製造工程を説明する図
である。
【図１１２】 従来のＤＲＡＭの製造工程を説明する図
である。
【図１１３】 従来のＤＲＡＭの製造工程を説明する図
である。
【図１１４】 従来のＤＲＡＭの製造工程を説明する図
である。
【図１１５】 従来のＤＲＡＭの製造工程を説明する図
である。
【図１１６】 従来のＤＲＡＭの製造工程を説明する図
である。
【図１１７】 従来のＤＲＡＭの製造工程を説明する図
である。
【図１１８】 従来のＤＲＡＭの最終工程を説明する図
である。
【図１１９】 従来のＤＲＡＭの製造工程を説明する図
である。
【図１２０】 従来のＤＲＡＭの製造工程を説明する図
である。
【図１２１】 従来のＤＲＡＭの製造工程を説明する図
である。
【図１２２】 従来のＤＲＡＭの製造工程を説明する図
である。
【図１２３】 従来のＤＲＡＭの製造工程を説明する図
である。
【図１２４】 従来のＤＲＡＭの製造工程を説明する図
である。
【図１２５】 従来のＤＲＡＭの最終工程を説明する図
である。
【符号の説明】
５ 絶縁膜、６，９ 窒化膜、５ａ，５ｂ，５ｃ，３８
ｂ，３８ｃ ゲート絶縁膜、６ａ，６ｂ，６ｃ ポリシ
リコン膜、７ａ，７ｂ，７ｃ ポリシリコンゲート、８
ａ，８ｂ，８ｃ，８１ ポリサイドゲート、９ａ，９
ｂ，９ｃ 上部窒化膜、１１ａ，１１ｂ，１１ｃ ポリ
メタルゲート、２２ａ，２２ｂ，２２ｃリセス部、２３
ａ，２３ｂ，２３ｃ シリサイド膜、２５ａ，２５ｂ，
２５ｃストッパー窒化膜、２９ａ，２９ｂ，２９ｃ バ
リアメタル、３１ｂ，３１ｃ金属ゲート、３６ｂ，３６
ｃ トレンチ、３７ｂ，３７ｃ ゲート絶縁膜、３９サ
イドウォール酸化膜、１５２，１６１，１７２ サイド
ウォール窒化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/283 Ｈ０１Ｌ 21/90 Ａ 21/768 27/08 ３２１Ｅ 27/108 ３２１Ｆ 21/8242 27/10 ６２１Ｃ 29/78 ６８１Ｆ 21/336 29/78 ３０１Ｇ ３０１Ｐ Ｆターム(参考） 4M104 AA01 BB01 BB04 BB18 BB20 BB25 CC05 DD02 DD03 DD04 DD09 DD16 DD17 DD78 DD84 EE03 EE05 EE16 EE17 GG09 GG10 GG14 HH14 HH16 5F033 HH04 HH08 HH11 HH19 HH26 HH27 HH32 HH33 JJ01 JJ04 JJ19 KK01 KK26 KK27 LL04 MM07 MM08 MM13 NN40 PP06 QQ08 QQ09 QQ10 QQ16 QQ19 QQ25 QQ31 QQ37 QQ48 QQ70 QQ73 RR04 RR06 RR09 RR11 RR12 RR13 RR14 RR15 SS11 TT02 TT08 VV06 VV16 VV17 XX03 XX10 XX31 5F040 DA14 DA29 DB03 EA08 EA09 EC01 EC02 EC04 EC07 EC08 EC13 ED03 ED04 EF02 EH02 EH07 EK01 FA05 FA07 FA18 FB02 FB04 FC10 FC19 FC21 FC22 5F048 AA01 AB01 AB03 AC01 AC03 BA01 BB06 BB07 BB08 BB09 BB11 BC06 BC18 BE03 BF01 BF06 BF07 BF16 BG01 BG12 DA20 DA25 DA27 5F083 AD24 AD48 AD49 GA09 JA02 JA06 JA14 JA35 JA37 JA39 JA40 JA53 JA56 MA02 MA03 MA04 MA06 MA16 MA19 PR03 PR06 PR09 PR21 PR29 PR38 PR40 PR43 PR44 PR45 PR46 PR53 PR54 PR55 PR56 ZA04 ZA05 ZA06 ZA07 ZA12

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に配設されたＭＯＳトラン
    ジスタを含む少なくとも１の回路部を備えた半導体装置
    であって、 前記ＭＯＳトランジスタは、 前記半導体基板上に配設されたゲート絶縁膜と、 前記ゲート絶縁膜上に配設されたパターニングポリシリ
    コン膜、該パターニングポリシリコン膜上に配設された
    シリサイド膜で構成されるポリサイドゲートと、 前記ポリサイドゲートの側面に配設され、その上部端面
    が前記ポリサイドゲートの上主面とほぼ同一平面をなす
    サイドウォール絶縁膜と、 前記ポリサイドゲートの上主面と前記サイドウォール絶
    縁膜の上部端面とで構成される平面領域上に配設された
    上部構造体と、を備える半導体装置。
  2. 【請求項２】 前記サイドウォール絶縁膜および前記上
    部構造体は窒化膜である、請求項１記載の半導体装置。
  3. 【請求項３】 前記シリサイド膜はチタンシリサイド膜
    またはコバルトシリサイド膜である、請求項２記載の半
    導体装置。
  4. 【請求項４】 前記上部構造体は金属膜である、請求項
    １記載の半導体装置。
  5. 【請求項５】 前記シリサイド膜はチタンシリサイド膜
    またはコバルトシリサイド膜であって、 前記金属膜は、 少なくとも前記シリサイド膜の主面上に接するように配
    設されたバリアメタル膜と、 前記バリアメタル膜上に配設されたタングステン膜また
    は銅膜を有する、請求項４記載の半導体装置。
  6. 【請求項６】 前記バリアメタル膜は、窒化チタン膜ま
    たは窒化タンタル膜である、請求項５記載の半導体装
    置。
  7. 【請求項７】 半導体基板上に配設されたＭＯＳトラン
    ジスタを含む少なくとも１の回路部を備えた半導体装置
    であって、 前記ＭＯＳトランジスタは、 その第１の部分が前記半導体基板上に接するように配設
    されたゲート絶縁膜と、 前記ゲート絶縁膜の前記第１の部分上に配設されるとと
    もに、その側面が前記ゲート絶縁膜の第２の部分で覆わ
    れた金属ゲートと、 前記金属ゲートの側面に、前記ゲート絶縁膜の第２の部
    分を間に挟んで配設されたサイドウォール絶縁膜と、を
    備える半導体装置。
  8. 【請求項８】 前記金属ゲートは、タングステン膜また
    は銅膜である、請求項７記載の半導体装置。
  9. 【請求項９】 前記ゲート絶縁膜は、ＣＶＤ法で形成さ
    れた絶縁膜である、請求項７記載の半導体装置。
  10. 【請求項１０】 前記少なくとも１の回路部は、データ
    保持部および、前記データ保持部に連動して動作する周
    辺回路部であって、 前記ＭＯＳトランジスタは前記データ保持部に配設され
    る、請求項３記載の半導体装置。
  11. 【請求項１１】 前記少なくとも１の回路部は、前記半
    導体基板上に形成されたデータ保持部および、前記デー
    タ保持部に連動して動作する周辺回路部であって、 前記ＭＯＳトランジスタは前記周辺回路部に配設され
    る、請求項３、請求項５、および請求項７の何れかに記
    載の半導体装置。
  12. 【請求項１２】 半導体基板上に配設されたＭＯＳトラ
    ンジスタを含む少なくとも１の回路部を備えた半導体装
    置の製造方法であって、 前記ＭＯＳトランジスタの製造工程は、 (ａ)前記半導体基板上に全面に渡って絶縁膜を形成する
    工程と、 (ｂ)前記絶縁膜上に全面に渡ってポリシリコン膜を形成
    する工程と、 (ｃ)前記ポリシリコン膜上に全面に渡って第１の窒化膜
    を形成する工程と、 (ｄ)前記第１の窒化膜を前記ＭＯＳトランジスタのゲー
    ト電極パターンに合わせてパターニングして上部窒化膜
    を形成し、当該上部窒化膜をマスクとして前記ポリシリ
    コン膜をパターニングして、パターニングポリシリコン
    膜上に前記上部窒化膜が積層されたポリシリコンゲート
    を形成する工程と、 (ｅ)前記ポリシリコンゲートの側面にサイドウォール窒
    化膜を形成する工程と、 (ｆ)前記サイドウォール窒化膜が形成された前記ポリシ
    リコンゲートを層間絶縁膜で埋め込んだ後、前記上部窒
    化膜の上主面が露出するように前記層間絶縁膜を平坦化
    する工程と、 (ｇ)前記上部窒化膜および前記上部窒化膜の側面の前記
    サイドウォール窒化膜を除去してリセス部を形成する工
    程と、 (ｈ)前記リセス部の底部の前記パターニングポリシリコ
    ン膜をシリサイド化してシリサイド膜を形成し、ポリサ
    イドゲートを形成する工程と、 (i)前記リセス部に上部構造体を埋め込む工程とを備え
    る、半導体装置の製造方法。
  13. 【請求項１３】 前記工程(ｉ)は、 前記リセス部に第２の窒化膜を埋め込み、前記リセス部
    内にのみ前記上部構造体が残るように平坦化する工程を
    含む、請求項１２記載の半導体装置の製造方法。
  14. 【請求項１４】 前記工程(ｉ)は、 前記リセス部の内面にバリアメタル膜を形成する工程
    と、 前記バリアメタル膜で内面が覆われた前記リセス部にタ
    ングステン膜または銅膜を埋め込む工程と、 前記リセス部内にのみ前記上部構造体が残るように、前
    記バリアメタル膜と、前記タングステン膜または前記銅
    膜を平坦化する工程を含む、請求項１２記載の半導体装
    置の製造方法。
  15. 【請求項１５】 前記工程(ｅ)は、 前記ポリシリコンゲートの凹凸の輪郭形状を保つよう
    に、前記ポリシリコンゲートを第３の窒化膜で覆う工程
    を含み、 前記第３の窒化膜のうち、前記ポリシリコンゲートの側
    面に接する部分が前記サイドウォール窒化膜となる、請
    求項１２記載の半導体装置の製造方法。
  16. 【請求項１６】 前記工程(ｅ)は、 前記ポリシリコンゲートの凹凸の輪郭形状を保つよう
    に、前記ポリシリコンゲートを第３の窒化膜で覆い、該
    第３の窒化膜を異方性エッチングによりエッチバックす
    ることで前記サイドウォール窒化膜を形成する工程を含
    む、請求項１２記載の半導体装置の製造方法。
  17. 【請求項１７】 半導体基板上に配設されたＭＯＳトラ
    ンジスタを含む少なくとも１の回路部を備えた半導体装
    置の製造方法であって、 前記ＭＯＳトランジスタの製造工程は、 (ａ)前記半導体基板上に全面に渡って下敷き酸化膜を形
    成する工程と、 (ｂ)前記下敷き酸化膜上に全面に渡って窒化膜を形成す
    る工程と、 (ｃ)前記窒化膜上に全面に渡って平坦化された層間絶縁
    膜を形成する工程と、 (ｄ)前記層間絶縁膜および前記窒化膜を前記ＭＯＳトラ
    ンジスタのゲート電極パターンに合わせてパターニング
    してトレンチを形成する工程と、 (ｅ)前記トレンチの底部の前記下敷き酸化膜を除去した
    後、少なくとも前記半導体基板に接する部分にゲート絶
    縁膜を形成する工程と、 (ｆ)前記トレンチに金属膜を埋め込んで金属ゲートを形
    成する工程と、を備える半導体装置の製造方法。
  18. 【請求項１８】 前記工程(ｅ)は、 前記トレンチの内面にＣＶＤ法により前記ゲート絶縁膜
    を形成する工程を含み、 前記工程(ｆ)は、前記ゲート絶縁膜で内面が覆われた前
    記トレンチに前記金属膜を埋め込む工程を含む、請求項
    １７記載の半導体装置の製造方法。
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