JP2010028004A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】金属ゲートを形成した後に形成される絶縁膜中の水素の影響を抑制して、しきい値電圧Ｖthを所望の値（例えば０．３Ｖ）以下にすることを可能にする。
【解決手段】半導体基板１１上に第１絶縁膜４１が形成され、第１絶縁膜４１に溝部４２が形成され、溝部４２の第１絶縁膜４１側の半導体基板１１上にサイドウォールスペーサ３１が形成され、溝部４２内にゲート絶縁膜２１を介してゲート電極２２が形成され、ゲート電極２２の両側の半導体基板１１にエクステンション領域２３，２４を介してソース・ドレイン領域２５，２６が形成され、第１絶縁膜４１上にゲート電極２２上を被覆する第２絶縁膜４３を有し、サイドウォールスペーサ３１は水素の通過を阻止する絶縁膜からなり、ゲート電極２２上に水素の通過を阻止する水素バリア膜３３が形成され、水素バリア膜３３はゲート電極２２上の周囲でサイドウォールスペーサ３１と接続されている。
【選択図】図１
【解決手段】半導体基板１１上に第１絶縁膜４１が形成され、第１絶縁膜４１に溝部４２が形成され、溝部４２の第１絶縁膜４１側の半導体基板１１上にサイドウォールスペーサ３１が形成され、溝部４２内にゲート絶縁膜２１を介してゲート電極２２が形成され、ゲート電極２２の両側の半導体基板１１にエクステンション領域２３，２４を介してソース・ドレイン領域２５，２６が形成され、第１絶縁膜４１上にゲート電極２２上を被覆する第２絶縁膜４３を有し、サイドウォールスペーサ３１は水素の通過を阻止する絶縁膜からなり、ゲート電極２２上に水素の通過を阻止する水素バリア膜３３が形成され、水素バリア膜３３はゲート電極２２上の周囲でサイドウォールスペーサ３１と接続されている。
【選択図】図１
Description
本発明は、半導体装置およびその製造方法に関するものである。
現在、絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴという）は、微細化と共に電源電圧が低下する傾向にある。これを実現するためには、ＭＯＳＦＥＴのゲート容量を増大させる必要がある。
上記ゲート容量の増大のためには、ゲート絶縁膜の薄膜化が必須である。ゲート絶縁膜に酸化シリコン膜を用いる限りは、薄膜化と共に、ダイレクトトンネル電流が増加することが予想される。
このため、これまで用いられていた熱酸化膜である酸化シリコン膜とは異なる新たな絶縁膜、例えば高誘電体絶縁膜の適用が必須となる。
上記ゲート容量の増大のためには、ゲート絶縁膜の薄膜化が必須である。ゲート絶縁膜に酸化シリコン膜を用いる限りは、薄膜化と共に、ダイレクトトンネル電流が増加することが予想される。
このため、これまで用いられていた熱酸化膜である酸化シリコン膜とは異なる新たな絶縁膜、例えば高誘電体絶縁膜の適用が必須となる。
また、ポリシリコンゲートにおける空乏化も無視できなくなってきていることから金属ゲートの適用も必要である。
さらに、高性能デバイス向けには、オン電流Ｉonを大きくするために低しきい値電圧化が重要である。そのために、Ｎ，Ｐのバンドエッジの実効仕事関数を持つデュアル金属ゲートが必要となる。
金属ゲート／高誘電率膜（Ｈｉｇｈ−ｋ膜）プロセスの一例として、ソース・ドレイン領域を形成する前に金属ゲート／高誘電率膜（Ｈｉｇｈ−ｋ膜）を形成する、いわゆるゲートファーストプロセスがある。また、ソース・ドレイン領域を形成した後に金属ゲート／高誘電率膜（Ｈｉｇｈ−ｋ膜）を形成する、いわゆるゲートラストプロセス（ダマシンゲートプロセス）（例えば、特許文献１参照。）が検討されている。
上記ゲートファーストプロセスでは、金属ゲート／高誘電率膜（Ｈｉｇｈ−ｋ膜）を形成した後に、１０００℃以上の活性化アニールを行う必要がある。アニール処理により、しきい値電圧Ｖthが高くなる問題が生じる（フェルミレベルピニング）。
一方、ゲートラストプロセス（ダマシンゲートプロセス）は、ソース・ドレイン拡散層の活性化を行った後に、ゲート絶縁膜およびゲート電極の形成を行うため、金属ゲートとゲート絶縁膜の反応を抑制することができ、しきい値電圧Ｖthの変動が少ない。そのため、高い性能（パフォーマンス）のＭＯＳＦＥＴを得ることが可能である。
一方、ゲートラストプロセス（ダマシンゲートプロセス）は、ソース・ドレイン拡散層の活性化を行った後に、ゲート絶縁膜およびゲート電極の形成を行うため、金属ゲートとゲート絶縁膜の反応を抑制することができ、しきい値電圧Ｖthの変動が少ない。そのため、高い性能（パフォーマンス）のＭＯＳＦＥＴを得ることが可能である。
しかしながら、ダマシンゲートプロセスであっても、金属ゲートを形成した後のプロセスにおける水素の影響により、しきい値電圧Ｖthが高くなるという問題が生じる。
従来のダマシンゲート構造のＭＯＳＦＥＴを、図１４に示すような構造となっている。すなわち、ゲート電極１２２上には、直接絶縁膜１４３が形成されている。また、従来のＭＯＳＦＥＴのしきい値電圧Ｖthとゲート長との関係を、図１５に示す。
従来のダマシンゲート構造のＭＯＳＦＥＴを、図１４に示すような構造となっている。すなわち、ゲート電極１２２上には、直接絶縁膜１４３が形成されている。また、従来のＭＯＳＦＥＴのしきい値電圧Ｖthとゲート長との関係を、図１５に示す。
図１５に示すように、図１４に示した従来構造のＭＯＳＦＥＴでは、しきい値電圧Ｖthが目標とするしきい値電圧の０．３Ｖよりも高くなり、しかも、しきい値電圧のばらつきが大きくなっている。
解決しようとする問題点は、金属ゲートを形成した後に形成される絶縁膜中の水素の影響により、しきい値電圧Ｖthが高くなる点である。
本発明は、金属ゲートを形成した後に形成される絶縁膜中の水素の影響を抑制して、しきい値電圧Ｖthを所望の値（例えば０．３Ｖ）以下にすることを可能にする。
本発明の半導体装置は、半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜に形成された溝部と、前記溝部の前記第１絶縁膜側の前記半導体基板上に形成されたサイドウォールスペーサと、前記溝部の内面に形成されたゲート絶縁膜と、前記溝部内に前記ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板にエクステンション領域を介して形成されたソース・ドレイン領域と、前記第１絶縁膜上に形成された前記ゲート電極上を被覆する第２絶縁膜を有し、前記サイドウォールスペーサは水素の通過を阻止する絶縁膜からなり、前記ゲート電極上に水素の通過を阻止する水素バリア膜が形成され、前記水素バリア膜は前記ゲート電極上の周囲で前記サイドウォールスペーサと接続されている。
本発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に形成されたエクステンション領域と、前記エクステンション領域上の前記ゲート電極の側壁に形成されたサイドウォールスペーサと、前記ゲート電極の両側の前記エクステンション領域を介して前記半導体基板に形成されたソース・ドレイン領域と、前記ゲート電極を被覆する層間絶縁膜を有し、前記サイドウォールスペーサは水素の通過を阻止する絶縁膜からなり、前記ゲート電極上に水素の通過を阻止する水素バリア膜が形成され、前記水素バリア膜は前記ゲート電極上の周囲で前記サイドウォールスペーサと接続されている。
本発明の半導体装置では、半導体基板上に、水素の通過を阻止する絶縁膜からなるサイドウォールスペーサと、水素の通過を阻止する水素バリア膜が、前記ゲート電極上の周囲で接続されている。このため、半導体基板上に、サイドウォールスペーサと水素バリア膜とで、ゲート電極およびゲート絶縁膜が被覆されるので、第１絶縁膜、第２絶縁膜や層間絶縁膜中の水素が、ゲート電極とゲート絶縁膜との界面、ゲート絶縁膜と半導体基板との界面に侵入することが防止される。
本発明の半導体装置の製造方法は、半導体基板上にダミーゲートを形成した後、該ダミーゲートの両側の半導体基板にエクステンション領域を形成する工程と、前記半導体基板上で前記ダミーゲートの側壁に水素の通過を阻止する絶縁膜からなるサイドウォールスペーサを形成する工程と、前記ダミーゲートの両側の半導体基板に前記エクステンション領域を介してソース・ドレイン領域を形成する工程と、前記ダミーゲートゲートおよび前記サイドウォールスペーサを被覆する第１絶縁膜を形成する工程と、前記第１絶縁膜の表面から前記ダミーゲートを露出させ、前記ダミーゲートを除去して溝部を形成する工程と、前記溝部内にゲート絶縁膜を介してゲート電極を埋め込む工程と、前記ゲート電極上の周囲で前記サイドウォールスペーサと接続していて水素の通過を阻止する水素バリア膜を形成する工程と、前記第１絶縁膜上に前記水素バリア膜を被覆する第２絶縁膜を形成する工程を有する。
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してダミーゲートを形成した後、該ダミーゲートの両側の半導体基板にエクステンション領域を形成する工程と、前記半導体基板上で前記ダミーゲートの側壁に水素の通過を阻止する絶縁膜からなるサイドウォールスペーサを形成する工程と、前記ダミーゲートの両側の半導体基板に前記エクステンション領域を介してソース・ドレイン領域を形成する工程と、前記ダミーゲートゲートおよび前記サイドウォールスペーサを被覆する第１絶縁膜を形成する工程と、前記第１絶縁膜の表面から前記ダミーゲートを露出させ、前記ダミーゲートを除去して溝部を形成する工程と、前記溝部内に形成されている前記ゲート絶縁膜を介して前記溝部内にゲート電極を形成する工程と、前記ゲート電極上の周囲で前記サイドウォールスペーサと接続していて水素の通過を阻止する水素バリア膜を形成する工程と、前記第１絶縁膜上に前記水素バリア膜を被覆する第２絶縁膜を形成する工程を有する。
本発明の半導体装置の製造方法では、半導体基板上に、水素の通過を阻止する絶縁膜からなるサイドウォールスペーサと、水素の通過を阻止する水素バリア膜が、前記ゲート電極上の周囲で接続するように形成される。このため、半導体基板上に、サイドウォールスペーサと水素バリア膜とで、ゲート電極およびゲート絶縁膜が被覆されるので、第１絶縁膜、第２絶縁膜中の水素が、ゲート電極とゲート絶縁膜との界面、ゲート絶縁膜と半導体基板との界面に侵入することが防止される。
本発明の半導体装置は、ゲート電極とゲート絶縁膜との界面、ゲート絶縁膜と半導体基板との界面への、水素の侵入が防止されるため、水素の侵入によるしきい値電圧の上昇を防止できるので、高いオン電流Ｉonを得ることが可能となるという利点がある。
本発明の半導体装置の製造方法は、ゲート電極とゲート絶縁膜との界面、ゲート絶縁膜と半導体基板との界面への、水素の侵入が防止されるため、水素の侵入によるしきい値電圧の上昇を防止できるので、高いオン電流Ｉonを得ることが可能となるという利点がある。
本発明の半導体装置に係る一実施の形態（第１実施例）を、図１の概略構成断面図によって説明する。
図１に示すように、半導体基板１１には素子分離領域１３が形成され、素子形成領域を分離している。上記半導体基板１１は、シリコン基板であっても化合物半導体基板であってもよい。
上記半導体基板１１上には、第１絶縁膜４１が形成されている。
上記第１絶縁膜４１は、例えば酸化シリコン膜で形成されている。上記第１絶縁膜４１には溝部４２が形成されている。
上記溝部４２の上記第１絶縁膜４１側の上記半導体基板１１上には、サイドウォールスペーサ３１が形成されている。このサイドウォールスペーサ３１は、水素の通過を阻止する絶縁膜からなる。この水素の通過を阻止する絶縁膜としては、窒化シリコン膜がある。
上記半導体基板１１上には、第１絶縁膜４１が形成されている。
上記第１絶縁膜４１は、例えば酸化シリコン膜で形成されている。上記第１絶縁膜４１には溝部４２が形成されている。
上記溝部４２の上記第１絶縁膜４１側の上記半導体基板１１上には、サイドウォールスペーサ３１が形成されている。このサイドウォールスペーサ３１は、水素の通過を阻止する絶縁膜からなる。この水素の通過を阻止する絶縁膜としては、窒化シリコン膜がある。
上記溝部４２の内面にはゲート絶縁膜２１を介して、上記溝部４２内を埋め込むようにゲート電極２２が形成されている。
上記ゲート絶縁膜２１は、高誘電率膜もしくは酸化シリコン膜で形成されている。高誘電率膜は、通常、酸化シリコン膜よりも高い誘電率を有する絶縁膜であり、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物がある。
具体的には、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（ＬａＯ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）等があり、また、ハフニウムシリケート、ジルコニウムシリケート、ランタンシリケート、イットリウムシリケート、タンタルシリケート、アルミニウムシリケート、チタン酸ジルコニウム、酸化アルミニウムハフニウムもしくは酸化ジルコニウムハフニウム、またはこれら化合物の窒化物で形成される。
上記ゲート絶縁膜２１は、高誘電率膜もしくは酸化シリコン膜で形成されている。高誘電率膜は、通常、酸化シリコン膜よりも高い誘電率を有する絶縁膜であり、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物がある。
具体的には、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（ＬａＯ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）等があり、また、ハフニウムシリケート、ジルコニウムシリケート、ランタンシリケート、イットリウムシリケート、タンタルシリケート、アルミニウムシリケート、チタン酸ジルコニウム、酸化アルミニウムハフニウムもしくは酸化ジルコニウムハフニウム、またはこれら化合物の窒化物で形成される。
上記ゲート電極２２は、トランジスタ素子がＮＭＯＳＦＥＴであれば、例えばハフニウムシリサイドで形成され、トランジスタ素子がＰＭＯＳＦＥＴであれば、例えば窒化チタンで形成されている。
また、上記ゲート電極２２は、第１ゲート電極上に第２ゲート電極が積層された２層構造としてもよい。上記第１ゲート電極はトランジスタ素子の仕事関数を決定する仕事関数制御膜を用いる。
また、上記ゲート電極２２は、第１ゲート電極上に第２ゲート電極が積層された２層構造としてもよい。上記第１ゲート電極はトランジスタ素子の仕事関数を決定する仕事関数制御膜を用いる。
例えば、トランジスタ素子がＮＭＩＳＦＥＴの場合、そのゲート電極では、４．６ｅＶ以下、望ましくは、４．３ｅＶ以下の仕事関数を有する。トランジスタ素子がＰＭＯＳＦＥＴの場合、そのゲート電極では、４．６ｅＶ以上、望ましくは、４．９ｅＶ以上の仕事関数を有する。
例えば、上記仕事関数制御膜の一例としては、チタン（Ｔｉ）、バナジウム（Ｖ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリケートがある。
ＮＭＩＳＦＥＴに適した仕事関数制御膜は、一例として、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、ハフニウムシリケート（ＨｆＳｉx）がより好ましい。ＮＭＩＳＦＥＴ用のハフニウムシリケートは４．１ｅＶ〜４．３ｅＶ程度である。
ＰＭＩＳＦＥＴに適した仕事関数制御膜は、一例として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。ＰＭＩＳＦＥＴ用の窒化チタンは４．５ｅＶ〜５．０ｅＶ程度である。
上記仕事関数制御膜は、例えば５ｎｍ〜５０ｎｍ程度の厚さに形成されている。
上記第２ゲート電極は、例えば、タングステン（Ｗ）、銅、アルミニウム、チタン、窒化チタン、タングステンシリサイド等の半導体装置に用いる配線材料で形成することができ、第１ゲート電極よりも低抵抗であることが望ましい。
上記ゲート電極２２上には、水素の通過を阻止する水素バリア膜３３が形成されている。上記水素バリア膜３３は、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ランタノイド元素の酸化膜もしくは水素を含まない窒化シリコン膜で形成されている。その膜厚は、２ｎｍ〜５０ｎｍに形成されている。２ｎｍよりも薄いと、水素のバリア性が不十分になり、水素を通過させてしまう。また、５０ｎｍあれば、水素のバリア層を得るのに十分であるので、上限は５０ｎｍとしている。
そして、上記水素バリア膜３３は、上記ゲート電極２２上の周囲で上記サイドウォールスペーサ３１と接続されている。
したがって、半導体基板１１とサイドウォールスペーサ３１と水素バリア膜３３とで、ゲート絶縁膜２１およびゲート電極２２が完全に被覆されている。
また、図示はしていないが、上記ゲート電極２２を上記サイドウォールスペーサ３１よりも低く形成し、上記ゲート電極２２上にのみ上記水素バリア膜３３が形成されていてもよい。この構成では、第１絶縁膜４１表面と水素バリア膜３３表面がほぼ同一平面上になるように平坦化されている。
また、図示はしていないが、上記水素バリア膜３３は、上記第１絶縁膜４１上の全面に形成されていてもよい。
そして、上記水素バリア膜３３は、上記ゲート電極２２上の周囲で上記サイドウォールスペーサ３１と接続されている。
したがって、半導体基板１１とサイドウォールスペーサ３１と水素バリア膜３３とで、ゲート絶縁膜２１およびゲート電極２２が完全に被覆されている。
また、図示はしていないが、上記ゲート電極２２を上記サイドウォールスペーサ３１よりも低く形成し、上記ゲート電極２２上にのみ上記水素バリア膜３３が形成されていてもよい。この構成では、第１絶縁膜４１表面と水素バリア膜３３表面がほぼ同一平面上になるように平坦化されている。
また、図示はしていないが、上記水素バリア膜３３は、上記第１絶縁膜４１上の全面に形成されていてもよい。
上記ゲート電極２２の一方側の上記半導体基板１１には、エクステンション領域２３を介して形成されたソース・ドレイン領域２５が形成されている。また上記ゲート電極２２の他方側の上記半導体基板１１には、エクステンション領域２４を介して形成されたソース・ドレイン領域２６が形成されている。上記ソース・ドレイン領域２５、２６上にはシリサイド層２７、２８が形成されている。このシリサイド層２７、２８は、例えばコバルトシリサイド、ニッケルシリサイド等の金属シリサイドで形成されている。
また、上記第１絶縁膜４１上には、上記水素バリア膜３３が形成されたゲート電極２２上を被覆する第２絶縁膜４３が形成されている。
上記第１絶縁膜４１、第２絶縁膜４３には、上記ソース・ドレイン領域２４、２５（シリサイド層２７、２８）に通じるコンタクトホール６１、６２が形成され、図示はしていないが、ゲート電極２２に通じるコンタクトホールも形成されている。さらに、図示はしていないが、上記各コンタクトホールを通じて配線が形成されている。
上記半導体装置１では、半導体基板１１上に、水素の通過を阻止する絶縁膜からなるサイドウォールスペーサ３１と、水素の通過を阻止する水素バリア膜３３が、前記ゲート電極２２上の周囲で接続されている。このため、半導体基板１１上に、サイドウォールスペーサ３１と水素バリア膜３３とで、ゲート電極２２およびゲート絶縁膜２１が被覆されるので、第１絶縁膜４１、第２絶縁膜４３中の水素が、ゲート電極２２とゲート絶縁膜２１との界面、ゲート絶縁膜２１と半導体基板１１との界面に侵入することが防止される。
よって、ゲート電極２２とゲート絶縁膜２１との界面、ゲート絶縁膜２１と半導体基板１１との界面への、水素の侵入が防止されるため、水素の侵入によるしきい値電圧の上昇を防止できるので、高いオン電流Ｉonを得ることが可能となるという利点がある。
よって、ゲート電極２２とゲート絶縁膜２１との界面、ゲート絶縁膜２１と半導体基板１１との界面への、水素の侵入が防止されるため、水素の侵入によるしきい値電圧の上昇を防止できるので、高いオン電流Ｉonを得ることが可能となるという利点がある。
次に、本発明の半導体装置に係る一実施の形態（第２実施例）を、図２の概略構成断面図によって説明する。
図２に示すように、半導体基板１１には素子分離領域１３が形成され、素子形成領域を分離している。上記半導体基板１１は、シリコン基板であっても化合物半導体基板であってもよい。
上記半導体基板１１上には、第１絶縁膜４１が形成されている。
上記第１絶縁膜４１は、例えば酸化シリコン膜で形成されている。上記第１絶縁膜４１には溝部４２が形成されている。
上記溝部４２の上記第１絶縁膜４１側の上記半導体基板１１上には、サイドウォールスペーサ３１が形成されている。このサイドウォールスペーサ３１は、水素の通過を阻止する絶縁膜からなる。この水素の通過を阻止する絶縁膜としては、窒化シリコン膜がある。
上記半導体基板１１上には、第１絶縁膜４１が形成されている。
上記第１絶縁膜４１は、例えば酸化シリコン膜で形成されている。上記第１絶縁膜４１には溝部４２が形成されている。
上記溝部４２の上記第１絶縁膜４１側の上記半導体基板１１上には、サイドウォールスペーサ３１が形成されている。このサイドウォールスペーサ３１は、水素の通過を阻止する絶縁膜からなる。この水素の通過を阻止する絶縁膜としては、窒化シリコン膜がある。
上記溝部４２の底面にはゲート絶縁膜２１が形成され、このゲート絶縁膜２１の上部の上記溝部４２内を埋め込むようにゲート電極２２が形成されている。
上記ゲート絶縁膜２１は、高誘電率膜もしくは酸化シリコン膜で形成されている。高誘電率膜は、通常、酸化シリコン膜よりも高い誘電率を有する絶縁膜であり、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物がある。
具体的には、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（ＬａＯ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）等があり、また、ハフニウムシリケート、ジルコニウムシリケート、ランタンシリケート、イットリウムシリケート、タンタルシリケート、アルミニウムシリケート、チタン酸ジルコニウム、酸化アルミニウムハフニウムもしくは酸化ジルコニウムハフニウム、またはこれら化合物の窒化物で形成される。
上記ゲート絶縁膜２１は、高誘電率膜もしくは酸化シリコン膜で形成されている。高誘電率膜は、通常、酸化シリコン膜よりも高い誘電率を有する絶縁膜であり、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物がある。
具体的には、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（ＬａＯ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）等があり、また、ハフニウムシリケート、ジルコニウムシリケート、ランタンシリケート、イットリウムシリケート、タンタルシリケート、アルミニウムシリケート、チタン酸ジルコニウム、酸化アルミニウムハフニウムもしくは酸化ジルコニウムハフニウム、またはこれら化合物の窒化物で形成される。
上記ゲート電極２２は、トランジスタ素子がＮＭＯＳＦＥＴであれば、例えばハフニウムシリサイドで形成され、トランジスタ素子がＰＭＯＳＦＥＴであれば、例えば窒化チタンで形成されている。
また、上記ゲート電極２２は、第１ゲート電極上に第２ゲート電極が積層された２層構造としてもよい。上記第１ゲート電極はトランジスタ素子の仕事関数を決定する仕事関数制御膜を用いる。
また、上記ゲート電極２２は、第１ゲート電極上に第２ゲート電極が積層された２層構造としてもよい。上記第１ゲート電極はトランジスタ素子の仕事関数を決定する仕事関数制御膜を用いる。
例えば、トランジスタ素子がＮＭＩＳＦＥＴの場合、そのゲート電極では、４．６ｅＶ以下、望ましくは、４．３ｅＶ以下の仕事関数を有する。トランジスタ素子がＰＭＯＳＦＥＴの場合、そのゲート電極では、４．６ｅＶ以上、望ましくは、４．９ｅＶ以上の仕事関数を有する。
例えば、上記仕事関数制御膜の一例としては、チタン（Ｔｉ）、バナジウム（Ｖ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリケートがある。
ＮＭＩＳＦＥＴに適した仕事関数制御膜は、一例として、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、ハフニウムシリケート（ＨｆＳｉx）がより好ましい。ＮＭＩＳＦＥＴ用のハフニウムシリケートは４．１ｅＶ〜４．３ｅＶ程度である。
ＰＭＩＳＦＥＴに適した仕事関数制御膜は、一例として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。ＰＭＩＳＦＥＴ用の窒化チタンは４．５ｅＶ〜５．０ｅＶ程度である。
上記仕事関数制御膜は、例えば５ｎｍ〜５０ｎｍ程度の厚さに形成されている。
上記第２ゲート電極は、例えば、タングステン（Ｗ）、銅、アルミニウム、チタン、窒化チタン、タングステンシリサイド等の半導体装置に用いる配線材料で形成することができ、第１ゲート電極よりも低抵抗であることが望ましい。
上記ゲート電極２２上には、水素の通過を阻止する水素バリア膜３３が形成されている。上記水素バリア膜３３は、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ランタノイド元素の酸化膜もしくは水素を含まない窒化シリコン膜で形成されている。その膜厚は、２ｎｍ〜５０ｎｍに形成されている。２ｎｍよりも薄いと、水素のバリア性が不十分になり、水素を通過させてしまう。また、５０ｎｍあれば、水素のバリア層を得るのに十分であるので、上限は５０ｎｍとしている。
そして、上記水素バリア膜３３は、上記ゲート電極２２上の周囲で上記サイドウォールスペーサ３１と接続されている。
したがって、半導体基板１１とサイドウォールスペーサ３１と水素バリア膜３３とで、ゲート絶縁膜２１およびゲート電極２２が完全に被覆されている。
また、図示はしていないが、上記ゲート電極２２を上記サイドウォールスペーサ３１よりも低く形成し、上記ゲート電極２２上にのみ上記水素バリア膜３３が形成されていてもよい。この構成では、第１絶縁膜４１表面と水素バリア膜３３表面がほぼ同一平面上になるように平坦化されている。
また、図示はしていないが、上記水素バリア膜３３は、上記第１絶縁膜４１上の全面に形成されていてもよい。
そして、上記水素バリア膜３３は、上記ゲート電極２２上の周囲で上記サイドウォールスペーサ３１と接続されている。
したがって、半導体基板１１とサイドウォールスペーサ３１と水素バリア膜３３とで、ゲート絶縁膜２１およびゲート電極２２が完全に被覆されている。
また、図示はしていないが、上記ゲート電極２２を上記サイドウォールスペーサ３１よりも低く形成し、上記ゲート電極２２上にのみ上記水素バリア膜３３が形成されていてもよい。この構成では、第１絶縁膜４１表面と水素バリア膜３３表面がほぼ同一平面上になるように平坦化されている。
また、図示はしていないが、上記水素バリア膜３３は、上記第１絶縁膜４１上の全面に形成されていてもよい。
上記ゲート電極２２の一方側の上記半導体基板１１には、エクステンション領域２３を介して形成されたソース・ドレイン領域２５が形成されている。また上記ゲート電極２２の他方側の上記半導体基板１１には、エクステンション領域２４を介して形成されたソース・ドレイン領域２６が形成されている。上記ソース・ドレイン領域２５、２６上にはシリサイド層２７、２８が形成されている。このシリサイド層２７、２８は、例えばコバルトシリサイド、ニッケルシリサイド等の金属シリサイドで形成されている。
上記各エクステンション領域２３、２４上には上記サイドウォールスペーサ３１が形成されている。
上記各エクステンション領域２３、２４上には上記サイドウォールスペーサ３１が形成されている。
また、上記第１絶縁膜４１上には、上記水素バリア膜３３が形成されたゲート電極２２上を被覆する第２絶縁膜４３が形成されている。
上記第１絶縁膜４１、第２絶縁膜４３には、上記ソース・ドレイン領域２４、２５（シリサイド層２７、２８）に通じるコンタクトホール６１、６２が形成され、図示はしていないが、ゲート電極２２に通じるコンタクトホールも形成されている。さらに、図示はしていないが、上記各コンタクトホールを通じて配線が形成されている。
上記半導体装置２では、半導体基板１１上に、水素の通過を阻止する絶縁膜からなるサイドウォールスペーサ３１と、水素の通過を阻止する水素バリア膜３３が、前記ゲート電極２２上の周囲で接続されている。このため、半導体基板１１上に、サイドウォールスペーサ３１と水素バリア膜３３とで、ゲート電極２２およびゲート絶縁膜２１が被覆されるので、第１絶縁膜４１、第２絶縁膜４３中の水素が、ゲート電極２２とゲート絶縁膜２１との界面、ゲート絶縁膜２１と半導体基板１１との界面に侵入することが防止される。
よって、ゲート電極２２とゲート絶縁膜２１との界面、ゲート絶縁膜２１と半導体基板１１との界面への、水素の侵入が防止されるため、水素の侵入によるしきい値電圧の上昇を防止できるので、高いオン電流Ｉonを得ることが可能となるという利点がある。
よって、ゲート電極２２とゲート絶縁膜２１との界面、ゲート絶縁膜２１と半導体基板１１との界面への、水素の侵入が防止されるため、水素の侵入によるしきい値電圧の上昇を防止できるので、高いオン電流Ｉonを得ることが可能となるという利点がある。
次に、本発明の半導体装置に係る一実施の形態（第３実施例）を、図３の概略構成断面図によって説明する。
図３に示すように、半導体基板１１には素子分離領域１３が形成され、素子形成領域を分離している。上記半導体基板１１は、シリコン基板であっても化合物半導体基板であってもよい。
上記半導体基板１１上には、ゲート絶縁膜２１を介して、ゲート電極２２が形成されている。
上記ゲート絶縁膜２１は、高誘電率膜もしくは酸化シリコン膜で形成されている。高誘電率膜は、通常、酸化シリコン膜よりも高い誘電率を有する絶縁膜であり、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物がある。
具体的には、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（ＬａＯ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）等があり、また、ハフニウムシリケート、ジルコニウムシリケート、ランタンシリケート、イットリウムシリケート、タンタルシリケート、アルミニウムシリケート、チタン酸ジルコニウム、酸化アルミニウムハフニウムもしくは酸化ジルコニウムハフニウム、またはこれら化合物の窒化物で形成される。
上記ゲート絶縁膜２１は、高誘電率膜もしくは酸化シリコン膜で形成されている。高誘電率膜は、通常、酸化シリコン膜よりも高い誘電率を有する絶縁膜であり、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物がある。
具体的には、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（ＬａＯ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）等があり、また、ハフニウムシリケート、ジルコニウムシリケート、ランタンシリケート、イットリウムシリケート、タンタルシリケート、アルミニウムシリケート、チタン酸ジルコニウム、酸化アルミニウムハフニウムもしくは酸化ジルコニウムハフニウム、またはこれら化合物の窒化物で形成される。
上記ゲート電極２２は、トランジスタ素子がＮＭＯＳＦＥＴであれば、例えばハフニウムシリサイドで形成され、トランジスタ素子がＰＭＯＳＦＥＴであれば、例えば窒化チタンで形成されている。
また、上記ゲート電極２２は、第１ゲート電極上に第２ゲート電極が積層された２層構造としてもよい。上記第１ゲート電極はトランジスタ素子の仕事関数を決定する仕事関数制御膜を用いる。
また、上記ゲート電極２２は、第１ゲート電極上に第２ゲート電極が積層された２層構造としてもよい。上記第１ゲート電極はトランジスタ素子の仕事関数を決定する仕事関数制御膜を用いる。
例えば、トランジスタ素子がＮＭＩＳＦＥＴの場合、そのゲート電極では、４．６ｅＶ以下、望ましくは、４．３ｅＶ以下の仕事関数を有する。トランジスタ素子がＰＭＯＳＦＥＴの場合、そのゲート電極では、４．６ｅＶ以上、望ましくは、４．９ｅＶ以上の仕事関数を有する。
例えば、上記仕事関数制御膜の一例としては、チタン（Ｔｉ）、バナジウム（Ｖ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリケートがある。
ＮＭＩＳＦＥＴに適した仕事関数制御膜は、一例として、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、ハフニウムシリケート（ＨｆＳｉx）がより好ましい。ＮＭＩＳＦＥＴ用のハフニウムシリケートは４．１ｅＶ〜４．３ｅＶ程度である。
ＰＭＩＳＦＥＴに適した仕事関数制御膜は、一例として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。ＰＭＩＳＦＥＴ用の窒化チタンは４．５ｅＶ〜５．０ｅＶ程度である。
上記仕事関数制御膜は、例えば５ｎｍ〜５０ｎｍ程度の厚さに形成されている。
上記第２ゲート電極は、例えば、タングステン（Ｗ）、銅、アルミニウム、チタン、窒化チタン、タングステンシリサイド等の半導体装置に用いる配線材料で形成することができ、第１ゲート電極よりも低抵抗であることが望ましい。
さらに、上記ゲート電極２２上には、水素の通過を阻止する水素バリア膜３３が形成されている。上記水素バリア膜３３は、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ランタノイド元素の酸化膜もしくは水素を含まない窒化シリコン膜で形成されている。その膜厚は、２ｎｍ〜５０ｎｍに形成されている。２ｎｍよりも薄いと、水素のバリア性が不十分になり、水素を通過させてしまう。また、５０ｎｍあれば、水素のバリア層を得るのに十分であるので、上限は５０ｎｍとしている。
上記ゲート電極２２の両側の上記半導体基板１１には、エクステンション領域２３、２４が形成されている。さらに、上記ゲート電極２２の一方側の上記半導体基板１１には、上記エクステンション領域２３を介してソース・ドレイン領域２５が形成されている。また上記ゲート電極２２の他方側の上記半導体基板１１には、上記エクステンション領域２４を介してソース・ドレイン領域２６が形成されている。
上記ソース・ドレイン領域２５、２６上にはシリサイド層２７、２８が形成されている。このシリサイド層２７、２８は、例えばコバルトシリサイド、ニッケルシリサイド等の金属シリサイドで形成されている。
なお、図示したように、ゲート電極２２の側面に、上記エクステンション領域２４にオフセットを形成するためのオフセットスペーサ７５が形成されていてもよい。
上記ソース・ドレイン領域２５、２６上にはシリサイド層２７、２８が形成されている。このシリサイド層２７、２８は、例えばコバルトシリサイド、ニッケルシリサイド等の金属シリサイドで形成されている。
なお、図示したように、ゲート電極２２の側面に、上記エクステンション領域２４にオフセットを形成するためのオフセットスペーサ７５が形成されていてもよい。
また、上記半導体基板１１（エクステンション領域２３、２４）上で上記ゲート電極２２の側面には、上記オフセットスペーサ７５を介してサイドウォールスペーサ３１が形成されている。このサイドウォールスペーサ３１は、水素の通過を阻止する絶縁膜からなる。この水素の通過を阻止する絶縁膜としては、窒化シリコン膜がある。
したがって、上記水素バリア膜３３は、上記ゲート電極２２上の周囲で上記サイドウォールスペーサ３１と接続されている。
よって、半導体基板１１とサイドウォールスペーサ３１と水素バリア膜３３とで、ゲート絶縁膜２１およびゲート電極２２が完全に被覆されている。
よって、半導体基板１１とサイドウォールスペーサ３１と水素バリア膜３３とで、ゲート絶縁膜２１およびゲート電極２２が完全に被覆されている。
上記半導体基板１１上には、上記水素バリア膜３３、ゲート電極２２、サイドウォールスペーサ３１等を被覆する層間絶縁膜４５が形成されている。この層間絶縁膜４５は、例えば酸化シリコン膜で形成されている。
上記層間絶縁膜４５には、上記ソース・ドレイン領域２４、２５（シリサイド層２７、２８）に通じるコンタクトホール６３、６４が形成され、図示はしていないが、ゲート電極２２に通じるコンタクトホールも形成されている。さらに、図示はしていないが、上記各コンタクトホールを通じて配線が形成されている。
上記半導体装置３では、半導体基板１１上に、水素の通過を阻止する絶縁膜からなるサイドウォールスペーサ３１と、水素の通過を阻止する水素バリア膜３３が、前記ゲート電極２２上の周囲で接続されている。このため、半導体基板１１上に、サイドウォールスペーサ３１と水素バリア膜３３とで、ゲート電極２２およびゲート絶縁膜２１が被覆されるので、層間絶縁膜４５中の水素が、ゲート電極２２とゲート絶縁膜２１との界面、ゲート絶縁膜２１と半導体基板１１との界面に侵入することが防止される。
よって、ゲート電極２２とゲート絶縁膜２１との界面、ゲート絶縁膜２１と半導体基板１１との界面への、水素の侵入が防止されるため、水素の侵入によるしきい値電圧の上昇を防止できるので、高いオン電流Ｉonを得ることが可能となるという利点がある。
よって、ゲート電極２２とゲート絶縁膜２１との界面、ゲート絶縁膜２１と半導体基板１１との界面への、水素の侵入が防止されるため、水素の侵入によるしきい値電圧の上昇を防止できるので、高いオン電流Ｉonを得ることが可能となるという利点がある。
次に、本発明の半導体装置（上記各半導体装置１〜３）のしきい値電圧とゲート長との関係を調べた。その結果を図４に示す。
図４に示すように、本発明の半導体装置（上記各半導体装置１〜３）は、しきい値電圧Ｖthが目標とするしきい値電圧の０．３Ｖよりも低くなり、しかも、しきい値電圧のばらつきが小さくなった。
一方、従来構造の半導体装置では、しきい値電圧Ｖthが目標とするしきい値電圧の０．３Ｖよりも高くなり、しかも、しきい値電圧のばらつきが大きくなっている。
上記図４は、縦軸にしきい値電圧Ｖｔｈを示し、横軸にマスク寸法換算のゲート長Ｌを示した。
一方、従来構造の半導体装置では、しきい値電圧Ｖthが目標とするしきい値電圧の０．３Ｖよりも高くなり、しかも、しきい値電圧のばらつきが大きくなっている。
上記図４は、縦軸にしきい値電圧Ｖｔｈを示し、横軸にマスク寸法換算のゲート長Ｌを示した。
次に、本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を、図５〜図９の製造工程断面図によって説明する。
図５（１）に示すように、半導体基板１１に、例えばシリコン基板を用いる。上記半導体基板１１上に、酸化シリコン（ＳｉＯ2）膜（図示せず）と窒化シリコン（Ｓｉ3Ｎ4）膜（図示せず）を形成する。上記酸化シリコン膜は例えばドライ酸化で形成し、上記窒化シリコン膜は、例えば減圧ＣＶＤ法で形成する。
次いで、上記半導体基板１１の活性領域を形成する部分を被覆するレジストパターン（図示せず）を形成し、このレジストパターンをエッチングマスクにして、上記窒化シリコン膜、酸化シリコン膜、半導体基板１１を、順次エッチングして、溝（トレンチ領域）１２を形成する。
このとき、半導体基板１１は、例えば２００ｎｍ〜４００ｎｍの深さでエッチングされる。
次いで、上記半導体基板１１の活性領域を形成する部分を被覆するレジストパターン（図示せず）を形成し、このレジストパターンをエッチングマスクにして、上記窒化シリコン膜、酸化シリコン膜、半導体基板１１を、順次エッチングして、溝（トレンチ領域）１２を形成する。
このとき、半導体基板１１は、例えば２００ｎｍ〜４００ｎｍの深さでエッチングされる。
この結果、上記窒化シリコン膜が被覆された半導体基板１１の領域が活性領域となり、上記溝１２にフィールド酸化膜が形成されることになる。
その後、上記溝１２を酸化シリコン（ＳｉＯ2）で埋め込む。例えば高密度プラズマＣＶＤ（例えば堆積温度：６５０℃〜７００℃）によって埋め込みを行うことによって、段差被覆性が良好で緻密な酸化シリコン膜を形成することが可能となる。
その後、上記溝１２を酸化シリコン（ＳｉＯ2）で埋め込む。例えば高密度プラズマＣＶＤ（例えば堆積温度：６５０℃〜７００℃）によって埋め込みを行うことによって、段差被覆性が良好で緻密な酸化シリコン膜を形成することが可能となる。
続いて、化学的機械研磨（Chemical Mechanical Polish：ＣＭＰ）によって、上記酸化シリコン膜の表面を研磨して平坦化を行う。上記窒化シリコン膜が形成された領域では、この窒化シリコン膜上の酸化シリコン膜が除去される程度まで研磨を行う。このようにして、溝１２内に酸化シリコン膜からなる素子分離領域１３を形成する。
また、ＣＭＰでのグローバル段差を低減するために、広いアクティブ上の酸化シリコン膜を、予めリソグラフィパターニングとエッチングで除去することも可能である。
また、ＣＭＰでのグローバル段差を低減するために、広いアクティブ上の酸化シリコン膜を、予めリソグラフィパターニングとエッチングで除去することも可能である。
次いで、上記窒化シリコン膜を、例えば熱リン酸によるウエットエッチングによって除去し、半導体基板１１に活性領域を形成する。また上記窒化シリコン膜を除去する前に、上記溝１２内の酸化シリコン膜の緻密化や活性領域コーナー部のラウンディングを目的に、窒素（Ｎ2）雰囲気、酸素（Ｏ2）雰囲気、もしくは水素（Ｈ2）と酸素（Ｏ2）の混合雰囲気中でアニールを行ってもよい。
続いて、活性領域表面に、例えば８ｎｍ〜１０ｎｍの厚さの酸化膜（図示せず）を形成する。
次に、ＮＭＯＳＦＥＴを形成する領域に、Ｐウエル領域形成や、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層形成のためのイオン注入や、しきい値電圧Ｖthの調整のためのイオン注入を行い、ＮＭＯＳチャネル領域を形成する。また、図示はしていないが、ＰＭＯＳＦＥＴを形成する領域に、Ｎウエル領域の形成や、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層形成のためのイオン注入や、しきい値電圧Ｖthの調整のためのイオン注入を行い、ＰＭＯＳチャネル領域を形成する。
その後、半導体基板１１表面を洗浄する。このとき、上記酸化膜が除去される。なお、上記酸化膜は残してもよい。
その後、半導体基板１１表面を洗浄する。このとき、上記酸化膜が除去される。なお、上記酸化膜は残してもよい。
次に、図５（２）に示すように、半導体基板１１上にダミーゲート７１を形成する。
まず、半導体基板１１表面にダミーゲート絶縁膜７２を形成する。このダミーゲート絶縁膜７２は、例えば熱酸化膜で形成する。この熱酸化膜は、例えば１ｎｍ〜３ｎｍの厚さに形成する。
上記ダミーゲート絶縁膜７２上にダミーゲート形成膜７３を成膜する。このダミーゲート形成膜７３は、例えばポリシリコン膜もしくはアモファスシリコン膜で形成する。
上記ポリシリコン膜は、例えば減圧ＣＶＤ（例えば、ＳｉＨ4を原料ガスとし、堆積温度：５８０℃〜６５０℃）により１００ｎｍ〜１５０ｎｍの厚さに堆積して形成される。
その後、ゲート加工するために、ダミーゲート形成膜７３上にハードマスク７４を形成する。このハードマスク７４は、例えば窒化シリコン（Ｓｉ3Ｎ4）膜で形成される。この窒化シリコン膜は、例えば減圧ＣＶＤにより、例えば５０ｎｍ〜１００ｎｍ程度の厚さに形成される。
次いで、リソグラフィ技術によって、ダミーゲートを形成するためのレジストパターニングを行なった後、レジストパターン（図示せず）をエッチングマスクにして、異方性エッチングを行い、ダミーゲート７１を形成する。このエッチングには、例えばエッチングガスに臭化水素（ＨＢｒ）や塩素系のガスを用いる。
また、この際、レジストパターニング後に酸素（Ｏ2）プラズマによるトリミング処理等を行うことによって、ダミーゲート７１を細く形成することも可能である。例えば、３２ｎｍノード技術では、ゲート長を２０ｎｍ〜３０ｎｍ程度で形成することもできる。
まず、半導体基板１１表面にダミーゲート絶縁膜７２を形成する。このダミーゲート絶縁膜７２は、例えば熱酸化膜で形成する。この熱酸化膜は、例えば１ｎｍ〜３ｎｍの厚さに形成する。
上記ダミーゲート絶縁膜７２上にダミーゲート形成膜７３を成膜する。このダミーゲート形成膜７３は、例えばポリシリコン膜もしくはアモファスシリコン膜で形成する。
上記ポリシリコン膜は、例えば減圧ＣＶＤ（例えば、ＳｉＨ4を原料ガスとし、堆積温度：５８０℃〜６５０℃）により１００ｎｍ〜１５０ｎｍの厚さに堆積して形成される。
その後、ゲート加工するために、ダミーゲート形成膜７３上にハードマスク７４を形成する。このハードマスク７４は、例えば窒化シリコン（Ｓｉ3Ｎ4）膜で形成される。この窒化シリコン膜は、例えば減圧ＣＶＤにより、例えば５０ｎｍ〜１００ｎｍ程度の厚さに形成される。
次いで、リソグラフィ技術によって、ダミーゲートを形成するためのレジストパターニングを行なった後、レジストパターン（図示せず）をエッチングマスクにして、異方性エッチングを行い、ダミーゲート７１を形成する。このエッチングには、例えばエッチングガスに臭化水素（ＨＢｒ）や塩素系のガスを用いる。
また、この際、レジストパターニング後に酸素（Ｏ2）プラズマによるトリミング処理等を行うことによって、ダミーゲート７１を細く形成することも可能である。例えば、３２ｎｍノード技術では、ゲート長を２０ｎｍ〜３０ｎｍ程度で形成することもできる。
次に、図５（３）に示すように、上記半導体基板１１上に上記ダミーゲート７１を覆うオフセットスペーサを形成するための絶縁膜を形成した後、エッチバックを行うことにより、ダミーゲート７１の側壁にオフセットスペーサ７５を形成する。上記オフセットスペーサ７５は、例えば減圧ＣＶＤ法によって、窒化シリコン膜で形成される。その膜厚は、例えば６ｎｍ〜１０ｎｍとする。
その後、イオン注入を行うことにより、上記ダミーゲート７１の両側の半導体基板１１に、上記オフセットスペーサ７５の厚み分を介してエクステンション領域２３、２４を形成する。上記イオン注入は、例えば、ＰＭＯＳＦＥＴの形成領域、ＮＭＯＳＦＥＴの形成領域のそれぞれ必要な領域に開口を設けたレジストマスクを用いて、それぞれの形成領域に対して行う。
その後、イオン注入を行うことにより、上記ダミーゲート７１の両側の半導体基板１１に、上記オフセットスペーサ７５の厚み分を介してエクステンション領域２３、２４を形成する。上記イオン注入は、例えば、ＰＭＯＳＦＥＴの形成領域、ＮＭＯＳＦＥＴの形成領域のそれぞれ必要な領域に開口を設けたレジストマスクを用いて、それぞれの形成領域に対して行う。
次に、図６（４）に示すように、上記半導体基板１１上で上記ダミーゲート７１の側壁に、上記オフセットスペーサ７５を介して、水素の通過を阻止する絶縁膜からなるサイドウォールスペーサ３１を形成する。
上記サイドウォールスペーサ３１は、以下のように形成する。例えば、減圧ＣＶＤ法によって、上記ダミーゲート７１、オフセットスペーサ７５等を被覆する窒化シリコン膜を形成する。この窒化シリコン膜は、例えば１５ｎｍ〜３０ｎｍの厚さに形成される。次いで、酸化シリコン膜（図示せず）を形成する。この酸化シリコン膜は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜またはホウ素シリケートガラス（ＢＳＧ）膜で形成され、例えば４０ｎｍ〜６０ｎｍの厚さに形成される。
その後、エッチバックにより、窒化シリコン膜と酸化シリコン膜からなる上記サイドウォールスペーサ３１を形成する。
なお、上記レジストマスクは、それぞれのイオン注入が終了した後、除去される。
上記サイドウォールスペーサ３１は、以下のように形成する。例えば、減圧ＣＶＤ法によって、上記ダミーゲート７１、オフセットスペーサ７５等を被覆する窒化シリコン膜を形成する。この窒化シリコン膜は、例えば１５ｎｍ〜３０ｎｍの厚さに形成される。次いで、酸化シリコン膜（図示せず）を形成する。この酸化シリコン膜は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜またはホウ素シリケートガラス（ＢＳＧ）膜で形成され、例えば４０ｎｍ〜６０ｎｍの厚さに形成される。
その後、エッチバックにより、窒化シリコン膜と酸化シリコン膜からなる上記サイドウォールスペーサ３１を形成する。
なお、上記レジストマスクは、それぞれのイオン注入が終了した後、除去される。
その後、イオン注入を行うことにより、上記ダミーゲート７１の両側の半導体基板１１に、上記オフセットスペーサ７５、サイドウォールスペーサ３１の厚み分を介してソース・ドレイン領域２５、２６を形成する。この結果、ダミーゲート７１の両側の半導体基板１１に、エクステンション領域２３、２４を介してソース・ドレイン領域２５、２６が形成される。
上記イオン注入は、例えば、ＰＭＯＳＦＥＴの形成領域、ＮＭＯＳＦＥＴの形成領域のそれぞれ必要な領域に開口を設けたレジストマスクを用いて、それぞれの形成領域に対して行う。
なお、上記レジストマスクは、それぞれのイオン注入が終了した後、除去される。
上記イオン注入は、例えば、ＰＭＯＳＦＥＴの形成領域、ＮＭＯＳＦＥＴの形成領域のそれぞれ必要な領域に開口を設けたレジストマスクを用いて、それぞれの形成領域に対して行う。
なお、上記レジストマスクは、それぞれのイオン注入が終了した後、除去される。
続いて、上記レジストマスクを剥離除去した後、稀フッ酸（ＨＦ）酸により酸化シリコン膜を除去後、イオンを活性化するためスパイクＲＴＡ（Spike Rapid Thermal Annealing）を行う。このＲＴＡは、例えば１０５０℃にて行う。
その後、上記ソース・ドレイン領域２５、２６上にシリサイド層２７、２８を形成する。このシリサイド層２７、２８は以下のようにして形成される。
まず、半導体基板１１上の全面にシリサイド層を形成する金属層を形成する。金属層には、例えばコバルト膜、ニッケル膜等を用いる。例えばスパッタリングによって、コバルトを６ｎｍ〜８ｎｍの厚さに形成する。
次いで、ＲＴＡを５００℃〜６００℃、３０ｓの条件で行い、シリコン上のみ、シリサイド化(ＣｏＳｉの形成)を行った後、硫酸過水（Ｈ2ＳＯ4／Ｈ2Ｏ2によって、窒化シリコン膜および酸化シリコン膜上の未反応なコバルト（Ｃｏ）を除去する。
続いて、６５０℃〜８５０℃、３０ｓのＲＴＡを行い、低抵抗なＣｏＳｉ2を生成して、上記シリサイド層２７、２８を形成する。
また、コバルトの代わりにニッケル（Ｎｉ）やニッケル白金（ＮｉＰｔ）を形成することにより、ニッケルシリサイド、ニッケル白金シリサイドを形成することも可能である。
なお、図６（４）は、上記工程が終了した状態を示した。
まず、半導体基板１１上の全面にシリサイド層を形成する金属層を形成する。金属層には、例えばコバルト膜、ニッケル膜等を用いる。例えばスパッタリングによって、コバルトを６ｎｍ〜８ｎｍの厚さに形成する。
次いで、ＲＴＡを５００℃〜６００℃、３０ｓの条件で行い、シリコン上のみ、シリサイド化(ＣｏＳｉの形成)を行った後、硫酸過水（Ｈ2ＳＯ4／Ｈ2Ｏ2によって、窒化シリコン膜および酸化シリコン膜上の未反応なコバルト（Ｃｏ）を除去する。
続いて、６５０℃〜８５０℃、３０ｓのＲＴＡを行い、低抵抗なＣｏＳｉ2を生成して、上記シリサイド層２７、２８を形成する。
また、コバルトの代わりにニッケル（Ｎｉ）やニッケル白金（ＮｉＰｔ）を形成することにより、ニッケルシリサイド、ニッケル白金シリサイドを形成することも可能である。
なお、図６（４）は、上記工程が終了した状態を示した。
次に、図６（５）に示すように、上記半導体基板１１上に、上記ダミーゲート７１、上記サイドウォールスペーサ３１等を被覆する第１絶縁膜４１を形成する。この第１絶縁膜４１は、例えば酸化シリコン（ＳｉＯ2）膜で形成する。この成膜条件の一例としては、例えば、成膜雰囲気の圧力を１．３３ｋＰａ〜４０ｋＰａ、基板温度を４００℃〜５５０℃、原料ガスにＴＥＯＳ（１ｇ〜５ｇ）およびオゾン（Ｏ3）（１０００ｃｍ3／ｍｉｎ〜３００００ｃｍ3／ｍｉｎ）を用いた。そして、第１絶縁膜４１を、例えば１８０ｎｍ〜５００ｎｍの厚さに堆積して形成する。
次に、図６（６）に示すように、上記ダミーゲート７１のポリシリコンもしくはアモルファスシリコンからなるダミーゲート形成膜７３が露出するまで、例えば化学的機械研磨（ＣＭＰ）による研磨を行う。または研磨の代わりにエッチングを行ってもよい。このとき、サイドウォールスペーサ３１の上部も露出される。
次に、図７（７）に示すように、上記第１絶縁膜４１の表面から上記ダミーゲート７１（前記図６（６）参照）を除去して溝部４２を形成する。この溝部４２の底部には半導体基板１１が露出される。
上記ダミーゲート７１の上記ダミーゲート形成膜７３（前記図６（６）参照）は、例えば化学的ドライエッチングにより除去し、引き続いてダミーゲート絶縁膜７２（前記図５（２）参照）を例えばフッ酸（ＨＦ）により除去する。
上記ダミーゲート７１の上記ダミーゲート形成膜７３（前記図６（６）参照）は、例えば化学的ドライエッチングにより除去し、引き続いてダミーゲート絶縁膜７２（前記図５（２）参照）を例えばフッ酸（ＨＦ）により除去する。
次に、図７（８）に示すように、上記溝部４２の内面および上記第１絶縁膜４１上にゲート絶縁膜２１を形成する。
上記ゲート絶縁膜２１は、高誘電率（High-k）膜または酸化シリコン（ＳｉＯ2）膜で形成される。高誘電率膜は、例えば原子層蒸着（ＡＬＤ）法を用いて、例えば酸化ハフニウム（ＨｆＯ2）、ハフニウムシリケート（ＨｆＳｉＯ）膜で形成する。また、酸化シリコン膜は、例えば熱酸化膜もしくはプラズマ酸化膜で形成する。
上記高誘電率膜は、通常、酸化シリコン膜よりも高い誘電率を有する絶縁膜であり、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物がある。
具体的には、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（ＬａＯ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）等があり、また、ハフニウムシリケート、ジルコニウムシリケート、ランタンシリケート、イットリウムシリケート、タンタルシリケート、アルミニウムシリケート、チタン酸ジルコニウム、酸化アルミニウムハフニウムもしくは酸化ジルコニウムハフニウム、またはこれら化合物の窒化物で形成される。
上記ゲート絶縁膜２１は、高誘電率（High-k）膜または酸化シリコン（ＳｉＯ2）膜で形成される。高誘電率膜は、例えば原子層蒸着（ＡＬＤ）法を用いて、例えば酸化ハフニウム（ＨｆＯ2）、ハフニウムシリケート（ＨｆＳｉＯ）膜で形成する。また、酸化シリコン膜は、例えば熱酸化膜もしくはプラズマ酸化膜で形成する。
上記高誘電率膜は、通常、酸化シリコン膜よりも高い誘電率を有する絶縁膜であり、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物がある。
具体的には、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（ＬａＯ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）等があり、また、ハフニウムシリケート、ジルコニウムシリケート、ランタンシリケート、イットリウムシリケート、タンタルシリケート、アルミニウムシリケート、チタン酸ジルコニウム、酸化アルミニウムハフニウムもしくは酸化ジルコニウムハフニウム、またはこれら化合物の窒化物で形成される。
次に、図７（９）に示すように、上記溝部４２の内部に上記ゲート絶縁膜２１を介してゲート電極形成膜３５を埋め込む。このとき、第１絶縁膜４１上にもゲート電極形成膜３５が形成される。このゲート電極形成膜３５は、例えばＡＬＤ法、ＰＶＤ法等の成膜方法により形成される。
上記ゲート電極形成膜３５は、トランジスタ素子がＮＭＯＳＦＥＴであれば、例えばハフニウムシリサイドで形成され、トランジスタ素子がＰＭＯＳＦＥＴであれば、例えば窒化チタンで形成されている。その膜厚は、例えば５ｎｍ〜５０ｎｍとする。
また、上記ゲート電極形成膜３５は、第１ゲート電極上に第２ゲート電極が積層された２層構造としてもよい。上記第１ゲート電極はトランジスタ素子の仕事関数を決定する仕事関数制御膜を用いる。
例えば、トランジスタ素子がＮＭＩＳＦＥＴの場合、そのゲート電極では、４．６ｅＶ以下、望ましくは、４．３ｅＶ以下の仕事関数を有する。トランジスタ素子がＰＭＯＳＦＥＴの場合、そのゲート電極では、４．６ｅＶ以上、望ましくは、４．９ｅＶ以上の仕事関数を有する。
例えば、上記仕事関数制御膜の一例としては、チタン（Ｔｉ）、バナジウム（Ｖ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリケートがある。
ＮＭＩＳＦＥＴに適した仕事関数制御膜は、一例として、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、ハフニウムシリケート（ＨｆＳｉx）がより好ましい。ＮＭＩＳＦＥＴ用のハフニウムシリケートは４．１ｅＶ〜４．３ｅＶ程度である。
ＰＭＩＳＦＥＴに適した仕事関数制御膜は、一例として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。ＰＭＩＳＦＥＴ用の窒化チタンは４．５ｅＶ〜５．０ｅＶ程度である。
上記仕事関数制御膜は、例えば５ｎｍ〜５０ｎｍ程度の厚さに形成されている。
上記第２ゲート電極は、例えば、タングステン（Ｗ）、銅、アルミニウム、チタン、窒化チタン、タングステンシリサイド等の半導体装置に用いる配線材料で形成することができ、第１ゲート電極よりも低抵抗であることが望ましい。
次に、図８（１０）に示すように、例えば化学的機械研磨（ＣＭＰ）法により、サイドウォールスペーサ３１が露出するまで、上記ゲート電極形成膜３５の研磨を行う。この研磨によって、上記溝部４２の内部に、ゲート絶縁膜２１を介して上記ゲート電極形成膜３５からなるゲート電極２２が形成される。また、第１絶縁膜４１表面は平坦化されている。
次に、図８（１１）に示すように、上記ゲート電極２２上の周囲で上記サイドウォールスペーサ３１と接続していて水素の通過を阻止する水素バリア膜３３を形成する。このとき、水素バリア膜３３は第１絶縁膜４１上にも形成される。
上記水素バリア膜３３は、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ランタノイド元素の酸化膜もしくは水素を含まない窒化シリコン膜で形成される。その膜厚は、２ｎｍ〜５０ｎｍに形成される。２ｎｍよりも薄いと、水素のバリア性が不十分になり、水素を通過させてしまう。また、５０ｎｍあれば、水素のバリア層を得るのに十分であるので、上限は５０ｎｍとしている。
例えば、上記水素バリア膜３３を、ＡＬＤ法によって酸化ハフニウム（ＨｆＯ2）膜で形成する場合の成膜条件の一例を説明する。
成膜温度を２５０℃〜４００℃に設定し、成膜雰囲気の圧力：０．１Ｐａ〜１０Ｐａとし、原料ガスにＴＥＭＡ−Ｈｆ（テトラキスエチルメチルアミノハフニウム）とオゾン（Ｏ3）を用いる。そして成膜サイクルを２０サイクル〜５００サイクルとした。
上記水素バリア膜３３は、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ランタノイド元素の酸化膜もしくは水素を含まない窒化シリコン膜で形成される。その膜厚は、２ｎｍ〜５０ｎｍに形成される。２ｎｍよりも薄いと、水素のバリア性が不十分になり、水素を通過させてしまう。また、５０ｎｍあれば、水素のバリア層を得るのに十分であるので、上限は５０ｎｍとしている。
例えば、上記水素バリア膜３３を、ＡＬＤ法によって酸化ハフニウム（ＨｆＯ2）膜で形成する場合の成膜条件の一例を説明する。
成膜温度を２５０℃〜４００℃に設定し、成膜雰囲気の圧力：０．１Ｐａ〜１０Ｐａとし、原料ガスにＴＥＭＡ−Ｈｆ（テトラキスエチルメチルアミノハフニウム）とオゾン（Ｏ3）を用いる。そして成膜サイクルを２０サイクル〜５００サイクルとした。
このようにして成膜された上記水素バリア膜３３は、上記ゲート電極２２上の周囲で上記サイドウォールスペーサ３１と接続される。
したがって、半導体基板１１とサイドウォールスペーサ３１と水素バリア膜３３とで、ゲート絶縁膜２１およびゲート電極２２が完全に被覆されている。
したがって、半導体基板１１とサイドウォールスペーサ３１と水素バリア膜３３とで、ゲート絶縁膜２１およびゲート電極２２が完全に被覆されている。
次に、図８（１２）に示すように、レジストマスク（図示せず）を用いて、上記ゲート電極２２および上記サイドウォールスペーサ３１上に上記水素バリア膜３３が残るように、例えばドライエッチングにより上記水素バリア膜３３をパターニングしてもよい。
その際、上記水素バリア膜３３は、上記ゲート電極２２上の周囲で上記サイドウォールスペーサ３１と接続されていることが必要である。
すなわち、半導体基板１１とサイドウォールスペーサ３１と水素バリア膜３３とで、ゲート絶縁膜２１およびゲート電極２２が完全に被覆されることが維持されている必要がある。
その際、上記水素バリア膜３３は、上記ゲート電極２２上の周囲で上記サイドウォールスペーサ３１と接続されていることが必要である。
すなわち、半導体基板１１とサイドウォールスペーサ３１と水素バリア膜３３とで、ゲート絶縁膜２１およびゲート電極２２が完全に被覆されることが維持されている必要がある。
次に、図９（１３）に示すように、上記第１絶縁膜４１上に上記水素バリア膜３３を被覆する第２絶縁膜４３を形成する。
上記第２絶縁膜４３は、例えばＣＶＤ法によって、酸化シリコン（ＳｉＯ2）膜で形成される。その膜厚は、例えば２００ｎｍ〜１０００ｎｍ程度とする。また、化学的機械研磨（ＣＭＰ）により、上記第２絶縁膜４３の表面を平坦化してもよい。この場合、ゲート電極２２上の上記第２絶縁膜４３の膜厚が、例えば１００ｎｍ〜８００ｎｍ程度となるように研磨を行う。
続いて、ソース・ドレイン領域２５、２６（実質的にはシリサイド層２７、２８）上に開口するコンタクトホール６１、６２を形成する。またゲート電極２２上に開口するコンタクトホール（図示せず）も同時に形成する。
上記コンタクトホールのエッチングの際には、例えば上記シリサイド層２７、２８上に保護膜（図示せず）を形成する。この保護膜には、例えば窒化シリコン膜を用いる。そしてコンタクトホールを形成するエッチング条件を、上記保護膜との選択比を確保できる条件に設定することで、上記シリサイド層２７、２８上の保護膜でエッチングをストップさせることが可能となる。
続いて保護膜の膜厚分のみ保護膜を除去するエッチングすることで上記シリサイド層２７、２８への過剰エッチングを防止することが可能となり、接合リーク低減のための補償イオン注入を削減することができる。
図示はしていないが、コンタクトホール形成に続いて、チタン、窒化チタンをＣＶＤにより堆積を行った後、タングステン（Ｗ）を堆積する。その後、ＣＭＰを行って、下地との密着層（チタン、窒化チタン）を介してタングステンプラグを形成する。チタン、窒化チタンの形成方法としては、ＣＶＤの他にＩＭＰを用いたスパッタ等の方法で行うことも可能である。またタングステンプラグの形成方法として、ＣＭＰの代わりに全面エッチバックを用いても良い。
続いて、金属配線材料を用いた配線の形成を行い、ＣＭＯＳ回路を形成する。また、配線層は多層配線を行うことが可能であり、目的に応じて、多層配線に設定することが可能である。また、ダマシン構造を用いた銅（Ｃｕ）等の配線を形成することも可能である。
上記第２絶縁膜４３は、例えばＣＶＤ法によって、酸化シリコン（ＳｉＯ2）膜で形成される。その膜厚は、例えば２００ｎｍ〜１０００ｎｍ程度とする。また、化学的機械研磨（ＣＭＰ）により、上記第２絶縁膜４３の表面を平坦化してもよい。この場合、ゲート電極２２上の上記第２絶縁膜４３の膜厚が、例えば１００ｎｍ〜８００ｎｍ程度となるように研磨を行う。
続いて、ソース・ドレイン領域２５、２６（実質的にはシリサイド層２７、２８）上に開口するコンタクトホール６１、６２を形成する。またゲート電極２２上に開口するコンタクトホール（図示せず）も同時に形成する。
上記コンタクトホールのエッチングの際には、例えば上記シリサイド層２７、２８上に保護膜（図示せず）を形成する。この保護膜には、例えば窒化シリコン膜を用いる。そしてコンタクトホールを形成するエッチング条件を、上記保護膜との選択比を確保できる条件に設定することで、上記シリサイド層２７、２８上の保護膜でエッチングをストップさせることが可能となる。
続いて保護膜の膜厚分のみ保護膜を除去するエッチングすることで上記シリサイド層２７、２８への過剰エッチングを防止することが可能となり、接合リーク低減のための補償イオン注入を削減することができる。
図示はしていないが、コンタクトホール形成に続いて、チタン、窒化チタンをＣＶＤにより堆積を行った後、タングステン（Ｗ）を堆積する。その後、ＣＭＰを行って、下地との密着層（チタン、窒化チタン）を介してタングステンプラグを形成する。チタン、窒化チタンの形成方法としては、ＣＶＤの他にＩＭＰを用いたスパッタ等の方法で行うことも可能である。またタングステンプラグの形成方法として、ＣＭＰの代わりに全面エッチバックを用いても良い。
続いて、金属配線材料を用いた配線の形成を行い、ＣＭＯＳ回路を形成する。また、配線層は多層配線を行うことが可能であり、目的に応じて、多層配線に設定することが可能である。また、ダマシン構造を用いた銅（Ｃｕ）等の配線を形成することも可能である。
上記半導体装置１の製造方法では、半導体基板１１上に、水素の通過を阻止する絶縁膜からなるサイドウォールスペーサ３１と、水素の通過を阻止する水素バリア膜３３が、上記ゲート電極２２上の周囲で接続される。このため、半導体基板１１上に、サイドウォールスペーサ３１と水素バリア膜３３とで、ゲート電極２２およびゲート絶縁膜２１が被覆されるので、第１絶縁膜４１、第２絶縁膜４３中の水素が、ゲート電極２２とゲート絶縁膜２１との界面、ゲート絶縁膜２１と半導体基板１１との界面に侵入することが防止される。
よって、ゲート電極２２とゲート絶縁膜２１との界面、ゲート絶縁膜２１と半導体基板１１との界面への、水素の侵入が防止されるため、水素の侵入によるしきい値電圧の上昇を防止できるので、高いオン電流Ｉonを得ることが可能となるという利点がある。
よって、ゲート電極２２とゲート絶縁膜２１との界面、ゲート絶縁膜２１と半導体基板１１との界面への、水素の侵入が防止されるため、水素の侵入によるしきい値電圧の上昇を防止できるので、高いオン電流Ｉonを得ることが可能となるという利点がある。
次に、本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を、図１０〜図１１の製造工程断面図によって説明する。
前記図５（１）〜前記図８（１０）を参照して説明したゲート電極２２を形成する工程までを行った後、図１０（１）に示すように、ゲート電極２２を選択的に５ｎｍ〜５０ｎｍ程度削るエッチングを行う。このエッチングは、例えばドライエッチングにより行う。
次に、図１０（２）に示すように、上記ゲート電極２２上の周囲で上記サイドウォールスペーサ３１と接続していて水素の通過を阻止する水素バリア膜３３を形成する。
上記水素バリア膜３３は、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ランタノイド元素の酸化膜もしくは水素を含まない窒化シリコン膜で形成される。その膜厚は、２ｎｍ〜５０ｎｍに形成される。２ｎｍよりも薄いと、水素のバリア性が不十分になり、水素を通過させてしまう。また、５０ｎｍあれば、水素のバリア層を得るのに十分であるので、上限は５０ｎｍとしている。
例えば、上記水素バリア膜３３を、ＡＬＤ法によって酸化ハフニウム（ＨｆＯ2）膜で形成する場合の成膜条件の一例を説明する。
成膜温度を２５０℃〜４００℃に設定し、成膜雰囲気の圧力：０．１Ｐａ〜１０Ｐａとし、原料ガスにＴＥＭＡ−Ｈｆ（テトラキスエチルメチルアミノハフニウム）とオゾン（Ｏ3）を用いる。そして成膜サイクルを２０サイクル〜５００サイクルとした。
上記水素バリア膜３３は、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ランタノイド元素の酸化膜もしくは水素を含まない窒化シリコン膜で形成される。その膜厚は、２ｎｍ〜５０ｎｍに形成される。２ｎｍよりも薄いと、水素のバリア性が不十分になり、水素を通過させてしまう。また、５０ｎｍあれば、水素のバリア層を得るのに十分であるので、上限は５０ｎｍとしている。
例えば、上記水素バリア膜３３を、ＡＬＤ法によって酸化ハフニウム（ＨｆＯ2）膜で形成する場合の成膜条件の一例を説明する。
成膜温度を２５０℃〜４００℃に設定し、成膜雰囲気の圧力：０．１Ｐａ〜１０Ｐａとし、原料ガスにＴＥＭＡ−Ｈｆ（テトラキスエチルメチルアミノハフニウム）とオゾン（Ｏ3）を用いる。そして成膜サイクルを２０サイクル〜５００サイクルとした。
次に、図１０（３）に示すように、上記第１絶縁膜４１上の上記水素バリア膜３３を除去し、上記ゲート電極２２上のみに上記水素バリア膜３３を残す。
上記水素バリア膜３３の除去は、例えば化学的機械研磨（ＣＭＰ）により、上記第１絶縁膜４１表面が露出されるまで行う。
上記水素バリア膜３３の除去は、例えば化学的機械研磨（ＣＭＰ）により、上記第１絶縁膜４１表面が露出されるまで行う。
次に、図１１（４）に示すように、上記第１絶縁膜４１上に上記水素バリア膜３３を被覆する第２絶縁膜４３を形成する。
上記第２絶縁膜４３は、例えばＣＶＤ法によって、酸化シリコン（ＳｉＯ2）膜で形成される。その膜厚は、例えば２００ｎｍ〜１０００ｎｍ程度とする。また、化学的機械研磨（ＣＭＰ）により、上記第２絶縁膜４３の表面を平坦化してもよい。この場合、ゲート電極２２上の上記第２絶縁膜４３の膜厚が、例えば１００ｎｍ〜８００ｎｍ程度となるように研磨を行う。
続いて、ソース・ドレイン領域２５、２６上に開口するコンタクトホール６１、６２を形成する。またゲート電極２２上に開口するコンタクトホール（図示せず）も同時に形成する。
上記コンタクトホールのエッチングの際には、例えば上記シリサイド層２７、２８上に保護膜（図示せず）を形成する。この保護膜には、例えば窒化シリコン膜を用いる。そしてコンタクトホールを形成するエッチング条件を、上記保護膜との選択比を確保できる条件に設定することで、上記シリサイド層２７、２８上の保護膜でエッチングをストップさせることが可能となる。
続いて保護膜の膜厚分のみ保護膜を除去するエッチングすることで上記シリサイド層２７、２８への過剰エッチングを防止することが可能となり、接合リーク低減のための補償イオン注入を削減することができる。
図示はしていないが、コンタクトホール形成に続いて、チタン、窒化チタンをＣＶＤにより堆積を行った後、タングステン（Ｗ）を堆積する。その後、ＣＭＰを行って、下地との密着層（チタン、窒化チタン）を介してタングステンプラグを形成する。チタン、窒化チタンの形成方法としては、ＣＶＤの他にＩＭＰを用いたスパッタ等の方法で行うことも可能である。またタングステンプラグの形成方法として、ＣＭＰの代わりに全面エッチバックを用いても良い。
続いて、金属配線材料を用いた配線の形成を行い、ＣＭＯＳ回路を形成する。また、配線層は多層配線を行うことが可能であり、目的に応じて、多層配線に設定することが可能である。また、ダマシン構造を用いた銅（Ｃｕ）等の配線を形成することも可能である。
上記第２絶縁膜４３は、例えばＣＶＤ法によって、酸化シリコン（ＳｉＯ2）膜で形成される。その膜厚は、例えば２００ｎｍ〜１０００ｎｍ程度とする。また、化学的機械研磨（ＣＭＰ）により、上記第２絶縁膜４３の表面を平坦化してもよい。この場合、ゲート電極２２上の上記第２絶縁膜４３の膜厚が、例えば１００ｎｍ〜８００ｎｍ程度となるように研磨を行う。
続いて、ソース・ドレイン領域２５、２６上に開口するコンタクトホール６１、６２を形成する。またゲート電極２２上に開口するコンタクトホール（図示せず）も同時に形成する。
上記コンタクトホールのエッチングの際には、例えば上記シリサイド層２７、２８上に保護膜（図示せず）を形成する。この保護膜には、例えば窒化シリコン膜を用いる。そしてコンタクトホールを形成するエッチング条件を、上記保護膜との選択比を確保できる条件に設定することで、上記シリサイド層２７、２８上の保護膜でエッチングをストップさせることが可能となる。
続いて保護膜の膜厚分のみ保護膜を除去するエッチングすることで上記シリサイド層２７、２８への過剰エッチングを防止することが可能となり、接合リーク低減のための補償イオン注入を削減することができる。
図示はしていないが、コンタクトホール形成に続いて、チタン、窒化チタンをＣＶＤにより堆積を行った後、タングステン（Ｗ）を堆積する。その後、ＣＭＰを行って、下地との密着層（チタン、窒化チタン）を介してタングステンプラグを形成する。チタン、窒化チタンの形成方法としては、ＣＶＤの他にＩＭＰを用いたスパッタ等の方法で行うことも可能である。またタングステンプラグの形成方法として、ＣＭＰの代わりに全面エッチバックを用いても良い。
続いて、金属配線材料を用いた配線の形成を行い、ＣＭＯＳ回路を形成する。また、配線層は多層配線を行うことが可能であり、目的に応じて、多層配線に設定することが可能である。また、ダマシン構造を用いた銅（Ｃｕ）等の配線を形成することも可能である。
上記製造方法の第２実施例でも、半導体基板１１上に、水素の通過を阻止する絶縁膜からなるサイドウォールスペーサ３１と、水素の通過を阻止する水素バリア膜３３が、上記ゲート電極２２上の周囲で接続される。このため、半導体基板１１上に、サイドウォールスペーサ３１と水素バリア膜３３とで、ゲート電極２２およびゲート絶縁膜２１が被覆されるので、第１絶縁膜４１、第２絶縁膜４３中の水素が、ゲート電極２２とゲート絶縁膜２１との界面、ゲート絶縁膜２１と半導体基板１１との界面に侵入することが防止される。
よって、ゲート電極２２とゲート絶縁膜２１との界面、ゲート絶縁膜２１と半導体基板１１との界面への、水素の侵入が防止されるため、水素の侵入によるしきい値電圧の上昇を防止できるので、高いオン電流Ｉonを得ることが可能となるという利点がある。
さらに、第１絶縁膜４１上に水素バリア膜３３の突出がないので、第２絶縁膜４３を成膜するとき、第２絶縁膜４３表面が平坦化された状態で成膜ができる。よって、第２絶縁膜４３の平坦化工程を削減できる。
よって、ゲート電極２２とゲート絶縁膜２１との界面、ゲート絶縁膜２１と半導体基板１１との界面への、水素の侵入が防止されるため、水素の侵入によるしきい値電圧の上昇を防止できるので、高いオン電流Ｉonを得ることが可能となるという利点がある。
さらに、第１絶縁膜４１上に水素バリア膜３３の突出がないので、第２絶縁膜４３を成膜するとき、第２絶縁膜４３表面が平坦化された状態で成膜ができる。よって、第２絶縁膜４３の平坦化工程を削減できる。
次に、本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を、図１２の製造工程断面図によって説明する。
前記第１、第２実施例では、ダミーゲート形成膜７３を除去した直後にダミーゲート絶縁膜７２を剥離除去していた。
この第３実施例では、図１２に示すように、ダミーゲート絶縁膜７２に高誘電率（Ｈｉｇｈ−ｋ）膜を用いて、ゲート絶縁膜２１として形成する。したがって、第１絶縁膜４１に溝部４２を形成するときに、ダミーゲート絶縁膜７２（ゲート絶縁膜２１）を除去せずに残す。
上記以外は、前記第１実施例もしくは前記第２実施例と同様なプロセスである。
この第３実施例では、図１２に示すように、ダミーゲート絶縁膜７２に高誘電率（Ｈｉｇｈ−ｋ）膜を用いて、ゲート絶縁膜２１として形成する。したがって、第１絶縁膜４１に溝部４２を形成するときに、ダミーゲート絶縁膜７２（ゲート絶縁膜２１）を除去せずに残す。
上記以外は、前記第１実施例もしくは前記第２実施例と同様なプロセスである。
上記製造方法の第３実施例でも、半導体基板１１上に、水素の通過を阻止する絶縁膜からなるサイドウォールスペーサ３１と、水素の通過を阻止する水素バリア膜３３が、上記ゲート電極２２上の周囲で接続される。このため、半導体基板１１上に、サイドウォールスペーサ３１と水素バリア膜３３とで、ゲート電極２２およびゲート絶縁膜２１が被覆されるので、第１絶縁膜４１、第２絶縁膜４３中の水素が、ゲート電極２２とゲート絶縁膜２１との界面、ゲート絶縁膜２１と半導体基板１１との界面に侵入することが防止される。
よって、ゲート電極２２とゲート絶縁膜２１との界面、ゲート絶縁膜２１と半導体基板１１との界面への、水素の侵入が防止されるため、水素の侵入によるしきい値電圧の上昇を防止できるので、高いオン電流Ｉonを得ることが可能となるという利点がある。
すなわち、前記第１、第２実施例と同様な効果が得られる。
よって、ゲート電極２２とゲート絶縁膜２１との界面、ゲート絶縁膜２１と半導体基板１１との界面への、水素の侵入が防止されるため、水素の侵入によるしきい値電圧の上昇を防止できるので、高いオン電流Ｉonを得ることが可能となるという利点がある。
すなわち、前記第１、第２実施例と同様な効果が得られる。
次に、本発明の半導体装置の製造方法に係る一実施の形態（第４実施例）を、図１３の製造工程断面図によって説明する。
前記第１、第２、第３実施例では、コンタクトホールの加工を行い易くするために、水素バリア膜３３をゲート電極２２上のみに残すようにパターニングしていた。
この第４実施例では、図１３に示すように、水素バリア膜３３のパターニングを行わずに、第１絶縁膜４１上の全面に残してもよい。
この第４実施例では、図１３に示すように、水素バリア膜３３のパターニングを行わずに、第１絶縁膜４１上の全面に残してもよい。
上記製造方法の第４実施例でも、半導体基板１１上に、水素の通過を阻止する絶縁膜からなるサイドウォールスペーサ３１と、水素の通過を阻止する水素バリア膜３３が、上記ゲート電極２２上の周囲で接続される。このため、半導体基板１１上に、サイドウォールスペーサ３１と水素バリア膜３３とで、ゲート電極２２およびゲート絶縁膜２１が被覆されるので、第１絶縁膜４１、第２絶縁膜４３中の水素が、ゲート電極２２とゲート絶縁膜２１との界面、ゲート絶縁膜２１と半導体基板１１との界面に侵入することが防止される。
よって、ゲート電極２２とゲート絶縁膜２１との界面、ゲート絶縁膜２１と半導体基板１１との界面への、水素の侵入が防止されるため、水素の侵入によるしきい値電圧の上昇を防止できるので、高いオン電流Ｉonを得ることが可能となるという利点がある。
すなわち、前記第１、第２、第３実施例と同様な効果が得られる。
よって、ゲート電極２２とゲート絶縁膜２１との界面、ゲート絶縁膜２１と半導体基板１１との界面への、水素の侵入が防止されるため、水素の侵入によるしきい値電圧の上昇を防止できるので、高いオン電流Ｉonを得ることが可能となるという利点がある。
すなわち、前記第１、第２、第３実施例と同様な効果が得られる。
１…半導体装置、１１…半導体基板、２１…ゲート絶縁膜、２２…ゲート電極、２３，２４…エクステンション領域、２５，２６…ソース・ドレイン領域、３１…サイドウォールスペーサ、３３…水素バリア膜、４１…第１絶縁膜、４２…溝部、４３…第２絶縁膜
Claims (9)
- 半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜に形成された溝部と、
前記溝部の前記第１絶縁膜側の前記半導体基板上に形成されたサイドウォールスペーサと、
前記溝部の内面に形成されたゲート絶縁膜と、
前記溝部内に前記ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板にエクステンション領域を介して形成されたソース・ドレイン領域と、
前記第１絶縁膜上に形成された前記ゲート電極上を被覆する第２絶縁膜を有し、
前記サイドウォールスペーサは水素の通過を阻止する絶縁膜からなり、
前記ゲート電極上に水素の通過を阻止する水素バリア膜が形成され、
前記水素バリア膜は前記ゲート電極上の周囲で前記サイドウォールスペーサと接続されている
半導体装置。 - 前記サイドウォールスペーサは窒化シリコン膜からなる
請求項１記載の半導体装置。 - 前記水素バリア膜は、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ランタノイド元素の酸化膜もしくは水素を含まない窒化シリコン膜からなる
請求項１記載の半導体装置。 - 前記ゲート絶縁膜は、前記溝部の内面のうち底面のみに形成されている
請求項１記載の半導体装置。 - 半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板に形成されたエクステンション領域と、
前記エクステンション領域上の前記ゲート電極の側壁に形成されたサイドウォールスペーサと、
前記ゲート電極の両側の前記エクステンション領域を介して前記半導体基板に形成されたソース・ドレイン領域と、
前記ゲート電極を被覆する層間絶縁膜を有し、
前記サイドウォールスペーサは水素の通過を阻止する絶縁膜からなり、
前記ゲート電極上に水素の通過を阻止する水素バリア膜が形成され、
前記水素バリア膜は前記ゲート電極上の周囲で前記サイドウォールスペーサと接続されている
半導体装置。 - 前記サイドウォールスペーサは窒化シリコン膜からなる
請求項５記載の半導体装置。 - 前記水素バリア膜は、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ランタノイド元素の酸化膜もしくは水素を含まない窒化シリコン膜からなる
請求項５記載の半導体装置。 - 半導体基板上にダミーゲートを形成した後、該ダミーゲートの両側の半導体基板にエクステンション領域を形成する工程と、
前記半導体基板上で前記ダミーゲートの側壁に水素の通過を阻止する絶縁膜からなるサイドウォールスペーサを形成する工程と、
前記ダミーゲートの両側の半導体基板に前記エクステンション領域を介してソース・ドレイン領域を形成する工程と、
前記ダミーゲートゲートおよび前記サイドウォールスペーサを被覆する第１絶縁膜を形成する工程と、
前記第１絶縁膜の表面から前記ダミーゲートを露出させ、前記ダミーゲートを除去して溝部を形成する工程と、
前記溝部内にゲート絶縁膜を介してゲート電極を埋め込む工程と、
前記ゲート電極上の周囲で前記サイドウォールスペーサと接続していて水素の通過を阻止する水素バリア膜を形成する工程と、
前記第１絶縁膜上に前記水素バリア膜を被覆する第２絶縁膜を形成する工程を有する
半導体装置の製造方法。 - 半導体基板上にゲート絶縁膜を介してダミーゲートを形成した後、該ダミーゲートの両側の半導体基板にエクステンション領域を形成する工程と、
前記半導体基板上で前記ダミーゲートの側壁に水素の通過を阻止する絶縁膜からなるサイドウォールスペーサを形成する工程と、
前記ダミーゲートの両側の半導体基板に前記エクステンション領域を介してソース・ドレイン領域を形成する工程と、
前記ダミーゲートゲートおよび前記サイドウォールスペーサを被覆する第１絶縁膜を形成する工程と、
前記第１絶縁膜の表面から前記ダミーゲートを露出させ、前記ダミーゲートを除去して溝部を形成する工程と、
前記溝部内に形成されている前記ゲート絶縁膜を介して前記溝部内にゲート電極を形成する工程と、
前記ゲート電極上の周囲で前記サイドウォールスペーサと接続していて水素の通過を阻止する水素バリア膜を形成する工程と、
前記第１絶縁膜上に前記水素バリア膜を被覆する第２絶縁膜を形成する工程を有する
半導体装置の製造方法。
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|---|---|---|---|---|
| US9130023B2 (en) | 2012-06-05 | 2015-09-08 | Kabushiki Kaisha Toshiba | Isolated insulating gate structure |
| US11784231B2 (en) | 2020-03-23 | 2023-10-10 | Kioxia Corporation | Semiconductor device with dummy gates in peripheral region |
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| JP2003037265A (ja) * | 2001-07-24 | 2003-02-07 | Asahi Kasei Microsystems Kk | 半導体装置および半導体装置の製造方法 |
| JP2004303799A (ja) * | 2003-03-28 | 2004-10-28 | Matsushita Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
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2008
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