JP2006140319A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体装置の製造方法は、半導体基板10上にゲート絶縁膜30を形成し、ゲート絶縁膜上に第1のゲート電極40および第2のゲート電極42を形成し、第1のゲート電極および第2のゲート電極上にマスク材料90を堆積し、第2のゲート電極を被覆したまま第1のゲート電極の上面を露出させるようにマスク材料をパターニングし、マスク材料を利用して第1のゲート電極の上部をエッチングし、マスク材料を除去し、第1のゲート電極および第2のゲート電極上に金属膜100を堆積し、第1のゲート電極の全部および第2のゲート電極の上部をシリサイド化することを具備する。
【選択図】 図4
Description
図1から図4は、本発明に係る第1の実施形態に従った半導体装置の製造方法の流れを示す断面図である。これらの図面は、便宜的に、フルシリサイドMOSFETおよびノーマルシリサイドMOSFETを1つずつ図示している。実際には、多数のフルシリサイドMOSFETおよびノーマルシリサイドMOSFETがシリコン基板上に形成される。フルシリサイドMOSFETは、例えば、周辺回路等に形成される。ノーマルシリサイドMOSFETは、例えば、コア回路部分等に形成される。
第1の実施形態の変形例では、図5に示すように、シリサイド層110がソース・ドレイン層70上にも形成されている。この場合、同一工程で、ソース・ドレイン層70、第1のゲート電極40および第2のゲート電極42にシリサイドを形成してもよい。あるいは、第1および第2のゲート電極40および42をマスク材料で被覆し、ソース・ドレインシ層70上にシリサイド層110を形成する。その後、層間絶縁膜80の平坦化によって第1および第2のゲート電極40および42の上面を露出した後に、第1および第2のゲート電極40および42にシリサイドを形成してもよい。
図8から図10は、本発明に係る第2の実施形態に従った半導体装置の製造方法の流れを示す断面図である。まず、第1の実施形態と同様の工程を経て、図1に示す構造が得られる。次に、第1および第2のゲート電極40および42の上にマスク材料としてフォトレジスト90を堆積する。次に、図8に示すように、第1のゲート電極40を被覆したまま第2のゲート電極42の上面を露出させるようにフォトレジスト90をパターニングする。続いて、フォトレジスト90をマスクとして、例えば、窒素イオンを第2のゲート電極42の内部へイオン注入する。これにより、ポリシリコンよりもシリサイド化し難い窒素注入層43がシリサイド化抑制層として第2のゲート電極42の内部に形成される。窒素注入層43は、ポリシリコン層41とポリシリコン層45との間に設けられる。このように、第2のゲート電極42は、ポリシリコン層41、窒素注入層43およびポリシリコン層45から成る三層構造を有する。
第2の実施形態の変形例では、シリサイド層(図示せず)がソース・ドレイン層70上にも形成されてもよい(図5参照)。この場合、第1および第2のゲート電極40および42をマスク材料で被覆し、ソース・ドレインシ層70上にシリサイド層110を形成する。その後、層間絶縁膜80の平坦化によって第1および第2のゲート電極40および42の上面を露出した後に、第1および第2のゲート電極40および42へ窒素イオンの注入を行う。
図11から図13は、本発明に係る第3の実施形態に従った半導体装置の製造方法の流れを示す断面図である。まず、第1の実施形態と同様の工程を経て、図1に示す構造が得られる。次に、第1および第2のゲート電極40および42の上にマスク材料としてフォトレジスト90を堆積する。次に、図11に示すように、第2のゲート電極42を被覆したまま第1のゲート電極40の上面を露出させるようにフォトレジスト90をパターニングする。続いて、フォトレジスト90をマスクとして、例えば、ゲルマニウムまたはシリコンを第1のゲート電極40へイオン注入などにより導入する。これにより、第1のゲート電極40の上部にあるポリシリコンがアモルファス化する。これにより、第1のゲート電極40は、アモルファスシリコン層49およびポリシリコン層48から成る二層構造を有する。
第3の実施形態の変形例では、シリサイド層(図示せず)がソース・ドレイン層70上にも形成されてもよい(図5参照)。この場合、第1および第2のゲート電極40および42をマスク材料で被覆し、ソース・ドレイン層70上にシリサイド層110を形成する。その後、層間絶縁膜80の平坦化によって第1および第2のゲート電極40および42の上面を露出した後に、第1および第2のゲート電極40および42へゲルマニウムまたはシリコンをイオン注入などにより導入する。
図14から図17は、本発明に係る第4の実施形態に従った半導体装置の製造方法の流れを示す断面図である。まず、第1の実施形態と同様の工程を経て、ゲート絶縁膜30がシリコン基板10上に形成される。次に、ゲート絶縁膜30上にポリシリコンおよびシリコン窒化膜を堆積する。フォトリソグラフィ技術およびRIE等の異方性エッチングを利用して、このポリシリコンおよびシリコン窒化膜をゲートパターンに成形する。これにより、図14に示すように、第1および第2のゲート電極40、42およびシリコン窒化膜キャップ170、172が形成される。シリコン窒化膜キャップ170および172は、シリサイド化抑制材料として第1および第2のゲート電極40、42のそれぞれの上面を被覆している。
図18から図20は、本発明に係る第5の実施形態に従った半導体装置の製造方法の流れを示す断面図である。まず、第1の実施形態と同様の工程を経て、図1に示す構造が得られる。次に、図18に示すように、金属膜としてニッケル膜100を堆積する。
図21から図26は、本発明に係る第6の実施形態に従った半導体装置の製造方法の流れを示す断面図である。まず、第1の実施形態と同様の工程を経て、ゲート絶縁膜30がシリコン基板10上に形成される。次に、ゲート絶縁膜30上にポリシリコンおよびシリコン窒化膜を堆積する。フォトリソグラフィ技術およびRIE等の異方性エッチングを利用して、このポリシリコンおよびシリコン窒化膜をゲートパターンに成形する。これにより、図21に示すように、第1および第2のゲート電極40、42およびシリコン窒化膜キャップ177が形成される。シリコン窒化膜キャップ177は、第1および第2のゲート電極40、42のそれぞれの上面を被覆している。
20…STI
30…ゲート絶縁膜
40…第1のゲート電極
42…第2のゲート電極
41、44、45、48…ポリシリコン層
46…シリサイド層
49…アモルファスシリコン層
43…窒素注入層
50…エクステンション層
60…スペーサ
70…ソース・ドレイン層
80…層間絶縁膜
90…フォトレジスト
100…ニッケル膜
Claims (7)
- 半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第1のゲート電極および第2のゲート電極を形成し、
前記第2のゲート電極を被覆したまま前記第1のゲート電極の上面を露出させるようにマスク材料を形成し、
前記マスク材料を利用して前記第1のゲート電極の上部をエッチングし、
前記マスク材料を除去し、
前記第1のゲート電極および前記第2のゲート電極上に金属膜を堆積し、
前記第1のゲート電極の全部および前記第2のゲート電極の上部をシリサイド化することを具備した半導体装置の製造方法。 - 半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第1のゲート電極および第2のゲート電極を形成し、
前記第1のゲート電極を被覆したまま前記第2のゲート電極の上面を露出させるようにマスク材料を形成し、
前記マスク材料を利用して前記第2のゲート電極の内部に前記第1および第2のゲート電極材料よりもシリサイド化し難いシリサイド化抑制層を形成し、
前記マスク材料を除去し、
前記第1のゲート電極および前記第2のゲート電極上に金属膜を堆積し、
前記第1のゲート電極の全部および前記第2のゲート電極のうち前記シリサイド化抑制層よりも上の部分をシリサイド化することを具備した半導体装置の製造方法。 - 半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第1のゲート電極および第2のゲート電極を形成し、
前記第2のゲート電極を被覆し、前記第1のゲート電極の上面を露出させるようにマスク材料を形成し、
前記マスク材料を利用して前記第1のゲート電極の上部を非晶質化し、
前記マスク材料を除去し、
前記第1のゲート電極および前記第2のゲート電極上に金属膜を堆積し、
前記第1のゲート電極の全部および前記第2のゲート電極の上部をシリサイド化することを具備した半導体装置の製造方法。 - 半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極材料および該ゲート電極材料よりもシリサイド化し難いシリサイド化抑制材料を堆積し、
前記ゲート電極材料および前記シリサイド化抑制材料をパターニングすることによって、上面に前記シリサイド化抑止材料を載せた第1のゲート電極および第2のゲート電極を前記ゲート絶縁膜上に形成し、
前記シリサイド化抑止材料上にマスク材料を堆積し、
前記第2のゲート電極上の前記シリサイド化抑止材料を被覆し、前記第1のゲート電極上の前記シリサイド化抑止材料の上面を露出させるように前記マスク材料をパターニングし、
前記マスク材料を利用して前記第1のゲート電極の上面にある前記シリサイド化抑制材料を除去し、
前記マスク材料を除去し、
前記第1のゲート電極および前記第2のゲート電極上に金属膜を堆積し、
前記第1のゲート電極をシリサイド化することを具備した半導体装置の製造方法。 - 半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第1のゲート電極および第2のゲート電極を形成し、
前記第1のゲート電極および前記第2のゲート電極上に金属膜を堆積し、
前記金属膜上に熱遮蔽膜を堆積し、
前記第2のゲート電極上の前記金属膜を被覆し、前記第1のゲート電極上の前記金属膜を露出させるように前記熱遮蔽膜をパターニングし、
前記第1のゲート電極の全部および前記第2のゲート電極の上部をシリサイド化することを具備した半導体装置の製造方法。 - 半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極材料および前記ゲート電極材料を被覆するキャップ材料を堆積し、
前記ゲート電極材料および前記キャップ材料をパターニングすることによって、上面に前記キャップ材料を載せた第1のゲート電極および第2のゲート電極を前記ゲート絶縁膜上に形成し、
前記第1および第2のゲート電極および前記キャップ材料の側壁に側壁膜を形成し、
前記キャップ材料を除去することによって前記第1および第2のゲート電極上に溝を形成し、
前記第2のゲート電極を被覆したまま前記第1のゲート電極の上面を露出させるようにマスク材料を形成し、
前記マスク材料を利用して前記第1のゲート電極の上部をエッチングし、
前記マスク材料を除去し、
前記第1および第2のゲート電極上の溝に金属膜を充填し、
前記第1のゲート電極の全部および前記第2のゲート電極の上部をシリサイド化することを具備した半導体装置の製造方法。 - 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、全体がシリサイドからなる第1のゲート電極と、
前記ゲート絶縁膜上に形成され、ポリシリコンおよびシリサイドの積層構造を有する第2のゲート電極とを備えた半導体装置。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007055095A1 (ja) * | 2005-11-14 | 2007-05-18 | Nec Corporation | 半導体装置およびその製造方法 |
JP2009503902A (ja) * | 2005-08-01 | 2009-01-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体金属合金への完全変換により得られる金属ゲートmosfet及びその製造方法 |
JP2009064853A (ja) * | 2007-09-05 | 2009-03-26 | Sony Corp | 半導体装置およびその製造方法 |
JP2009545168A (ja) * | 2006-07-28 | 2009-12-17 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ゲート誘電体上に完全シリサイド化(fusi)ゲート電極を選択的に形成する方法、及びその完全シリサイド化ゲート電極を有する半導体デバイス |
TWI447898B (zh) * | 2007-08-09 | 2014-08-01 | Sony Corp | 半導體裝置及其製造方法 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005112296A2 (en) * | 2004-04-29 | 2005-11-24 | Interdigital Technology Corporation | Wireless communication method and system for configuring radio access bearers for enhanced uplink services |
US7268065B2 (en) * | 2004-06-18 | 2007-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of manufacturing metal-silicide features |
KR100685905B1 (ko) * | 2005-10-04 | 2007-02-26 | 동부일렉트로닉스 주식회사 | 풀리 실리사이드 게이트 및 그 것을 가진 반도체 소자의제조 방법 |
US20070178683A1 (en) * | 2006-02-02 | 2007-08-02 | Texas Instruments, Incorporated | Semiconductive device fabricated using a two step approach to silicide a gate and source/drains |
JP2007242894A (ja) * | 2006-03-08 | 2007-09-20 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2008147355A (ja) * | 2006-12-08 | 2008-06-26 | Matsushita Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
JPWO2008078363A1 (ja) * | 2006-12-22 | 2010-04-15 | 株式会社ルネサステクノロジ | 半導体装置の製造方法および半導体装置 |
US7989344B2 (en) | 2007-02-28 | 2011-08-02 | Imec | Method for forming a nickelsilicide FUSI gate |
JP2008227277A (ja) * | 2007-03-14 | 2008-09-25 | Nec Electronics Corp | 半導体装置の製造方法 |
US9343318B2 (en) | 2012-02-07 | 2016-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Salicide formation using a cap layer |
US9362180B2 (en) | 2014-02-25 | 2016-06-07 | Globalfoundries Inc. | Integrated circuit having multiple threshold voltages |
US9401362B2 (en) * | 2014-04-04 | 2016-07-26 | Globalfoundries Inc. | Multiple threshold voltage semiconductor device |
DE102014111140B4 (de) * | 2014-08-05 | 2019-08-14 | Infineon Technologies Austria Ag | Halbleitervorrichtung mit Feldeffektstrukturen mit verschiedenen Gatematerialien und Verfahren zur Herstellung davon |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US20020061639A1 (en) * | 2000-10-02 | 2002-05-23 | Kazuichiroh Itonaga | Semiconductor device and method for manufacturing the same |
US6562718B1 (en) * | 2000-12-06 | 2003-05-13 | Advanced Micro Devices, Inc. | Process for forming fully silicided gates |
US6872627B2 (en) * | 2001-07-16 | 2005-03-29 | Taiwan Semiconductor Manufacturing Company | Selective formation of metal gate for dual gate oxide application |
US6929992B1 (en) * | 2003-12-17 | 2005-08-16 | Advanced Micro Devices, Inc. | Strained silicon MOSFETs having NMOS gates with work functions for compensating NMOS threshold voltage shift |
JP4457688B2 (ja) | 2004-02-12 | 2010-04-28 | ソニー株式会社 | 半導体装置 |
TWI252539B (en) * | 2004-03-12 | 2006-04-01 | Toshiba Corp | Semiconductor device and manufacturing method therefor |
JP2005353655A (ja) | 2004-06-08 | 2005-12-22 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009503902A (ja) * | 2005-08-01 | 2009-01-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体金属合金への完全変換により得られる金属ゲートmosfet及びその製造方法 |
WO2007055095A1 (ja) * | 2005-11-14 | 2007-05-18 | Nec Corporation | 半導体装置およびその製造方法 |
US7786537B2 (en) | 2005-11-14 | 2010-08-31 | Nec Corporation | Semiconductor device and method for manufacturing same |
JP5056418B2 (ja) * | 2005-11-14 | 2012-10-24 | 日本電気株式会社 | 半導体装置およびその製造方法 |
JP2009545168A (ja) * | 2006-07-28 | 2009-12-17 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ゲート誘電体上に完全シリサイド化(fusi)ゲート電極を選択的に形成する方法、及びその完全シリサイド化ゲート電極を有する半導体デバイス |
TWI447898B (zh) * | 2007-08-09 | 2014-08-01 | Sony Corp | 半導體裝置及其製造方法 |
JP2009064853A (ja) * | 2007-09-05 | 2009-03-26 | Sony Corp | 半導体装置およびその製造方法 |
US7939895B2 (en) | 2007-09-05 | 2011-05-10 | Sony Corporation | Semiconductor device with forwardly tapered P-type FET gate electrode and reversely tapered N-type FET gate electrode and method of manufacturing same |
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Publication number | Publication date |
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