WO2007055095A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
WO2007055095A1
WO2007055095A1 PCT/JP2006/321104 JP2006321104W WO2007055095A1 WO 2007055095 A1 WO2007055095 A1 WO 2007055095A1 JP 2006321104 W JP2006321104 W JP 2006321104W WO 2007055095 A1 WO2007055095 A1 WO 2007055095A1
Authority
WO
WIPO (PCT)
Prior art keywords
metal
semiconductor device
gate electrode
insulating film
film
Prior art date
Application number
PCT/JP2006/321104
Other languages
English (en)
French (fr)
Inventor
Kenzo Manabe
Original Assignee
Nec Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corporation filed Critical Nec Corporation
Priority to JP2007544085A priority Critical patent/JP5056418B2/ja
Priority to US12/093,192 priority patent/US7786537B2/en
Publication of WO2007055095A1 publication Critical patent/WO2007055095A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device including a MOS field effect transistor (MOSFET) having a gate electrode formed of a metal silicide and a manufacturing method thereof. It is about.
  • MOSFET MOS field effect transistor
  • an N-type MOSFET uses a material whose work function is a Si gap (4.6eV) or less, preferably 4.4eV or less.
  • MOSFETs it is required to use materials for the gate electrode that have a work function of Si gap (4.6 eV) or more, preferably 4.8 eV or more.
  • Non-Patent Document 1 International electron devices meeting technical digest 2002, p. 359 describes the work of Ta and Ru formed on Si ⁇ . Each function is 4.1
  • the electrode pattern of the polycrystalline silicon can be silicided by a salicide process. Therefore, it is highly compatible with the conventional CMOS process, and it is not necessary to etch away the film deposited on the gate insulating film unlike the dual metal gate technology, so that damage to the gate insulating film can be prevented.
  • Non-Patent Document 2 International 'electron' devices 'meeting' International electron devices meeting technical ig est. 2004, p. 91
  • an HfSiON high dielectric constant film is used as a gate insulating film.
  • the composition of the Ni silicide is controlled by using the formation of the crystalline phase, thereby enabling a wide effective work function of the transistor. It is disclosed that control is possible.
  • Vth of ⁇ 0.3V can be achieved by using the formation of the NiSi phase.
  • an object of the present invention is to provide a high-performance and highly reliable semiconductor device. And providing a simple manufacturing method thereof.
  • a P-channel field effect transistor having a first gate insulating film on the silicon substrate, a first gate electrode on the first gate insulating film, and a first source / drain region;
  • a semiconductor device comprising: a second gate insulating film on the silicon substrate; a second gate electrode on the second gate insulating film; and an N-channel field effect transistor having a second source / drain region,
  • the first gate electrode is entirely made of metal M silicide,
  • the second gate electrode has a silicide region of the same kind of metal as the metal M at least at the upper part including the upper surface, and the concentration of the metal M in the silicide region is higher than the concentration of the metal M in the silicide of the first gate electrode.
  • a semiconductor device having a barrier layer region containing a metal diffusion suppressing element at a higher concentration in the upper part including the upper surface of the second gate electrode that is lower than the lower part.
  • the metal diffusion suppressing element is an element selected from the group consisting of a nitrogen atom, a fluorine atom and an oxygen atom.
  • the barrier layer region has a thickness in a direction perpendicular to the substrate of:! To lOnm, and the concentration of the metal diffusion suppression element is 0.1 to 10 atom%.
  • a semiconductor device according to any one of the above.
  • the gate electrode of the P-channel field effect transistor is formed of silicide represented by Ni Si- (0.55 ⁇ ⁇ 1), and the gate electrode of the N-channel field effect transistor is Ni
  • Any one of the items 1 to 4 is formed of silicide represented by Si (0 ⁇ x ⁇ 55).
  • the gate electrode of the n-channel field effect transistor is a silicon-based silicon 8.
  • the gate electrode of the N-channel field effect transistor has a height in a direction perpendicular to the substrate that is lower than a height in a direction perpendicular to the substrate of the gate electrode of the P-channel field effect transistor.
  • the first insulating film and the second insulating film have a laminated structure of a silicon oxide film or a silicon oxynitride film and a high dielectric constant insulating film in contact with the gate electrode.
  • a semiconductor device according to any one of the above.
  • a method of manufacturing a semiconductor device comprising a step of removing excess metal from the metal film that has not been silicided.
  • the metal concentration of the silicide formed in the N-type active region in the heat treatment step is controlled, and the irradiation amount of the metal diffusion suppressing element is adjusted. 18. The method for manufacturing a semiconductor device according to any one of items 13 to 17, wherein the metal concentration of the silicide formed in the P-type active region in the heat treatment step is controlled.
  • high dielectric constant (High-k) insulating film is generally used to distinguish from an insulating film made of silicon dioxide (SiO), which has been conventionally used as a gate insulating film.
  • the dielectric constant is higher than that of silicon dioxide, and its specific value is not limited.
  • the “effective work function” of the gate electrode is generally obtained from a flat band voltage obtained by CV measurement.
  • MOS Metal Oxide Semiconductor
  • the conductor is a single metal
  • the insulator is a carbon dioxide. It is not limited.
  • FIG. 1 is a diagram showing a change in thickness of a silicide region with respect to a nitrogen plasma irradiation time.
  • FIG. 2 Diagram showing composition distribution in the thickness direction (depth direction) due to silicidation (Fig. 2 (a) shows the case without nitrogen plasma irradiation, Fig. 2 (b) shows the nitrogen plasma irradiation) If Show).
  • FIG. 3a is a process sectional view showing the method for manufacturing a semiconductor device according to the invention.
  • FIG. 3b is a process sectional view illustrating the method for manufacturing the semiconductor device according to the invention.
  • FIG. 3c is a process sectional view showing the method for manufacturing a semiconductor device according to the invention.
  • FIG. 3d is a process sectional view illustrating the method for manufacturing the semiconductor device according to the invention.
  • FIG. 3e is a process sectional view showing the method for manufacturing a semiconductor device according to the invention.
  • FIG. 3f is a process cross-sectional view illustrating the manufacturing method of the semiconductor device according to the invention.
  • FIG. 3g is a process sectional view showing the method for manufacturing a semiconductor device according to the invention.
  • FIG. 3h is a process sectional view illustrating the method for manufacturing the semiconductor device according to the invention.
  • the present invention is suitable for a semiconductor device, particularly a CMOS device, provided with a P-channel field effect transistor (hereinafter “PMOS”) and an N-channel field effect transistor (hereinafter “NMOS”).
  • PMOS P-channel field effect transistor
  • NMOS N-channel field effect transistor
  • silicides containing the same kind of metal and having different compositions are used for the gate electrode of the PMOS and the gate electrode of the NMOS, and the threshold voltage (Vth) of PMOS and NMOS is It is controlled to an appropriate value.
  • a main feature of the present invention is that, in the above semiconductor device, the NMOS gate electrode has a NORA layer region including a metal diffusion suppressing element in an upper portion including the upper surface thereof.
  • the NMOS gate electrode has a NORA layer region including a metal diffusion suppressing element in an upper portion including the upper surface thereof.
  • the metal concentration of the silicide used for the NMOS gate electrode is set lower than that of the PMOS gate electrode, or the NMOS gate electrode is used as a silicide region with a low metal concentration.
  • the conductive silicon region that is the material strength of silicon for gates the composition of silicide and gate silicon with low metal concentration will change due to the interface reaction, and the threshold voltage will easily change accordingly. . Therefore, gold It is effective to provide a barrier layer region in the NMOS gate electrode where silicide with low metal concentration is formed.
  • the gate electrode silicide is formed by silicidation of silicon for gates
  • the PMOS gate electrode made of silicide with a high metal concentration has a high metal amount (the length in the direction perpendicular to the substrate).
  • NMOS gate electrodes made of silicide with a low metal concentration have a relatively small height due to the small amount of metal.
  • the composition variation due to the interface reaction is more likely to affect the threshold voltage than the PMOS gate electrode. From this viewpoint, it is also effective to provide a barrier layer region in the NMOS gate electrode.
  • the configuration having the barrier layer region in the NMOS gate electrode can be easily formed by the following manufacturing method of the present invention.
  • the main feature of the manufacturing method of the present invention is that a metal film is formed on a gate pattern made of a silicon material for a gate, and a heat treatment for silicidation is performed to form a gate electrode having a silicide region.
  • the metal diffusion suppressing element is selectively irradiated to the NMOS region of the metal film, and then heat treatment for silicidation is performed.
  • the metal diffusion suppressing element irradiated to the NMOS region portion of the metal film forms a barrier layer region during the heat treatment, and suppresses diffusion of metal atoms from the metal film to the gate silicon and the formed silicide. it can.
  • the irradiation amount for example, irradiation time
  • the metal diffusion suppressing element it is possible to control the silicide composition and thickness of the NMOS region.
  • a larger amount of metal atoms diffuses into the silicon for the gate and the formed silicide than in the NMOS region, depending on the thickness of the metal film, and the silicidation reaction occurs.
  • the silicide composition of the PM ⁇ S gate is controlled by adjusting the thickness of the metal film in the PMOS region, and the irradiation amount of the metal diffusion suppressing element is adjusted in the NMOS region.
  • the silicide composition of the NMOS gate can be controlled, that is, the silicide composition of the NMOS region and the PMOS region can be controlled independently, so that a high-performance semiconductor device controlled to a desired threshold voltage can be obtained. It can be easily manufactured.
  • the above-described barrier layer region can be formed on the NMOS gate electrode, a highly reliable semiconductor device with a high yield can be manufactured.
  • FIG. 2 show the measurement results when silicidation is performed using nitrogen atoms (N) as the metal diffusion suppressing element and nickel (Ni) as the metal for silicidation.
  • Figure 1 shows the change in the thickness of the silicide film (length in the direction perpendicular to the substrate) with respect to the time of nitrogen plasma irradiation.
  • Fig. 2 shows the composition distribution in the depth direction (perpendicular to the substrate) due to silicidation.
  • Fig. 2 (a) shows the case without nitrogen plasma irradiation, and Fig. 2 (b) shows the nitrogen plasma irradiation. Indicates the case (irradiation time: 10 minutes).
  • the composition distribution was measured by SIMS analysis (Secondary Ion Mass Spectrometry).
  • Silicidation was performed as follows. A silicon oxide film (thickness 90 nm), a polycrystalline silicon (poly-Si) film (thickness 150 nm), and a Ni film (thickness 90 nm) were formed in this order on a silicon substrate. Next, nitrogen plasma was irradiated on the Ni film under a nitrogen atmosphere (nitrogen pressure 0 ⁇ 8 Pa) at an RF power of 400 W for 10 seconds with a force of 10 seconds. Next, heat treatment was performed at 280 ° C. for 18 minutes and 20 seconds.
  • the silicide film thickness can be controlled by the time of nitrogen plasma irradiation. This result also shows that the amount of Nikkenore atoms diffused from the Ni region to the silicide and polycrystalline silicon regions can be controlled.
  • the silicide region near the interface (corresponding to the upper surface of the gate electrode) between the Ni region and the silicide region when nitrogen plasma irradiation is performed is irradiated with nitrogen plasma. It can be seen that there is a nitriding region containing a high concentration of nitrogen as compared with the case where no nitriding is performed. This nitriding region functions as a barrier layer region and is considered to suppress the diffusion of nickel atoms from the Ni region to the silicide region and the polycrystalline silicon region.
  • a silicon oxide film, a silicon oxynitride film, a high dielectric constant insulating film, a silicon oxide film, or a silicon oxynitride film is laminated thereon.
  • a laminated film including a high dielectric constant insulating film can be given. High dielectric constant insulating film or laminated film from the standpoint of reduction of standby power by suppressing leakage current, improvement of reliability by securing physical film thickness, threshold by combination with silicide electrode, and control of value voltage It is preferable to use a membrane.
  • the dielectric constant of the high dielectric constant is larger than that of silicon dioxide (SiO) (3.9).
  • the material examples include metal oxides, metal silicates, metal oxides introduced with nitrogen, and metal silicates introduced with nitrogen. Crystallization is suppressed From the viewpoint of improving reliability, those into which nitrogen is introduced are preferable.
  • the metal element in the high dielectric constant material is particularly preferably Hf, preferably hafnium (Hf) or zirconium (Zr), from the viewpoints of heat resistance of the film and suppression of fixed charges in the film.
  • Hf hafnium
  • Zr zirconium
  • a metal oxide containing Hf or Zr and Si, a metal oxynitride containing nitrogen in addition to this metal oxide is preferred, and HfSiO, HfSiON are more preferred, and HfSiON is preferred. Especially preferred.
  • the high dielectric constant insulating film is preferably provided in contact with the gate electrode.
  • the combination of the gate electrode and the high dielectric constant insulating film in contact with the gate electrode allows the transistor threshold voltage to be controlled over a wide range.
  • a silicon oxide film or a silicon oxide film is formed on the interface between the high dielectric constant insulating film and the silicon substrate.
  • a silicon oxynitride film may be provided.
  • the high dielectric constant insulating film has an atomic ratio Mi / (Mi of the metal element Mi (for example, Hf) and Si in the film.
  • + Si is preferably 0.3 or more and 0.7 or less.
  • this ratio is 0.3 or more, the leakage current flowing in the high dielectric constant insulating film during device operation can be effectively suppressed, and the power consumption can be more sufficiently reduced.
  • this ratio is 0.7 or less, the heat resistance of the high dielectric constant insulating film can be secured, and the crystallization of the high dielectric constant insulating film during the device manufacturing process can be suppressed, resulting in deterioration of performance as a gate insulating film. Can be suppressed.
  • the gate electrode in the present invention has a silicide region from the viewpoint of controlling the threshold voltage and improving conductivity. From the viewpoint of preventing depletion in the gate electrode and improving driving performance, it is preferable that the entire region including the region in contact with the gate insulating film is formed of silicide. In particular, it is preferable that at least the gate electrode of the PMOS is formed entirely of silicide from the viewpoint of controlling the threshold voltage and improving the driving performance. Similarly, the NMOS gate electrode is preferably formed entirely of silicide, but the upper layer portion including the upper surface of the gate electrode is formed of silicide, and the lower layer portion in contact with the gate insulating film is imparted with conductivity.
  • a structure formed of a silicon material for a gate may be used.
  • the reliability of the gate insulating film can be improved as compared with the case of being formed of silicide.
  • the silicon material for the gate include polycrystalline silicon, amorphous silicon, and laminates thereof.
  • Conductivity can be imparted by introducing a pure substance.
  • the thickness (length in the direction perpendicular to the substrate) of the silicide layer formed in the upper layer of the gate electrode including the upper surface of the NMOS gate electrode is preferably 10 nm or more from the viewpoint of threshold voltage control and conductivity. More preferred is 20 nm or more, while 50 nm or less is preferred. 30 nm or less is more preferred.
  • the thickness of the polycrystalline silicon layer provided in the lower layer of the gate electrode in contact with the gate insulating film of NMOS is preferably 20 nm or more in order to obtain a sufficient effect. From the viewpoint of voltage control and conductivity, it is preferably 150 nm or less, and preferably 10 nm or less.
  • the gate electrode of the NMOS according to the present invention further has a barrier layer region containing a metal diffusion suppressing element at a higher concentration than the lower portion in the upper layer portion including the upper surface thereof.
  • the thickness of the barrier layer region (the length in the direction perpendicular to the substrate) is preferably 1 nm or more, more preferably 3 nm or more from the viewpoint of obtaining a sufficient formation effect of the barrier layer region. Also, from the viewpoint of conductivity and production cost, lOnm or less is preferable, and 8 nm or less is more preferable.
  • the concentration of the metal diffusion suppressing element is preferably in the range of 0.:! To 10 atom%, more preferably 1 to 10 atom%, and still more preferably 8 to 8 atom%. From the viewpoint of the effect of forming the barrier layer region, conductivity and manufacturing cost, it is preferable that the concentration range be within this range. If the entire gate electrode is formed of silicide, this noria layer region has conductivity and manufacturing cost even if only the upper layer of the gate electrode is formed of silicide. From this point, it is preferably in the silicide region.
  • Examples of the metal diffusion suppressing element include a nitrogen atom (N), a fluorine atom (F), and an oxygen atom ( ⁇ ).
  • a nitrogen atom is used from the viewpoint of suppressing the metal diffusion and manufacturing the device. preferable.
  • a metal capable of forming silicide by the salicide technique can be used, for example, nickel (Ni), platinum (Pt), palladium (Pd), cobalt (Co). , Vanadium (V) force S.
  • Ni is preferred.
  • Ni can fully silicide the entire gate electrode at relatively low temperatures (in the range of 350-500 ° C). Therefore, an increase in the resistance value of the metal silicide formed in the contact region of the source / drain region can be suppressed.
  • Ni has a high Si concentration in such a temperature range. Both crystal phase and crystal phase with high Ni concentration can be formed.
  • the composition is determined in a self-aligned manner in silicidation for forming the gate electrode, the composition is stabilized, and variations in process can be suppressed.
  • Nickel silicide suitable as a silicide constituting the gate electrode preferably has a composition represented by Ni Si (0.55 ⁇ ⁇ 1) in the PMOS.
  • NMOS it is preferable to have a composition represented by Ni Si- (0 ⁇ x ⁇ 0.55), and more preferably 0.3 ⁇ x ⁇ 0.55 is satisfied than force S. It is particularly preferred that 3 ⁇ x ⁇ 0.35 or 0.45 ⁇ X ⁇ 0.55. That is, the PMOS silicide is the Ni Si phase.
  • NMOS silicide As the main component of NiSi phase or NiSi phase.
  • the crystalline phase of nickel silicide is mainly NiSi, NiSi, Ni
  • Ni Si nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitride, NiS, and mixtures of these can also be formed. Especially, Ni Si phase, nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitride, nitrid
  • NiSi phase and NiSi phase can be easily formed because the composition is determined in a self-aligned manner.
  • the effective work function of the nickel silicide on the HfSiON film is about 4 ⁇ 8eV for Ni Si, about 4 ⁇ 5eV for NiSi, NiSi
  • the present invention is suitable for a fine semiconductor device in which the height of the gate electrode (the length in the direction perpendicular to the substrate) is 200 nm or less, more preferably 15 Onm or less, particularly preferably lOOnm or less.
  • the height of the gate electrode is preferably 30 nm or more, more preferably 40 nm or more.
  • the gate length can be set in the range of, for example, 10 to:! OOnm.
  • FIGS. 3a to 3h are schematic process sectional views showing the method for manufacturing a semiconductor device of the present invention.
  • a silicon substrate 1 having an element isolation region 2 formed by STI (Shallow Trench Isolation) technology and a P-type active region and an N-type active region is prepared.
  • STI Shallow Trench Isolation
  • the gate insulating film 3 is formed on the surface of the silicon substrate.
  • Gate break in this embodiment The edge film is formed of a silicon oxide film and an HfSiON film.
  • This HfSiON film has a Hf concentration that changes in the depth direction (perpendicular to the substrate) in the gate insulating film, and has the highest Hf concentration in the vicinity of the interface between the gate electrode and the gate insulating film. This is a region where the concentration decreases toward H, and the average Hf atomic number ratio Hf / (Hf + Si) in the HfSiON film is 0.5.
  • the silicon oxide film is a region of a silicon thermal oxide film (SiO film) in the vicinity of the interface between the silicon substrate and the gate insulating film in the gate insulating film. Such a goo
  • the insulating film can be formed as follows. First, a silicon thermal oxide film having a thickness of 2 nm is formed, and then a hafnium (Hf) film having a thickness of 0.5 nm is deposited by a long throw sputtering method. Next, a two-step heat treatment is performed in oxygen at 500 ° C for 1 minute and then in nitrogen at 800 ° C for 30 seconds, so that the SiO film remains in the region in contact with the silicon substrate.
  • Hf hafnium
  • a HfSiO film is formed by solid-phase diffusion into the oxide film. Then in NH atmosphere 90
  • An HfSiON film with a thickness of about 2 nm can be obtained by annealing nitride at 0 ° C for 10 minutes.
  • a polycrystalline silicon film 10 having a thickness of 60 nm is deposited on the gate insulating film by a CVD (Chemical Vapor Deposition) method, and then a silicon oxide film 11 for a mask having a thickness of 20 nm is formed.
  • a CVD Chemical Vapor Deposition
  • a silicon oxide film 11 for a mask having a thickness of 20 nm is formed.
  • an amorphous silicon film or a laminated film of a polycrystalline silicon film and an amorphous silicon film can be used.
  • the laminated film (gate insulating film 3, polycrystalline silicon film 10, silicon oxide film 11) on the silicon substrate is processed into a gate pattern using lithography technology and RIE (Reactive Ion Etching) technology.
  • RIE Reactive Ion Etching
  • one of the NMOS region and the PMOS region is masked, and the other region is ion-implanted using this gate pattern as a mask to form the extension diffusion region 4 in a self-aligning manner. This process is performed for the NMOS region and the PMOS region, respectively.
  • a silicon oxide film is deposited so as to cover the gate pattern by the CVD method, and then etched back to form the gate sidewall 7.
  • one of the NMOS region and the PMOS region is masked, and the other region is ion-implanted again to form the source / drain diffusion region 5. This process is performed for the NMOS region and the PMOS region, respectively.
  • the source / drain diffusion region is activated by a subsequent heat treatment.
  • a nickel film is deposited on the entire surface by sputtering. Then, as shown in FIG. 3b, the gate pattern, the gate sidewall, and the element isolation region are used as a mask to form only the source and drain diffusion regions. A nickel silicide layer 6 is formed.
  • a nickel monosilicide (NiSi) layer that can have the lowest contact resistance is formed as the nickel silicide layer 6. Instead of this Ni monosilicide layer, a Co silicide layer or a Ti silicide layer may be formed.
  • an interlayer insulating film 8 made of a silicon oxide film is formed by the CVD method so as to carry the gate pattern.
  • the surface of the interlayer insulating film 8 is planarized by a CMP (Chemical Mechanical Polishing) technique.
  • a metal film 12 for siliciding the polycrystalline silicon film 10 having the gate electrode pattern is formed on the entire surface.
  • a nickel film is formed as the metal film 12.
  • the thickness of the metal film is set to a thickness at which at least the entire polycrystalline silicon film 10 in the PMOS region is silicided by a heat treatment for subsequent silicide formation.
  • the silicide constituting the gate electrode of the PMOS region has a composition represented by Ni Si (0.55 ⁇ ⁇ 1), preferably 0 ⁇ 6 ⁇ x ⁇ 0. Satisfies 1
  • the film thickness it has a composition, more preferably a composition satisfying 0.7 ⁇ x ⁇ 0.8, and further a composition mainly composed of a Ni3Si phase. Ni S ⁇ is used for silicidation.
  • the ratio between the thickness ti of the nickel film ti and the thickness ⁇ of the polycrystalline silicon film of the gate pattern is tlZT ⁇ 1
  • the thickness of the metal film 12 can be set to lOOnm or more, for example, 120 nm.
  • a mask 13 is provided in the PMOS region using a lithography technique to expose only the NMOS region.
  • the entire surface is irradiated with a metal diffusion suppressing element and introduced into the exposed metal film of the NMOS region.
  • nitrogen plasma irradiation is performed.
  • a metal diffusion suppressing element may be introduced by ion implantation. At this time, the metal diffusion inhibiting element penetrates the metal film 12 and reaches the polycrystalline silicon film 10. The irradiation conditions are adjusted so as not to remain in the metal film.
  • the atmosphere during irradiation is preferably performed in an inert atmosphere and more preferably in a nitrogen atmosphere from the viewpoint of preventing metal oxidation.
  • the degree of silicidation by the subsequent heat treatment can be adjusted by the irradiation time of the metal diffusion suppression element.
  • the irradiation time is set so that the silicidation region has a predetermined thickness and a predetermined silicide composition. By adjusting the irradiation time, a silicide having the above-described composition can be formed in the PMOS region.
  • the entire polycrystalline silicon film 10 in the NMOS region is silicided, and the silicide composition is changed to Ni Si ⁇ (0 ⁇ x ⁇ 0. 55) can be applied to S, and further satisfy the condition of 0.3 ⁇ ⁇ 055, especially 0.3 ⁇ ⁇ 0.35 or ⁇ or 0.45 ⁇ ⁇ 0. It can be made into a composition mainly composed of an iSi phase. Longer irradiation time of metal diffusion inhibiting element
  • the amount of diffusion of nickel can be reduced accordingly, so that the metal concentration of the silicide can be reduced, and the lower layer region in contact with the gate electrode is not silicided, leaving a polycrystalline silicon region.
  • impurities are introduced into the NMOS region portion of the polycrystalline silicon film to provide conductivity before forming the metal film.
  • a heat treatment for silicidation is performed to silicidize the polycrystalline silicon film 10 to form an NMOS gate electrode 101 and a PMOS gate electrode 102 (FIG. 3f).
  • This heat treatment is preferably performed in an inert atmosphere to prevent oxidation of the metal film 12.
  • this heat treatment has a diffusion rate sufficient for siliciding the polycrystalline silicon film 10 in at least the PMOS region up to the region reaching the gate insulating film, and is formed in the source / drain diffusion region 5. It is necessary to perform at a temperature at which the silicide layer 6 does not become high resistance.
  • the heat treatment condition is 350 to 500 ° C. in a nitrogen gas atmosphere. It can be set for 1 to 20 minutes, for example, 2 to 5 minutes at 400 ° C. If the silicide layer 6 formed in the source / drain diffusion region 5 is Co silicide or Ti silicide, a higher temperature region, for example, about 800 ° C. is acceptable.
  • excess metal film 12 that did not undergo silicidation reaction in this heat treatment is removed by wet etching.
  • the metal film 12 is a Nikkenore film, the nickel film can be easily removed without damaging the gate electrode by using a mixed solution of sulfuric acid and hydrogen peroxide solution.
  • a contact wiring forming process is performed according to a normal method. Thereafter, a desired semiconductor device can be formed according to a normal process.
  • the silicide composition in the heat treatment step for silicidation, silicidation proceeds in the PMOS region up to the region in contact with the gate electrode. At this time, since the amount of metal supply can be changed according to the thickness of the metal film 12, the silicide composition can be controlled by adjusting the thickness of the metal film.
  • the barrier layer region including the metal diffusion suppressing element (N) irradiated to the metal film 12, the metal element (Ni) of the metal film, and silicon (Si). 103 is formed near the interface between the metal film and the gate electrode. The rear layer region 103 suppresses the diffusion of metal from the metal film 12 to the polycrystalline silicon film 10 and the formed silicide region, and the degree of the diffusion can be adjusted according to the irradiation time.
  • the silicide composition can be controlled.
  • the NMOS gate electrode 101 has the barrier layer region 103 in the upper layer portion including the upper surface thereof, and the lower silicide layer has a NiSi single phase (Ni / ( Ni + Si) The atomic ratio is about 0.5), while the PMOS gate electrode 102 is Ni Si single
  • a structure consisting of three phases (NiZ (Ni + Si) atomic ratio is about 0.75) can be formed.
  • NiZ (Ni + Si) atomic ratio is about 0.75
  • silicide in the NMOS region, silicide is performed up to the region in contact with the gate insulating film. However, the vicinity of the region in contact with the gate insulating film is not silicided and is formed as a polycrystalline silicon region. You can leave it.
  • the composition of silicide can be measured by X-ray diffraction (XRD) method and Rutherford backscattering (RBS) method.
  • the gate insulating film is a silicon oxide film or silicon.
  • the gate electrode may be made of a nitride film or a stacked film thereof, and a conductive impurity (B, P, As, Sb, etc.) may be doped.
  • a conductive impurity B, P, As, Sb, etc.
  • Such a gate electrode can be formed by silicidation after doping a polycrystalline silicon film with impurities. The effective work function can be adjusted by introducing this impurity.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

　シリコン基板と、シリコン基板上の第１ゲート絶縁膜、第１ゲート絶縁膜上の第１ゲート電極、及び第１ソース・ドレイン領域を有するＰチャネル型電界効果トランジスタと、シリコン基板上の第２ゲート絶縁膜、第２ゲート絶縁膜上の第２ゲート電極、及び第２ソース・ドレイン領域を有するＮチャネル型電界効果トランジスタとを備えた半導体装置であって、第１ゲート電極はその全体が金属Ｍのシリサイドで形成され、第２ゲート電極は、その上面を含む少なくとも上部に、前記金属Ｍと同種の金属のシリサイド領域を有し、このシリサイド領域の金属Ｍの濃度が第１ゲート電極のシリサイドの金属Ｍの濃度より低く、さらに第２ゲート電極上面を含む上部に、その下方部より高濃度の金属拡散抑制元素を含むバリア層領域を有する半導体装置。

Description

明 細 書
半導体装置およびその製造方法
技術分野
[0001] 本発明は、半導体装置およびその製造方法に関し、特にゲート電極が金属シリサ イドで形成された MOS型電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor : MOSFET)を備えた半導体装置およびその製造方法 に関するものである。
背景技術
[0002] 近年、トランジスタの微細化が進む先端 CMOS (相補型 MOS)デバイスの開発に おいて、ゲート電極の空乏化による駆動電流の劣化が問題となっている。そのため、 駆動能力の向上を目的として、従来の多結晶シリコンに代えて金属系材料を用いる 技術、レ、わゆるメタルゲート技術が検討されてレ、る。
[0003] 一方、トランジスタの微細化に伴レ、、ゲート絶縁膜の薄膜ィ匕によるゲートリーク電流 の増加が問題となっている。そのため、消費電力の低減を目的として、ゲート絶縁膜 に高誘電率材料 (High_k材料)を用いて物理膜厚を厚くすることでゲートリーク電 流を低減することが検討されてレ、る。
[0004] メタルゲート電極に用いる材料として、純金属や金属窒化物あるいはシリサイド材料 等が検討されているが、いずれの場合においても、（1)メタルゲート電極を形成する 際に、ゲート絶縁膜の劣化を引き起こさないこと、（2) N型 MOSFET及び P型 MOS FETのしきレ、値電圧 (Vth)を適切な値に設定可能であることが必要である。
[0005] CMOSトランジスタで ± 0. 5eV以下の Vthを実現するためには、 N型 MOSFET では仕事関数が Siのミツドギャップ (4. 6eV)以下、望ましくは 4. 4eV以下の材料を 、 P型 MOSFETでは仕事関数が Siのミツドギャップ（4. 6eV)以上、望ましくは 4. 8e V以上の材料をゲート電極に用いることが求められる。
[0006] これらを実現する手段として、 N型 MOSFETのゲート電極および P型 MOSFETの ゲート電極にそれぞれ最適な仕事関数を持った金属あるいは合金を用い、作り分け ることでトランジスタの Vthを制御する方法（デュアルメタルゲート技術）が提案されて いる。
[0007] 例えば、非特許文献 1 (インターナショナル ·エレクトロン'デバイス'ミーティング 'テ クニカノレタ ンェスト (International electron devices meeting technical di gest) 2002, p. 359)には、 Si〇上に形成した Taと Ruの仕事関数はそれぞれ 4. 1
2
5eVと 4. 95eVであり、この二つの電極間で 0. 8eVの仕事関数変調が可能であると 述べられている。
[0008] し力 ながら、デュアルメタルゲート技術は、異なる仕事関数を持った異種の金属あ るいは合金からなるメタル層を基板上に作り分ける必要があるため、 P型 MOSFETと N型 MOSFETのいずれか一方のゲート絶縁膜上に堆積されたメタル層をエツチン グ除去するプロセスが行われ、そのエッチング除去の際にゲート絶縁膜の品質が劣 化し、結果、素子の特性や信頼性が損なわれるといった問題がある。
[0009] 一方、多結晶シリコンの電極パターンを Niで完全にシリサイドィ匕して得られるシリサ イドゲート電極に関する技術が提案されている。この技術では、 CMOSのソース'ドレ イン拡散領域の不純物活性化のための高温熱処理を行った後に、多結晶シリコンの 電極パターンをサリサイドプロセスによってシリサイド化をすることができる。このため、 従来の CMOSプロセスと整合性が高ぐまた、デュアルメタルゲート技術のようにゲー ト絶縁膜上に堆積した膜をエッチング除去する必要がないためゲート絶縁膜へのダ メージを防止できる。
[0010] 特に、非特許文献 2 (インターナショナル'エレクトロン'デバイス'ミーティング 'テク 二力ノレタ ンェスト (International electron devices meeting technical ig est) 2004, p. 91)には、ゲート絶縁膜として HfSiON高誘電率膜を用レ、、ゲート電 極に完全にシリサイドィ匕された Niシリサイド電極を用いた MOSFETにおいて、結晶 相の形成を利用して Niシリサイドの組成を制御することにより、トランジスタの広範囲 な実効仕事関数の制御が可能であることが開示されている。そして、 Ni Si相、 NiSi
3
相および NiSi相の形成を利用して、 ± 0. 3Vの Vthを実現可能であることが記載さ
2
れている。
発明の開示
[0011] 本発明の目的は、上記背景技術に鑑み、高性能で信頼性に優れた半導体装置お よびその簡便な製造方法を提供することにある。
[0012] 本発明によれば、以下の半導体装置およびその製造方法が提供される。
[0013] (1)シリコン基板と、
前記シリコン基板上の第 1ゲート絶縁膜、第 1ゲート絶縁膜上の第 1ゲート電極、及 び第 1ソース'ドレイン領域を有する Pチャネル型電界効果トランジスタと、
前記シリコン基板上の第 2ゲート絶縁膜、第 2ゲート絶縁膜上の第 2ゲート電極、及 び第 2ソース'ドレイン領域を有する Nチャネル型電界効果トランジスタとを備えた半 導体装置であって、
第 1ゲート電極はその全体が金属 Mのシリサイドで形成され、
第 2ゲート電極は、その上面を含む少なくとも上部に、前記金属 Mと同種の金属の シリサイド領域を有し、このシリサイド領域の金属 Mの濃度が第 1ゲート電極のシリサ イドの金属 Mの濃度より低ぐさらに第 2ゲート電極上面を含む上部に、その下方部よ り高濃度の金属拡散抑制元素を含むバリア層領域を有する半導体装置。
[0014] (2)前記金属拡散抑制元素が、窒素原子、フッ素原子および酸素原子からなる群 より選ばれる元素である 1項に記載の半導体装置。
[0015] (3)前記金属拡散抑制元素が窒素原子である 1項に記載の半導体装置。
[0016] (4)前記バリア層領域は、基板に垂直方向の厚みが：!〜 lOnmであり、前記金属拡 散抑制元素の濃度が 0. 1〜： 10原子％である 1項〜 3項のいずれかに記載の半導体 装置。
[0017] (5)前記金属 Mが、ニッケル、白金、パラジウム、コバルト及びバナジウムからなる群 より選ばれる元素である 1項〜 4項のいずれかに記載の半導体装置。
[0018] (6) Nチャネル型電界効果トランジスタのゲート電極はその全体がシリサイドで形成 されている 1項〜 5項のいずれかに記載の半導体装置。
[0019] (7) Pチャネル型電界効果トランジスタのゲート電極が Ni Si― (0. 55≤χ< 1)で 表されるシリサイドで形成され、 Nチャネル型電界効果トランジスタのゲート電極が Ni
Si (0く xく 0· 55)で表されるシリサイドで形成されている 1項〜 4項のいずれかに
1
記載の半導体装置。
[0020] (8) Ρチャネル型電界効果トランジスタのゲート電極が Ni Si相を主成分とするシリ サイドで形成され、 Nチャネル型電界効果トランジスタのゲート電極が NiSi相または NiSi相を主成分とするシリサイドで形成されている 7項に記載の半導体装置。
2
[0021] (9) Nチャネル型電界効果トランジスタのゲート電極は、基板に垂直方向の高さが、 Pチャネル型電界効果トランジスタのゲート電極の基板に垂直方向の高さより低い 1 項〜 8項のいずれかに記載の半導体装置。
[0022] (10)第 1絶縁膜および第 2絶縁膜は、ゲート電極と接する高誘電率絶縁膜を有す る 1項〜 9項のいずれかに記載の半導体装置。
[0023] (11)第 1絶縁膜および第 2絶縁膜は、シリコン酸化膜またはシリコン酸窒化膜と、ゲ ート電極に接する高誘電率絶縁膜との積層構造を有する 1項〜 9項のいずれかに記 載の半導体装置。
[0024] (12)前記高誘電率絶縁膜はハフニウムを含有する 10項又は 11項に記載の半導 体装置。
[0025] (13)前記 1項に記載の半導体装置の製造方法であって、
P型活性領域と N型活性領域を有するシリコン基板を用意する工程と、 前記シリコン基板上にゲート絶縁膜用の絶縁膜を形成する工程と、
前記絶縁膜上にゲート用シリコン膜を形成する工程と、
前記ゲート用シリコン膜をカ卩ェしてゲートパターンを形成する工程と、
ソース ·ドレイン領域を形成する工程と、 前記ゲートパターン上に金属膜を形成する工程と、
Nチャネル型電界効果型トランジスタを形成する領域の前記金属膜に選択的に金 属拡散抑制元素を照射する工程と、
前記ゲートパターンをシリサイド化するための熱処理を行ってゲート電極を形成す る工程と、
シリサイド化しなかった前記金属膜の余剰金属を除去する工程を有する半導体装 置の製造方法。
[0026] (14)前記金属拡散抑制元素が、窒素原子、フッ素原子および酸素原子からなる群 より選ばれる元素である 13項に記載の半導体装置の製造方法。
[0027] (15)前記金属拡散抑制元素が窒素原子である 13項に記載の半導体装置の製造 方法。
[0028] (16)前記金属膜が、ニッケル、白金、パラジウム、コバルト及びバナジウムからなる 群より選ばれる金属の膜である 13項〜 15項のいずれかに記載の半導体装置の製造 方法。
[0029] (17)前記金属拡散抑制元素の照射を、プラズマ照射法またはイオン注入法により 行う 13項〜 16項のいずれかに記載の半導体装置の製造方法。
[0030] (18)前記金属膜の厚みを調整することにより、前記熱処理工程において N型活性 領域に形成されるシリサイドの金属濃度を制御し、前記金属拡散抑制元素の照射量 を調整することにより、前記熱処理工程において P型活性領域に形成されるシリサイ ドの金属濃度を制御する 13項〜 17項のレ、ずれかに記載の半導体装置の製造方法
[0031] 本明細書において「高誘電率 (High— k)絶縁膜」とは、一般にゲート絶縁膜として 従来用いられてレ、た二酸化ケイ素（Si〇 )からなる絶縁膜と区別する意味にぉレ、て
2
用いられるものであり、二酸化ケイ素の誘電率よりも誘電率が高いことを意味し、その 具体的数値が限定されるものではない。
[0032] また、本明細書において、ゲート電極の「実効仕事関数」とは、一般に CV測定によ るフラットバンド電圧より求められるものであり、ゲート電極本来の仕事関数の他に、 絶縁膜中の固定電荷、界面に形成される双極子、フェルミレベルピンニング等の影 響を受ける。ゲート電極を構成する材料本来の「仕事関数」とは区別される。
[0033] また、本明細書において、「M〇S」（Metal Oxide Semiconductor)とは、導電 体、絶縁体、半導体の積層構造を意味し、導電体が金属単体、絶縁体が二酸化ケィ 素に限定されるものではない。
[0034] 本発明によれば、高性能で信頼性に優れた半導体装置およびその簡便な製造方 法を提供することができる。
図面の簡単な説明
[0035] [図 1]窒素プラズマ照射時間に対するシリサイド領域の厚みの変化を示す図である。
[図 2]シリサイド化による厚み方向（深さ方向）の組成分布を示す図である（図 2 (a)は 窒素プラズマ照射を行わなかった場合、図 2 (b)は窒素プラズマ照射を行った場合を 示す)。
[図 3a]本発明に係る半導体装置の製造方法を示す工程断面図である。
[図 3b]本発明に係る半導体装置の製造方法を示す工程断面図である。
[図 3c]本発明に係る半導体装置の製造方法を示す工程断面図である。
[図 3d]本発明に係る半導体装置の製造方法を示す工程断面図である。
[図 3e]本発明に係る半導体装置の製造方法を示す工程断面図である。
[図 3f]本発明に係る半導体装置の製造方法を示す工程断面図である。
[図 3g]本発明に係る半導体装置の製造方法を示す工程断面図である。
[図 3h]本発明に係る半導体装置の製造方法を示す工程断面図である。
発明を実施するための最良の形態
[0036] 本発明は、 Pチャネル型電界効果トランジスタ（以下「PMOS」）及び Nチャネル型 電界効果トランジスタ（以下「NM〇S」 )を備えた半導体装置、特に CMOSデバイス に好適なものである。本発明の半導体装置は、 PMOSのゲート電極と NMOSのゲ ート電極に、同種の金属を含有し且つ互いに異なる組成のシリサイドが用いられ、 P M〇S及び NMOSのしきい値電圧（Vth)が適切な値に制御されている。
[0037] 本発明の主な特徴は、上記半導体装置において、 NMOSのゲート電極が、その上 面を含む上部に金属拡散抑制元素を含むノ リア層領域を有することにある。このバリ ァ層領域を有することによって、ゲート電極とコンタクト配線との界面反応による組成 変動を抑制することができ、しきい値電圧の変動を抑えることができる。半導体装置 の高密度化によってチャネル部とコンタクト部が近接し、また微細化によってゲートサ ィズ (特に高さ）が小さくなると、この界面反応による組成変化がしきい値電圧に影響 を与えやすくなる。本発明は、このような高密化、微細化された半導体装置において 特に効果的である。
[0038] しきい値電圧制御のために、 NMOSのゲート電極に用いられるシリサイドの金属濃 度を、 PMOSのゲート電極より低く設定した場合、あるいは NMOSのゲート電極を、 金属濃度の低いシリサイド領域とゲート用シリコン材料力 なる導電性シリコン領域に より形成した場合、金属濃度の低いシリサイドやゲート用シリコンは、前記界面反応に より組成が変動しやすぐこれに応じてしきい値電圧が変動しやすい。そのため、金 属濃度の低いシリサイドが形成される NMOSのゲート電極にバリア層領域を設けるこ とが効果的である。また、ゲート電極のシリサイドをゲート用シリコンのシリサイド化によ つて形成する場合は、金属濃度の高いシリサイドからなる PMOSのゲート電極は、金 属量が多いためその高さ（基板に垂直方向の長さ）が大きくなり、一方、金属濃度の 低いシリサイドからなる NMOSのゲート電極は、金属量が少ないためその高さが相 対的に小さくなる。このような高さの低い NMOSのゲート電極は、 PMOSのゲート電 極に比べて、前記界面反応による組成変動がしきい値電圧に影響を与えやすい。こ の観点力らも、 NMOSのゲート電極にバリア層領域を設けることが効果的である。さ らに、 NMOSのゲート電極にバリア層領域を有する構成は、本発明の下記の製造方 法によって容易に形成することができる。
[0039] 本発明の製造方法の主な特徴は、ゲート用シリコン材料からなるゲートパターン上 に金属膜を形成し、シリサイド化のための熱処理を行って、シリサイド領域を有するゲ ート電極を形成する工程において、金属膜の NMOS領域部分に選択的に金属拡散 抑制元素を照射し、その後にシリサイド化のための熱処理を行うことにある。
[0040] 金属膜の NMOS領域部分に照射された金属拡散抑制元素は、熱処理中にバリア 層領域を形成し、金属膜からゲート用シリコン及び形成したシリサイドへの金属原子 の拡散を抑制することができる。この拡散抑制効果を、金属拡散抑制元素の照射量（ 例えば照射時間）により調整することで、 NMOS領域のシリサイドの組成や厚みを制 御すること力 Sできる。一方、金属拡散抑制元素が照射されていなレ、 PMOS領域では 、金属膜の厚みに応じて、 NMOS領域に比べて多量の金属原子がゲート用シリコン 及び形成したシリサイドへ拡散し、シリサイド化反応が行われる。このように本発明の 製造方法によれば、 PMOS領域においては金属膜の厚みを調整することにより PM 〇Sゲートのシリサイド組成を制御し、 NMOS領域においては、金属拡散抑制元素 の照射量を調整することにより NMOSゲートのシリサイド組成を制御することができ、 すなわち NMOS領域と PMOS領域のシリサイド組成を独立に制御することができる ため、所望のしきい値電圧に制御された高性能の半導体装置を簡便に製造すること ができる。また、前述のバリア層領域を NMOSのゲート電極上部に形成することがで きるため、歩留まりよぐ信頼性の高い半導体装置を製造することができる。 [0041] 図 1及び図 2に、金属拡散抑制元素として窒素原子（N)を用い、シリサイド化用の 金属としてニッケル (Ni)を用いてシリサイド化を行った場合の測定結果を示す。図 1 は、窒素プラズマ照射時間に対するシリサイド膜の厚み（基板に垂直方向の長さ）の 変化を示す。図 2は、シリサイド化による深さ方向（基板に垂直方向）の組成分布を示 し、図 2 (a)は窒素プラズマ照射を行わなかった場合、図 2 (b)は窒素プラズマ照射を 行った場合（照射時間： 10分）を示す。組成分布の測定は SIMS分析（Secondary Ion Mass Spectrometry)により行った。また、シリサイド化は次のようにして行つ た。シリコン基板上にシリコン酸化膜 (厚み 90nm)、多結晶シリコン (poly— Si)膜 (厚 み 150nm)及び Ni膜 (厚み 90nm)をこの順に形成した。次に、窒素雰囲気下（窒素 圧力 0· 8Pa)、 RFパワー 400Wで、 10秒力ら 10分間、 Ni膜上に窒素プラズマ照射 を行った。次に、 280°Cで 18分 20秒間の熱処理を行った。
[0042] 図 1から明らかなように、窒素プラズマ照射の時間により、シリサイド膜厚を制御でき ることがわかる。また、この結果は、 Ni領域からシリサイド領域および多結晶シリコン 領域へのニッケノレ原子の拡散量を制御できることを示している。
[0043] 図 2 (a)及び図 2 (b)から、窒素プラズマ照射を行った場合の Ni領域とシリサイド領 域との界面 (ゲート電極上面に相当）付近のシリサイド領域には、窒素プラズマ照射 を行わない場合に比べて高濃度の窒素を含有する窒化領域が存在していることがわ かる。この窒化領域が、バリア層領域として機能し、 Ni領域からシリサイド領域および 多結晶シリコン領域へのニッケル原子の拡散を抑制していると考えられる。
[0044] 以上に説明した本発明の半導体装置に好適なゲート絶縁膜としては、シリコン酸化 膜、シリコン酸窒化膜、高誘電率絶縁膜、シリコン酸化膜もしくはシリコン酸窒化膜と その上に積層された高誘電率絶縁膜とを含む積層膜を挙げることができる。リーク電 流の抑制による待機電力の低減、物理膜厚の確保による信頼性の向上、シリサイド 電極との組み合わせによるしきレ、値電圧の制御の点から、高誘電率絶縁膜またはこ れを含む積層膜を用いることが好ましい。
[0045] 高誘電率絶縁膜は、二酸化シリコン (Si〇）の比誘電率（3. 9)より大きな比誘電率
2
をもつ材料からなり、その材料としては、金属酸化物、金属シリケート、窒素が導入さ れた金属酸化物、窒素が導入された金属シリケートが挙げられる。結晶化が抑えられ 、信頼性が向上する点から、窒素が導入されたものが好ましい。高誘電率材料中の 金属元素としては、膜の耐熱性および膜中の固定電荷抑制の観点から、ハフニウム（ Hf)またはジルコニウム（Zr)が好ましぐ Hfが特に好ましい。このような高誘電体率 材料としては、 Hf又は Zrと Siとを含む金属酸化物、この金属酸化物にさらに窒素を 含む金属酸窒化物が好ましぐ HfSi〇、 HfSiONがより好まし HfSiONが特に好 ましい。
[0046] 高誘電率絶縁膜は、ゲート電極と接するように設けられることが好ましい。ゲート電 極とこれに接する高誘電率絶縁膜との組み合わせにより、トランジスタのしきい値電 圧を広範囲に制御できる。このとき、シリコン基板とゲート絶縁膜との界面の界面準位 を減らし、高誘電率絶縁膜中の固定電荷の影響をより小さくするため、高誘電率絶縁 膜とシリコン基板界面にシリコン酸化膜もしくはシリコン酸窒化膜を設けてもよい。
[0047] 高誘電率絶縁膜は、膜中の金属元素 Mi (例えば Hf)と Siとの原子数比 Mi/ (Mi
+ Si)が 0. 3以上 0. 7以下であることが好ましい。この比が 0. 3以上であるとデバイス 動作時に高誘電率絶縁膜中を流れるリーク電流を効果的に抑えることができ、消費 電力をより十分に低減することができる。一方、この比が 0. 7以下であると、高誘電率 絶縁膜の耐熱性を確保でき、デバイスの製造プロセス中における高誘電率絶縁膜の 結晶化が抑えられ、ゲート絶縁膜としての性能劣化を抑えることができる。
[0048] 本発明におけるゲート電極は、しきい値電圧の制御や導電性の向上の点から、シリ サイド領域を有する。ゲート電極内の空乏化を防止し、駆動性能を向上する点から、 ゲート絶縁膜に接する領域を含む全体がシリサイドで形成されていることが好ましレヽ 。特に、しきい値電圧の制御、駆動性能の向上の点から、少なくとも PMOSのゲート 電極はその全体がシリサイドで形成されていることが好ましレ、。 NMOSのゲート電極 も、同様に、その全体がシリサイドで形成されていることが好ましいが、ゲート電極の 上面を含む上層部がシリサイドで形成され、ゲート絶縁膜と接する下層部が導電性 が付与されたゲート用シリコン材料で形成された構成をとつてもよい。ゲート電極下層 部がゲート用シリコン材料で形成されていることにより、シリサイドで形成されている場 合に比べて、ゲート絶縁膜の信頼性を高めることができる。このゲート用シリコン材料 としては、多結晶シリコンや非晶質シリコン、あるいはこれらの積層体が挙げられ、不 純物の導入により導電性を付与することができる。 NMOSのゲート電極上面を含む ゲート電極上層部に形成されるシリサイド層領域の厚み（基板に垂直方向の長さ）は 、しきい値電圧制御、導電性の観点から、 10nm以上であることが好まし 20nm以 上であることがより好まし 一方、 50nm以下が好ましぐ 30nm以下がより好ましレ、。
NMOSのゲート絶縁膜に接するゲート電極下層部に設けられる多結晶シリコン層領 域の厚みは、十分な効果を得る点から、 20nm以上であることが好ましぐ 30nm以上 力 り好ましぐしきい値電圧制御、導電性の観点から 150nm以下であることが好ま しぐ lOOnm以下が好ましい。
[0049] 本発明における NMOSのゲート電極は、さらに、その上面を含む上層部に、その 下方部より高濃度の金属拡散抑制元素を含むバリア層領域を有する。
[0050] このバリア層領域の厚み（基板に垂直方向の長さ）は、バリア層領域の十分な形成 効果を得る点から lnm以上が好ましぐ 3nm以上がより好ましい。また、導電性およ び製造コストの観点から lOnm以下が好ましぐ 8nm以下がより好ましい。このバリア 層領域は、金属拡散抑制元素の濃度が 0.：!〜 10原子％の範囲にあることが好ましく 、 1〜： 10原子％がより好ましぐ：!〜 8原子％がさらに好ましい。バリア層領域の形成 効果、導電性および製造コストの観点から、この濃度範囲にあることが好ましい。この ノ リア層領域は、ゲート電極の全体がシリサイドで形成されている場合はシリサイド領 域内にある力 ゲート電極の上層部のみがシリサイドで形成されている場合であって も、導電性および製造コストの点からシリサイド領域内にあることが好ましい。
[0051] 金属拡散抑制元素としては、窒素原子 (N)、フッ素原子 (F)、酸素原子 (〇）が挙げ られ、これらの中でも、金属拡散抑制効果および素子の製造上の観点から窒素原子 が好ましい。
[0052] ゲート電極を構成するシリサイドの金属は、サリサイド技術によりシリサイドを形成し 得る金属を用いることができ、例えば、ニッケル (Ni)、白金（Pt)、パラジウム（Pd)、コ バルト（Co)、バナジウム（V)力 S挙げられる。これらの中でも Niが好ましレ、。 Niは、比 較的低温（350〜500°Cの範囲）で、ゲート電極全体を完全にシリサイド化できる。そ のため、ソース ·ドレイン領域のコンタクト領域に形成されてレ、る金属シリサイドの抵抗 値の増大を抑えることができる。また、 Niは、このような温度範囲で、 Siの濃度が高い 結晶相と Niの濃度が高い結晶相の両方を形成できる。さらに、ゲート電極を形成す るためのシリサイド化において自己整合的に組成が決定され、その組成が安定し、プ 口セスのバラツキを抑えることができる。
[0053] ゲート電極を構成するシリサイドとして好適なニッケルシリサイドは、 PMOSにおい ては、 Ni Si (0. 55≤χ< 1)で表される組成を持つことが好ましぐさらに 0. 6く X
1
< 0. 8を満たすことがより好ましぐ 0. 7<x< 0. 8を満たすことが特に好ましい。一 方、 NMOSでは、 Ni Si― (0<x< 0. 55)で表される組成を持つことが好まし さ らに、 0. 3 <x< 0. 55を満たすこと力 Sより好ましく、 0. 3<x< 0. 35若しくは 0. 45 < Xく 0. 55を満たすことが特に好ましレ、。すなわち、 PMOSのシリサイドは、 Ni Si相を
3 主成分とすることが好ましぐ NMOSのシリサイドは、 NiSi相もしくは NiSi相を主成
2 分とすることが好ましい。ニッケルシリサイドの結晶相は、主として、 NiSi、 NiSi, Ni
2 3
Si、 Ni Si、 Ni Siに分類され、これらの混合物も形成可能である。特に、 Ni Si相、
2 2 3 3
NiSi相、 NiSi相は、 自己整合的に組成が決定され容易に形成することができ、また
2
その組成が安定し、プロセスのバラツキを抑えることができる。 HfSiON膜上のエッケ ルシリサイドの実効仕事関数は、 Ni Siでは約 4· 8eV、 NiSiでは約 4· 5eV、 NiSi
3 2 では約 4. 4eVであるため、 Ni Siを PMOSに、 NiSi又は NiSiを NMOSに適用する
3 2
ことが好ましい。
[0054] 本発明は、ゲート電極の高さ（基板に垂直方向の長さ）が 200nm以下、さらには 15 Onm以下、特に lOOnm以下の微細な半導体装置に好適である。一方、動作性能の 確保、製造精度の観点から、ゲート電極の高さは 30nm以上が好ましぐ 40nm以上 力 り好ましレ、。また、ゲート長は、例えば 10〜： !OOnmの範囲に設定することができ る。
[0055] 次に、本発明の好適な実施形態について図面を用いてさらに説明する。
[0056] 図 3a〜図 3hは、本発明の半導体装置の製造方法を示す模式的な工程断面図で ある。
[0057] まず、 STI (Shallow Trench Isolation)技術により形成された素子分離領域 2、 並びに P型活性領域および N型活性領域を有するシリコン基板 1を用意する。
[0058] 次に、このシリコン基板表面にゲート絶縁膜 3を形成する。本実施形態のゲート絶 縁膜は、シリコン酸化膜および HfSiON膜から形成されている。この HfSiON膜は、 ゲート絶縁膜中において、 Hf濃度が深さ方向（基板に垂直方向）に変化していて、 ゲート電極とゲート絶縁膜との界面付近における Hfの濃度が最も高ぐシリコン基板 側へ向かって濃度が低くなり、 HfSi〇N膜中の平均Hf原子数比Hf/ (Hf + Si)が0 . 5である領域である。シリコン酸化膜は、ゲート絶縁膜中において、シリコン基板とゲ ート絶縁膜との界面付近のシリコン熱酸化膜（SiO膜）の領域である。このようなグー
2
ト絶縁膜は次のようにして形成することができる。まず、厚み 2nmのシリコン熱酸化膜 を形成し、次いで厚み 0. 5nmのハフニウム（Hf)膜をロングスロースパッタ法で堆積 する。次に、酸素中で 500°C1分、続いて窒素中で 800°C30秒の 2段階の熱処理を 行って、シリコン基板に接する領域に SiO膜が残るように、 Hfを下地のシリコン熱酸
2
化膜中へ固相拡散させることにより HfSiO膜を形成する。その後、 NH雰囲気中 90
3
0°C10分の窒化ァニールを行って厚み約 2nmの HfSiON膜を得ることができる。
[0059] 次に、ゲート絶縁膜上に、厚み 60nmの多結晶シリコン膜 10を CVD (Chemical Vapor Deposition)法により堆積し、次いで厚み 20nmのマスク用のシリコン酸化 膜 11を形成する。この多結晶シリコン膜に代えて、非晶質シリコン膜、あるいは多結 晶シリコン膜と非晶質シリコン膜との積層膜を用いることができる。
[0060] 次に、シリコン基板上の積層膜 (ゲート絶縁膜 3、多結晶シリコン膜 10、シリコン酸化 膜 11)を、リソグラフィー技術および RIE (Reactive Ion Etching)技術を用いてゲ ートパターンに加工する。続いて、 NMOS領域と PMOS領域の一方をマスクして他 方の領域について、このゲートパターンをマスクとしてイオン注入を行レ、、ェクステン シヨン拡散領域 4を自己整合的に形成する。この工程を NMOS領域と PMOS領域 についてそれぞれ実施する。
[0061] 次に、 CVD法によりゲートパターンを覆うようにシリコン酸化膜を堆積し、その後ェ ツチバックすることによってゲート側壁 7を形成する。次いで、 NMOS領域と PMOS 領域の一方をマスクして他方の領域について、再度イオン注入を行い、ソース'ドレイ ン拡散領域 5を形成する。この工程を NMOS領域と PMOS領域についてそれぞれ 実施する。ソース'ドレイン拡散領域は、後に熱処理を行って活性化される。
[0062] 以上の工程により、図 3aに示す構造を得ることができる。 [0063] 次に、ニッケル膜をスパッタにより全面に堆積し、次いで図 3bに示すように、サリサ イド技術により、ゲートパターン、ゲート側壁および素子分離領域をマスクとして、ソー ス 'ドレイン拡散領域のみにニッケルシリサイド層 6を形成する。本実施形態では、こ のニッケルシリサイド層 6として、コンタクト抵抗を最も低くすることができるニッケルモ ノシリサイド（NiSi)層を形成する。この Niモノシリサイド層の代わりに Coシリサイド層 や Tiシリサイド層を形成してもよい。
[0064] 次に、 CVD法によって、ゲートパターンを坦め込むように、シリコン酸化膜からなる 層間絶縁膜 8を形成する。次いで、図 3cに示すように、この層間絶縁膜 8を CMP (C hemical Mechanical Polishing)技術によってその表面を平坦化する。
[0065] 次に、層間絶縁膜のエッチバックを行うとともに、ゲートパターン上層のシリコン酸化 膜 11を除去して、多結晶シリコン膜 10を露出させる。次いで、図 3dに示すように、ゲ ート電極パターンの多結晶シリコン膜 10をシリサイド化するための金属膜 12を全面 に形成する。本実施形態では、金属膜 12としてニッケル膜を形成する。
[0066] この金属膜の厚みは、後のシリサイドィ匕のための熱処理によって少なくとも PMOS 領域の多結晶シリコン膜 10の全体がシリサイド化される膜厚に設定する。金属膜とし て、ニッケル膜を形成した場合は、 PMOS領域のゲート電極を構成するシリサイドが Ni Si (0. 55≤χ< 1)で表される組成を有し、好ましくは 0· 6 <x< 0. 8を満たす 1
組成、より好ましくは 0. 7<x< 0. 8を満たす組成、さらには Ni3Si相を主成分とする 組成となるように膜厚を設定することが好ましい。 Ni S湘は、シリサイド化のための二
3
ッケル膜の厚み tiと、ゲートパターンの多結晶シリコン膜の厚み τとの比が tlZT≥ 1
. 6の範囲に設定することにより容易に形成することができる。多結晶シリコン膜 10の 厚みを 60nmとした本実施形態においては、金属膜 12の厚みを lOOnm以上、例え ば 120nmに設定することができる。
[0067] 次に、図 3eに示すように、リソグラフィー技術を用いて PMOS領域にマスク 13を設 け、 NMOS領域のみを露出させる。次いで、金属拡散抑制元素を全面に照射して、 露出した NMOS領域の金属膜中に導入する。本実施形態では、窒素プラズマ照射 を行う。プラズマ照射に代えてイオン注入により金属拡散抑制元素の導入を行っても よい。このとき、金属拡散抑制元素が金属膜 12を貫通し、多結晶シリコン膜 10に達し ないように、すなわち金属膜内に留まるように照射条件を調節する。また、照射時の 雰囲気は、金属の酸化を防止する観点から、不活性雰囲気下で行うことが好ましく、 窒素雰囲気で行うことがより好ましい。図 1を用いて説明したように、金属拡散抑制元 素の照射時間によって、後の熱処理によるシリサイド化の程度を調整することができ る。シリサイド化のための熱処理において、シリサイド化領域が所定の厚みになるよう に、また所定のシリサイド組成になるように照射時間を設定する。この照射時間の調 整により、 PMOS領域において前述の組成を持つシリサイドを形成できる一方で、 N MOS領域の多結晶シリコン膜 10の全体をシリサイド化し、そのシリサイド組成を Ni S i― (0<x< 0. 55)にすること力 Sでき、さらに 0. 3<χ< 0· 55を満たす糸且成、特に 0 . 3 <χ< 0. 35若しく ίま 0. 45 <χ< 0. 55を満たす糸且成、すなわち NiSi†目もしく ίま Ν iSi相を主成分とする組成にすることができる。金属拡散抑制元素の照射時間を長く
2
することによって、それに応じてニッケルの拡散量を減らすことができるため、シリサイ ドの金属濃度を減らすことができ、また、ゲート電極に接する下層部領域をシリサイド 化しないで、多結晶シリコン領域を残すこともできる。多結晶シリコン領域を残す場合 は、例えば金属膜の形成前に多結晶シリコン膜の NMOS領域部分に不純物を導入 して導電性を付与しておく。
次に、マスク 13を除去した後、シリサイド化のための熱処理を行って、多結晶シリコ ン膜 10をシリサイド化して、 NMOSのゲート電極 101及び PMOSのゲート電極 102 を形成する（図 3f)。この熱処理は、金属膜 12の酸化を防ぐため不活性雰囲気中で 行うことが好ましい。さらにこの熱処理は、少なくとも PMOS領域の多結晶シリコン膜 10をゲート絶縁膜に達する領域までその全体をシリサイド化するために十分な拡散 速度が得られ、かつソース'ドレイン拡散領域 5に形成されているシリサイド層 6が高 抵抗にならない温度で行う必要がある。本実施形態では、ソース'ドレイン拡散領域 5 に形成されているシリサイド層 6のシリサイドと、ゲートパターンに形成するシリサイドが ともにニッケルシリサイドであるため、熱処理条件を窒素ガス雰囲気中 350〜500°C で 1〜20分間に設定することができ、例えば 400°Cで 2〜5分に設定することができ る。ソース'ドレイン拡散領域 5に形成されているシリサイド層 6が Coシリサイドや Tiシ リサイドであれば、より高温領域、例えば 800°C程度まで許容できる。 [0069] 次に、図 3gに示すように、この熱処理においてシリサイド化反応しなかった余剰の 金属膜 12をウエットエッチングにより除去する。金属膜 12がニッケノレ膜の場合は、硫 酸と過酸化水素水の混合溶液を用いることにより、ゲート電極にダメージを与えること なく容易にニッケル膜を除去することができる。
[0070] 次に、図 3hに示すように、層間絶縁膜 14を形成し、 CMPにより平坦化を行った後 、通常の方法に従ってコンタクト配線の形成工程を実施する。以降、通常のプロセス に従って所望の半導体装置を形成することができる。
[0071] 本実施形態では、シリサイド化のための熱処理工程において、 PMOS領域では、 ゲート電極に接する領域までシリサイド化が進行する。このとき、金属膜 12の厚みに 応じて金属供給量を変えることができるため、金属膜の厚みの調整よつてシリサイド の組成を制御することができる。一方、 NMOS領域では、図 2を用いて説明したよう に、金属膜 12へ照射された金属拡散抑制元素 (N)と金属膜の金属元素 (Ni)とシリ コン (Si)を含むバリア層領域 103が、金属膜とゲート電極の界面付近に形成される。 このノくリア層領域 103は、金属膜 12から多結晶シリコン膜 10及び形成したシリサイド 領域への金属の拡散を抑制し、照射時間に応じてその程度を調整することができる ため、 NMOS領域のシリサイド組成を制御することができる。
[0072] 上記実施形態の製造方法によれば、 NMOSのゲート電極 101は、その上面を含 む上層部にバリア層領域 103を有し、その下部のシリサイド層が NiSi単一相（Ni/ ( Ni + Si)原子数比が約 0. 5)からなり、一方、 PMOSのゲート電極 102が Ni Si単一
3 相（NiZ (Ni + Si)原子数比が約 0. 75)からなる構造を形成することができる。 NM 〇Sのゲート電極を NiSi相に代えて NiSi相で形成する場合は、照射時間を長くして
2
Ni拡散量を抑え、且つシリサイド化温度を制御して、 NiSi相が形成されやすい条件
2
に設定すればよい。
[0073] なお、図 3f及び図 3gでは、 NMOS領域において、ゲート絶縁膜に接する領域まで シリサイドィ匕が行われているが、ゲート絶縁膜に接する領域付近がシリサイド化され ずに多結晶シリコン領域として残すこともできる。シリサイドの組成は、 X線回折 (XRD )法およびラザフォード後方散乱 (RBS)法により測定することができる。
[0074] また、上記の実施形態の構成において、ゲート絶縁膜がシリコン酸化膜やシリコン 窒化膜、あるいはこれらの積層膜からなり、ゲート電極に導電型不純物（B、 P、 As、 S b等）がドープされた構成をとつてもよい。このようなゲート電極は、多結晶シリコン膜 に不純物をドープした後にシリサイド化を行うことにより形成できる。この不純物の導 入によって実効仕事関数の調整を行うことができる。

Claims

請求の範囲
[1] シリコン基板と、
前記シリコン基板上の第 1ゲート絶縁膜、第 1ゲート絶縁膜上の第 1ゲート電極、及 び第 1ソース'ドレイン領域を有する Pチャネル型電界効果トランジスタと、
前記シリコン基板上の第 2ゲート絶縁膜、第 2ゲート絶縁膜上の第 2ゲート電極、及 び第 2ソース'ドレイン領域を有する Nチャネル型電界効果トランジスタとを備えた半 導体装置であって、
第 1ゲート電極はその全体が金属 Mのシリサイドで形成され、
第 2ゲート電極は、その上面を含む少なくとも上部に、前記金属 Mと同種の金属の シリサイド領域を有し、このシリサイド領域の金属 Mの濃度が第 1ゲート電極のシリサ イドの金属 Mの濃度より低 さらに第 2ゲート電極上面を含む上部に、その下方部よ り高濃度の金属拡散抑制元素を含むバリア層領域を有する半導体装置。
[2] 前記金属拡散抑制元素が、窒素原子、フッ素原子および酸素原子からなる群より 選ばれる元素である請求項 1に記載の半導体装置。
[3] 前記金属拡散抑制元素が窒素原子である請求項 1に記載の半導体装置。
[4] 前記バリア層領域は、基板に垂直方向の厚みが:!〜 10nmであり、前記金属拡散 抑制元素の濃度が 0. 1〜： 10原子％である請求項 1〜3のいずれかに記載の半導体 装置。
[5] 前記金属 Mが、ニッケノレ、白金、パラジウム、コバルト及びバナジウムからなる群より 選ばれる元素である請求項 1〜4のいずれかに記載の半導体装置。
[6] Nチャネル型電界効果トランジスタのゲート電極はその全体がシリサイドで形成され てレ、る請求項 1〜5のレ、ずれかに記載の半導体装置。
[7] Pチャネル型電界効果トランジスタのゲート電極が Ni Si (0· 55≤χ< 1)で表さ x 1 -x
れるシリサイドで形成され、 Nチャネル型電界効果トランジスタのゲート電極が Ni Si
x 1
(0く xく 0. 55)で表されるシリサイドで形成されている請求項 1〜4のいずれかに 記載の半導体装置。
[8] Pチャネル型電界効果トランジスタのゲート電極が Ni Si相を主成分とするシリサイド
3
で形成され、 Nチャネル型電界効果トランジスタのゲート電極が NiSi相または NiSi 相を主成分とするシリサイドで形成されている請求項 7に記載の半導体装置。
[9] Nチャネル型電界効果トランジスタのゲート電極は、基板に垂直方向の高さが、 Pチ ャネル型電界効果トランジスタのゲート電極の基板に垂直方向の高さより低い請求項
：!〜 8のいずれかに記載の半導体装置。
[10] 第 1絶縁膜および第 2絶縁膜は、ゲート電極と接する高誘電率絶縁膜を有する請 求項:!〜 9のいずれかに記載の半導体装置。
[11] 第 1絶縁膜および第 2絶縁膜は、シリコン酸化膜またはシリコン酸窒化膜と、ゲート 電極に接する高誘電率絶縁膜との積層構造を有する請求項 1〜9のいずれかに記 載の半導体装置。
[12] 前記高誘電率絶縁膜はハフニウムを含有する請求項 10又は 11に記載の半導体 装置。
[13] 請求項 1に記載の半導体装置の製造方法であって、
P型活性領域と N型活性領域を有するシリコン基板を用意する工程と、 前記シリコン基板上にゲート絶縁膜用の絶縁膜を形成する工程と、
前記絶縁膜上にゲート用シリコン膜を形成する工程と、
前記ゲート用シリコン膜をカ卩ェしてゲートパターンを形成する工程と、
ソース ·ドレイン領域を形成する工程と、 前記ゲートパターン上に金属膜を形成する工程と、
Nチャネル型電界効果型トランジスタを形成する領域の前記金属膜に選択的に金 属拡散抑制元素を照射する工程と、
前記ゲートパターンをシリサイド化するための熱処理を行ってゲート電極を形成す る工程と、
シリサイド化しなかった前記金属膜の余剰金属を除去する工程を有する半導体装 置の製造方法。
[14] 前記金属拡散抑制元素が、窒素原子、フッ素原子および酸素原子からなる群より 選ばれる元素である請求項 13に記載の半導体装置の製造方法。
[15] 前記金属拡散抑制元素が窒素原子である請求項 13に記載の半導体装置の製造 方法。
[16] 前記金属膜が、ニッケノレ、白金、パラジウム、コバルト及びバナジウムからなる群より 選ばれる金属の膜である請求項 13〜： 15のいずれかに記載の半導体装置の製造方 法。
[17] 前記金属拡散抑制元素の照射を、プラズマ照射法またはイオン注入法により行う請 求項 13〜： 16のいずれかに記載の半導体装置の製造方法。
[18] 前記金属膜の厚みを調整することにより、前記熱処理工程において N型活性領域 に形成されるシリサイドの金属濃度を制御し、前記金属拡散抑制元素の照射量を調 整することにより、前記熱処理工程において P型活性領域に形成されるシリサイドの 金属濃度を制御する請求項 13〜： 17のいずれかに記載の半導体装置の製造方法。
PCT/JP2006/321104 2005-11-14 2006-10-24 半導体装置およびその製造方法 WO2007055095A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007544085A JP5056418B2 (ja) 2005-11-14 2006-10-24 半導体装置およびその製造方法
US12/093,192 US7786537B2 (en) 2005-11-14 2006-10-24 Semiconductor device and method for manufacturing same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005-328707 2005-11-14
JP2005328707 2005-11-14

Publications (1)

Publication Number Publication Date
WO2007055095A1 true WO2007055095A1 (ja) 2007-05-18

Family

ID=38023102

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2006/321104 WO2007055095A1 (ja) 2005-11-14 2006-10-24 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US7786537B2 (ja)
JP (1) JP5056418B2 (ja)
WO (1) WO2007055095A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014187300A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 金属シリサイド層の製造方法
WO2016092960A1 (ja) * 2014-12-08 2016-06-16 富士電機株式会社 炭化ケイ素半導体装置及びその製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7989344B2 (en) * 2007-02-28 2011-08-02 Imec Method for forming a nickelsilicide FUSI gate
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
KR20170031808A (ko) 2015-09-11 2017-03-22 유우선 반복 노출을 이용한 단어 암기 학습 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004228351A (ja) * 2003-01-23 2004-08-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004253797A (ja) * 2003-02-21 2004-09-09 Hynix Semiconductor Inc エピタキシャルｃ４９相のチタニウムシリサイド層を有する半導体素子及びその製造方法
JP2005268272A (ja) * 2004-03-16 2005-09-29 Seiko Epson Corp 半導体装置およびその製造方法
JP2005294360A (ja) * 2004-03-31 2005-10-20 Nec Electronics Corp 半導体装置の製造方法
JP2006140319A (ja) * 2004-11-12 2006-06-01 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0665213B2 (ja) 1985-10-31 1994-08-22 日本テキサス・インスツルメンツ株式会社 半導体装置及びその製造方法
JP2004152995A (ja) * 2002-10-30 2004-05-27 Toshiba Corp 半導体装置の製造方法
JP4623006B2 (ja) * 2004-06-23 2011-02-02 日本電気株式会社 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004228351A (ja) * 2003-01-23 2004-08-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004253797A (ja) * 2003-02-21 2004-09-09 Hynix Semiconductor Inc エピタキシャルｃ４９相のチタニウムシリサイド層を有する半導体素子及びその製造方法
JP2005268272A (ja) * 2004-03-16 2005-09-29 Seiko Epson Corp 半導体装置およびその製造方法
JP2005294360A (ja) * 2004-03-31 2005-10-20 Nec Electronics Corp 半導体装置の製造方法
JP2006140319A (ja) * 2004-11-12 2006-06-01 Toshiba Corp 半導体装置およびその製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
AIME D. ET AL: "Work functioning tuning through dopant scanning and related effects in Ni fully silicided gate for sub-45nm nodes CMOS", IEDM TECHNICAL DIGEST, ELECTRON DEVICES MEETING 2004, 13 December 2004 (2004-12-13), pages 87 - 90, XP003012637 *
TAKAHASHI K. ET AL: "Dual functioning Ni-Silicide/HfSiON gate stacks by phase-controlled full-silicidation (PC-FUSI) technique for 45nm-node LSTP and LOP devices", IEEE TECHNICAL DIGEST, ELECTRON DEVICES MEETING 2004, 13 December 2004 (2004-12-13), pages 91 - 94, XP003012636 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014187300A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 金属シリサイド層の製造方法
WO2016092960A1 (ja) * 2014-12-08 2016-06-16 富士電機株式会社 炭化ケイ素半導体装置及びその製造方法
JPWO2016092960A1 (ja) * 2014-12-08 2017-05-25 富士電機株式会社 炭化ケイ素半導体装置及びその製造方法
US10366893B2 (en) 2014-12-08 2019-07-30 Fuji Electric Co., Ltd. Process for making silicon carbide semiconductor device

Also Published As

Publication number Publication date
JP5056418B2 (ja) 2012-10-24
JPWO2007055095A1 (ja) 2009-04-30
US20090114993A1 (en) 2009-05-07
US7786537B2 (en) 2010-08-31

Similar Documents

Publication Publication Date Title
JP4623006B2 (ja) 半導体装置及びその製造方法
US8173540B2 (en) Methods of forming silicide regions and resulting MOS devices
JP5157450B2 (ja) 半導体装置およびその製造方法
WO2003079444A1 (fr) Dispositif a semi-conducteurs et procede de fabrication
US7723176B2 (en) Method for manufacturing semiconductor device
US7638433B2 (en) Semiconductor device and method of fabricating the same
WO2008035490A1 (fr) Dispositif à semi-conducteur et son procédé de fabrication
WO2006137371A1 (ja) 半導体装置
US8575014B2 (en) Semiconductor device fabricated using a metal microstructure control process
US7838945B2 (en) Semiconductor device and manufacturing method thereof
JP5056418B2 (ja) 半導体装置およびその製造方法
US8026554B2 (en) Semiconductor device and manufacturing method thereof
WO2007142010A1 (ja) 半導体装置およびその製造方法
WO2007148600A1 (ja) 半導体装置およびその製造方法
WO2006129637A1 (ja) 半導体装置
JP4784734B2 (ja) 半導体装置及びその製造方法
JPWO2009084376A1 (ja) 半導体装置及びその製造方法
JP5195421B2 (ja) 半導体装置
US7960280B2 (en) Process method to fully salicide (FUSI) both N-poly and P-poly on a CMOS flow
JP2006032712A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2007544085

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 12093192

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 06822084

Country of ref document: EP

Kind code of ref document: A1