JP5011196B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関する。

近年、ゲート電極全体をシリサイド化するＭＯＳＦＥＴ（以下、フルシリサイドＭＯＳＦＥＴという）と、ゲート電極の上部のみをシリサイド化するＭＯＳＦＥＴ（以下、ノーマルシリサイドＭＯＳＦＥＴという）とを同一の半導体基板上に製造することが考えられている。

しかし、フルシリサイドＭＯＳＦＥＴおよびノーマルシリサイドＭＯＳＦＥＴを同一基板上に形成する場合、フォトリソグラフィ技術およびエッチング技術を用いて、フルシリサイドＭＯＳＦＥＴおよびノーマルシリサイドＭＯＳＦＥＴの各ゲート電極を個別に形成する必要があった。これは、ゲート絶縁膜等の信頼性を劣化させるという問題点を引き起こしていた。
特開２０００−５８８２２号公報

信頼性の高いフルシリサイドＭＯＳＦＥＴおよびノーマルシリサイドＭＯＳＦＥＴを従来よりも簡単に同一基板上に形成することができる半導体装置の製造方法を提供する。

本発明に係る実施形態に従った半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する。ゲート絶縁膜上にゲート電極材料および該ゲート電極材料よりもシリサイド化し難いシリサイド化抑制材料を堆積する。ゲート電極材料およびシリサイド化抑制材料をパターニングすることによって、上面にシリサイド化抑止材料を載せた第１のゲート電極および第２のゲート電極をゲート絶縁膜上に形成する。シリサイド化抑止材料上にマスク材料を堆積する。第２のゲート電極上のシリサイド化抑止材料を被覆し、第１のゲート電極上のシリサイド化抑止材料の上面を露出させるようにマスク材料をパターニングする。マスク材料を利用して第１のゲート電極の上面にあるシリサイド化抑制材料を除去する。マスク材料を除去し、第１のゲート電極および第２のゲート電極上に金属膜を堆積する。第１のゲート電極の全体をシリサイド化し、前記第２のゲート電極の上面にある前記シリサイド化抑制材料を除去し、前記第２のゲート電極上に金属膜を堆積し、前記第２のゲート電極の上部をシリサイド化する。

本発明に係る半導体装置は、信頼性の高いフルシリサイドＭＯＳＦＥＴおよびノーマルシリサイドＭＯＳＦＥＴを同一基板上に備える。

本発明に係る半導体装置の製造方法は、信頼性の高いフルシリサイドＭＯＳＦＥＴおよびノーマルシリサイドＭＯＳＦＥＴを従来よりも簡単に同一基板上に形成することができる。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第1の実施形態）
図１から図４は、本発明に係る第１の実施形態に従った半導体装置の製造方法の流れを示す断面図である。これらの図面は、便宜的に、フルシリサイドＭＯＳＦＥＴおよびノーマルシリサイドＭＯＳＦＥＴを１つずつ図示している。実際には、多数のフルシリサイドＭＯＳＦＥＴおよびノーマルシリサイドＭＯＳＦＥＴがシリコン基板上に形成される。フルシリサイドＭＯＳＦＥＴは、例えば、周辺回路等に形成される。ノーマルシリサイドＭＯＳＦＥＴは、例えば、コア回路部分等に形成される。例えば、半導体装置のコア回路部分にフルシリサイドＭＯＳＦＥＴを採用し、周辺回路部分にノーマルシリサイドＭＯＳＦＥＴを採用する。これにより、コア回路部分のゲートリーク電流を抑制することができるので、半導体装置の信頼性が高くなる。半導体装置のロジック部分にはフルシリサイドＭＯＳＦＥＴを採用し、アナログ部分にはノーマルシリサイドＭＯＳＦＥＴを採用してもよい。これにより、アナログ部分のトランジスタのしきい値電圧を低くすることができるので、半導体装置の動作を高速にすることができる。

図１に示すように、まず、半導体基板としてのシリコン基板１０上に素子分離領域ＳＴＩ（Shallow Trench Isolation）２０を形成する。例えば、シリコン基板１０上にシリコン酸化膜およびシリコン窒化膜（図示せず）を堆積させる。次に、フォトリソグラフィ技術およびＲＩＥ法等を用いてシリコン窒化膜をパターニングする。このパターニングされたシリコン窒化膜をマスクとして、シリコン酸化膜およびシリコン基板１０を所定の深さまでエッチングし、トレンチを形成する。続いて、シリコン基板１０の全面にシリコン酸化膜を堆積し、トレンチ内にシリコン酸化膜を充填する。このシリコン酸化膜をＣＭＰ等で平坦化する。さらに、シリコン窒化膜を除去することによって、素子分離領域２０が完成する。

次に、シリコン基板１０全面にゲート絶縁膜３０を形成する。例えば、シリコン基板１０を熱酸化してシリコン基板１０の表面に熱酸化膜を形成する。ゲート絶縁膜３０は、熱酸化膜をさらに窒化することによって形成された酸窒化膜または窒化膜であってもよい。あるいは、ゲート絶縁膜３０は、ハフニウム酸化膜またはハフニウムシリケート等の高誘電体膜であってもよい。ゲート絶縁膜３０の厚さは、例えば、３ｎｍ以下である。

次に、ゲート絶縁膜３０上にポリシリコンからなる第１のゲート電極４０および第２のゲート電極４２を形成する。例えば、ゲート絶縁膜３０上にポリシリコンを堆積する。ポリシリコンの厚さは、例えば、１００ｎｍである。フォトリソグラフィ技術およびＲＩＥ等の異方性エッチングを利用して、このポリシリコンをゲートパターンに成形する。これにより、第１および第２のゲート電極４０および４２が形成される。第１および第２のゲート電極４０および４２の材料としてポリシリコンに代えてアモルファスシリコンを用いてもよい。

次に、エクステンション（ＬＤＤ（Lightly Doped Drain））層５０を形成するためにイオン注入を行う。次に、第１および第２のゲート電極４０および４２の側壁にスペーサ６０を形成し、ソース・ドレイン層７０を形成するためにイオン注入を行う。続いて、イオン注入によるシリコン基板１０が受けたダメージの回復および不純物の活性化のためにアニールを行う。これにより、エクステンション層５０およびソース・ドレイン層７０が形成される。次に、シリコン酸化膜等の層間絶縁膜８０を全面に堆積した後、この層間絶縁膜８０をＣＭＰ等により平坦化する。このとき、第１および第２のゲート電極４０および４２の上面が露出するまで層間絶縁膜８０を研磨する。

次に、第１および第２のゲート電極４０および４２上にマスク材料としてフォトレジスト９０を堆積する。さらに、図２に示すように、このフォトレジスト９０をパターニングすることによって、第２のゲート電極４２をフォトレジスト９０で被覆したまま、第１のゲート電極４０の上面を露出させる。次に、フォトレジスト９０をマスクとして用いて、ＲＩＥ等のエッチングにより第１のゲート電極４０をエッチングする。これにより、第１のゲート電極４０の厚みが第２のゲート電極４２よりも薄くなる。例えば、第１のゲート電極４０の厚みは５０ｎｍから７０ｎｍであり、第２のゲート電極４２の厚みは１００ｎｍである。

フォトレジスト９０を除去し、表面を前処理する。次に、図３に示すように、シリサイド用の金属膜としてニッケル膜１００を堆積する。ニッケル膜１００の厚さは、例えば、５０ｎｍから７０ｎｍである。次に、５００℃程度の熱工程により、第１および第２のゲート電極４０および４２とニッケル膜１００とを反応させる。これにより、ニッケルシリサイドがゲート電極として形成される。ここで、図４に示すように、第１のゲート電極４０の高さは比較的低いので、第１のゲート電極４０は、その全体がシリサイド化される。一方、第２のゲート電極４２の高さは比較的高いので、第２のゲート電極４２は、その上部のみがシリサイド化される。これにより、第２のゲート電極４２は、ゲート絶縁膜３０上にポリシリコン層４４を有し、ポリシリコン層４４の上にシリサイド層４６を有する。このように、第１のゲート電極４０はフルシリサイド化され、第２のゲート電極４２はポリシリコン層４４およびシリサイド層４６の二層構造となる。

この後の製造工程は、通常のトランジスタ形成プロセスと同じでよい。例えば、層間膜として酸化膜（図示せず）を堆積した後、コンタクトおよび配線（図示せず）を形成する。これにより半導体装置が完成する。

第１の実施形態に従って形成された半導体装置は、半導体基板１０と、ゲート絶縁膜３０と、第１のゲート電極４０と、第２のゲート電極４２とを備える。ゲート絶縁膜３０は、半導体基板１０上に形成されている。第１のゲート電極４０は、ゲート絶縁膜３０上に形成され、全体がシリサイドからなる。第２のゲート電極４２は、ゲート絶縁膜３０上に形成され、ポリシリコン層４４およびシリサイド層４６からなる積層構造を有する。第１のゲート電極４０の膜厚は、第２のゲート電極４２の膜厚よりも薄く形成されている。

本実施形態の効果を説明する。従来の製造方法では、ポリシリコン電極を形成した後、メタルゲートを形成する領域にあるポリシリコンを一旦除去する。さらに、再度、この領域にメタル電極を形成する。従って、ゲート絶縁膜の信頼性を低下させてしまう。

しかし、第１の実施形態では、フルシリサイドＭＯＳＦＥＴのゲート領域にあるポリシリコンを除去することなく、このポリシリコンをフルシリサイド化、すなわちメタルゲート化することができる。よって、第１の実施形態は、ゲート絶縁膜３０の信頼性を低下させない。即ち、本実施形態は、信頼性の高いフルシリサイドＭＯＳＦＥＴおよびノーマルシリサイドＭＯＳＦＥＴを同一基板上に形成することができる。

また、上述のように従来の方法では、フルシリサイドＭＯＳＦＥＴおよびノーマルシリサイドＭＯＳＦＥＴを同一基板上に形成するためにゲート電極を２回形成する必要があった。しかし、第１の実施形態では、ゲート電極を１回形成すれば足りる。従って、第１の実施形態は、フルシリサイドＭＯＳＦＥＴおよびノーマルシリサイドＭＯＳＦＥＴを従来よりも簡単に同一基板上に形成することができる。

（第１の実施形態の変形例）
第１の実施形態の変形例では、図５に示すように、シリサイド層１１０がソース・ドレイン層７０上にも形成されている。この場合、同一工程で、ソース・ドレイン層７０、第１のゲート電極４０および第２のゲート電極４２にシリサイドを形成してもよい。あるいは、第１および第２のゲート電極４０および４２をマスク材料で被覆し、ソース・ドレインシ層７０上にシリサイド層１１０を形成する。その後、層間絶縁膜８０の平坦化によって第１および第２のゲート電極４０および４２の上面を露出した後に、第１および第２のゲート電極４０および４２にシリサイドを形成してもよい。

第１の実施形態の他の変形例では、図６に示すように、半導体基板がＳＯＩ基板である。特に、この変形例では、半導体基板として部分ＳＯＩ基板を用いている。例えば、フルシリサイドＭＯＳＦＥＴはＳＯＩ領域に形成され、ノーマルシリサイドＭＯＳＦＥＴはバルク基板上に形成され得る。

ニッケルシリサイドからなるメタルゲート電極の仕事関数は、シリコンのバンドギャップの中間付近にあるので、フルシリサイドＭＯＳＦＥＴは、バルク基板上に形成し場合、その閾値電圧が高くなる可能性がある。しかし、フルシリサイドＭＯＳＦＥＴをＳＯＩに形成することによって、フルシリサイドＭＯＳＦＥＴを完全空乏型（ＦＤ型）トランジスタにすれば、この閾値電圧は低くなり得る。従って、ＳＯＩ領域にフルシリサイドＭＯＳＦＥＴを形成し、それ以外のバルク基板にノーマルシリサイドＭＯＳＦＥＴを形成することによって、両方の閾値電圧が適切に調整され得る。

さらに、図７に示すように、フルシリサイドＭＯＳＦＥＴおよびノーマルシリサイドＭＯＳＦＥＴの両方をＳＯＩ基板に形成してもよい。この場合、ＳＯＩの厚みおよびＢＯＸの厚みは、フルシリサイドＭＯＳＦＥＴの形成領域とノーマルシリサイドＭＯＳＦＥＴの形成領域とで異なってもよい。これにより、例えば、フルシリサイドＭＯＳＦＥＴを完全空乏型（ＦＤ型）トランジスタとし、ノーマルシリサイドＭＯＳＦＥＴを部分空乏型（ＰＤ型）トランジスタとすることができる。

（第２の実施形態）
図８から図１０は、本発明に係る第２の実施形態に従った半導体装置の製造方法の流れを示す断面図である。まず、第１の実施形態と同様の工程を経て、図１に示す構造が得られる。次に、第１および第２のゲート電極４０および４２の上にマスク材料としてフォトレジスト９０を堆積する。次に、図８に示すように、第１のゲート電極４０を被覆したまま第２のゲート電極４２の上面を露出させるようにフォトレジスト９０をパターニングする。続いて、フォトレジスト９０をマスクとして、例えば、窒素イオンを第２のゲート電極４２の内部へイオン注入する。これにより、ポリシリコンよりもシリサイド化し難い窒素注入層４３がシリサイド化抑制層として第２のゲート電極４２の内部に形成される。窒素注入層４３は、ポリシリコン層４１とポリシリコン層４５との間に設けられる。このように、第２のゲート電極４２は、ポリシリコン層４１、窒素注入層４３およびポリシリコン層４５から成る三層構造を有する。

次に、フォトレジスト９０を除去した後、図９に示すように、金属膜としてニッケル膜１００を堆積する。さらに、熱工程により第１および第２のゲート電極４０、４２とニッケル膜１００とを反応させ、図１０に示すように、ニッケルシリサイドをゲート電極として形成する。このとき、第２のゲート電極４２においては、ポリシリコン層４５および窒素注入層４３の一部分はシリサイド化されるが、ポリシリコン層４１は、シリサイド化されない。これは、窒素注入層４３がポリシリコン層４１、４５に比べてシリサイド化され難いからである。一方、第１のゲート電極４０は、その全体がポリシリコンから成るので、フルシリサイド化される。この後、第１の実施形態と同様の工程を経て半導体装置が完成する。

第２の実施形態は、第１の実施形態と同様の効果を有する。

（第２の実施形態の変形例）
第２の実施形態の変形例では、シリサイド層（図示せず）がソース・ドレイン層７０上にも形成されてもよい（図５参照）。この場合、第１および第２のゲート電極４０および４２をマスク材料で被覆し、ソース・ドレインシ層７０上にシリサイド層１１０を形成する。その後、層間絶縁膜８０の平坦化によって第１および第２のゲート電極４０および４２の上面を露出した後に、第２のゲート電極４２へ窒素イオンの注入を行う。

（第３の実施形態）
図１１から図１３は、本発明に係る第３の実施形態に従った半導体装置の製造方法の流れを示す断面図である。まず、第１の実施形態と同様の工程を経て、図１に示す構造が得られる。次に、第１および第２のゲート電極４０および４２の上にマスク材料としてフォトレジスト９０を堆積する。次に、図１１に示すように、第２のゲート電極４２を被覆したまま第１のゲート電極４０の上面を露出させるようにフォトレジスト９０をパターニングする。続いて、フォトレジスト９０をマスクとして、例えば、ゲルマニウムまたはシリコンを第１のゲート電極４０へイオン注入などにより導入する。これにより、第１のゲート電極４０の上部にあるポリシリコンがアモルファス化する。これにより、第１のゲート電極４０は、アモルファスシリコン層４９およびポリシリコン層４８から成る二層構造を有する。

次に、フォトレジスト９０を除去した後、図１２に示すように、金属膜としてニッケル膜１００を堆積する。さらに、熱工程により第１および第２のゲート電極４０、４２とニッケル膜１００とを反応させ、図１３に示すように、ニッケルシリサイドをゲート電極として形成する。このとき、第１のゲート電極４０において、アモルファスシリコン層４９およびポリシリコン層４８がフルシリサイド化される。一方、第２のゲート電極４２は、その上部のみがシリサイド化され、シリサイド層４６およびポリシリコン層４４から成る二層構造となる。これは、アモルファスシリコンが、ポリシリコンよりもシリサイド化し易いからである。従って、第１のゲート電極４０がフルシリサイド化された時点で、第２のゲート電極４２はまだフルシリサイド化さていない。よって、第１のゲート電極４０がフルシリサイド化された後、第２のゲート電極４２がフルシリサイド化される前に、熱処理工程を停止すればよい。この後、第１の実施形態と同様の工程を経て半導体装置が完成する。第３の実施形態は、第１の実施形態と同様の効果を得ることができる。

（第３の実施形態の変形例）
第３の実施形態の変形例では、シリサイド層（図示せず）がソース・ドレイン層７０上にも形成されてもよい（図５参照）。この場合、第１および第２のゲート電極４０および４２をマスク材料で被覆し、ソース・ドレイン層７０上にシリサイド層１１０を形成する。その後、層間絶縁膜８０の平坦化によって第１および第２のゲート電極４０および４２の上面を露出した後に、第１のゲート電極４０へゲルマニウムまたはシリコンをイオン注入などにより導入する。

（第４の実施形態）
図１４から図１７は、本発明に係る第４の実施形態に従った半導体装置の製造方法の流れを示す断面図である。まず、第１の実施形態と同様の工程を経て、ゲート絶縁膜３０がシリコン基板１０上に形成される。次に、ゲート絶縁膜３０上にポリシリコンおよびシリコン窒化膜を堆積する。フォトリソグラフィ技術およびＲＩＥ等の異方性エッチングを利用して、このポリシリコンおよびシリコン窒化膜をゲートパターンに成形する。これにより、図１４に示すように、第１および第２のゲート電極４０、４２およびシリコン窒化膜キャップ１７０、１７２が形成される。シリコン窒化膜キャップ１７０および１７２は、シリサイド化抑制材料として第１および第２のゲート電極４０、４２のそれぞれの上面を被覆している。

次に、シリコン窒化膜キャップ１７０および１７２上にフォトレジスト（図示せず）を堆積する。さらに、第２のゲート電極４２上のシリコン窒化膜キャップ１７２を被覆し、第１のゲート電極４０上のシリコン窒化膜キャップ１７０の上面を露出させるようにフォトレジストをパターニングする。このフォトレジストをマスクとして用いてシリコン窒化膜キャップ１７０を除去する。さらに、フォトレジストを除去することによって図１５に示す構造が得られる。

次に、図１６に示すように、金属膜としてニッケル膜１００を堆積する。さらに、熱工程により第１のゲート電極４０とニッケル膜１００とを反応させ、図１７に示すように、ニッケルシリサイドをゲート電極として形成する。このとき、第１のゲート電極４０は、フルシリサイド化される。一方、第２のゲート電極４２は、シリサイド化されない。これは、シリコン窒化膜キャップ１７２が、ポリシリコンよりもシリサイド化され難く、シリサイド化が第２のゲート電極４２まで進行しないからである。

第２のゲート電極４２のゲート抵抗を下げるために第２のゲート電極４２の上面にシリサイドを形成する場合、シリコン窒化膜キャップ１７２を除去し、再度、ニッケルを第２のゲート電極４２の上面に成膜し熱処理する必要がある。

（第５の実施形態）
図１８から図２０は、本発明に係る第５の実施形態に従った半導体装置の製造方法の流れを示す断面図である。まず、第１の実施形態と同様の工程を経て、図１に示す構造が得られる。次に、図１８に示すように、金属膜としてニッケル膜１００を堆積する。

次に、図１９に示すように、熱遮蔽膜として、例えば、窒化チタン膜１９０を堆積する。次に、フォトリソグラフィ技術およびウェットエッチングを用いて、第２のゲート電極４２上のニッケル膜１００を被覆し、第１のゲート電極４０上のニッケル膜１００を露出させるように窒化チタン膜１９０をパターニングする。

続いて、熱工程により第１および第２のゲート電極４０、４２とニッケル膜１００とを反応させる。これにより、図２０に示すように、ニッケルシリサイドをゲート電極として形成する。このとき、第２のゲート電極４２においては、その上部のみがシリサイド化されるが、その下部はシリサイド化されない。これは、窒化チタン膜１９０が熱を遮蔽することによって、第２のゲート電極４２のシリサイド化が抑制されるからである。一方、第１のゲート電極４０上には窒化チタン膜１９０が無いので、第１のゲート電極４０はフルシリサイド化される。

次に、窒化チタン１９０が除去される。このとき、好ましくは、残存するニッケル膜１００も、窒化チタン１９０とともに除去する。ニッケル膜１００および窒化チタン１９０は、例えば、過酸化水素水および硫酸溶液で処理（ＳＨ処理）することによって除去することができる。この後、第１の実施形態と同様の工程を経て半導体装置が完成する。第５の実施形態は、第１の実施形態と同様の効果を有する。

熱遮蔽膜１９０は窒化チタンに限定しないが、金属膜１００（例えば、ニッケル）と反応しないことが好ましい。熱遮蔽膜１９０が金属膜１００と反応すると、金属膜１００が浸食されてしまうからである。また、熱遮蔽膜１９０は過酸化水素水および硫酸溶液に溶解する材料であることが好ましい。これは、シリサイド形成後に、金属膜１００および熱遮蔽膜１９０を同一工程で除去可能とするためである。

（第６の実施形態）
図２１から図２６は、本発明に係る第６の実施形態に従った半導体装置の製造方法の流れを示す断面図である。まず、第１の実施形態と同様の工程を経て、ゲート絶縁膜３０がシリコン基板１０上に形成される。次に、ゲート絶縁膜３０上にポリシリコンおよびシリコン窒化膜を堆積する。フォトリソグラフィ技術およびＲＩＥ等の異方性エッチングを利用して、このポリシリコンおよびシリコン窒化膜をゲートパターンに成形する。これにより、図２１に示すように、第１および第２のゲート電極４０、４２およびシリコン窒化膜キャップ１７７が形成される。シリコン窒化膜キャップ１７７は、第１および第２のゲート電極４０、４２のそれぞれの上面を被覆している。

次に、図２２に示すように、シリコン窒化膜キャップ１７７を熱燐酸溶液またはＲＩＥでエッチングする。これにより、シリコン窒化膜キャップ１７７が存在していた位置に、溝１７５が形成される。

次に、第１および第２のゲート電極４０および４２上にマスク材料としてフォトレジスト９０を堆積する。さらに、図２３に示すように、このフォトレジスト９０をパターニングすることによって、第２のゲート電極４２をフォトレジスト９０で被覆したまま、第１のゲート電極４０の上面を露出させる。次に、フォトレジスト９０をマスクとして用いて、ＲＩＥ等のエッチングにより第１のゲート電極４０をエッチングする。これにより、第１のゲート電極４０の厚みが第２のゲート電極４２よりも薄くなる。例えば、第１のゲート電極４０の厚みは５０ｎｍから７０ｎｍであり、第２のゲート電極４２の厚みは１００ｎｍである。このとき、第１のゲート電極４０上にある溝を１７６とし、第２のゲート電極４２上にある溝を１７５とする。

フォトレジスト９０を除去し、表面を前処理する。次に、図２４に示すように、金属膜としてニッケル膜１００を堆積する。

続いて、図２５に示すように、ニッケル膜１００をＣＭＰで平坦化する。これにより、溝１７５および１７６の外部に存在するニッケル膜１００は除去され、尚且つ、溝１７５および１７６内のニッケル膜１００は残存する。次に、熱工程により、第１および第２のゲート電極４０および４２とニッケル膜１００とを反応させる。これにより、ニッケルシリサイドがゲート電極として形成される。ここで、溝１７６内のニッケル膜１００の量は、第１のゲート電極４０が充分にシリサイド化される程度に充分な量である必要がある。一方、溝１７５内のニッケル膜１００の量は、第２のゲート電極４２の上部のみがシリサイド化され、第２のゲート電極４２の下部にポリシリコン層４４が残存する程度の量である。

本実施形態では、第１および第２のゲート電極４０および４２の周辺からのニッケルの供給がない。よって、第１および第２のゲート電極４０および４２の各ポリシリコン量とニッケル膜１００との比率はゲートパターンに依存せず一定になる。このポリシリコン量とニッケル膜との比率を変更するためには、図２１のシリコン窒化膜キャップ１７７の厚みおよび図２３に示したＲＩＥのエッチング量を変更すればよい。即ち、シリコン窒化膜キャップ１７７の厚みおよび第１のゲート電極４０のエッチング量を制御することによって、ポリシリコン量とニッケル膜との比率を決定することができる。その結果、第２のゲート電極４２を部分的にシリサイド化し、第１のゲート電極４０をフルシリサイド化することができる。

以上の工程を経て、図２６に示す構造が得られる。この後の製造工程は、第１の実施形態と同様でよい。これにより半導体装置が完成する。第６の実施形態は、第１の実施形態と同様の効果を有する。

第１から第６の実施形態において、トランジスタの閾値電圧を制御するために、第１および第２のゲート電極の材料となるポリシリコンには、ゲートパターンに加工される前に予め不純物を導入してよい。

第１および第２のゲート電極の材料はアモルファスシリコンであってもよい。ただし、第３の実施形態では、第１および第２のゲート電極の材料はポリシリコンである必要がある。

金属膜１００は、ニッケルに限定されず、例えば、チタン（Ｔｉ）、コバルト（Ｃｏ）、プラチナ（Ｐｔ）、タングステン（Ｗ）、エルビウム（Ｅｒ）、イットリウム（Ｙ）等でもよい。

ゲート絶縁膜３０は、上述の材料以外の高誘電体、その酸化膜、酸窒化膜等であってもよい。既知の方法でフルシリサイド領域およびそれ以外の領域に厚さの異なる絶縁膜を形成しても良い。たとえば、フルシリサイドＭＯＳＦＥＴが形成されるコア回路領域には薄い（例えば、３ｎｍ以下の）ゲート絶縁膜を形成し、ノーマルシリサイドＭＯＳＦＥＴが形成される周辺回路領域には厚い（例えば、３ｎｍ以上の）ゲート絶縁膜を形成してもよい。

第２から第６の実施形態の変形例として、図６または図７に示す第１の実施形態の変形例と同様に、ＳＯＩ基板や部分ＳＯＩ基板を半導体基板として採用してもよい。

層間絶縁膜８０の平坦化工程において、シリコン酸化膜が第１および第２のゲート電極４０および４２の上面に僅かに残った状態でＣＭＰによるエッチングを停止し、残りのシリコン酸化膜はＲＩＥ等のエッチングで除去してもよい。

上記の実施形態は、平面型トランジスタに適用されているが、Ｆｉｎ型トランジスタのようなチャネルおよびゲート電極が立体構造であるトランジスタにも適用できる。

本発明に係る第１の実施形態に従った半導体装置の製造方法を示す断面図。 図１に続く半導体装置の製造方法を示す断面図。 図２に続く半導体装置の製造方法を示す断面図。 図３に続く半導体装置の製造方法を示す断面図。 第１の実施形態の変形例を示す断面図。 第１の実施形態の他の変形例を示す断面図。 第１の実施形態のさらに他の変形例を示す断面図。 本発明に係る第２の実施形態に従った半導体装置の製造方法を示す断面図。 図８に続く半導体装置の製造方法を示す断面図。 図９に続く半導体装置の製造方法を示す断面図。 本発明に係る第３の実施形態に従った半導体装置の製造方法を示す断面図。 図１１に続く半導体装置の製造方法を示す断面図。 図１２に続く半導体装置の製造方法を示す断面図。 本発明に係る第４の実施形態に従った半導体装置の製造方法を示す断面図。 図１４に続く半導体装置の製造方法を示す断面図。 図１５に続く半導体装置の製造方法を示す断面図。 図１６に続く半導体装置の製造方法を示す断面図。 本発明に係る第５の実施形態に従った半導体装置の製造方法を示す断面図。 図１８に続く半導体装置の製造方法を示す断面図。 図１９に続く半導体装置の製造方法を示す断面図。 本発明に係る第６の実施形態に従った半導体装置の製造方法を示す断面図。 図２１に続く半導体装置の製造方法を示す断面図。 図２２に続く半導体装置の製造方法を示す断面図。 図２３に続く半導体装置の製造方法を示す断面図。 図２４に続く半導体装置の製造方法を示す断面図。 図２５に続く半導体装置の製造方法を示す断面図。

符号の説明

１０…シリコン基板
２０…ＳＴＩ
３０…ゲート絶縁膜
４０…第１のゲート電極
４２…第２のゲート電極
４１、４４、４５、４８…ポリシリコン層
４６…シリサイド層
４９…アモルファスシリコン層
４３…窒素注入層
５０…エクステンション層
６０…スペーサ
７０…ソース・ドレイン層
８０…層間絶縁膜
９０…フォトレジスト
１００…ニッケル膜

Claims (3)

1. 半導体基板上にゲート絶縁膜を形成し、
   前記ゲート絶縁膜上にゲート電極材料および該ゲート電極材料よりもシリサイド化し難いシリサイド化抑制材料を堆積し、
   前記ゲート電極材料および前記シリサイド化抑制材料をパターニングすることによって、上面に前記シリサイド化抑止材料を載せた第１のゲート電極および第２のゲート電極を前記ゲート絶縁膜上に形成し、
   前記シリサイド化抑止材料上にマスク材料を堆積し、
   前記第２のゲート電極上の前記シリサイド化抑止材料を被覆し、前記第１のゲート電極上の前記シリサイド化抑止材料の上面を露出させるように前記マスク材料をパターニングし、
   前記マスク材料を利用して前記第１のゲート電極の上面にある前記シリサイド化抑制材料を除去し、
   前記マスク材料を除去し、
   前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
   前記第１のゲート電極の全体をシリサイド化し、
   前記第２のゲート電極の上面にある前記シリサイド化抑制材料を除去し、
   前記第２のゲート電極上に金属膜を堆積し、
   前記第２のゲート電極の上部をシリサイド化することを具備した半導体装置の製造方法。
2. 前記第１のゲート電極は、半導体装置のコア回路に形成され、
   前記第２のゲート電極は、半導体装置の周辺回路に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記シリサイド化抑止材料を載せた前記第１および第２のゲート電極の形成後、層間絶縁膜を堆積し、
   前記シリサイド化抑止材料の上面が露出されるまで前記層間絶縁膜を平坦化し、
   平坦化された前記層間絶縁膜上に前記金属膜を堆積することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。

Images