JP4244566B2

JP4244566B2 - 半導体装置およびその製造方法

Info

Publication number: JP4244566B2
Application number: JP2002159097A
Authority: JP
Inventors: 山本　　和彦
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2002-05-31
Filing date: 2002-05-31
Publication date: 2009-03-25
Anticipated expiration: 2022-05-31
Also published as: JP2004006475A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に係わり、さらに詳しくはリプレースメントゲート構造を含むＭＩＳＦＥＴに関するものである。
【０００２】
【従来の技術】
ゲート絶縁膜堆積前にトランジスタ形成に主要な熱処理工程を完了するリプレースメントゲート構造（ダマシンゲート構造）が提案されている（例えば特開２００１−１０２４４３号公報）。リプレースメントゲート構造では、公知のプロセスフローによりトランジスタ構造を形成した後、一旦ゲート絶縁膜とゲート電極部分を取り除いた後、新たに金属ゲート酸化膜と金属電極を埋め込み置き換え(リプレース)によって形成する。この方法によればトランジスタ形成に必要な熱処理は、金属酸化膜を堆積する前に完了しているので金属酸化膜を劣化させることがない。
【０００３】
しかし通常の半導体デバイスでは、すべてのトランジスタに高速動作や低消費電力動作が要求されているわけではない。特に外部と信号を授受する入出力トランジスタでは動作速度よりも高い電源電圧でも動作することが要求されている。したがって１チップ上に高速動作用の金属ゲート酸化膜を有するリプレースメントゲート構造と、高耐圧のシリコン酸化膜ゲート構造の、複数のトランジスタを混載して形成しなければならない。そこで特開２００１−１０２４４３号公報では、コバルトシリサイド・ポリシリコン電極とシリコン酸化膜ゲート絶縁膜を有する通常トランジスタ構造と、チタン窒化膜とタンタル酸化膜のリプレースメントゲート構造の製造方法が示されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のリプレースメントゲート構造の製造方法では、層間膜上の埋め込み金属ゲート酸化膜と埋め込み金属電極とをＣＭＰにより完全に除去できない。これについて図４を用いて説明する。
【０００５】
図４（ａ）において、ｐ型シリコン基板４１に素子分離４６が形成されており、さらに素子分離４６で分離された活性領域には、通常のトランジスタと、リプレースメントゲートトランジスタとが形成される。４０はｎ型ウェル領域である。図４（ａ）では、通常のトランジスタはすでに形成されており、続いてリプレースメントゲートトランジスタを形成する。リプレースメントゲートトランジスタとなる領域（凹部）には、ゲート酸化膜が堆積され、さらに金属電極となる金属材料膜が堆積される。
【０００６】
理想的には、図４（ａ）に示すように、隣接するトランジスタ間の層間膜の膜厚は同一かつ平坦である。よって図４（ｂ）に示すように、リプレースメントゲートトランジスタのゲート埋め込み部分以外をＣＭＰ法により除去すれば、ゲート絶縁膜および金属材料膜を完全に除去することができる。
【０００７】
しかし実際には、図４（ｃ）に示すように、ゲート密度の粗密さにより、前工程である層間膜ＣＭＰ工程で膜減りが発生している。つまり層間膜の中央部が凹む膜減りとなっている。したがって埋め込み用の金属ゲート酸化膜と金属電極は、トランジスタのサイドウォール上端よりも低くなる。この状態で金属ゲート酸化膜と金属電極をＣＭＰ法による研磨を行うと、図４（ｄ）に示すようにリプレースメントゲートトランジスタのゲート絶縁膜および金属電極となる金属材料を完全に除去することができず、配線ショートの原因となる。
【０００８】
一方、完全に除去するためにオーバー研磨を行えば、図４（ｅ）に示すように、トランジスタの上端が削り込まれてしまう。特に通常トランジスタではゲート電極の抵抗値を下げるために上端に低抵抗材料が積層（シリサイド化）されていることが多く、抵抗値上昇による電気的特性の劣化が発生する。
【０００９】
そこで本発明は、通常トランジスタとリプレースメント型トランジスタを同一チップ上に形成し、かつリプレースメントゲートの電極形成プロセスにおいて金属残りが生じない半導体装置及びその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため本発明では、通常トランジスタとリプレースメントゲート型トランジスタとを備えた半導体装置であって、通常トランジスタのゲート電極の上部が、リプレースメントゲート型トランジスタのゲート電極の上部よりも低い、半導体装置とする。
【００１１】
また、通常トランジスタとリプレースメントゲート型トランジスタとを備えた半導体装置の製造方法であって、通常トランジスタのゲート電極構造となる第１のゲートパタンと、前記第１のゲートパタンよりも高さが高く、リプレースメントゲート型トランジスタのゲート構造を形成するための第２のゲートパタンとを形成する工程と、第１のゲートパタンおよび第２のゲートパタンを埋め込むように層間絶縁膜を堆積する工程と、前記層間絶縁膜を研磨し、前記第２のゲートパタンの頭出しをする工程と、前記第２のゲートパタンを除去して前記層間絶縁膜に溝を形成し、前記溝にゲート絶縁膜およびゲート電極材料を埋め込む工程と、前記溝からはみ出した前記ゲート絶縁膜およびゲート電極材料を除去することにより、リプレースメントゲート型トランジスタを形成する工程と、を備えた、半導体装置の製造方法とする。
【００１２】
本発明によれば、リプレースメントゲート電極の形成において、金属ゲート酸化膜と金属電極と層間膜とをＣＭＰ研磨するので、金属が層間膜上に残ることはない。オーバー研磨しても通常のゲート電極構造の電極高さは低いので、研磨されることはない。金属電極が残らないので、配線が短絡することはなく、通常のトランジスタの電極が削られないので、ゲート電極の抵抗値が上昇することもない。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照しながら説明する。ここで通常のトランジスタとは、「ゲート絶縁膜上のゲート電極をエッチングにより形成した構造」をいい、リプレースメントゲートトランジスタとは、「絶縁膜に溝を形成し、この溝にゲート絶縁膜、ゲート電極を埋め込んで形成した構造」のトランジスタをいう。
【００１４】
まず図１（ａ）に示すように、半導体基板１０１上に素子分離１０６を形成する。ここでは半導体基板１０１は面方位（１００）のｐ型シリコン基板を使用する。半導体基板１０１の伝導型はｎ型であっても構わない。シリコン基板１０１の面方位は（１００）以外でも構わない。
【００１５】
次にイオン注入によりｐ型ＭＯＳＦＥＴ領域にｎ型ドーパントを注入しｎ型ウェル領域１１０を形成する。
【００１６】
次に通常トランジスタのゲート絶縁膜となる厚膜用ゲート絶縁膜１２０を熱酸化により形成する。厚膜用ゲート絶縁膜１２０の膜厚は２．０ｎｍである。厚膜用ゲート絶縁膜１２０は窒素を含むシリコン酸窒化膜でも、金属酸化膜であっても絶縁膜であれば構わない。
【００１７】
続いて通常トランジスタのゲート電極となるノンドープアモルファスシリコン１２１をＬＰＣＶＤ法により堆積する。ノンドープアモルファスシリコン１２１はノンドープアモルファスシリコンゲルマニウムでも構わない。さらにｐ型ＭＯＳとｎ型ＭＯＳを形成するために、レジストを用いて、ｐ型ＭＯＳを形成する領域のノンドープアモルファスシリコン１２１にはＢ（ホウ素）を、ｎ型ＭＯＳを形成するノンドープアモルファスシリコン１２１にはＰ（リン）をイオン注入する。
【００１８】
次に図１（ｂ）に示すように、ＬＰＣＶＤ法によりシリコン窒化膜を３０ｎｍ堆積し、リソグラフィ法により、パターニングされたシリコン窒化膜１２３を形成する。このパターニングされたシリコン窒化膜１２３の領域は、リプレースメントゲート形成領域となる。
【００１９】
次に図１（ｃ）に示すように、リソグラフィ法を用いて、ゲート電極部分のパターニングを行う。ここでは、反応性イオンエッチングによりゲート電極に加工する。なお本実施の形態では、図１（ｂ）においてシリコン窒化膜１２３を先にエッチングしたが、先にゲート電極をエッチング加工した後で、レジストを用いて選択的にシリコン窒化膜１２３をエッチングしても構わない。
【００２０】
次に図１（ｃ）に示すように、ｐＭＯＳ領域にはＢを、ｎＭＯＳ領域にはＡｓをイオン注入してエクステンション領域１２５を形成する。Ｂイオン注入の条件は、１５ｋｅＶの加速エネルギーで、ドーズ量１Ｅ１３ｃｍ^-2を、Ａｓイオンの注入イオンの条件は、５ｋｅＶの加速エネルギーで、ドーズ量１Ｅ１５ｃｍ^-2程度である。続いて９００℃の熱処理を加えてドーパントを活性化させる。
【００２１】
次に図１（ｄ）に示すように、シリコン窒化膜を堆積した後、反応性イオンエッチングにより異方性エッチングしてサイドウォール１２６を形成する。さらにｐＭＯＳ領域にはＢを、ｎＭＯＳ領域にはＡｓをイオン注入してソース・ドレイン領域１２７を形成する。Ｂイオン注入の条件は、１５ｋｅＶの加速エネルギーで、ドーズ量１Ｅ１５ｃｍ^-2を、Ａｓイオンの注入イオンの条件は、４０ｋｅＶの加速エネルギーで、ドーズ量１Ｅ１５ｃｍ^-2程度である。続いて９００℃の熱処理を加えてドーパントを活性化させる。
【００２２】
次に図２（ａ）に示すように、スパッタ法によりコバルト１３０を２０ｎｍ堆積し、窒素雰囲気中で５００℃の熱処理を加えた。この熱処理によりコバルト１３０とシリコンが接触した通常トランジスタの上部電極部分ではコバルトシリサイド１３１が形成された。
【００２３】
次に図２（ｂ）に示すように、未反応のコバルト１３０を除去し、続いて８００℃での熱処理を加えることによって、コバルトシリサイド１３１の低抵抗化を行った。
【００２４】
次に図２（ｃ）に示すように、ＬＰＣＶＤ法もしくはプラズマＣＶＤ法を用いて層間絶縁膜１４０を堆積した。層間絶縁膜１４０はシリコン酸化膜、プラズマシリコン酸化膜、プラズマシリコン窒化膜のいずれでもよい。
【００２５】
次に図２（ｄ）に示すように、ＣＭＰ法による研磨工程を実施する。リプレースメントゲート構造のシリコン窒化膜１２３が露出するまで研磨する。ＣＭＰ処理は完全に均一でなくてもよい。エッチバック処理を行っても構わない。
【００２６】
次に図３（ａ）に示すように、シリコン窒化膜１２３とドープドシリコン１２１をエッチング除去する。エッチング除去の方法は、ウエットエッチングでもドライエッチングでも構わない。
【００２７】
次に図３（ｂ）に示すように、ＣＶＤ法によりハフニウム酸化膜１４１を堆積する。ハフニウム酸化膜の膜厚は３ｎｍである。スパッタ法、ＭＢＥ法、レーザーアブレーション法による堆積でも構わない。さらに６００℃での熱処理を加えてハフニウム酸化膜１４１を緻密化させる。
【００２８】
次に図３（ｃ）に示すように、スパッタ法によりリプレースメントゲート構造の上部電極となるタンタル窒化膜１４２を堆積する。上部電極材料はタンタル窒化膜の他に、チタン、ジルコニウム、ハフニウム、タングステン、あるいはそれらの窒化膜でも構わない。
【００２９】
次に図３（ｄ）に示すように、タンタル窒化膜１４２とハフニウム酸化膜１４１をＣＭＰ法による研磨を行い、リプレースメントゲート構造を形成する。
【００３０】
最後に図３(ｅ)に示すように層間膜１４３を堆積する。最後に図示しないがソース・ドレイン・ゲートに対してコンタクト電極を形成し、トランジスタ構造が形成される。
【００３１】
【発明の効果】
以上説明したように本発明によれば、リプレースメント型トランジスタと通常構造のトランジスタを併せ持つ絶縁ゲート型の半導体装置（ＭＩＳＦＥＴ）であり、２種類の駆動電圧に対して動作させることができる。
【００３２】
また製造方法においては、金属酸化膜ゲート絶縁膜はリプレースメント型であることから高い熱処理工程を経ることなく形成することができ、特性を劣化させることがない。さらに通常トランジスタの電極高さはリプレースメント構造のトランジスタに比べて低く設定されているので、リプレースメントトランジスタの形成プロセスにおいて、オーバー研磨あるいはオーバーエッチングしても、通常トランジスタがエッチングされることがなく電気抵抗が上昇せず、かつエッチング残りが生じないので配線がショートすることもない。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体装置の製造方法を示す工程断面図
【図２】本発明の実施の形態の半導体装置の製造方法を示す工程断面図
【図３】本発明の実施の形態の半導体装置の製造方法を示す工程断面図
【図４】リプレースメントゲート構造を有する半導体装置の製造方法を示す工程断面図
【符号の説明】
１０１半導体基板
１０２シリコン酸化膜
１０３シリコン窒化膜
１０４レジスト
１０５シリコン溝
１０６プラズマシリコン酸化膜
１１０ｎ型ウェル領域
１２０厚膜用ゲート絶縁膜
１２１ノンドープアモルファスシリコン
１２３シリコン窒化膜
１２４レジスト
１２５エクステンション領域
１２６サイドウォール
１２７ソース・ドレイン領域
１３０コバルト
１３１コバルトシリサイド
１４０層間絶縁膜
１４１ハフニウム酸化膜
１４２タンタル窒化膜
１４３層間絶縁膜

Claims

通常トランジスタとリプレースメントゲート型トランジスタとを備えた半導体装置であって、
前記通常トランジスタのゲート電極の上部が、前記リプレースメントゲート型トランジスタのゲート電極の上部よりも低く、前記通常トランジスタ及び前記リプレースメントゲート型トランジスタを埋める層間絶縁膜を有し、前記層間絶縁膜は前記通常トランジスタのゲート電極上にも形成され、前記リプレースメントゲート型トランジスタのサイドウォールに対して頭を出すゲート電極部分と前記通常トランジスタ上に形成された前記層間絶縁膜とが平坦化されていることを特徴とする半導体装置。
前記通常トランジスタのゲート電極はシリコンを有する材料からなり、前記リプレースメントゲート型トランジスタのゲート電極はタンタル、チタン、ジルコニウム、ハフニウム、タングステンのいずれかの金属窒化膜を有することを特徴とする、請求項１記載の半導体装置。
前記リプレースメントゲート型トランジスタのゲート絶縁膜は、金属ゲート酸化膜を有し、前記通常トランジスタは、高耐圧用のシリコン酸化膜である、請求項１記載の半導体装置。
通常トランジスタとリプレースメントゲート型トランジスタとを備えた半導体装置の製造方法であって、
前記通常トランジスタのゲート電極構造となる第１のゲートパタンと、前記第１のゲートパタンよりも高さが高く、前記リプレースメントゲート型トランジスタのゲート構造を形成するための第２のゲートパタンとを形成する工程と、
第１のゲートパタンおよび第２のゲートパタンを埋め込むように層間絶縁膜を堆積する工程と、
前記層間絶縁膜を研磨し、前記第２のゲートパタンの頭出しをする工程と、
前記第２のゲートパタンを除去して前記層間絶縁膜に溝を形成し、前記溝にゲート絶縁膜およびゲート電極材料を埋め込む工程と、
前記溝からはみ出した前記ゲート絶縁膜およびゲート電極材料を除去することにより、前記リプレースメントゲート型トランジスタを形成する工程とを備えた、半導体装置の製造方法。
前記第１のゲートパタン、および前記第２のゲートパタンの一部は、同時に形成した材料で構成されている、請求項４に記載の半導体装置の製造方法。
前記第２のゲートパタンの上部は絶縁膜で構成されている、請求項５に記載の半導体装置の製造方法。
前記第１のゲートパタンおよび前記第２のゲートパタンには、サイドウォールを形成する、請求項４に記載の半導体装置の製造方法。
前記第１のゲートパタンおよび前記第２のゲートパタンにサイドウォールを形成した後、金属を堆積して、前記通常トランジスタのゲート電極上部にシリサイドを形成する、請求項７に記載の半導体装置の製造方法。
前記溝に形成したゲート絶縁膜は、高誘電体材料である、請求項４に記載の半導体装置の製造方法。
周辺トランジスタは前記通常トランジスタであり、ｈｉｇｈパフォーマンストランジスタは前記リプレースメントゲート型トランジスタである、請求項４に記載の半導体装置の製造方法。
半導体基板上にゲート絶縁膜を形成した後、高さの異なる複数のゲートパタンを形成する工程と、前記複数のゲートパタンのゲート電極にサイドウォールを形成した後、金属膜を堆積し、通常のトランジスタ領域に金属シリサイドを形成する工程と、層間絶縁膜を堆積した後、リプレースメントゲートとなる前記ゲートパタンの上端が露出するまで層間絶縁膜を研磨する工程と、前記リプレースメントゲートとなる領域にある前記ゲートパタンを除去する工程と、前記除去した領域に、リプレースメントゲートとなる、ゲート酸化膜および金属膜を埋め込む工程と、前記通常トランジスタのゲートよりも高さの高いゲート電極を形成する工程とを備えた半導体装置の製造方法。