JP2004006475A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】アモルファスシリコン121からなる通常のトランジスタ構造のゲート電極高さを、タンタル窒化膜142からなるリプレースメントゲート構造のゲート電極高さよりも低くする。これにより、リプレースメントゲート構造形成時の研磨を過剰に行うことができるので、ゲート電極部分以外の電極材料を完全に除去することができ、ゲート電極同士の短絡を防止できる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は半導体装置に係わり、さらに詳しくはリプレースメントゲート構造を含むMISFETに関するものである。
【0002】
【従来の技術】
ゲート絶縁膜堆積前にトランジスタ形成に主要な熱処理工程を完了するリプレースメントゲート構造(ダマシンゲート構造)が提案されている(例えば特開2001−102443号公報)。リプレースメントゲート構造では、公知のプロセスフローによりトランジスタ構造を形成した後、一旦ゲート絶縁膜とゲート電極部分を取り除いた後、新たに金属ゲート酸化膜と金属電極を埋め込み置き換え(リプレース)によって形成する。この方法によればトランジスタ形成に必要な熱処理は、金属酸化膜を堆積する前に完了しているので金属酸化膜を劣化させることがない。
【0003】
しかし通常の半導体デバイスでは、すべてのトランジスタに高速動作や低消費電力動作が要求されているわけではない。特に外部と信号を授受する入出力トランジスタでは動作速度よりも高い電源電圧でも動作することが要求されている。したがって1チップ上に高速動作用の金属ゲート酸化膜を有するリプレースメントゲート構造と、高耐圧のシリコン酸化膜ゲート構造の、複数のトランジスタを混載して形成しなければならない。そこで特開2001−102443号公報では、コバルトシリサイド・ポリシリコン電極とシリコン酸化膜ゲート絶縁膜を有する通常トランジスタ構造と、チタン窒化膜とタンタル酸化膜のリプレースメントゲート構造の製造方法が示されている。
【0004】
【発明が解決しようとする課題】
しかしながら、従来のリプレースメントゲート構造の製造方法では、層間膜上の埋め込み金属ゲート酸化膜と埋め込み金属電極とをCMPにより完全に除去できない。これについて図4を用いて説明する。
【0005】
図4(a)において、p型シリコン基板41に素子分離46が形成されており、さらに素子分離46で分離された活性領域には、通常のトランジスタと、リプレースメントゲートトランジスタとが形成される。40はn型ウェル領域である。図4(a)では、通常のトランジスタはすでに形成されており、続いてリプレースメントゲートトランジスタを形成する。リプレースメントゲートトランジスタとなる領域(凹部)には、ゲート酸化膜が堆積され、さらに金属電極となる金属材料膜が堆積される。
【0006】
理想的には、図4(a)に示すように、隣接するトランジスタ間の層間膜の膜厚は同一かつ平坦である。よって図4(b)に示すように、リプレースメントゲートトランジスタのゲート埋め込み部分以外をCMP法により除去すれば、ゲート絶縁膜および金属材料膜を完全に除去することができる。
【0007】
しかし実際には、図4(c)に示すように、ゲート密度の粗密さにより、前工程である層間膜CMP工程で膜減りが発生している。つまり層間膜の中央部が凹む膜減りとなっている。したがって埋め込み用の金属ゲート酸化膜と金属電極は、トランジスタのサイドウォール上端よりも低くなる。この状態で金属ゲート酸化膜と金属電極をCMP法による研磨を行うと、図4(d)に示すようにリプレースメントゲートトランジスタのゲート絶縁膜および金属電極となる金属材料を完全に除去することができず、配線ショートの原因となる。
【0008】
一方、完全に除去するためにオーバー研磨を行えば、図4(e)に示すように、トランジスタの上端が削り込まれてしまう。特に通常トランジスタではゲート電極の抵抗値を下げるために上端に低抵抗材料が積層(シリサイド化)されていることが多く、抵抗値上昇による電気的特性の劣化が発生する。
【0009】
そこで本発明は、通常トランジスタとリプレースメント型トランジスタを同一チップ上に形成し、かつリプレースメントゲートの電極形成プロセスにおいて金属残りが生じない半導体装置及びその製造方法を提供することを目的とする。
【0010】
【課題を解決するための手段】
上記目的を達成するため本発明では、通常トランジスタとリプレースメントゲート型トランジスタとを備えた半導体装置であって、通常トランジスタのゲート電極の上部が、リプレースメントゲート型トランジスタのゲート電極の上部よりも低い、半導体装置とする。
【0011】
また、通常トランジスタとリプレースメントゲート型トランジスタとを備えた半導体装置の製造方法であって、通常トランジスタのゲート電極構造となる第1のゲートパタンと、前記第1のゲートパタンよりも高さが高く、リプレースメントゲート型トランジスタのゲート構造を形成するための第2のゲートパタンとを形成する工程と、第1のゲートパタンおよび第2のゲートパタンを埋め込むように層間絶縁膜を堆積する工程と、前記層間絶縁膜を研磨し、前記第2のゲートパタンの頭出しをする工程と、前記第2のゲートパタンを除去して前記層間絶縁膜に溝を形成し、前記溝にゲート絶縁膜およびゲート電極材料を埋め込む工程と、前記溝からはみ出した前記ゲート絶縁膜およびゲート電極材料を除去することにより、リプレースメントゲート型トランジスタを形成する工程と、を備えた、半導体装置の製造方法とする。
【0012】
本発明によれば、リプレースメントゲート電極の形成において、金属ゲート酸化膜と金属電極と層間膜とをCMP研磨するので、金属が層間膜上に残ることはない。オーバー研磨しても通常のゲート電極構造の電極高さは低いので、研磨されることはない。金属電極が残らないので、配線が短絡することはなく、通常のトランジスタの電極が削られないので、ゲート電極の抵抗値が上昇することもない。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照しながら説明する。ここで通常のトランジスタとは、「ゲート絶縁膜上のゲート電極をエッチングにより形成した構造」をいい、リプレースメントゲートトランジスタとは、「絶縁膜に溝を形成し、この溝にゲート絶縁膜、ゲート電極を埋め込んで形成した構造」のトランジスタをいう。
【0014】
まず図1(a)に示すように、半導体基板101上に素子分離106を形成する。ここでは半導体基板101は面方位(100)のp型シリコン基板を使用する。半導体基板101の伝導型はn型であっても構わない。シリコン基板101の面方位は(100)以外でも構わない。
【0015】
次にイオン注入によりp型MOSFET領域にn型ドーパントを注入しn型ウェル領域110を形成する。
【0016】
次に通常トランジスタのゲート絶縁膜となる厚膜用ゲート絶縁膜120を熱酸化により形成する。厚膜用ゲート絶縁膜120の膜厚は2.0nmである。厚膜用ゲート絶縁膜120は窒素を含むシリコン酸窒化膜でも、金属酸化膜であっても絶縁膜であれば構わない。
【0017】
続いて通常トランジスタのゲート電極となるノンドープアモルファスシリコン121をLPCVD法により堆積する。ノンドープアモルファスシリコン121はノンドープアモルファスシリコンゲルマニウムでも構わない。さらにp型MOSとn型MOSを形成するために、レジストを用いて、p型MOSを形成する領域のノンドープアモルファスシリコン121にはB(ホウ素)を、n型MOSを形成するノンドープアモルファスシリコン121にはP(リン)をイオン注入する。
【0018】
次に図1(b)に示すように、LPCVD法によりシリコン窒化膜を30nm堆積し、リソグラフィ法により、パターニングされたシリコン窒化膜123を形成する。このパターニングされたシリコン窒化膜123の領域は、リプレースメントゲート形成領域となる。
【0019】
次に図1(c)に示すように、リソグラフィ法を用いて、ゲート電極部分のパターニングを行う。ここでは、反応性イオンエッチングによりゲート電極に加工する。なお本実施の形態では、図1(b)においてシリコン窒化膜123を先にエッチングしたが、先にゲート電極をエッチング加工した後で、レジストを用いて選択的にシリコン窒化膜123をエッチングしても構わない。
【0020】
次に図1(c)に示すように、pMOS領域にはBを、nMOS領域にはAsをイオン注入してエクステンション領域125を形成する。Bイオン注入の条件は、15keVの加速エネルギーで、ドーズ量1E13cm−2を、Asイオンの注入イオンの条件は、5keVの加速エネルギーで、ドーズ量1E15cm−2程度である。続いて900℃の熱処理を加えてドーパントを活性化させる。
【0021】
次に図1(d)に示すように、シリコン窒化膜を堆積した後、反応性イオンエッチングにより異方性エッチングしてサイドウォール126を形成する。さらにpMOS領域にはBを、nMOS領域にはAsをイオン注入してソース・ドレイン領域127を形成する。Bイオン注入の条件は、15keVの加速エネルギーで、ドーズ量1E15cm−2を、Asイオンの注入イオンの条件は、40keVの加速エネルギーで、ドーズ量1E15cm−2程度である。続いて900℃の熱処理を加えてドーパントを活性化させる。
【0022】
次に図2(a)に示すように、スパッタ法によりコバルト130を20nm堆積し、窒素雰囲気中で500℃の熱処理を加えた。この熱処理によりコバルト130とシリコンが接触した通常トランジスタの上部電極部分ではコバルトシリサイド131が形成された。
【0023】
次に図2(b)に示すように、未反応のコバルト130を除去し、続いて800℃での熱処理を加えることによって、コバルトシリサイド131の低抵抗化を行った。
【0024】
次に図2(c)に示すように、LPCVD法もしくはプラズマCVD法を用いて層間絶縁膜140を堆積した。層間絶縁膜140はシリコン酸化膜、プラズマシリコン酸化膜、プラズマシリコン窒化膜のいずれでもよい。
【0025】
次に図2(d)に示すように、CMP法による研磨工程を実施する。リプレースメントゲート構造のシリコン窒化膜123が露出するまで研磨する。CMP処理は完全に均一でなくてもよい。エッチバック処理を行っても構わない。
【0026】
次に図3(a)に示すように、シリコン窒化膜123とドープドシリコン121をエッチング除去する。エッチング除去の方法は、ウエットエッチングでもドライエッチングでも構わない。
【0027】
次に図3(b)に示すように、CVD法によりハフニウム酸化膜141を堆積する。ハフニウム酸化膜の膜厚は3nmである。スパッタ法、MBE法、レーザーアブレーション法による堆積でも構わない。さらに600℃での熱処理を加えてハフニウム酸化膜141を緻密化させる。
【0028】
次に図3(c)に示すように、スパッタ法によりリプレースメントゲート構造の上部電極となるタンタル窒化膜142を堆積する。上部電極材料はタンタル窒化膜の他に、チタン、ジルコニウム、ハフニウム、タングステン、あるいはそれらの窒化膜でも構わない。
【0029】
次に図3(d)に示すように、タンタル窒化膜142とハフニウム酸化膜141をCMP法による研磨を行い、リプレースメントゲート構造を形成する。
【0030】
最後に図3(e)に示すように層間膜143を堆積する。最後に図示しないがソース・ドレイン・ゲートに対してコンタクト電極を形成し、トランジスタ構造が形成される。
【0031】
【発明の効果】
以上説明したように本発明によれば、リプレースメント型トランジスタと通常構造のトランジスタを併せ持つ絶縁ゲート型の半導体装置(MISFET)であり、2種類の駆動電圧に対して動作させることができる。
【0032】
また製造方法においては、金属酸化膜ゲート絶縁膜はリプレースメント型であることから高い熱処理工程を経ることなく形成することができ、特性を劣化させることがない。さらに通常トランジスタの電極高さはリプレースメント構造のトランジスタに比べて低く設定されているので、リプレースメントトランジスタの形成プロセスにおいて、オーバー研磨あるいはオーバーエッチングしても、通常トランジスタがエッチングされることがなく電気抵抗が上昇せず、かつエッチング残りが生じないので配線がショートすることもない。
【図面の簡単な説明】
【図1】本発明の実施の形態の半導体装置の製造方法を示す工程断面図
【図2】本発明の実施の形態の半導体装置の製造方法を示す工程断面図
【図3】本発明の実施の形態の半導体装置の製造方法を示す工程断面図
【図4】リプレースメントゲート構造を有する半導体装置の製造方法を示す工程断面図
【符号の説明】
101 半導体基板
102 シリコン酸化膜
103 シリコン窒化膜
104 レジスト
105 シリコン溝
106 プラズマシリコン酸化膜
110 n型ウェル領域
120 厚膜用ゲート絶縁膜
121 ノンドープアモルファスシリコン
123 シリコン窒化膜
124 レジスト
125 エクステンション領域
126 サイドウォール
127 ソース・ドレイン領域
130 コバルト
131 コバルトシリサイド
140 層間絶縁膜
141 ハフニウム酸化膜
142 タンタル窒化膜
143 層間絶縁膜
Claims (10)
- 通常トランジスタとリプレースメントゲート型トランジスタとを備えた半導体装置であって、
通常トランジスタのゲート電極の上部が、リプレースメントゲート型トランジスタのゲート電極の上部よりも低い、半導体装置。 - 通常トランジスタを埋める層間絶縁膜を有し、前記層間絶縁膜のリプレースメントゲート型トランジスタの頭を出す部分は平坦化されている、請求項1に記載の半導体装置。
- 通常トランジスタとリプレースメントゲート型トランジスタとを備えた半導体装置の製造方法であって、
通常トランジスタのゲート電極構造となる第1のゲートパタンと、前記第1のゲートパタンよりも高さが高く、リプレースメントゲート型トランジスタのゲート構造を形成するための第2のゲートパタンとを形成する工程と、
第1のゲートパタンおよび第2のゲートパタンを埋め込むように層間絶縁膜を堆積する工程と、
前記層間絶縁膜を研磨し、前記第2のゲートパタンの頭出しをする工程と、
前記第2のゲートパタンを除去して前記層間絶縁膜に溝を形成し、前記溝にゲート絶縁膜およびゲート電極材料を埋め込む工程と、
前記溝からはみ出した前記ゲート絶縁膜およびゲート電極材料を除去することにより、リプレースメントゲート型トランジスタを形成する工程と、
を備えた、半導体装置の製造方法。 - 前記第1のゲートパタン、および第2のゲートパタンの一部は、同時に形成した材料で構成されている、請求項3に記載の半導体装置の製造方法。
- 前記第2のゲートパタンの上部は絶縁膜で構成されている、請求項4に記載の半導体装置の製造方法。
- 前記第1のゲートパタンおよび前記第2のゲートパタンには、サイドウォールを形成する、請求項3に記載の半導体装置の製造方法。
- 前記第1のゲートパタンおよび前記第2のゲートパタンにサイドウォールを形成した後、金属を堆積して、シリサイドを形成する、請求項6に記載の半導体装置の製造方法。
- 前記溝に形成したゲート絶縁膜は、高誘電率材料である、請求項3に記載の半導体装置の製造方法。
- 周辺トランジスタは通常トランジスタであり、highパフォーマンストランジスタはリプレースメントゲート型トランジスタである、請求項3に記載の半導体装置の製造方法。
- 半導体基板上にゲート絶縁膜を形成した後、高さの異なる複数のゲートパタンを形成する工程と、前記ゲート電極にサイドウォールを形成した後、金属膜を堆積し、通常のトランジスタ領域に金属シリサイドを形成する工程と、層間絶縁膜を堆積した後、リプレースメントゲートとなる前記ゲートパタンの上端が露出する層間絶縁膜を研磨する工程と、前記リプレースメントゲートとなる領域にある材料を除去する工程と、前記除去した領域に、リプレースメントゲートとなる、ゲート酸化膜および金属膜を埋め込む工程と、リプレースメントゲートの上端まで金属ゲート酸化膜および金属電極を研磨し、前記通常トランジスタのゲートよりも高いゲート電極を形成する工程とを備えた半導体装置の製造方法。
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