KR100685905B1 - 풀리 실리사이드 게이트 및 그 것을 가진 반도체 소자의제조 방법 - Google Patents

풀리 실리사이드 게이트 및 그 것을 가진 반도체 소자의제조 방법 Download PDF

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Abstract

본 발명은 풀리 실리사이드 게이트(Fully Silicided Gate: FUSI 게이트)를 가진 반도체 소자의 제조 방법에 관한 것으로서, 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 패터닝된 폴리실리콘 게이트 및 절연층을 형성하는 단계; 상기 패터닝된 폴리 실리콘 게이트의 양측에 측벽 스페이서를 형성하는 단계; 상기 측벽 스페이서를 가진 상기 폴리 실리콘 게이트의 양측의 상기 기판내에 소오스 영역 및 드레인 영역을 형성하는 단계; 상기 소오스 영역 및 상기 드레인 영역 상에 실리사이드층을 형성하는 단계; 상기 전체 구조 위에 절연막을 형성하는 단계; 상기 폴리 실리콘 게이트의 상면이 노출되도록 연마하는 단계; 상기 노출된 폴리 실리콘 게이트를 비정질화 하는 단계; 및 상기 비정질화된 폴리 실리콘 게이트를 풀리 실리사이드 게이트로 만드는 단계를 포함하여 구성되어, 게이트의 시트 저항을 낮추고 누설전류의 발생을 줄이는 효과가 창출된다.
반도체, 풀리 실리사이드, 게이트, 비정질

Description

풀리 실리사이드 게이트 및 그 것을 가진 반도체 소자의 제조 방법{Method for fabricating Fully Silicided Gate and Semiconductor Device with the same}
도 1A 내지 도 1J는 종래 기술에 따른 풀리 실리사이드 게이트를 가진 반도체 소자의 제조 방법을 설명하는 공정 단면도,
도 2A 내지 도 2L은 본 발명에 따른 풀리 실리사이드 게이트 및 그 풀리 실리사이드 게이트를 가진 반도체 소자의 제조 방법을 설명하는 공정 단면도이다.
도 3은 본 발명에 따른 풀리 실리사리드 게이트의 시트 저항을 나타내는 그래프이다.
* 도면의 주요 부분에 대한 설명
20: 기판 21: 게이트 옥사이드
22: 폴리 실리콘 게이트 22a: FUSI 게이트
23: 옥사이드 하드마스크 24: 측벽 스페이서
26,28: 금속층 S/D: 소오스/드레인
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 풀리 실리사이드 게이트(Fully Silicided Gate: 이하, FUSI 게이트)를 가진 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 사용되고 있는 폴리 실리콘 게이트(Poly Si Gate)는 반도체 소자의 사이즈(size) 감소에 따라 높은 게이트 저항(High gate Resistance), 다결정 실리콘 공핍(Poly depletion), 및 보론 관통(Boron penetration) 등의 문제가 발생되어서, 메탈 게이트(Metal Gate) 등으로 대체되고 있다. 하지만, 순수한 TiN, TaN, 및 TiSiN 등을 이용한 메탈 게이트는 NMOS나 PMOS의 일 함수(work function)가 거의 변화지 않기 때문에, 현재는 주로 실리사이드를 게이트 전체에 형성시켜주는 FUSI 게이트가 중요하게 대두되고 있다. FUSI 게이트는 그 게이트에 주입된 도펀트(dopant)에 의해 일 함수가 일반 폴리 실리콘 게이트와 비슷한 범위에서 동작한다.
도 1A 내지 1J는 종래 기술에 따른 풀리 실리사이드 게이트 형성 방법의 공정 단면도이다.
도 1A에 도시된 바와 같이, 소자간 분리막(미도시)이 형성된 실리콘 온 인슐레이터(Silicon On Insulator: SOI) 기판(10) 상에 게이트 산화막(11)을 형성한다.
도 1B에 도시된 바와같이, 게이트 리소그라피 및 에칭 공정을 통해 상기 게이트 산화막(11) 상에 폴리실리콘 게이트 층(12) 및 옥사이드 하드 마스크 층(13)을 형성한다.
도 1C에 도시된 바와 같이, 확장 이온 주입 공정을 수행한다.
도 1D에 도시된 바와 같이, 측벽 스페이서(spacer)(14)를 형성한다.
도 1E에 도시된 바와 같이, 선택적인 실리콘 성장 공정을 수행하여 상기 기 판(10)의 소오스/드레인 영역 부분의 확장 영역(15)을 형성한다.
도 1F에 도시된 바와 같이, 소오스/드레인 영역에 불순물 이온을 주입한다.
도 1G에 도시된 바와 같이, 상기 소오스 드레인 영역 상에 Co가 있는 실리사이드층(16)을 형성한다.
도 1H에 도시된 바와 같이, 질화막 및 산화막(17)을 형성한다.
도 1I에 도시된 바와 같이, 게이트 노출을 위한 화학기계적 연마(CMP) 공정을 수행한다.
마지막으로, 도 1J에 도시된 바와 같이, 상기 게이트 전체를 NiSi로 이루어진 있는 FUSI 게이트(18)로 만들도록 한다.
도 1A 내지 도 1J를 참조하여 설명된 종래 기술에 따른 FUSI 게이트는, 일반 폴리 실리콘 게이트의 상술된 단점을 없앰과 아울러 게이트에 주입된 Ni와 같은 도펀트(dopant)에 의해 일 함수가 일반 폴리 실리콘 게이트와 비슷한 범위에서 움직이는 장점이 있다.
그러나, 상술된 종래의 기술에 따른 반도체 소자는 게이트 전체가 완전히 NiSi로 이루어지지 못하고 그 게이트 내에 Ni2Si가 상당히 많이 잔존하게 되므로, 게이트 저항을 높이고 누설 전류가 발생하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창작된 것으로서, 그 목적은 전체가 균일한 NiSi 갖도록 하는 FUSI 게이트 및 그 FUSI 게이트를 갖는 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 FUSI 게이트 형성 방법은, 기판 상에 폴리 실리콘 층을 형성하는 단계; 상기 폴리 실리콘 층을 게이트 패턴으로 만드는 단계; 상기 게이트 패턴을 비정질화 하는 단계; 및 상기 비정질화된 게이트 패턴을 풀리 실리사이드 게이트로 만드는 단계를 포함하여 구성된다.
상기 게이트 패턴의 비정질화는 상기 게이트 패턴에 Ge 이온을 주입하여 이루어지고, 상기 Ge 이온의 주입 전에 As, B, P, 및 In 중의 하나를 상기 게이트 패턴에 도핑하는 단계를 더 수행할 수 있다.
상기 풀리 실리사이드 게이트는 상기 비정질화된 게이트 패턴 상에 금속층을 형성하고 열처리하여 만들고, 상기 열처리 후 상기 풀리 실리사이드 게이트 상에 잔존하는 금속막을 제거하는 공정을 더 수행할 수 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 FUSI 게이트를 가진 반도체 소자의 제조 방법은, 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 패터닝된 폴리실리콘 게이트 및 절연층을 형성하는 단계; 상기 패터닝된 폴리 실리콘 게이트의 양측에 측벽 스페이서를 형성하는 단계; 상기 측벽 스페이서를 가진 상기 폴리 실리콘 게이트의 양측의 상기 기판내에 소오스 영역 및 드레인 영역을 형성하는 단계; 상기 소오스 영역 및 상기 드레인 영역 상에 실리사이드층을 형성하는 단계; 상기 전체 구조 위에 절연막을 형성하는 단계; 상기 폴리 실리콘 게이트의 상면이 노출되도록 연마하는 단계; 상기 노출된 폴리 실리콘 게이트를 비정질화 하는 단계; 및 상기 비정질화된 폴리 실리콘 게이트를 풀리 실리사 이드 게이트로 만드는 단계를 포함하여 구성된다.
상기 폴리 실리콘 게이트의 비정질화는 상기 폴리 실리콘 게이트에 Ge 이온을 주입하여 이루어지고, 상기 Ge 이온의 주입 전에 As, B, P, 및 In 중의 하나를 상기 폴리 실리콘 게이트에 도핑하는 단계를 더 수행할 수 있다.
상기 풀리 실리사이드 게이트는 상기 비정질화된 게이트 패턴 상에 금속층을 형성하고 열처리하여 만들고, 상기 열처리 후, 상기 풀리 실리사이드 게이트 상에 잔존하는 금속막을 제거하는 공정을 더 수행할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 따른 FUSI 게이트 및 그 FUSI 게이트를 가진 반도체 소자의 제조 방법을 설명한다.
도 2A 내지 도 2L은 본 발명에 따른 풀리 실리사이드 게이트를 가진 반도체 소자의 제조 방법을 설명하는 공정 단면도이다
먼저, 도 2A에 도시된 바와 같이, 소자간 분리막(미도시)이 형성된 실리콘 온 인슐레이터(Silicon On Insulator: SOI) 기판(20) 상에 게이트 절연막으로서의 게이트 산화막(21)을 형성한다.
도 2B에 도시된 바와 같이, 상기 게이트 산화막(21) 상에 폴리실리콘 게이트(22) 및 절연층으로서의 옥사이드 하드 마스크(23)를 형성한다. 상기 폴리실리콘 게이트(22) 및 상기 옥사이드 하드 마스크(23)는 리소그라피 및 에칭 공정을 통해 형성한다.
도 2C에 도시된 바와 같이, 상기 폴리실리콘 게이트(22)의 양측의 상기 기판 (20)내에 확장 이온 주입 공정을 수행한다.
도 2D에 도시된 바와 같이, 상기 옥사이드 하드 마스크(23)를 포함하는 상기 폴리실리콘 게이트(22)의 양측의 상기 기판(20) 상에 측벽 스페이서(spacer)(24)를 형성한다.
도 2E에 도시된 바와 같이, 상기 측벽 스페이서(24)를 포함하는 상기 폴리실리콘 게이트(22)의 양측의 상기 기판(20)상에 선택적인 실리콘 성장 공정을 수행하여 그 기판(10)의 소오스/드레인 영역(15)을 확장한다.
도 2F에 도시된 바와 같이, 상기 소오스/드레인 영역(15)에 불순물 이온을 주입하여 소오스/드레인(S/D)을 형성한다.
도 2G에 도시된 바와 같이, 상기 소오스/드레인(S/D)을 포함하는 기판(20) 상에 Co 금속층을 형성하고 열처리하여 그 소오스/드레인(S/D) 상에 실리사이드층(26)을 형성한다.
도 2H에 도시된 바와 같이, 도 2G의 상기 기판(20) 전면에 질화막 및/또는 산화막(27)을 증착 방법으로 형성한다.
도 2I에 도시된 바와 같이, 도 2H의 상기 기판(20) 상부를 화학기계적 연마(CMP) 방법으로 연마하여 상기 폴리실리콘 게이트(22)가 노출되도록 한다.
다음, 도 2J에 도시된 바와 같이, 상기 노출된 폴리실리콘 게이트(22)내에 Ge 이온을 주입하여 그 폴리실리콘 게이트(22)를 비정질화 시킨다. 한편, 상기 Ge 이온의 주입전에 As, B, P, 및 In 중의 하나를 상기 폴리 실리콘 게이트(22)내에 도핑하여도 좋다.
도 2K에 도시된 바와 같이, 도 2J의 상기 기판(20)의 전면에 Ti, Co, Ni, Mo 및 Ta 중의 하나로 이루어진 금속층(28)을 형성한 후 열처리하여, 도 2L에 도시된 바와 같이 상기 폴리실리콘 게이트(22)를 FUSI 게이트(22a)로 만들도록 한다. 상기 열처리 후, 상기 FUSI 게이트(22a) 상에 잔존하는 금속막을 건식 식각 또는 습식 식각을 통해 제거하는 공정을 수행할 수 있다.
도 3 은 본 발명에 따른 풀리 실리사이드 게이트의 시트 저항을 나타내는 그래프로서 실험 조건은 Source gas=Ge, 가속 E=20KeV, DOSE=1E14atoms/cm2, 예상 Rp (projected range)= 200A 이다. 상기 그래프의 세로 방향은 측정된 저항값을 크기 순서로 나열한 것으로 Rs값의 균일도를 의미하고, 하단의 숫자는 Rs 값을 의미한다. 상기 그래프에 도시된 바와 같이 종래의 FUSI 게이트와 비교하여 본 발명에 따른 FUSI 게이트의 시트 저항이 매우 낮아졌음을 알 수 있다.
이상, 상세히 설명한 바와 같이 본 발명에 따른 FUSI 게이트를 가진 반도체 소자의 제조 방법은, 게이트 전체가 균일한 NiSi 갖도록 하여 게이트의 시트 저항을 낮추고 누설전류의 발생을 줄이는 효과가 창출된다.

Claims (14)

  1. 기판 상에 폴리 실리콘 층을 형성하는 단계;
    상기 폴리 실리콘 층을 게이트 패턴으로 만드는 단계;
    상기 게이트 패턴을 비정질화 하는 단계; 및
    상기 비정질화된 게이트 패턴을 풀리 실리사이드 게이트로 만드는 단계를 포함하여 구성된 것을 특징으로 하는 풀리 실리사이드 게이트의 형성 방법.
  2. 제 1 항에 있어서,
    상기 게이트 패턴의 비정질화는 상기 게이트 패턴에 Ge 이온을 주입하여 이루어짐을 특징으로 하는 풀리 실리사이드 게이트의 형성 방법.
  3. 제 2 항에 있어서,
    상기 Ge 이온의 주입 전에 As, B, P, 및 In 중의 하나를 상기 게이트 패턴에 도핑하는 단계를 더 수행 함을 특징으로 하는 풀리 실리사이드 게이트의 형성 방법.
  4. 제 1 항에 있어서,
    상기 풀리 실리사이드 게이트는 상기 비정질화된 게이트 패턴 상에 금속층을 형성하고 열처리하여 만드는 것을 특징으로 하는 풀리 실리사이드 게이트의 형성 방법.
  5. 제 4 항에 있어서,
    상기 열처리 후, 상기 풀리 실리사이드 게이트 상에 잔존하는 금속막을 제거하는 공정을 더 수행함을 특징으로 하는 풀리 실리사이드 게이트의 형성 방법.
  6. 제 5 항에 있어서,
    상기 잔존하는 금속막을 건식 식각 또는 습식 식각을 통해 제거함을 특징으로 하는 풀리 실리사이드 게이트의 형성 방법.
  7. 제 4 항에 있어서,
    상기 금속층은 Ti, Co, Ni, Mo 및 Ta 중의 하나로 이루어진 것을 특징으로 하는 풀리 실리사이드 게이트의 형성 방법.
  8. 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 패터닝된 폴리실리콘 게이트 및 절연층을 형성하는 단계;
    상기 패터닝된 폴리 실리콘 게이트의 양측에 측벽 스페이서를 형성하는 단계;
    상기 측벽 스페이서를 가진 상기 폴리 실리콘 게이트의 양측의 상기 기판내 에 소오스 영역 및 드레인 영역을 형성하는 단계;
    상기 소오스 영역 및 상기 드레인 영역 상에 실리사이드층을 형성하는 단계;
    상기 전체 구조 위에 절연막을 형성하는 단계;
    상기 폴리 실리콘 게이트의 상면이 노출되도록 연마하는 단계;
    상기 노출된 폴리 실리콘 게이트를 비정질화 하는 단계; 및
    상기 비정질화된 폴리 실리콘 게이트를 풀리 실리사이드 게이트로 만드는 단계를 포함하여 구성된 것을 특징으로 하는 풀리 실시사이드 게이트를 가진 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 폴리 실리콘 게이트의 비정질화는 상기 폴리 실리콘 게이트에 Ge 이온을 주입하여 이루어짐을 특징으로 하는 풀리 실시사이드 게이트를 가진 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 Ge 이온의 주입 전에 As, B, P, 및 In 중의 하나를 상기 폴리 실리콘 게이트에 도핑하는 단계를 더 수행 함을 특징으로 하는 풀리 실시사이드 게이트를 가진 반도체 소자의 제조 방법.
  11. 제 9 항에 있어서,
    상기 풀리 실리사이드 게이트는 상기 비정질화된 게이트 패턴 상에 금속층을 형성하고 열처리하여 만드는 것을 특징으로 하는 풀리 실시사이드 게이트를 가진 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 열처리 후, 상기 풀리 실리사이드 게이트 상에 잔존하는 금속막을 제거하는 공정을 더 수행함을 특징으로 하는 풀리 실시사이드 게이트를 가진 반도체 소자의 제조 방법.
  13. 제 12 항에 있어서,
    건식 식각 또는 습식 식각을 통해 상기 잔존하는 금속막을 제거함을 특징으로 하는 풀리 실시사이드 게이트를 가진 반도체 소자의 제조 방법.
  14. 제 11 항에 있어서,
    상기 금속층은 Ti, Co, Ni, Mo 및 Ta 중의 하나로 이루어진 것을 특징으로 하는 풀리 실시사이드 게이트를 가진 반도체 소자의 제조 방법.
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