TW469565B - Semiconductor device and method of manufacturing same - Google Patents

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Yoshinori Okumara
Tomohiro Yamashita
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Mitsubishi Electric Corp
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Description

4 69 56 5 五、發明說明（1) [發明所屬之技術領域] 本發明係關於半導體裝置及其製造方法’尤其關於具有 MOS電晶體之半導體裝置之改良者。 [先前技術] 在半導體裝置尤其CM0S邏輯元件或動態RAM(DRAM)之情 況，隨著高集積化、大容量化之進展’附帶有各種問題° 以下，關於CMOS邏輯元件或DRAM各別說明製造步驟（製 程），而關於各自所涉及之問題加以提述。 〈關於CMOS邏輯元件〉 首先，利用依順序展示製造步驟之圖98〜圖100來說明 習知之CMOS邏輯元件80之製造方法。又按，CMOS邏輯元件 80之結構示於說明最後〈製造〉步驟之圖1 09中。再者，在 以下之說明中，矽半導體基板之導電型為P型。 在圖98所示之步驟中，在P型矽半導體基板1之主面内選 擇形成元件分離（區）2 ’以規定複數之活性區域。然後， 在未圖示之光刻膠為罩幕之下，施行P型不純物離子及N型 不純物離子各別之選擇性注入，藉此在p型；5夕半導體基板1 内形成P型井區域3及N型井區域4 ^又按，p型井區域3將成 為N道M0S電晶體區域（NM0S區域），而n型井區域4將成為p 道M0S電晶體區域（PM0S區域）。 ~ 其次，在圖99所示之步驟中，在p型井區域3 型井區 域4上，形成絕緣膜5，後來成為閘極絕緣膜者，繼之全面 形成多晶矽膜6，其為後來成為閘極之一部分之膜。 其次，在圖100所示之步驟中，在N型井區域4上形成光
469565 五、發明說明（2) 刻膠R1 ’而在此光刻膠R1為罩幕之下’將N型不純物離子 按較高濃度（N+)注入P型井區域3上之多晶矽膜6，以形成N+ 摻雜多晶矽膜6b。 在除去光刻膠R1後，在圖1〇1所示之步驟中，在p型井區 域3上形成光刻膠R2，而在此光刻膠R2為罩幕之下，將p型 不純物離子按較高濃度（P+)注入N型井區域4上之多晶石夕膜 6，以形成P+摻雜多晶矽膜6 c。 其次’在圖1 0 2所示之步驟中’ N+摻雜多晶石夕膜6 b及p+ 摻雜多晶矽膜6c上選擇地形成光刻膠（未圖示），而在此光 刻膠為罩幕之下施行蝕刻，藉此同時形成N+多晶矽閘1 〇 b 及P+多晶矽閘1 0 c。又按’在以後之說明中，有時將兩者 簡稱為多晶矽閘10b及10c。 其次，在圖1 0 3所示之步驟中’在N型井區域4上形成光 刻膠R3，而在多晶矽閘1 〇b及光刻膠R3為罩幕之下，將低 劑量（1 X ΙΟ”〜1 X i〇15cm-2)之n型不純物（As或？）離子注入 P型井區域3内，以形成N—源極.汲極區域1 2。 在除去光刻膠R3後，在圖1 04所示之步驟中，在P型井區 域3上形成光刻膠R4，而在多晶矽閘i〇c及光刻膠R4為罩幕 之下’將低劑量（1 X 10〗3〜1 X l〇i4cnr2)之P型不純物（B或 B?2)離子注入n型井區域4内，以形成p-源極.汲極區域 1 4。又按，在以後之說明中，有時將N-源極.汲極區域1 2 及P-源極没極區域1 4簡稱為源極.沒極區域1 2及1 4。 在除去光刻膠R4後，全面形成氮化膜，然後將該氮化膜 藉異方性蝕刻法予以深蝕，藉此如圖1 〇 5所示，在多晶矽
：\2D-CODE\90-〇3\89125118.ptd 第6頁 469565 五、發明說明（3) 閘1 Ob及1 〇c之側面形成侧壁氮化膜1 7。又按，此際選擇地 除去絕緣膜5，藉此在多晶矽閘1 0 b及1 0 c之下部形成閘極 絕緣膜5 b及5 c。 其次，在圖1 0 6所示之步驟中，在N型井區域4上形成光 刻膠R5，而在p型井區域3上之多晶矽閘1 Ob、侧壁氮化膜 1 7、以及光刻膠R 5為罩幕之下，將高劑量（1 X 1 〇15〜1 X 1016cnrz)之N型不純物離子注入P型井區域3内，以形成N+源 極.汲極區域1 8。 在除去光刻膠R5後，在圖107所示之步驟中，在P型井區 域3上形成光刻膠R6，而在N型井區域4上之多晶矽閘l〇c、 側壁氮化膜1 7、以及光刻膠R 6為罩幕之下，將高劑量（1 x 1 015〜1 X 1 〇16 cm—2)之P型不純物離子注入N型井區域4内， 以形成P+源極‘没極區域20。又按，在以後之說明中，有 時將N+源極·汲極區域1 8及P+源極·汲極區域20簡稱為源 極*汲極區域1 8及2 0。 在除去光刻膠R 6後，全面形成高熔點金屬（如鈦、姑等） 膜，而在氮氣氣氛中予以熱處理，藉此如圖108所示，在 多晶矽閘1 0 b及1 0 c上藉矽化物形成反應形成高熔點金屬矽 化物（如TiSi2、CoSi2等）膜23b及23c，再者，在源極.汲 極區域18及20上亦同時形成高溶點金屬石夕化物之膜59b及 59c。又按’在圖108中展示一種除去未反應之高熔點金屬 膜後之狀悲。即’使用所s胃之S a 1 i c i d e P r ◦ c e s (暫稱”石夕 化金屬鹽法"）。 其次’在圖1 0 9所示之步驟中’全面形成層間絕緣膜
瞧1_
C:\2D-C0DE\90-03\89125118.ptd 第7頁 469565
五、發明說明（4) 55，而以可達源極.汲極區域丨8及2〇之方式形成接觸孔 56。然後，用金屬塞（例如由鎢所形成者）57來填充接 56内，而以可覆蓋該金屬塞57之方式在層間絕緣膜55上 紹配線58經過圖型化，於是得到CM〇s邏輯元件8〇。 〈關於DRAM元件〉 〜，DRAM元件之情況，在維持軟體錯誤耐性及確保電容哭 容量之目的下，從4MB(4百萬數元）DRAM世代以後—== ::Ϊ ΐ : Ϊ Ϊ ί :此記憶格三次元化用之裝置隨著DRAM 世代之更新而被淘汰，而逐漸集約於堆積式哭 — V* Φ ^ 3S EH 分 早 7L 及 與溝式電容器單元（在矽基板内形成溝而利用其 確保電容器之容量）相反地，堆積式電容器單元係以ς 於矽基板上之方式所形成，而利用其高度來確保電容器之 容量。其代表例包括：從16MB DRAM世代開始使用之膜 積式電容器單元；從640 DRAM世代開始使用之圓' 容器單元；葉片式電容器單元；以及厚膜粗面式哭星 元等。兹關於具有屬於此等堆積式電容器單元之 ^ 容器單元之DRAM90之製造方法，在利用依順序展示二=牛 驟之圖110(〇、（1〇〜圖125(8)、（13)之下，加以說 / 又按，DRAM90之結構示於說明最後製造步驟之圖 125(a)、（b)中。再者，在以下之說明中，圖η〇〜 $ 中之（a)為展示DRAM90之記憶格部之部分斷面圖， 〜圖125中之（b)為展示形成於DRAM9〇之記憶格部周 邊電路部（如讀出放大器、解碼器等）之部分斷面圖。再
IM C:\2D-00DE\90-03\891251l8.ptd 第8頁 469565 五'發明說明（5) ~ 者’矽半導體基板之導電型為P型。 一首先，在圊110(a)及圖11〇(b)所示之步驟中，在p型矽 半導體基板1内選擇形成元件分離（區）2 ^ 雜：在未圖示之光刻膠為罩幕之下，施行?型不純物 型不純物離子各別之選擇性注人，藉此針型石夕半 導體基板1内之記憶格部形成p型井區域3 之周邊電路部形成P型井區域3b&N型井區域4。 内 其次，在圖111(a)及圖111(b)所示之 I:周部之全面形成絕緣膜5,後來成為閑極絕T :t ’扇之王面形成多晶矽膜6 ’其為後來成為閘極之— =之膜。然後，錢錢法或CVD法全面形成石夕化鎮（叫） 其次’在圖U2(a)及圖112⑴所示之步驟'中，在周 路部之N型井區域4上开彡点#功丨政_ d 1 , ^ ^ ^ 膝 而在此光刻膠以為罩 幕之下，將N型不純物離子按較高濃度(N+)注入記 罩 之P型井區域3a上及周邊電路部之p型井區域扑上之多b曰 膜6，以形成N+摻雜多晶矽膜6a及6b。 日曰夕 在除去光刻膠“後，在圖113(a)及圖113(1〇所示之步 、，在記憶格部之P型丼區域3a上及周邊電路部之p ^ 域3b上形成光刻膠R2，而在此光刻膠R2為罩幕之 品 型不純物離子按較高濃度（P+)注入N型井區域4上 膜6，以形成P+摻雜多晶矽臈6c。 夕日日砂 在除去光刻膠R2後，在圖114(a)及圖114(b) 中’全面形成氮化膜9。 ’、 v鄉
C:\2D-OODE\90-O3\89125118.ptd 苐9頁 469565 五、發明說明（6) 其次，在圖115(a)及圖115(b)所示之步驟中，在氮化膜 9上選擇地形成未圖示之光刻膠，而在此光刻膠為罩幕之 下，選擇地蝕刻矽化鎢膜61，N+摻雜多晶矽膜6a及6b ,以 及P+摻雜多晶石夕膜6 c，藉此各別同時地，在記憶格部之p 型井區域3a上及周邊電路部之P型井區域3b上形成N+多晶 矽化物閘極62a及62b，以及在周邊電路部之N型井區域4上 形成P多晶矽化物閘極62c。 在此，N+多晶矽化物閘極6 2 a及6 2 b各別形成一由π摻雜 多晶矽膜6a及6b與矽化鎢膜6 la及6 lb之積層而成之積層構 造，在各該閘之上部有氮化膜9之殘存部分即上部氮化膜 9a 及9b。 ' 再者’ P+多晶矽化物閘極6 2 c形成一由p+摻雜多晶石夕膜6 與碎化鶴膜61c之積層而成之積層構造，在該閘之上部有 氮化膜9之殘存部分即上部氮化膜9 c。此時，亦在記憶格 部之元件分離（區）2之上部形成有字線（轉移閑）6 2，其構 造與多晶矽化物閘極6 2 a相同。又按，在以後之說明中， 有時將N+多晶石夕化物閘極62a及6 2b以及p+多晶矽化物閘極 62c簡稱為多晶矽化物閘極62a、62b、以及62c。 其次’在圖116(a)及圖116(b)所示之步驟中，在N型井 區域4上形成光刻勝R 3 ’而在多晶石夕化物閘極6 2 a及6 2 b以 及光刻㈣為罩幕之下，將低劑量(1 x J ; = 2二 之N型不純物（a s或P )離子注入記憶格部之p型井區域3 a内 及周邊電路部之P型井區域3b内，以各別形成r源極.汲 極區域121a、122a、123a、以及12。
C： UD-C0DE\90-03\S91251 lS.ptd
469565 五、發明說明（7) 在除去光刻膠R3後，在圓117(a)及圖117(b)所示之步驟 中，在記憶格部之P型井區域3a上及周邊電路部之p型井區 域3 b上形成光刻膠R 4 ’而在多晶石夕化物閘極6 2 c以及光刻 膠R4為罩幕之下，將低劑量（1 X 1 〇]3〜1 X 1 〇i4cnf2 )之p型 不純物（B或BF2)離子注入N型井區域4内，以形成p-源極. 汲極區域1 4。又按’在以後之說明中，有時將纩源極.汲 極區域1 2 1 a〜1 2 3 a、1 2、以及P-源極·汲極區域1 4簡稱為 源極·没極區域1 2 1 a〜1 2 3 a、1 2、以及1 4。 在除去光刻膠R4後，在圖118(a)及圖118(b)所示之步驟 中，全面形成氮化膜1 5。氮化膜1 5乃以可保持由多晶矽化 物閘極62a、62b、62c、以及字線62所構成之凹凸輪廓形 狀之方式形成30nm〜lOOnm之厚度。繼之，在記憶格部之p 型井區域3a上及周邊電路部之N型井區域4上形成光刻踢 R5，而在此光刻膠R 5為罩幕之下，將周邊電路部之p型井 區域3 b上之氮化膜1 5藉異方性蝕刻法予以深蝕，藉此在多 晶矽化物閘極6 2 b及上部氮化膜9 b之側面形成侧壁氮化膜 1 7。又按，此際選擇地除去絕緣膜5，藉此在多晶矽化物 閘極62b之下部形成閘極絕緣膜5b。 然後，在多晶矽化物閘極62b、側壁氮化膜1 7、以及光 刻勝R 5為罩幕之下，將高劑量（1 X 1 〇】5〜4 X 1 〇〗5 cm-2 )之n 型不純物（A s或P)離子注入P型井區域3 b内，以形成N+源 極•汲極區域181及182。 在除去光刻膠R5後’在圖119(a)及圖119(b)所示之步驟 中，在記憶格部之P型井區域3 a上及周邊電路部之p型井區
C:\2D-CODE\9O-03\S9125n8.ptd 第11頁 4 09 56 5 五、發明說明（8) 域3b上形成光刻膠R6，而在此光刻膠R6為罩幕之下，將周 邊電路部之N型井區域4上之氮化膜1 5藉異方性蝕刻法予以 深蝕’藉此在多晶矽化物閘極6 2 c及上部氮化膜9 c之側面 形成側壁氮化膜1 7。又按，此際選擇地除去絕緣膜5，藉 此在多晶石夕化物閘極6 2 c之下部形成閘極絕緣膜5 c。 然後，在多晶矽化物閘極6 2 c、侧壁氮化膜1 7、以及光 刻勝R 6為罩幕之下，將高劑量（1 X 1 015〜4 X 1 015 cnf2)之P 型不純物（B或BF2)離子注入N型井區域4内，以形成P+源 極·汲極區域2 0 1及2 0 2。又按，在以後之說明中，有時將 N+源極*汲極區域181、182及P+源極.汲極區域201、202 簡稱為源極.汲極區域1 8 1、1 8 2，及2 0 1、2 0 2。 在除去光刻膠R 6後，全面形成南炫點金屬（如欽、钻等） 膜’而在氮氣氣氛中予以熱處理，藉此在圖120(a)及圖 1 2 0 (b )所示之步驟中，在源極.没極區域1 81、1 8 2，及 2 0 1、2 0 2上藉矽化物反應形成高熔點金屬梦化物（如τ i S i2 、CoSi2等）膜59b及59c。又按’在圖120(a)及圖120(b)中 展示一種除去未反應之高熔點金屬膜後之狀態。 其次，在圖121(a)及圖121(b)所示之步驟中，全面形成 層間絕緣膜40，藉CMP(Chemical Mechanical P〇liShing) 處理予以平坦化後，在記憶格部同時形成穿通上述層間絕 緣膜4 0及絕緣膜5而到達源極，汲極區域1 2 2 a之元線接觸 孔4 1 a以及到達源極·汲極區域1 2 1 a及1 2 3 a之存儲節點接 觸孔41 b。又按，此際選擇地除去絕緣膜5，以在$曰访& 物閘極6 2 a之下部形成閘極絕緣膜5 a。
469 56 5 五、發明說明（9) 然後，在層間絕緣膜40之全面形成導電膜（例如含有N型 不純物，多晶矽膜），並且用該導電膜填滿元線接觸孔4 i a 及存儲節點接觸孔41 b内。然後，藉CMP處理來除去層間絕 緣膜40上之導電膜，而在元線接觸孔41a及存儲節點接觸 孔41b内形成多晶矽塞42a及42b。 此時，多晶矽化物閘極6 2a由於被覆有上部氮化膜仏及 氮化膜1 5而受到保護，以免於形成接觸孔時被蝕刻。 又按，在氮化膜15中，與多晶矽化物閘極62a及上部氮 化膜9a之側面接觸之部分予以稱為側壁氮化膜ΐ5ι。 其次，在圖122(a)及圖122(b)所示之步驟中，在犀 緣膜40之全面上形成層間絕緣膜43 '然後，在記憶：
形成-穿通層間絕緣膜43而達到多晶矽塞42a之 J 44，並且在周邊電路部同時形成穿通層間絕 :。源極·沒極區域181、182及如、加之接觸孔= 及而 其後，在層間絕緣膜43之全面上形成高炫 鶴等)膜’並且用該高溶點金屬來填充 屬= 心、他内。然Η照相製版及㈣及:觸孔 線層47。 /取兀線46及配 β其次，在圖123(a)及圖123(b)所示之步驟中，全 乳化臈’而予以平坦化’以形成層間絕緣膜仏 / 間絕緣膜48被稱為存儲節點下層之層間絕 ， 他層間絕緣膜有所區別。 ' M 以便與其 然後，至少在記憶格部中，形成一穿 风牙通層間絕緣臈48及 第13頁 C:\2D-O0DE\90-03\891251l8.ptd 469565 五、發明說明Go) 43:ΐ到多晶石夕塞仏之存儲節點接觸孔49 其次，隨著層間絕緣膜48 觸孔49。 存錯節點者，亦將存儲節點接觸孔體層，用以形成 點形成用之導體層。 内真充以上述存儲節 然後，在全面上形成一厚絕緣 之步驟’以僅有底面臈50(構成存儲’^過照相製版及银刻 50上之厚絕緣膜可殘存之方式， 卩..，之底部）及底面膜 體層之厚絕緣Μ。在此，底面膜„儲節點形成用之導 筒電容器形成用之絕緣膜5〗。、 之厚絕緣膜被稱為圓 其次，在圖124 (a)及圖124(b)所- 形成導體層，肖以形成存儲節點者不之步驟中’再次全面 之導體層僅可殘存於底面膜50及圓铭^以存儲節點形成用 膜51之周圍之方式選擇地除去存儲:電容器形成用之絕緣 在此，所殘存之存儲節點形成用之』點形成用之導體層。 52，以構成存儲節點之側壁部。又體層乃成為侧面膜 膜52構成存儲節點別。 文由底面臈50與側面 其次’僅除去圓筒電容器形 膜50及側面膜52之表面上形成電=絕緣臈51後，在底面 後，全面形成—被用以形成格板之=閘極絕緣膜5 3。然 版及蝕刻之步驟，使該導電膜僅電媒，以經過照相製 所殘存之格板形成用之導電臈乃=於記憶格部。在此， 其次，在圖1 2 5 (a)及圖1 2 5 (b )所:格板電極5 4。
C:\2D-CODE\90-03\89125118.ptd # 14頁 氧化膜，而予以平坦化，以形成層=之步驟中，全面形成 間絕緣膜55被稱為鋁配線下層^絕緣膜55。又按，層 _ 層間絶緣膜，以便與其他 469565 五、發明說明（11) ~~~---- 層間絕緣膜有所區別。 繼之’在記憶格部中以可穿通層間絕緣膜5 5而達到格板 電極54之方式，且在周邊電路部中以可穿通層間絕緣膜 及48而達到配線層47之方式，形成接觸孔56。 其次’用金屬塞（例如由鎢所形成者）57來填充接觸孔56 内’而以可覆蓋該金屬塞57之方式在層間絕緣膜55上 配線58經過圖型化，藉此可得到具有圓筒式電容器
Ι)ίϊΜ0Ο。 千几 I
[本發明所欲解決之問題] 〈CMOS邏輯元件上之難題〉 一 f先’根據利用圖98〜圖1〇9所說明之習知之⑽ 兀件80之製造方法，關於CMOS邏輯元件上之難題（有# = 決之問題）加以言兒日月。 t κ難喊（有待解 可預料），在元件之定標（scau 造成各種問題。長f變得愈短之傾向，而由此 之衝穿，閉極之片 1刻間極時之對閘極絕緣膜 與閘極端之重叠π = 增兩，以及由上部配線之接觸孔 增大。 *限度之確保所引起之邏輯閘陣列部之 〈對閘極絕緣骐之衝穿〉 絕用圖102所做之說明，基本上係在 者。然而’在元極，緣Μ)充當㈣制止劑之下進行 緣膜5變薄，絕緣1定標（定比”夸’若使閘極絕緣模即
C:\2D-CODE\90-03\8912511S. Ptd 第15頁 、，表膦5則變得無法以蝕刻制止劑起作用，Ρ絕 五、發明說明（12) 造成蝕刻之進展衝穿絕緣膜5而達到源極·汲極區域預定 部分（將成為源極·汲極區域之部分）之現象。此一現象即 為银刻閑極時之閘極絕緣膜被衝穿之問題。 〈閘極之片電阻之增高〉 再者，在元件之定標時，若使閘極之長度變短，閘極之 片電阻則會增高。因此，CMOS之閘遲延時間變長而阻礙高 速動作。此即為閘極之片電阻之增高之問題。為了解決此 一問題，在習知之CMOS邏輯元件之情況，如上述利用圖 1 08所做之說明，藉11矽化金屬鹽法”，在多晶矽閘1 Ob及 1 0 c上形成高熔點金屬矽化物之膜2 3 b及2 3 c而形成多晶矽 化物閘極，俾可降低閘極之電阻。然而，在設定此種結構 之場合，則造成邏輯閘陣列部之面積增大之問題。 〈邏輯閘陣列部之面積增大〉 即，為了減少邏輯閘陣列部之面積，採取一種將上部配 線之連接用之接觸孔與閘極端部之重疊限度縮小至重疊精 度以上之手法，然而在此場合，在上述多晶石夕化物閘極之 情況，由於高爆點金屬石夕化物之膜2 3 b及2 3 c位於最上部， 從上部配線伸出之接觸孔會與閘極發生短路。為了迴避此 項短路，從上部配線伸出之接觸孔與閘極之重疊限度必需 予以確保至重疊精度之程度。 此項重疊精度不會變小至可與電晶體之閘長之定標成正 比之程度，因此邏輯閘陣列部之面積亦不會變小至可與電 晶體之閘長之定標成正比之程度。此一問題即為，由上部 配線之接觸孔與問極端之重疊限度之確保所引起之邏輯閘
C:\2D-mDE\90-03\89125118.ptd 第16頁 469565 五、發明說明（13) 陣列部之面積增大之問題。 〈DRAM上之難題〉 其次’根據利用圖1 1 0 ( a)、（ b)〜圖1 2 5 ( a )、（ b )所說明 之習知DRAM90之製造方法，關於DRAM上之難題加以說明。 在DRAM亦有與CMOS邏輯元件相同之問題··即，在元件之 定標時，若使閘極之長度變短，閘極之片電阻則會增高， 致使閘遲延時間變長而阻礙高速動作。 為了解決此一問題，在DRAM90中，如前述利用圖115 (a )、（ b)所做之說明’設定閘極為由多晶石夕化鑛膜所構成 之多晶矽化物閘極62a、62b、以及62c。 再者，問極絕緣膜之厚度係以一種對施加於記憶格部閘 極之輔增電壓（為了將記憶格之電容器之電荷設定於"H i gh ”位準，而施加於閘極之比電源電壓為高之電壓）可保證間 極絕緣膜可靠性之方式予以決定者。再者，如前述利用圖 111 (a )、（ b)所做之說明，在周邊電路部中亦形成與記憶 格部之絕緣膜相同厚度之絕緣膜5 (具有與輔增電壓相對應 之厚度），因此，使周邊電路部之CMOS邏輯元件之電流驅 動能力變得小於同一世代之具有包含適當厚度之閘極絕緣 膜之結構之CMOS邏輯元件。 然而，近年來’對顯著高速化之MPU(Micr〇 Pr*Qeessing U n i t)追加D R A Μ性能以提高實效性之元件性能之要求增 強，而S(Synchronous)DRAM 、DDR(Double Data Ratio) DRAM、以及R(Rambus)DRAM等之與高速介面相對應之DRAM 受到注目。在此等DRAM之情況’對周邊電路部之⑶⑽邏輯
469565 五、發明說明（14) 元件亦要求與同一世代之CMOS邏輯元件相同之程度之性 能。 因此，關於周邊電路部之CMOS邏輯元件亦逐漸考慮，在 配合電源電壓之下使閘極絕緣膜之厚度變薄。但，在此場 合，在周邊電路部亦在閘極之成形時因蝕刻而造成閘極絕 緣膜被衝穿之問題。 本發明係為了解決如上所述之問題而創案之發明，其目 的在於防止CMOS邏輯元件及DRAM中之閑極絕緣膜之被衝穿 以及防止閘極之片電阻之增高之同時，防止CMOS邏輯元件 中之邏輯閘陣列部之面積之增大。 [解決問題之手段] 本發明有關之申請專利範圍第1項之半導體裝置為具備 至少一個包括被配設於半導體基板上之M0S電晶體在内之 電路部之半導體裝置，其中該M0S電晶體具備：配設於上述 半導體基板上之問極絕緣膜；由配設於上述閘極絕緣膜上 之圖型化多晶矽膜與配設於上述圖型化多晶矽膜上之矽化 物膜所構成之多晶矽化物閘極；配設於上述多晶矽化物閘 極之側面之侧壁絕緣膜，其上部端面與上述多晶矽化物閘 極之上主面形成約略同一之平面；以及配設於由上述多晶 矽化物閘極之上主面與上述侧壁絕緣膜之上部端面所構成 之平面區域上之上部構造體。 本發明有關之申請專利範圍第2項之半導體裝置為，其 中之上述側壁絕緣膜及上述上部構造體均為氮化膜者。 本發明有關之申請專利範圍第3項之半導體裝置為，其
C:\2D-O0DE\90-03\89125118.ptd 第18頁 469565 五、發明說明（15) 中之t述石夕化物膜為矽化鈦膜或矽化鈷膜者。 本發明有關之申請專利範圍第4項之半導體裝置為，其 之上述上部構造體為金屬膜者。 本發明有關之申請專利範圍第5項之半導體裝置為，其 中之上述砂化物膜為矽化鈦膜或矽化鈷膜，且上述金屬膜 為有以可接觸於至少上述石夕化物膜之主面上之方式配設 之阻障金屬膜以及配設於上述阻障金屬膜上之鎢膜或銅^ 者。 本發明有關之申請專利範圍第6項之半導體裝置為，其 中之上述阻障金屬膜為氮化鈦膜或氮化鈕膜者。 本發明有關之申請專利範圍第7項之半導體裝置為具備 至少一個包括被配設於半導體基板上之_5電晶體在内之 電路部之半導體裝置，其中該MOS電晶體為具備：以所含第 一部分可接觸於上述半導體基板上之方式配設之閘極絕緣 膜，被配設於上述閘極絕緣膜之上述第一部分上之同時在 所含之側面被覆有上述閉極絕緣膜之第二部分之金屬問； 以及在上述閘極絕緣膜之第二部分居間之設之側壁 絕緣膜者。 本發明有關之申請專利範圍第8項之半導體裝置為，其 中之上述金屬閘為鎢膜或鋼膜者。 本發明有關之申請專利範圍第9項之半導體裝置為，其
中之上述閘極絕緣膜為藉CVD 柯w υ沄所形成之絕緣膜者。 發月有關之申請專利範圍第1〇項之半導體裝置為，其 之上述至少一個電路部為資料保持部以及與上述資料保
第19頁 Μ C:\2D-C0DE\90-03\89125118.ptd 469 56 5 五、發明說明（16) 持部連動動作之周邊電路部，且上述MOS電晶體係配設於 上述資料保持部者。 本發明有關之申請專利範圍第11項之半導體裝置為，其 中之上述至少一個電路部為形成於上述半導體基板上之資 料保持部以及與上述資料保持部連動動作之周邊電路部， 且上述MOS電晶體係配設於上述周邊電路部者。 本發明有關之申請專利範圍第1 2項之製造半導體裝置之 方法為，用以製造—種具備至少一個包括被配設於半導體 基板上之M 0S電晶體在内之電路部之半導 體之製造步驟為具備:在上述半導^ I · / 厂在上述％緣M上全面形成多晶矽膜之 上述多晶矽膜上全面形成第一氮化膜之步驟 (c) ，在配合上述M〇s電晶體之 -氮化膜之圖型化以形成 ：良之下^丁上述第 為罩幕之下，施行t t 而在該上部氮化膜 化多晶石夕膜上積声右^夕晶矽膜之圖型化，以形成在圖型 y膜上槓滑有上述>立氣 (d) .在上诚容θ功„疋上J亂化膜之多晶石夕閘之步驟 t 述閘之侧面形成側壁氮化膜之+驟. 用層間絕緣膜來填充上述 氣化M之步脉（e)， 閘後，以可令上述上邻1 "則壁氮化膜之多晶矽 層間絕緣膜平坦化之；U膜之上主面露出之丨式使上述 (g);使上述凹部之底部 土 "模以形成凹部之步驟 以形成矽化物膜而形成多θ 多晶矽膜經過矽化 用上部構造體來填充ί;二“二=驟(…及
C:\2D-CDDE\90-03\89i25n8.ptd 第20頁 469565 五、發明說明（17) 本發明有關之申請專利範圍错。 方法為，…驟⑴包括軌之製造半導體裝置之 部而以上述上部構造體僅可殘 化膜來填充上述凹 平坦化之步驟者。 了殘存於上述凹部内之方式予以 本發明有關之申請專利節圖楚_! t + A，卜.f + 1 β / 第4項之製造半導體裝置之 方法為，上述步驟（1 )包括.力μ + · 述凹邛之内面形成阻障金 屑膜之少鄉，用鶴膜或鋼滕难按士 ⑴膜不填充被覆有上述阻障金屬膜 在=面上之上述凹部之步驟；以及以上述上部構造體僅可 殘存於上述凹部内之方式使上述阻障金屬膜及上述鎢膜或 銅膜平坦化之步驟者。 本發明有關之申請專利範圍第〗5項之製造半導體裝置之 方法為，上述步驟（e)包括一以可保持上述多晶矽閘之凹 凸輪廓形狀之方式使第三氮化膜覆蓋上述多晶矽閘之步 称’且上述第二氮化膜中之接觸於上述多晶石夕閘側面上之 部分係成為上述側壁氮化臈者。 再者’本發明之製造半導體裝置之方法為，在上述步驟 (e )包括下述步驟：即以可保持上述多晶石夕閘之凹凸輪廓形 狀之方式使第三氮化膜覆蓋上述多晶矽閘而藉異方性蝕刻 法深触該第三氮化膜以形成上述侧壁氮化膜之步驟者。 再者，本發明之製造半導體裝置之方法為，用以製造一 種具備至少一個包括被配設於半導體基板上之MOS電晶體 在内之電路部之半導體裝置，而上述MOS電晶體之製造步 驟為具備：在上述半導體基板上全面形成襯底氧化膜之步 驟（a);在上述襯底氧化膜上全面形成氮化膜之步驟（b);
C:\2D-CODE\90-03\89125118.ptd 第21頁 469565 五、發明說明（18) 在上述氮化膜上全面形成平坦化之層間絕緣膜之步驟 (c);在配合上述電晶體之閘極圖型之下施行上述層間 絕緣膜及上述氮化獏之圖塑化以形成溝之步驟（d);除去 上述溝之底部之上述襯底氧化膜後’至少在與上述半導體 基板接觸之部分形成閘極絕緣膜之步驟（e );以及用金屬 膜來填充上述溝以形成金屬閘之步驟（f )者。 此外’本發明之製造半導體裝置之方法為，在上述步驟 (e)包括藉CVD法在上述溝之内面形成上述閘極絕緣膜之步 驟’且在上述步驟（f)包括用上述金屬膜來填充被覆有上 述閘極絕緣膜在内面上之上述溝之步驟者。 [發明之實施形態] <A.實施形態1> 〈A-1.製造方法〉 茲在利用依順序展示製造步驟之圖1〜圖丨8之下，說明 本發明有關之實施形態1之CMOS邏輯元件1〇〇之製造方法。 又按，CMOS邏輯元件1 〇〇之結構示於說明最後製造步驟之 圖18中。再者，在以下之說明中’矽半導體基板之導電型 為P型。 在圖1所示之步驟中，在p型矽半導體基板1之主面内選 擇地形成元件分離（區）2，以規定複數之活性區域。然 後’在未圖示之光刻膠為罩幕之下，施行p型不純物離子 及N型不純物離子各別之選擇性注入，藉此在p型矽半導體 基板1内形成P型井區域3及N型井區域4。又按，P型井區域 3將成為N道坫03電晶體區域（NM0S區域），而N型井區域4將
C:\2D-O0DE\90-03\S9I25118.ptd 五、發明說明（19) 一 ' 成為P道MOS電晶體區域（PMOS區域）。 其次’在圖2所示之步驟中，在p型井區域3及N型井區域 4上’形成絕緣膜5，後來成為閘極絕緣膜者，繼之全面形 成多晶矽膜6 ’其為後來成為閘極之一部分之膜。 其次，在圖3所示之步驟中，在n型井區域4上形成光刻 勝R1 ’而在此光刻膠R1為罩幕之下，將N型不純物（As或？） 離子按較高濃度（N+)注入P型井區域3上之多晶矽膜6，以 形成N+摻雜多晶矽膜6b。 在除去光刻膠R 1後，在圖4所示之步驟中，在p型井區域 3上形成光刻膠R2，而在此光刻膠R2為罩幕之下，將p型不 純物離子（B或BFS)按較高濃度（P+)注入N型井區域4上之多 晶矽膜6，以形成p摻雜多晶矽膜6c。又按，在以後之說 明中’有時將N+摻雜多晶矽膜6b及P摻雜多晶矽膜6c簡稱 為推雜多晶石夕膜6b及6c。 «·-塵之，在除去光刻躍·]^ 2後，在圖5所示之步驟中，全面 形成氮化膜9。 其-入，在圖6所示之步驟中，在氮化膜g上選擇地形成未 圖示之光刻膠’而在此光刻朦為罩幕之下，選擇地姓刻氮 化膜9、摻雜多晶矽膜6b及6〇，藉此在p型井區域3及N型井 區域4上同時形成N+多晶矽閘7b及P+多晶矽閘化。又按，N+ 多晶石夕閘7b具有一種在摻雜多晶矽膜6b上積層有上部氮化 膜9b之構造，而P+多晶矽閘7c具有一種在摻雜多晶矽膜6c 上積層有上部氣化膜9 c之構造。再者，.在以後之說明中， 有時將N+多晶石夕問7b及P多晶石夕閉7c簡稱為多晶砍閘几及
C:\2D-CDDE\90-03\89125118.ptd 第23頁 469 56 5 五、發明說明（20) c 。 其次’在圖7所示之步驟中，在N型井區域4上形成光刻 膠R3，而在多晶矽閘7b及光刻膠R3為罩幕之下，將低劑量 (1 X 1 013〜1 X 1 〇14cnr2)之N型不純物（As或P)離子注入p型 丼區域3内，以形成N-源極.汲極區域1 2。 其次’在除去光刻膠R3後，在圖8所示之步驟中，在p型 井區域3上形成光刻膠R4，而在多晶矽閘7c及光刻膠R4為 罩幕之下’將低劑量（1 X 1 〇13〜1 X 1 cnr2 )之p型不純物 (B或BF2)離子注入N型井區域4内，以形成p-源極.汲極區 域1 4。又按’在以後之說明中，有時將N-源極.汲極區域 1 2及P源極.汲極區域1 4簡稱為源極.汲極區域1 2及1 4。 其次，在除去光刻膠R4後，全面形成氮化膜，然後將該 氮化膜藉異方性蝕刻法予以深蝕，藉此如圖9所示，在多 晶石夕閘7 b及7 c之側面形成側壁氮化膜1 7 1 °又按，此際選 擇地除去絕緣膜5，藉此在多晶矽閘7b及7c之下部形成閘 極絕緣膜5b及5c。 其次，在圖1 0所示之步驟中，在N型井區域4上形成光刻 耀·Ι?5 ’而在P型井區域3上之多晶梦閘7b、侧壁氣化臈 171、以及光刻膠R5為罩幕之下，將高劑量（1 X ΙΟ!5〜4 x 1015cm-2)之N型不純物（As或P)離子注入P型井區域3内，以 形成N+源極·汲極區域1 8。 其次，在除去光刻膠R 5後，在圖1 1所示之步驟中，在p 型井區域3上形成光刻膠R6，而在N型井區域4上之多晶石夕 閘7 c、側壁氮化膜1 7 1、以及光刻膠R 6為罩幕之下，將高
C:\2D-CODE\9O-03\891251 ]8.ptd 第 24 頁 469565 五、發明說明（21) 劑ΐ(1 X 1〇15〜4 X l〇i5cm-2)之p型不純物（B或^卩2)離子注入 N型井區域4内，以形成p源極汲極區域2〇。又按，在以 後之說明中，有時將附源極.汲極區域丨8及？+源極.汲極 區域2 0簡稱為源極，汲極區域1 8及2 〇。 其次，在除去光刻膠R6後，全面形成高熔點金屬（如 欽、録等）臈’而在氮氣氣氛中予以熱處理，藉此如圖j 2 所示，在源極.汲極區域丨8及20上藉矽化物形成反應形成 同溶點金屬矽化物（如TiSi2、CoSi2等）膜59b及59c。又按 ，在圖12中展示一種除去未反應之高熔點金屬膜後之狀 態。 其次，在圖1 3所示之步驟中，全面形成層間絕緣膜（例 如由氧化膜所構成者）2 I，而以多晶矽閘7 b及7 c之頂面即 上部氮化膜9b及9c之主面可露出之方式，藉CMp處理予以 平坦化，以形成一種在多晶矽閘7b與仆之間填充有層間絕 緣膜21之形狀。 ' 又扣，構成該層間絕緣膜2 1之氧化膜可為熱氧化膜，藉 CVDCCheniical Vapor Deposition)法所形成之氧化膜，藉 S0G(Spin On Glass)法所形成之氧化膜等，即在立形成方 法上並未受到限制，而亦可以為導入有磷 '硼、砷、氟、 氮等之氧化膜。 其次’在圖14所示之步驟_，藉乾式银刻法除去上部氮 化膜9b、9c之全部且選擇地除去側壁氮化膜Η】，以形成 凹部22b及2 2c。 其之’全面形成高熔點金屬（如鈦、#等）膜，而在氮氣
五、發明說明（22) 氣氛中予以熱處理，藉此如圖丨5所示，僅於摻雜多晶砂膜 6b及6c之頂面藉矽化物形成反應形成高熔點金屬矽化物 (如Ti 、CoS込等）膜23b及2 3c以形成多晶矽化物閘極外 及8c °又按’在圖15中展示一種除去未反應高熔點金屬膜 後之狀態。 ' 其次，在圖16所示之步驟中，全面形成氮化膜24，並且 用氮化膜24來填充凹部22b及22c。 其次’在圖1 7所示之步驟中，以氮化膜2 4僅可殘存於凹 部22b及22c内之方式藉CMP處理施行平坦化，藉此形成— 種在使用SAC(Self-Aligned Contact)開口法之下由接觸 孔施行上部配線與源極·汲極區域1 8及2 0之電學連接之場 合之制止氮化膜（上部氮化膜）25b及25c。 又按’制止氮化膜2 5 b及2 5 c係被配設於由高炼點金屬石夕 化物膜23b及23c之上主面與各側壁氮化膜171之上部端面 所構成之平面區域上，因此有時被稱為上部構造體。 最後，在圖1 8所示之步驟中，全面形成層間絕緣膜5 5， 而以可達源極·汲極區域1 8及2 0之方式形成接觸孔5 6。然 後，用金屬塞（例如由鎢所形成者）5 7來填充接觸礼5 6内， 而以可覆蓋該金屬塞57之方式在層間絕緣膜55上使鋁配線 5 8經過圖型化，於是得到C Μ 0 S邏輯元件1 0 0。 <Α-2.作用效果〉 在以上所說明之CMOS邏輯元件1 〇 〇中，如上述利用圖j 7 所做之說明，在多晶矽化物閘極8b及8c之側面配設有側壁 氮化膜1 7 1，而以可覆蓋多晶石夕化物閘極8 b及8 c之上部及
C:\2D-00DE\9O-03\891251]8,ptd 第 26 頁 469565 五、發明說明（23) ^ ^ ------- 側壁化膜1 7 1之上部之方式阶·ΐΛ·古生丨，p ,々丨心万式配5又有制止氮化膜25b及 25c ’因此^阳石夕化物閉觸她為由氣化膜所覆蓋。從 線與源極.沒極區域18及2°藉由接觸孔在 電學上連接=際，即使形成接觸孔之位置偏移於接近多晶 石夕化物閘極8b及8c之方向，亦可防止多晶石夕化 8c直接與接觸孔銜接。 ^ 因此，在設置-被用以施行上部配線與源極.汲極區域 1 8及20之電學連接之接觸孔之際，可將接觸孔與閑極之爲 合限度減少至疊合精度以上之程度，而可縮小邏輯； 之閘陣列部之面積。 又由於制止氮化膜25b及25c覆蓋側壁氮化膜丨71之上 端面，可保護侧壁氮化膜171之上部’而在接觸孔等之形 成之際’可防止側壁氮化膜丨71之上部被蝕刻除去。 又由於為多晶矽化物閘極8b及8(：使用TiSh或c〇Sh，其 電阻低於WS &者，因此可抑制由閘長度之定標（變短）所引 起之閘極片電阻之增高。 又私r，若依照W S i2之乾式餘刻上所用之餘刻手段，T i s玉 則無法實現蝕刻成形，再者，CoS。雖然有可能實X現蝕刻12 成形，但在飯刻所產生之聚合物之去除或蝕刻粉屑之去除 為目的之濕式處理時之耐性低，而造成c〇Sh被溶解等之 問題。從而’如上述利用圖丨08所做之說明，在以往係利 用”砂化金屬鹽法"在多晶石夕閘丨〇b及1〇。上以及源極·汲極 區域18及20上同時形成TiSi2或c〇Si2之高熔點金屬矽化物 之膜。
C:\2D-CDDE\90-03\89125n8.ptd 第27頁 469 56 5 五、發明說明（24) ----------- ，而，依照此一方法無法在高熔點金屬矽化物之膜2 3b .3c上形成制止氮化膜，但在本實施形態之情況，如上 f利用圖1 3〜Π所做之說明’其以多晶矽閘7b及仆可埋入 f間絕緣臈21之方式構成後，將構成多晶矽閑7bA7c之上 邰氮化膜9 b及9 c予以除去，以形成凹部2 2 b及2 2 然後， 僅於露出於=部22b及22c之底面之摻雜多晶矽膜6b及吐之 頂面上形成向溶點金屬矽化物（如T i s “、c〇s i2等）膜2 3b及 23c ’因此在形成高熔點金屬矽化物之膜23b及23c後，以 氮化膜24填充凹部22b及22c即可使多晶矽化物閘極813及8(： 被覆有氮化膜。 <B.實施形態2> 在以上所述本發明有關之實施形態1之⑽⑽邏輯元件1 〇 〇 中’展不一種在多晶砂化物閘極8b及8(：上設有制止氮化膜 25b及25c以便在形成接觸孔時由該等膜2513及25c來充當多 晶石夕化物閘極8b及8c之保護膜（以達成保護作用）之結構， 不過若基於抑制閘極片電阻之增高之觀點，則以如下所述 之CMOS邏輯元件20 〇較有效。 <B-1.製造方法〉 以下在利用依順序展示製造步驟之圖丨9〜圖2 3之下，說 明本發明有關之實施形態2之CMOS邏輯元件200之製造方 法。又按’ CMOS邏輯元件2 〇 0之結構示於說明最後製造步 驟之圖23中。再者’在以下之說明中，矽半導體基板之導 電型為P型。 再者’直到圖1 9所示之結構為止，所需要之製造步驟乃
C:\2D-CODE\90-03\891251I8.ptd 第28頁 469565 五、發明說明（25) 與利用圖1〜圖1 4所說明之CMOS邏輯元件1 0〇之製造步驟相 同，因此省略其圖示及說明。 如圖19所示，形成凹部22b及22c後，在圖20所示之步驟 中’全面形成高熔點金屬（如鈦、鈷等）膜，並且在形成於 摻雜多晶矽膜6 b及6 c上之凹部2 2 b及2 2 c内亦形成高熔點金 屬膜，而在氮氣氣氛中予以熱處理，藉此僅於摻雜多晶矽 膜6 b及6 c之頂面藉矽化物形成反應形成高熔點金屬矽化物 (如1^$“、（：〇312等）膜231)及23(：以形成多晶矽化物閘極以 及8c。然後，全面形成如TiN(氮化鈦）或TaN(氮化鉅）等之 高熔點金屬氮化物之膜（阻障金屬膜）2 9。 高熔點金屬氮化（物之）膜29覆蓋於從凹部22b及22c之内 壁起延伸至高熔點金屬矽化（物之）膜23b、23c之上部之區 域上，且以可維持凹部22b及22c之方式形成l〇nm〜i〇〇nm 程度之厚度。 其次’在圖2 1所示之步驟中，全面形成金屬（如鎢、銅 等）膜30，並且以此膜填充凹部22b及22c。 其次’在圖22所示之步驟中，以金屬膜3〇僅可殘存於凹 部22b及22c内之方式藉CMP處理施行平坦化，以使高炼點 金屬氮化膜29以阻障金屬29b殘存於凹部22b，藉由阻障金 屬2 9 b填充以金屬電極3 0 b，而與多晶矽化物閘極8 b整合 (成為一體）以形成N+多晶金屬閘Π b，再者，亦使高炫點 金屬氮化膜29以阻障金屬29c殘存於凹部22c，藉由阻障金 屬2 9 c填充以金屬電極3 0 c ’而與多晶矽化物閘極8 c整合 (成為一體）以形成P+多晶金屬閘11 c。
C:\2D-00DE\90-03\89125118.ptd 469 56 5 五、發明說明（26) 又按’制止金屬29b、金屬電極3〇b、制止金屬29c、以 及金屬電極3 0 c係被配設於由高熔點金屬矽化物膜2 3 ^及 2 3 c之上主面與各側壁氮化膜丨7 1之上部端面所構成之平面 區域上，因此有時被稱為上部構造體。 又按’在以後之說明中，有時將多晶金屬閘丨丨b及p+多 晶金屬閘11 c簡稱為多晶金屬閘11 b及11 c。 最後’在圖2 3所示之步驟中’全面形成層間絕緣膜5 5， 而以可達源極汲極區域1 8及2 0之方式形成接觸孔5 6。然 後，用金屬塞（例如由鎢所形成者）5 7來填充接觸孔5 6内， 而以可覆蓋該金屬塞57之方式在層間絕緣膜55上使鋁配線 5 8經過圖型化’於是得到C Μ 0 S邏輯元件2 0 0。 <Β-2.作用效果〉 在以上所說明之C Μ 0 S邏輯元件2 0 0中，如上述利用圊2 2 所做之說明，使用一由金屬電極30b隔著阻障金屬29b填充 層間絕緣膜21内之凹部22b後與多晶矽化物閘極8b整合而 成之多晶金屬閘11 b，以及一由金屬電極3 0 c隔著阻障金屬 2 9c填充凹部22c後與多晶矽化物閘極8c整合而成之多晶金 屬閘1 1 c，因此，與僅使用多晶矽化物閘極8b及8c之場合 相較，更可抑制由閘長度之定標（變短）所引起之閘極片電 阻之增高。 又按，阻障金屬29b及29c被用以防止多晶矽膜6b及6c與 金屬電極（由鎢或銅所構成）30b及30c之反應’尤其TiN適 於由鎢構成金屬電極30b及30c之場合，而TaN適於由銅構 成金屬電極30b及30c之場合。
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五、發明說明（27) 然後，由於金屬電極3Ob及30c係由鎢或銅所構 低閘電阻，又可適應於今後之研究所發展之新配線2減 再者，在製造步驟中，如前述利用圖丨9〜22所做之 明，將層間絕緣膜21填充於多晶矽閘几與。之間，而用阻 障金屬29b、金屬電極3〇b ,以及阻障金屬29c、金屬電極 30c來填充由構成多晶矽閑71)及化之上部氮化膜gb、9c之 全部去除及側壁氮化膜1 Π之選擇性去除所形成之凹部22b 及22c，以形成多晶金屬閘llt)及llc。從而，在金屬電極 3 0 b及3 0 c之成形之際，不需要施行蝕刻處理’而可保護對 濕式處理（施行由蝕刻所產生之聚合物之去除或蝕刻粉屑 之去除為目的）或氧化之耐性低之金屬電極3〇t)及3〇c。 再者’所謂之閘蝕刻乃如前述利用圖6所做之說明，僅 施行於對閘極絕緣膜具有極高選擇比之多晶矽膜，因此與 多晶矽膜上形成金屬膜後予以蝕刻以形成多晶金屬閘之方 法相較’可防止蝕刻進展至衝穿閘極絕緣膜而到達源極. 汲極區域預定部分之情事。 < C .實施形態3 > <C-1製造方法〉 兹在利用依順序展示製造步驟之圖2 4〜圖3 6之下，說明 本發明有關之實施形態3之CMOS邏輯元件300之製造方法。 又按’ CMOS邏輯元件3 0 0之結構示於說明最後製造步驟之 圖36中。再者，在以下之說明中，矽半導體基板之導電型 為P型。 在圖24所示之步驟中，在p型矽半導體基板1之主面内選
C:\2D-CODE\90-03\89l25ll8.ptd 4 69 56 5 五、發明說明（28) 擇地形成元件分離（區）2，以規定複數之活性區域。然 後’在未圖示之光刻膠為罩幕之下，施行P型不純物離子 及N型不純物離子各別之選擇性注入，藉此在p型矽半導體 基板1内形成P型井區域3及N型井區域4。又按，P型井區域 3將成為N道MOS電晶體區域（NMOS區域），而N型井區域4將 成為P道MOS電晶體區域（PMOS區域）。 其次，在圖25所示之步驟中，在p型井區域3及N型井區 域4上形成襯底氧化膜（Underlaid Oxid Film)60後，全面 形成例如由氧化膜所構成之層間絕緣膜2 1。又按，層間絕 緣臈2 1係以可達到與後來形成之金屬閘之厚度約略相等程 度之厚度之方式被平坦化者。 其次’在圖2 6所示之步驟中’在層間絕緣膜2 1上選擇地 形成未圖示之光刻膠’而在此光刻膠作為罩幕之同時利用 氦*化膜1 6為制止劑之下’進行層間絕緣膜2丨之触刻。然 後，在利用襯底氧化膜6 0為制止劑之下，進行氮化膜丨6之 飯刻’藉此在P型井區域3上及N型井區域4上形成各自穿通 層間絕緣膜2 1及氮化膜1 6之溝3 6 b及3 6 c。 其後’在圖2 7所示之步驟中，藉濕式蝕刻法除去溝3 6b 及36c之底面部之襯底氧化膜6〇，而對除去後之部分直接 施加熱氧化或熱氮化’以形成閘極絕緣膜37b及37c，然後 王面形成金屬（如鎢、銅等）膜3 1之同時，藉此填充溝3 6 b 及 3 6 c α 其次’在圖2 8所示之步驟中’以金屬膜3 1僅可殘存於溝 3 6b及36c内之方式藉CMP處理施行平坦化，以使溝36b内形
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成有金屬閘3 1 b，且使溝3 6c内形成有金屬閘3 1 c。
其次，在圖2 9所示之步驟中，在氮化膜1 6為制止劑之 下，藉蝕刻除去層間絕緣膜21，然後在襯底氧化膜6〇為 止劑之下，藉蝕刻除去氮化膜1 6。 …'J 其次，在圖3 0所示之步驟中，在N型丼區域4上形成光刻 膠R3，而在金層閘3 1 b及光刻膠R3為罩幕之下，將低劑量^ (1 X 1 0!3〜1 X 1 014cm—2)之N型不純物（As或P)離子注入p型 井區域3内，以形成N_源極，没極區域1 2。 其次’在除去光刻膠R 3後，在圖3 1所示之步驟中，在p 型井區域3上形成光劑膠R4 ’而在金屬閘31c及光刻勝R4為 罩幕之下，將低劑量（1 X 1〇13〜1 X 1014cnr2)之p型不純物 (B或BFZ)離子注入N型井區域4内，以形成p-源極 ^；及極區 域1 4。又按，在以後之說明中’有時將N-源極.汲極區域 1 2及P_源極·；:及極區域1 4簡稱為源極♦汲極區域1 2及1 4。 其次’在除去光刻膠R4後’全面形成氧化膜，然後將該 氧化膜藉異方性蝕刻法予以深蝕，藉此如圖3 2所示，在金 屬閘3 1 b及3 1 c之側面形成側壁氧化膜3 9。 又按’此際選擇地除去襯底氧化膜6 0，俾可使閑極絕緣 膜37b及37c殘存於金屬閘31b及31c之下部。 其次，在圖3 3所示之步驟中，在N型井區域4上形成光刻 膠R5 ’而在P型井區域3上之金屬閘31b、側壁氧化膜39、 以及光刻膠R5為罩幕之下，將高劑量（1 X 1〇!5〜4 X ίο]5 cnr2)之N型不純物（As或P)離子注入P型井區域3内，以形成 N+源極汲極區域1 8。
C:\2D-CODE\90-03\89125118.ptd 第33頁 469565 五、發明說明（30) 其次’在除去光刻膠R5後，在圖34所示之步驟中，在P 型井區域3上形成光刻膠K6 ’而在N型井區域4上之金屬閘 31c、側壁氧化膜39、以及光刻膠R6為罩幕之下，將高劑 量（1 X 1015〜4 X i〇i5cm-2)之p型不純物（B或Bf2)離子注 型井區域4内’以形成p源極.汲極區域2〇。又按，在以 後之說明中’有時將N+源極.汲極區域1 8及P+源極.汲極 區域2 0簡稱為源極.汲極區域丨8及2 0。 其次’在除去光刻膠r 6後1全面形成高熔點金屬（如 鈦、钻等）膜，而在氮氣氣氛中予以熱處理，藉此如圖3 5 所示’在源極汲極區域]8及2〇上藉矽化物形成反應形成 高熔點金屬矽化物（如TiSi2、CoSi2等）膜59b及59c。又按 ，在圖35中展示一種除去未反應之高熔點金屬膜後之狀 態。 最後，在圖3 6所示之步驟中，全面形成層間絕緣膜5 5， 而以可達源極.汲極區域18及20之方式形成接觸孔56。然 後，用金屬塞（例如由鎢所形成者）57來填充接觸孔56内， 而以可覆蓋該金屬塞5 7之方式在層間絕緣膜5 5上使鋁配線 58經過圊型化，於是得到CMOS邏輯元件3 00。 <C-2·作用效果〉 在以上所說明之CMOS邏輯元件30 0中，由於使用金屬閘 3 1 b及31 c為閘極，可抑制由閘長度之定標（變短）所引起之 閘極片電阻之增高。 再者’在製造方法中，如前述利用圖2 6所做之說明’將 層間絕緣膜2 1在氮化膜1 6為制止劑之下予以蝕刻後，在襯
C:\2D-C0DE\90-03\89l25118.ptd 第34頁 469565 五、發明說明（31) 底氧化臈6 0為制止劑之下進行氮化膜1 6之蝕刻，藉此形成 溝36b及3 6c。然後，如前述利用圖27所做之說明，藉濕式 蚀刻法除去溝36b及36c之底面部之襯底氧化膜6〇，而對除 去後之部分直接施加熱氧化或熱氮化，以形成閘極絕緣膜 37b及37c，然後用金屬膜31來填充溝36b及36c，而如前述 利用圖28所做之說明，以金屬膜31僅可殘存於溝36b及36C 内之方式施行平坦化’以形成金屬閘31b及31(：，因此，在 閘極之成形之際，閘極絕緣膜不會直接暴露於蝕刻，可防 止蚀刻進展至衝穿閘極絕緣膜而到達源極.没極區域預定 部分之情事。 再者’在金屬閘3 1 b及3 1 c之成形之際，不需要施行蝕刻 處理，而可保護對濕式處理（施行由蝕刻所產生之聚合物 之去除或银刻粉屑之去除為目的）或氧化之耐性低之金屬 閘31b 及31c 。 <03.變更例〉 在以上所述本發明有關之實施形態3 iCM〇s邏輯元件3 〇 〇 中’如前述利用圖27所做之說明，藉蝕刻法除去溝36b及 3 6c之底面部之襯底氧化膜60，而對除去後之部分直接施 加熱氧化或熱氮化，以形成閘極絕緣膜37b及37c ^ 然而，閘極絕緣膜之形成方法並未限於此一方法。以 下’為實施形態3之變更例’關於藉CV])法形成有閘極絕緣 膜之CMOS邏輯元件3 0 0 A之結構加以說明。 圖37〜39乃與圖27〜29所示之步驟相對應之圖。如前述 利用圊26所做之說明，在p型井區域3上及n塑丼區域4上形
C：\2D-CODE\90-O3\89]25ll8.ptd 第35頁 4 6 9 5 6 5 五、發明說明（32) 成溝36b及36c，穿通層間絕緣膜21及氮化膜16者，而在圖 37所示之步驟中，除去溝36b及36c之底面部之襯底氧化膜 60後，藉CVD法全面形成絕緣膜38。絕緣膜38為氧化膜或 氮化膜均可，而此膜覆蓋於從溝36b及37c之内壁起延伸至 露出之P型井區域3及N型井區域4之上部之區域上，且以可 維持溝36b及36c之方式形成lnm〜5nm程度之厚度。 然後’全面形成金屬（如鶴、銅等）膜3 1之同時，以此填 充溝36b及36c。 ' 其次，在圖3 8所示之步驟中，以金屬膜3 1僅可殘存於溝 36b及36c内之方式藉CMP處理施行平坦化，以使溝36b内形 成有金屬閘31b ’且使溝36c内形成有金屬閘31c。又按， 溝3 6b之内壁有絕緣膜3 8殘存之部分，其以包圍金屬閘3 j b 之方式成為閘極絕緣膜3 8 b，而溝3 6 c之内壁亦有絕緣膜3 8 殘存之部分，其以包圍金屬閘3 1 c之方式成為閘極絕緣膜 3 8 c 〇 其次’在圖3 9所示之步驟中，在氮化膜；[6為制止劑之 下，藉餘刻除去層間絕緣膜2 1 ’然後在襯底氧化膜6 〇為制 止劑之下，藉蝕刻除去氮化膜1 6。 繼之’經過前述利用圖3 0〜3 6所說明之步驟後，得到圖 40所示之CMOS邏輯元件30 0A。 又按’為絕緣膜38可使用下述任一種膜：形成熱氧化膜 後’藉RPN(Remote Plasma Nitridation)法使之氮化所形 成之SiN臈，藉低壓CVD 法或MOCVD(Metal Organic CVD)法 所形成之Ti02 膜、Ta2 05 膜、ΑΙ2 05 膜、Zr02 膜、BST(Barium
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第36頁 469 56 5 五、發明說明（33)
Strontium Titanate)膜 〇 又按’在閘極絕緣膜3 8 b及3 8 c中，位於金屬閘3 1 b及3 1 c 之下部之部分（第一部分）係以閘極絕緣膜起作用，而位於 金屬閘3 1 b及3 1 c之側面之部分（第二部分）係例如在利用圖 3 0、圖3 1所說明之源極.汲極區域丨2及1 4之形成之際，有 可能貫現偏移注入者。 <D.實施形態4> 為本發明有關之實施形態4，關於具有圓筒式電容器單 元之DRAM4 0 0之結構，加以說明。 <D-1.製造方法〉 首先在利用依順序展示製造步驟之圖41(a)、（b)〜圖61 (a)、（b)之下’說明DRAM40 0之製造方法。又按，draM400 之結構示於說明最後製造步驟之圖6〗（a)、（ b)中。再者， 在以下之說明中，圖41〜圖61中之（a)為展示DRM4〇〇之記 憶格部之部分斷面圖，而圖41〜圖6ι中之為展示 DRAM4 0 0中形成於記憶格部周邊之讀出放大器:解碼哭等 之周邊電路部之部分斷面圖。再者，矽半導體基板之導電 型為P型。 中，在P型矽半 以規定複數之活 首先’在圖41(a)及圖41(1))所示<步驟中 導體基板1内選擇地形成元件分離（區）2，以 性區域。
第37頁 469565 五、發明說明（34) 且在該基板1内之周邊電路部形成p型丼區域3b及N型井區 域4 〇 其次’在圊4 2 (a)及圊4 2 ( b)所示之步驟中，在記憶格部 及周邊電路部之全面上形成絕緣膜5，後來成為閘極絕緣 膜者’繼之全面形成多晶矽膜6，其為後來成為閘極之— 部分之膜。 其次’在圖43(a)及圖43(b)所示之步驟中，在周邊電路 部之N型井區域4上形成光刻膠ri，而在此光刻膠R1為罩幕 之下’將N型不純物離子按較高濃度（n+ )注入記憶格部之p 型井區域3a上及周邊電路部之P型井區域⑼上之多晶矽膜 6 ’以形成N+摻雜多晶矽膜6 a及6 b。 在除去光刻膠R1後，在圖44(a)及圖44(b)所示之步驟 中，在5己憶格部之P型井區域3a上及周邊電路部之p型井區 域3b上形成光刻膠μ ,而在此光刻膠R2為罩幕之下，將p 型不純物離子按較高濃度（P+)注入N型井區域4上之多晶矽 膜6 ’以形成P+摻雜多晶矽膜6c。 繼之，在除去光刻膠R2後，在圖45(a)及圖45(b)所示之 步驟中’全面形成氮化膜9。 其次，在圖46(a)及圖46(b)所示之步驟中，在氮化膜9 上選擇地形成未圖示之光刻膠’而在此光刻膠為罩幕之 :膜選擇摻雜多晶補，以及户摻雜多晶 時地’在記憶格部之P型井區域仏上及周 ί ί Π ί?井區域❿上各別形成"晶㈣a及化， 亚且在周邊電路部之N型井區域4上形成p+多晶矽閘&。
4 6 9 56 5 五、發明說明（35) 在此，N多晶石夕閘7 a及7 b具有一種在N+摻雜多晶石夕膜6 a 及6b上（各別）積層有上部氮化膜^及⑽之構造，而p+多晶 矽閘7c具有一種在P摻雜多晶矽膜6c上積層有上部氮化膜 9 c之構造。再者，此時亦在記憶格部之元件分離（區）2之 上部形成有字線（轉移閘），其構造與多晶矽閘7 a相同。又 按，在以後之說明中’有時將]^多晶矽閘7a、7b以及p+多 日日碎閘7 c簡稱為多晶石夕閘7 a、7 b、以及7 c 〇 其次’在圖47(a)及圖47(b)所示之步驟中，在n型井區 域4上开> 成光刻膠R 3，而在多晶石夕閘7 a、7 b以及光刻勝R 3 為罩幕之下’將低劑量（1 X 1 〇13〜1 X 1 qi4 cm-2)之n型不純 物（As或P)離子注入記憶格部之p型井區域3&内及周邊電路 部之P型井區域3b内，以各別形成r源極.汲極1 2 1 a、 1 2 2 a、以及 1 2。 其次’在除去光刻膠R3後，在圖48(a)及圖48(b)所示之 步驟中’在記憶格部之P型井區域3 a上及周邊電路部之p型 井區域3b上形成光刻膠R4，而在多晶矽閘7C及光刻膠R4為 罩幕之下’將低劑量（1 X 1 〇13〜1 X 1 〇14 )之p型不純物 (B或BFs)離子注入N型井區域4内，以形成p-源極·汲極區 域1 4。又按，在以後之說明中’有時將N-源極.汲極丨2 1 a 〜1 2 3 a、1 2以及p源極·沒極區域1 4簡稱為源極·汲_極區 域 121a 〜123a、12 以及 14。 其次’在除去光刻膠R4後，在圖49 (a)及圖49(b)所示之 步驟中’全面形成氮化膜1 5。氮化膜I 5係以可保持由多晶 矽閘7a、7b、7C以及字線7 2所構成之凹凸輪廓形狀之方式 1111
C:\2D-GODE\90-03\89125ll8.ptd 第39頁 469565 五、發明說明（36) 形成30nm〜lOOnm程度之厚度。繼之，在記憶格部之P型丼 區域3a上及周邊電路部之p型井區域3b上形成光刻膠R5， 而在此光刻膠R5為罩幕之下，將周邊電路部之p型丼區域 3b上之氮化膜1 5藉異方性蝕刻法予以深蝕，藉此在多晶矽 閘7b之側面形成侧壁氮化膜1 71。又按，此際亦施行絕緣 膜5之選擇性去除，而在多晶矽閘7b之下部形成閘極絕緣 膜5b。 又按，將氮化膜1 5中之與多晶矽閘7 a之側面接觸之部分 予以稱為側壁氮化膜1 5 2 (參照圖5 1 (a))。 然後，在多晶矽閘7b、侧壁氮化膜1Π、以及光刻膠R5 為罩幕之下，將高劑量（1 x l〇is〜4 X 1015cm_2)之N型不純 物（A s或P)離子注入P型井區域3 b内，以形成N+源極·沒極 區域1 8 1及1 8 2 = 其次’在除去光刻膠R5後，在圖50(a)及圖50(b)所示之 步驟中，在記憶格部之P型井區域3 a上及周邊電路部之p型 井區域3b上形成光刻膠R6，而在此光刻膠R6為罩幕之下， 將周邊電路部之N型井區域4上之氮化膜1 5藉異方性蝕刻法 予以深ϋ，藉此在多晶石夕閘7 c之側面形成侧壁氮化膜 1 71。又按，此際亦施行絕緣膜5之選擇性去除，而在多晶 矽閘7c之下部形成閘極絕緣膜5c。 然後’在多晶矽閘7 c、側壁氮化膜1 7 1、以及光刻勝r 6 為罩幕之下，將高劑量（1 X 1 〇]5〜4 X 1 015cm-2 )之p型不純 物（B或BF2)離子注入N塑井區域4内，以形成P+源極·汲極 2 01及2 0 2。又按，在以後之說明中，有時將N+源極.汲極
C:\2D-CODE\90-03\89125ns.ptd 第40頁 469 56 5___ 五、發明說明（37) 區域181、1 82及P源極.汲極區域201、2 0 2簡稱為源極. 汲極區域181、182及201、202。 其次，在除去光刻膠R 6後，全面形成高熔點金屬（如 鈦、鈷等）膜’而在氮氣氣氛中予以熱處理，藉此在圖 5 1 ( a)及圖5 1 ( b )所示之步驟中，在源極.汲極區域1 81、 182及201、202上藉矽化物形成反應形成高熔點金屬矽化 物（如1^“、（：〇5“等）膜5913及59(：。在圖51(3)及圖51(1)) 中展示一種除去未反應之高熔點金屬膜後之狀態。 其次*在圖52(a)及圖52(b)所示之步驟中，全面形成層 間絕緣膜（例如由氧化膜所構成者）2 1，而以字線7 2、多晶 石夕閘7 a、7 b、以及7 c之頂面即上部氮化膜9 a、9 b、以及9 c 之主面可露出之方式’藉CMP處理予以平坦化，以形成一 種在多晶矽閘7a〜7c以及字線72之間填充有層間絕緣膜21 之形狀。 其次’在圖5 3 ( a )及圖5 3 ( b)所示之步驟中，藉乾式蝕刻 法除去上部氮化膜9a〜9c之全部且選擇地除去侧壁氮化膜 1 71之一部分及上部氤化膜9 a之側面之侧壁氮化膜丨5 2，藉 此在記憶格部形成凹部22a且在周邊電路部形成凹部22b。 产，次，全面形成高熔點金屬（如鈦、鈷等）膜，而在氮氣 氣氛中予以熱處理藉此如圖54(3)及圖54(b)所示，僅於 接雜多晶石夕膜6a、6b、以及6〇之頂面藉石夕化物反應形成高 熔點金屬矽化物（如TiSi2、C〇Si2#)膜23a、23b、以及23c 以形成多晶砂化物閘極8a、8b、以及8c。又按，在圖 54(a)及圖54(b)中展不除去未反應高熔點金屬膜後之狀
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第41頁 469565 五、發明說明（38) 態。 其次，在圖55(a)及圖55(b)所示之步驟中，全面形成氮 化膜24 ’並且以氮化膜24填充凹部22a、22b、以及22c。 其次，在圖56 (a)及圖56(b)所示之步驟中，以氮化膜24 僅可殘存於凹部22a、22b、以及22c内之方式藉CMP處堙施 行平坦化，藉此形成一種在使用SAC開口法之下由接觸孔 施行上部配線與源極·汲極區域丨2丨a〜丨2 3 a、；[ 8 1、丨8 2、 及2 0 1、2 0 2之電學連接之場合之制止氮化膜（上部氮化膜） 25a、25b、以及25c。 又按’制止氮化膜25a〜25c係被配設於由高熔點金屬石夕 化物膜23a〜23c之上主面與各側壁氮化膜152、ι71之上部 端面所構成之平面區域上，因此有時被稱為上部構造體。 其次，在圖57 (a)及圖57(b)所示之步驟中，全面形^層 間絕緣膜40，藉CMP處理予以平坦化後，在記憶格部同時 死/成穿通層間絕緣膜4 0及21而到達源極· j：及極區域1 2 2 a 之几線接觸孔4 1 a及一穿通層間絕緣膜4 〇及2 1而到達源 極’沒極區域121 a及123a之存儲節點接觸孔4lb。 此，’在多晶矽化物閘極83上覆蓋有制止氮化膜25&及 側壁氮化膜1 52，因此保護多晶矽化物閘極8a不受到 孔形成時之飯刻作用。 其後，在層間絕緣膜40之全面上形成導電膜（例如含有N 型不純物之多晶矽膜），並且用該導電膜來填充元線接觸 孔41&及存儲節點接觸孔41b内。然後，藉CMP處理除去層 1 ’味膜4 〇上之導電膜，而在元線接觸孔41 &及存儲節點
C:\2D.〇ODE\9〇-〇3\89125]]8 ptd 第42頁 4 β 9 5 6 5 五、發明說明（39) 接觸孔4 1 b内形成多晶石夕塞4 2 a及4 2 b。 其次’在圖5 8 (a)及圖5 8 ( b)所示之步驟中，在層間絕緣 膜40之全面上形成層間絕緣臈43。然後，在記憶格部形成 一穿通層間絕緣膜43而到達多晶矽塞42a之接觸孔44並且 在周邊電路部同時形成接觸孔45a及455，其穿通層間絕緣 膜4 3、4 0、以及2 1而到達源極.汲極區域丨8 1、1 8 2及 201、202 者。 其後，在層間絕緣膜43之全面上形成高熔點金屬（例如 鎢等）膜，並且用該尚熔點金屬臈來填充接觸孔44及接觸 孔45a、45b内。然後，藉照相製版及蝕刻方法形成元線46 及配線層4 7。 其次，在圖59(a)及圖59(b)所示之步驟中，全面形成氧 化膜，而予以平坦化，藉眇拟士疏 、 精此形成層間絕緣膜48。又按，此 層間絕緣膜4 8被稱為存儲筋赴τ^ ^ β 减即點下層之層間絕緣膜，以#盥 其他層間絕緣膜有所區別。 、 /、 然後’至少在記憶格部中， _ _ ^ 43而到達多晶石夕塞42b之存儲節點接一觸孔49日。間絕緣膜48及 其次，在層間絕緣膜48之全面上形 導體層，隨之亦將存儲節點接觸孔 成用之 形成用導體層。 異充以该存儲節點 後’在全面上形成一厚絕緣膜，經過 之步驟’以僅有存儲節點底部構成用面、二版及蝕刻 50上之厚絕緣膜可殘存之太 -面膜5〇及底面膜 體層及厚絕緣膜。在此，底 仔储即點形成用導 坻面膜5 0上之厘炤试 厚絕緣祺被稱為圓
C:\2D-CDDE\90-03\89125118.ptd 469565 五、發明說明（40) 筒電容器形成用之絕緣膜51 、其次，在圖60U)及圖60(b)所示之牛 成導體層，用以形成存健節點者二:神再次全面形 成存儲節點）僅可殘存於底面導~體層（用以形 絕緣膜51之周圍之方式選擇地除圓^電各器形成用之 層。在此’所殘存之存儲節點形成用成用之導體 膜5 2 ,以構成存儲節點之側壁部。又肢層乃成為側面 面膜52構成存儲節點SN ^ ’由底面膜5〇與側 其-人，僅除去圓筒電容器形成用之笋 膜50及側面膜52之表面上形 明..本膜51後，在底面 後，全面形成一被用以形成=絕緣膜I然 …刻之步驟’使該導電臈僅殘存；。：；過照相製 所；:子，板形成用之導電膜乃成為格板:在此’ 其次，在圖61(a)及圖61(b)所示之牛碘^裣匕4 化膜，&予以平坦化，以形成層間絕ς膜：I面形成氧 絕緣臈55被稱為鋁配線下層之層’ γ 、。又按，層間 間絕緣膜有所區別。 之層間絕緣膜’以便與其他層 ’在記憶格部中以可穿 方式’且在周邊電路部中以可穿通層間= 及48而達到配線層47之方式，形成接觸孔56。 ㈣5 其用金屬塞(例如由轉所形成者)57來填 配㈣圖型化，藉此可得到間絕緣膜55上使紹 DRAM40 0 〇 *有圓筒式電容器單元之
C:\2D-CODE\90-03\89l25118.ptd 469 56 5 五、發明說明（41) <D~2.作用效杲〉 在以上所說明之DRAM40 0中’如上述利用圖57(a)及圖 5 7(b)所做之說明’在周邊電路部之多晶矽化物閘極8b及 8 c之侧面配設有側壁氮化膜1 71，而以可覆蓋多晶石夕化物 閘極8 b及8 c之上部及側壁氮化膜1 7 1之上部之方式配設有 制止氮化膜251)及25€’因此多晶矽化物閘極81)及8(：為由氮 化膜所覆蓋。從而，在使上部配線與源極.没極區域1 8及 2 0藉由接觸孔在電學上連接之際，即使形成接觸孔之位置 偏移於接近多晶矽化物閘極8b及8c之方向，亦可防止多晶 矽化物閘極8 b及8 c直接與接觸孔銜接。 因此，在設置一被用以施行上部配線與源極.汲極區域 1 8及2 0之電學連接之接觸孔之際，可將接觸孔與閘極之疊 合限度減少至疊合精度以上之程度，而可縮小邏輯元件 之閘陣列部之面積。 又由於為多晶矽化物閘極8b及8(：使用TiSi2 *c〇si ，苴 電阻低於^者，因此可抑制由閘長度之定標（變短2 '引 起之閘極片電阻之增高。 又按，若依照WSI2之乾式蝕刻上所用之蝕刻手段， 則無法實現蝕刻成形，再者，c〇s ig雖然有可能實現蝕12 成形，但在蝕刻所產生之聚合物之去除或蝕刻粉屑之^ 為目的之濕式處理時之耐性低，而造成c〇s%被溶解 ’、 問題。從而，如上述利用圖丨〇8所做之說明， 用"矽化金屬鹽法11在多晶矽閘丨〇b及丨〇c上以及 ’、 區域18及20上同時形成丁iSi名.々古ρ 原極•及極 乂 或Cosh之咼熔點金屬矽化物
:\2D-CODE\90-03\89125118.ptd 第45頁
C 469 56 5____ 五、發明說明（42) 之膜。 然而，依照此一方法無法在高熔點金屬矽化物之膜2 3 b 及23c上形成制止氮化膜，但在本實施形態之情況，如上 述利用圖52(a)及圖52(b)〜圖57(a)〜圖57(b)所做之說 明，其以多晶矽閘7b及7c可埋入層間絕緣膜2 1之方式構成 後’將構成多晶矽閘7 b及7 c之上部氮化膜9 b及9 c予以除 去’以形成凹部22b及22c。然後，僅於露出於凹部22b及 22c之底面之摻雜多晶矽膜6b及6c之頂面上形成高熔點金 屬矽化物（如TiSi2、CoSi2#)膜23b及23c，因此在形成高 熔點金屬矽化物之膜23b及23c後，以氮化膜24填充凹部 22b及22c即可使多晶矽化物間極8b及8c被覆有氮化膜。 再者，在此記憶格部亦一樣，以多晶矽閘7a可埋入層間 絕緣膜2 1之方式構成後，將構成多晶矽閘7 a之上部氮化膜 9 a予以除去，以形成凹部2 2 a。然後，僅於露出於凹部2 2 a 之底面之摻雜多晶矽膜6 a之頂面上形成高熔點金屬矽化物 (如TiSi2、CoSi2等）膜23a，因此在形成高熔點金屬矽化物 之膜23a後，以氮化膜24填充凹部22a即可使多晶；ε夕化物閘 極8a被覆有氮化膜。 與此相對地，在用圖110(a)及圖110(b)〜圖in(a)及圖 11 7 (b)所說明之習知之閘成形步驟之情況，難於實現含有 T i S i2或C 〇 S i2之多晶石夕化物閘極之成形，而在以往钟、為由 摻雜多晶矽膜6a與形成於其上之矽化鎢膜6 1 a所構成之多 晶矽化物閘極被覆有上部氮化膜9 a及1 5之結構為有可能應 用SAC(Self-Aligned Contact)開口法之結構，然而在本
C:\2D-CODB\90-03\891251l8.ptd 第 46 頁 469565 五、發明說明（43) 貝鉍开^心之h况雖然係具有高熔點金屬、
CoSi2等）膜2 3a之炙曰命几此B丄。 2 之夕曰曰矽化物閘極8a ’卻有可能應用sac開 口法。 再者’由於為多晶矽化物閘極“使用Tis“或c〇s 其 電阻低於wsl2者，因此可抑制“長度之定標（冑短）所，引 起之閘極片電阻之増高。 <D-3.變更例〉 f以上所述本發明有關之實施形態4之DRA4 0 0中揭示， 士月j述矛J用圖4 2 (a)、（ b )〜圖4 4 ( a )、（ b)所做之說明，在 =面形成未摻雜之多晶矽膜6後，將N型不純物離子注入多 曰曰夕，6曰X开/成n摻雜多晶石夕膜6 a及6匕且將p型不純物離子 庄^夕曰曰矽膜6以形成p+摻雜多晶矽膜6 c之步驟。此一步 驟係得到所謂之雙閘構造具有二種各導入有不同導電型之 不純物之閘極者為目的之步驟，但亦可以藉口。法等之方 法王面形成N摻雜多晶矽膜以代替多晶矽膜6 ,而不施行 圖4 3 (a ) (b)及圖4 4 (a)、（ b)所示之步驟。此項變更後之 步驟係得到所謂之單閘構造為目的之步驟。 <Ε·實施形態5> 一在以^述本發明有關之實施形態4之DRAM40Q中，展示 種在夕晶矽化物閘極8a〜8<=上各別設有制止氮化膜25a 〜25c以便在形成接觸孔時由該等膜25a〜π。來充當多晶 石夕=物閘極8 a〜8 c之保護膜（a it成保護作用）之結構，不 於抑制閘極片電阻之增高之觀點，則以如下所述之 DRAM500較有效。
C:\2D-CODE\90-03\891251lg.ptd 第47頁 469565 五、發明說明（44) <E-1.製造方法〉 以下在利用依順序展示製造步驟之圖62(a)、（b)〜圖 71(a)(b)之下，說明本發明有關之實施形態5 iDRAM50 0之 製造方法。又按’ DRAM5 0 0之結構示於說明最後製造步驟 之圖71(a)、（b)t。再者’在以下之說明中，矽半導體基 板之導電型為p型。 再者’直到圖62(a)及圖62(b)所示之結構為止，所需要 之步驟乃與利两圖41 (a)、（b)〜圖52(a) ' (b)所說明之 DRAM400之製造步驟相同’因此省略其圖示及說明。 如圖62(a)及圖62(b)所示’將層間絕緣膜21填充於多晶 矽閘以及字線72之間，然後在圖63(a)及圊”（…所 不之步驟中，將光刻膠R 7覆蓋於周邊電路部之層間絕緣膜 21上，而在此光刻膠R7為罩幕之下，藉乾式蝕刻法除去上 部，化膜9a之全部且選擇地除去上部氮化膜9a之侧面之側 壁氮化臈1 5 2 ’藉此在記憶格部形成凹部2 2 a。 其次，在除去光刻膠R 7後，全面形成高熔點金屬（如 、鈷等）膜，而在氮氣氣氛中予以熱處理，藉此如圖 及圖64(b)所示，僅於摻雜多晶矽膜以之頂面藉矽化物） 成反應形成高熔點金屬矽化物（如TiSiz、c〇s 形成多晶石夕化物閑極8a。又按，在圖64(a)及圖64(b) I 不一種除去未反應高熔點金屬骐後之狀維。 敬 其次’在圖65 (a)及圖65(b)所示之步驟中，全面 化膜24，並且用氮化膜24來填充凹部22&。 v成虱
其次’在圖66 (a)及圖66(b)所示之步驟中 以氮化膜24
C:\2D-CODE\90-03\89l2511g.ptd 469565_ 五、發明說明（45) " ' ^ 僅可殘存於凹部22a内之方式藉CMp處理施行平坦化，藉此 形成一利用SAC法施行上部配線與源極·汲極區域12U〜 123a之電學連接之場合之制止氮化膜25&。 ，次，在圊67(a)及圖67(b)所示之步驟中，將光刻膠r8 覆盍於記憶格部上，而在光刻膠R8為罩幕之下，藉乾式蝕 刻法除去上部氮化膜9b及9c之全部且選擇地除去側壁氮化 膜171之一部分，藉此在周邊電路部形成凹部22b及22c。 其中’在除去光刻膠R8後，在圖68(a)及圖68(b)所示之 步驟中，全面形成尚熔點金屬（如鈦、鈷等）膜，並且在形 成於摻雜多晶矽膜6b及6c上之凹部22b及22c内亦形成高熔 ，金屬膜，而在氮氣氣氛中予以熱處理，藉此僅於摻雜多 晶矽膜6b及6 c之頂面藉矽化物形成反應形成高熔點金屬矽 化物（如TiSi2、CoSiz等）膜23b及23c以形成多晶矽化物閘 極8b及8c。然後全面形成高熔點金屬氮化物（如TiN、Wn 等）膜29。 高溶點金屬氮化（物之）膜29覆蓋於從凹部22b及22c之内 壁起延伸至南炼點金屬矽化（物之）膜、23c之上部之區 域上，且以可維持凹部22b&22c之方式形成1〇nm〜1〇〇nm 程度之厚度。 然後’全面形成金屬（如鎢、銅等）膜3〇，並且藉此填充 凹部22b及22c。 ' 其-人’在圖69(a)及圖69(b)所示之步驟中，以金屬膜 僅可殘存於凹部22b及22c内之方式藉CMP處理施行平坦化 ’以使高熔點金屬氮化膜29變為阻障金屬29b殘存於凹部
C:\2D-a3DE\90-03\89125118.ptd 4 b 9 5 6 5 五、發明說明（46) 22b内’對此隔著阻障金屬29b填充以金屬電極3〇b，而與 多晶矽化物閘極8b整合（成一體）以形成N+多晶金屬閘 11 b，再者，亦使高熔點金屬氮化膜2 9變為阻障金屬2 9 c殘 存於凹部22c内，對此隔著阻障金屬29c填充以金屬電極 30c，而與多晶矽化物閘極8c整合（成一體）以形成p+多晶 金屬閘1 1 c。 又按’制止金屬29b、金屬電極3〇b、制止金屬29c、以 及金屬電極3 0 c係被配設於由高熔點金屬矽化物膜2 3 b及 2 3 c之上主面與各側壁氮化膜1 71之上部端面所構成之平面 區域上’因此有時被稱為上部構造體。 又按’在以後之說明中，有時將N+多晶金屬閘丨丨b及p+多 晶金屬閘1 1 c簡稱為多晶金屬閘1 1 b及1 1 c。 其次’在圖70(a)及圖70(b)所示之步驟中，全面形成層 間絕緣膜40 ’藉CMP處理予以平坦化後，在記憶格部同時， 形成一穿通層間絕緣膜4〇及21而到達源極.汲極區域122a 之元線接觸孔4 1 a及一穿通層間絕緣膜4 〇及2 1而到達源 極*汲極區域1 2 1 a及1 2 3 a之存儲節點接觸孔4 1 b。 此時，在多晶矽化物閘極8a上覆蓋有制止氮化膜25a及 側壁氮化膜1 5 2 ’因此保護多晶；s夕化物閘極8 a不受到接觸 孔形成時之Ί虫刻作用。 其後，在層間絕緣膜4 〇之全面上形成導電膜（例如含有 N型不純物之多晶矽膜），並且用該導電膜來填充元線接觸 孔4 1 a及存儲節點接觸孔4丨b内。然後，藉CMp處理除去層 間絕、'表膜4 0上之導電膜，而在元線接觸孔4 1 a及存儲節點 469565 五、發明說明（47) 接觸孔4 I b内形成多晶矽塞42a及42b。 又按，位於層間絕緣膜43以上之上部之結構乃與圖6 1所 示之DRAM4 0 0相同’因此經過與圖58(a)、（b)〜圖61(a)、 (b)所示之步驟相同之步驟後，得到圖71所示之DRAM5〇〇。 <E-2.作用效果〉 在以上所說明之DRAM5 00中，如上述利用圖69(a)及圖 69(b)所做之說明，使用一由金屬電極3〇b隔著阻障金屬 29b填充周邊電路部之層間絕緣膜2 1内之凹部22b後與多晶 矽化物閘極8 b整合而成之多晶金屬閘11 b，以及一由金屬 電極3 0 c隔著阻障金屬2 9 c填充凹部2 2 c後與多晶矽化物閘 極8 c整合而成之多晶金屬閘11 c，因此，與僅使用多晶石夕 化物閘極8 b及8 c之場合相較，更可抑制由閘長度之定標 (變短）所引起之閘極片電阻之増高。 再者’在製造步驟中，如前述利用圖66(a)及圖66(b)〜 圖6 9 ( a )及圖6 9 (b)所做之說明’將層間絕緣膜2 1填充於多 晶碎閘7 b與7 c之間，而用阻障金屬2 9 b、金屬電極3 0 b，以 及阻障金屬2 9 c、金屬電極3 0 c來填充由構成多晶矽閘7 b及 7c之上部氮化膜9b、9c之全部去除及側壁氮化膜丨71之選 擇性去除所形成之凹部22b及22c以形成多晶金屬閘〗lt)及 11c。從而’在金屬電極30b及30c之成形之際，不需要施 行I虫刻處理，而可保遵對濕式處理（施行由I虫刻所產生之 聚合物之去除或蝕刻粉屑之去除為目的）或氧化之耐性低 之金屬電極30b及3〇c。 再者，所謂之閘蝕刻乃如前述利用圖46 (a)及圖46(b)所
C:\2D-CODE\90-03\89125118.ptd 第51頁 4 6 9 56 5 五、發明說明¢48) ' --- ，之說明，僅施行於對_絕緣膜具有 晶金屬閘之方法相·，'可予以餘刻以形成多 而到達源極.秦域預定至衝穿問極絕緣膜 再者’在記憶格部中’如前述利用圖62(a)及圖6价）〜 圖66(a)及圖66(b)所做之說明，以多晶矽閘7a可埋入層間 絕緣膜21之方式構成後，將構成多晶矽閘以之上部氮化膜 9a予以除去以形成凹部22a。然後，僅於露出於凹部22a之 底面之摻雜多晶矽膜6a之頂面上形成高熔點金屬矽化物 (如Ti Si2、Cosh等）膜2 3a，因此在形成高熔點金屬矽化物 之膜23a後，用氮化膜24來填充凹部22a即可使多晶矽化物 閘極8a被覆有氮化膜，因此雖然係具有高熔點金屬矽化物 (如T i S i 2、C 〇 S i2等）膜2 3 a之多晶石夕化物閘極§ a，卻有可能 應用SAC開口法。 再者，由於為多晶矽化物閘極8a使用TiSi2 *CoSi2，其 電阻低於WS 者’因此可抑制由閘長度之定標（變短）所引 起之閘極片電阻之增高。 <E-3.型式變更例〉 在以上所述本發明有關之實施形態5之DKA5 0 0當然亦可 以如前述實施形態4之變更例中所做之說明，藉CVD法等之 方法全面形成N+摻雜多晶矽膜以代替多晶矽膜6，而不施 行圖43(a)、（b)及圖44(a)、（b)所示之步驟，以便得到單 閘構造。 <F.實施形態6>
4 6 9 56 5 五、發明說明（49) . ---- <F-1.製造方法> 故在利用依順序展示製造步驟之圖7 2 (a)、（ b)〜圖9 i (a)、（b)之下，說明本發明有關之實施形態6 2MAM600之 結構。又按，DRAM6 0 0之結構示於說明最後製造步驟之圖 91(a)、〇))中。再者，在以下之說明中，圖72〜圖93中之 U)為展示DRAM600之記憶格部之部分斷面圖，而圖72〜圖 93中之（b)為展示DRAM6 0 0中形成於記憶格部周邊之讀出放 Ϊ二解碼Ϊ等之周邊電路部之部分斷面®。再者，矽半 導體基板之導電型為p型。 首先，在圖72(a)及圖72(b)所示之步驟中，在p型矽半 導體基板1内選擇地形成元杜八触^广、 性區域。擇…件分離(區)2 ’以規定複數之活 然後，在未圖示之光刻膠為罩幕之下，Μ 子及N型不純物離子各別選擇地 ‘ 此在P型料導體基板1内性區域’藉 並且在該基板Μ之周邊電路井區域以， 區域4。 电路^形成p型井區域3b及N型井 其次，在圖UU)及圖73(b)所示之步驟 ’及周邊電路部之全面上形忐 T 在》己隐袼部 w丄〜成絕緣膜（例如由急仆晅 成者）5，繼之全面形成一 n+摻雜夕 、斤形 古w刑π妯铷mi ,, + ^々雜多晶石夕膜（以較高濃度含 有N型不純物）33，後來成為閘極之一邙八 叉3 繼之’在圖74(a)及圖74(b) 。 化膜9。 ^所不之步驟中，全面形成氮 其次，在圖75(a)及圖75(b) π不之步驟中，在氮化膜9
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第53頁 4 b 9 56 5
五、發明說明（50) 上選擇地形成未圖示之光刻膠，而在此光刻膠為罩幕之 下，選擇地蝕刻N+摻雜多晶矽臈33 ’藉此在記憶格部之 型井區域3a上形成N+多晶矽閘34。又按，在周邊電路 中，以可全面除去N+摻雜多晶矽膜33及氮化膜9之方 行光刻膠之圖型化。 她 在此，N+多晶矽閘3 4具有一種在N+摻雜多晶矽膜3 3上 層有上部氮化膜9a之構造。再者，此時亦在記憶格部之、一 件分離（區）2之上部形成字線（轉移閘）341，其構造與= 矽閘3 4相同。又按，在以後之說明中，有時將N+多晶 3 4簡稱為多晶碎閘3 4。 其次，在圖76 (a)及圖76(b)所示之步驟中，在周邊 部上全面形成光刻膠K 9，而在多晶矽閘3 4及光刻膠]^ 9 幕之下，將低劑量（lx 1013〜lx 1〇14cm-2)iN型不純物（“ 或P)離子注入記憶格部之P型井區域33，以形成~_源極· 汲極 121a、122a、以及123a。 其次，在除去光刻膠R9後，在圖77(a)及圖77(b)所示之 步驟中，全面形成氮化膜丨6。氮化膜丨6係以可保持由多晶 石夕閘34與字線341所構成之凹凸輪廓形狀之方式形成3nm〜 10nm程度之厚度。 又按，將氮化膜1 6中之與多晶矽閘34之侧面接觸之部分 予以稱為侧壁氮化膜1 61。 其次’全面形成層間絕緣职（例如由氧化膜所構成者）2 j 而以多晶；e夕閘3 4之頂面之氣化膜I 6可露出之方式，藉 CMP處理予以平坦化’以形成一種在多晶矽閘3 4與字線3 j
C: \2D-CX)DE\90-03\89125118 .pid 第54頁 469565 五、發明說明（5]) 有層間絕緣膜21之形狀。又按，在周 中甘有平坦化之層間絕緣膜21形成於氮化膜16之 : 其次，在圖78(a)及圖78(b)所示之步驟中
格部全面上且選擇地形成於周邊電路部之層間絕= 上之光刻膠（未圖示）用作罩幕之同時利用氮化膜“為=2 劑’以進行周邊電路部之層間絕緣膜21之兹刻。欽後^ 利用絕緣膜5為制止劑之下，進行氮化膜16之/在 在P型井區域3上及N型井區域4上形成各自穿通層間=此 21及氮化膜16之溝36b及36c。 ‘ M 其後，藉蝕刻除去溝36b及36C之底面部之絕緣膜5， 對除去後之部分直接施加熱氧化或熱氮化，以形成閘極絕 緣膜37b及37c，然後全面形成金屬（如鎢、銅等）膜31，並 且藉此填充溝36b及36c 又按，在記憶格部中，全面形成 金屬膜31 ^又按，絕緣膜5在周邊電路部中並非成為閘極 絕緣膜’而係以襯底氧化膜起作用。 其次，在圖79(a)及圖79(b)所示之步驟中，以金屬膜31 僅可殘存於溝36b及36c内之方式藉CMP處理施行平坦化， 以使溝36b内形成有金屬閘31b，且使溝36c内形成有金屬 閘3 1 c。又按，在記憶格部中，金屬膜3〗完全被除去。 其次’在圖8 0 (a)及圖8 0 (b)所示之步驟中，藉乾式蝕刻 法除去上部氮化膜9a之全部且選擇地除去上部氮化膜仏之 側面之側壁氮化膜161，藉此在記憶格部形成凹部22a。 尸，次，全面形成高熔點金屬（如鈦、鈷等）膜，而在氮氣 氣氛中予以熱處理，藉此僅於摻雜多晶矽膜33之頂面藉矽
C:\2D-CODE\90-03\891251I8.ptd 第55頁 469 56 5 五、發明說明（52) "--- 化物形成反應形成高熔點金屬矽化物（如TiSi2、c〇s込等） 膜23a以形成多晶矽化物閘極81。又按，在圖8〇中展示— 種除去未反應局溶點金屬膜後之狀態。 繼之，全面形成氮化骐24，並且用氮化膜24來填充凹部 2 2a。 其次，在圖81 (a)及圖81(b)所示之步驟中，以氮化膜24 僅可殘存於凹部22a内之方式藉CMp處理施行平坦化，藉此 形成一種在使用SAC開口法之下由接觸孔施行上部配線5與 源極.汲極區域121a〜123a之電學連接之場合之制止氮化 膜 2 5 a 〇 其次，在記憶格部之全面上形成光刻膠R1 〇，而在圖82 (a)及圊82(b)所示之步驟中，將光刻膠R1〇用作罩幕，藉 此在氮化膜1 6為制止劑之下由蝕刻除去周邊電路部之層間 絕緣膜2 1，然後在絕緣膜5為制止劑之下由蝕刻除去氮化 膜1 6。 其次’在圖83 (a)及圖83 (b)所示之步驟中，在記憶格部 之P型井區域3a上及周邊電路部之N型井區域4上形成光刻 ’而在金屬閘31b及光刻膠!^ 1為罩幕之下，將低劑 置（1 X 1013〜1 X 10ucm-2)之n型不純物或bi?2)離子注入p 型井區域3 b内’以形成N -源極.汲極區域1 2。 其次’在除去光刻膠K1 1後，在圖84(a)及圖84(b)所示 之步驟中’在記憶格部之P型井區域3a上及周邊電路部 型井區域3b上形成光刻膠R12，而在金屬閘31c及光刻膠 R12為罩幕之下’將低劑量（1 X 1013〜1 X 10]4cr2)之p型^
A69 56 5 五、發明說明（53) 一一~'— - 純物或叫）離子注入N型井區域4内，以 又按，在以後之說明中，有時躲源没極 區域1 2以及P源極·汲極區域1 4簡摇盔 及14。 心為源極·汲極區域12 其次’在除去光刻膠R12後，全面形成氧化膜，缺後將 该氧化膑藉異方性蝕刻法予以深蝕，#此如圖85⑷及圖 85(b)所示，在金屬間31b&31c之側面形成侧壁氧=膜 3 9。又按，此際亦選擇地除去絕緣膜5。 其次，在圖86(a)及圖86(b)所示之步驟中，在呓情格 之P型井區域3a上及周邊電路部之N型井區域4上形成光刻 膠R13，而在金屬閘31b(位於P型井區域〜上者）、側壁氧 化膜39、以及光刻膠R13為罩幕之下’將高劑量（1χ 1〇ls〜 4x HPcnrOiN型不純物（As*p)離子注入p型井區域3内， 以形成N+源極·汲極區域1 81及1 8 2。 其次’在除去光刻膠R13後，在圖87(a)及圖87(b)所示 之步驟中，在s己憶格部之P型井區域3 a上及週邊電路部之p 型井區域3b上形成光刻膠R14 ’而在金屬閘3ic(位於n型井 區域4上者）、側壁氧化膜39、以及光刻膠ri 4為罩幕之 下’將高劑量（1 X 1 015〜4 X 1 015cm-2 )之P型不純物（B或BF2) 離子注入N型井區域4内’以形成N+源極.汲極區域2 〇 1及 2 0 2。又按，在以後之說明中’有時將n+源極·汲極區域 181、182及P+源極.汲極區域2〇1、2 02簡稱為源極.汲極 區域181 、 182 及201 、 202 。 其-欠’在除去光刻膠R 1 4後，全面形成高炫點金層（如
C:\2D-CODE\90-03\89I25118.ptd 第57頁 4 6 9 56 5 五、發明說明（54) --- 欽 '钻等）膜，而在氮氣氣氛中予以熱處理，藉此如圖 88(a)及圖88(b)所示，在源極·；：及極區域181、182及 201、202上藉矽化物形成反應形成高炫點金屬石夕化物 TiSi2、C〇SiJ)膜59bB9c。又按，在圖88U)及關⑻ 中展不一種除去未反應之高熔點金屬膜後之狀能。 其次，在圖89(a)及圖89(b)所示之步驟中，;面 =緣，〇，細處理予以平坦化後，在記憶格 曰 形成一穿通層間絕緣膜40及21而至4達源極·没極區域ma 之儿線接觸孔4la及一穿通層間絕緣臈4〇及21而到達源極 .汲極區域121a及123a之存儲節點接觸孔41b。 、 此時，在多晶矽化物閘極81上覆蓋有制止氮化膜25a 側壁氮化膜161，因此保護多晶砂化 到 孔形成時之蝕刻作用。 个又A接觸 其，’在層間絕緣膜40之全面上形成導電膜（例如含有n 及物A多晶矽膜）’並且用該導電膜來填充元線接觸 存储即點接觸孔4 1 b内《然後’藉CMP處理除去 間絕緣膜40上之導電膜，而在元線接觸孔4〗a及存儲節點 接觸孔4 lb内形成多晶矽塞42a及42b。 ^次，在圖9〇(a)及圖90(b)所示之步驟中，在層間絕緣 膜40之全面上形成層間絕緣膜43。然後，在記憶袼部形成 一穿通層間絕緣膜43而到達多晶塞42a之接觸孔44並且在 周邊電路部同時形成各自穿通層間絕緣膜43及40而到達源 極.汲極區域181、182、201、202之接觸孔45ai45b。 其後’在層間絕緣膜4 3之全面上形成高熔點金屬（例如
C:\2D-O0DE\90-03\89J25118.ptd 第58頁 厶 6 9 5 6 5___ 五、發明說明（55) 鎢等）膜，並且用該高熔點金屬膜來填充接觸孔44及接觸 孔4 5 a、4 5 b内。然後’藉照相製版及餘刻方法形成元線4 6 及配線層4 7。 又按’位於層間絕緣膜4 3以上之上部之結構乃與圖6丨所 示之DRAM40 0相同’因此經過與圖58(a)、（b)〜圖61(a)、 (b )所示之步驟相同之步驟後，得到圖9 1所示之])R錢6 〇 〇。 CF-2.作用效果〉 在以上所說明之DRAM600中’由於在周邊電路部中使用 金屬閘31 b及31 c為閘極’可抑制由閘長度之定標（變短） 所引起之閘極片電阻之增高。 再者’在製造方法中，如前述利用圖77(a)及圖77(b)暨 圖7 8 (a)及圖7 8 (b)所做之說明’在氮化膜丨6為制止劑之下 施行層間絕緣膜2 1之蝕刻，然後在絕緣膜5為制止劑之下 施行氮化膜1 6之蝕刻’藉此形成溝36t)及36(：。然後，藉钮 刻除去溝36b及36c之底面部之絕緣膜5，而對除去後之部 刀直接施加熱氧化或熱氮化，以形成閘極絕緣膜3 γ匕及 37c，然後用金屬膜31來填充溝36b&36c ,而如前述利用 圖79(a)及圖79(b)所做之說明，以金屬膜31僅可殘存於溝 36b及36c内之方式施行平坦化，以形成金屬閉^及^， Γι此；ί 之際1極絕緣膜不會直接暴露於触 刻二可防止蝕刻進展至衝穿閉極絕緣膜 區域預定部分之情事。 疋α愧及徑 再者，在金屬閘31b及31C^占勒夕的 丁& Λ 4如、 之成形之際’不需要施行蝕刻 處理’而可保5堯對濕式處理（ 、柯I k知订由蝕刻所產生之聚合物
C:\2D-00DE\90-Cm89125118.ptd 第59頁 Λ69 56 5 五 '發明說明（56) 之去除或蝕刻粉屑之去除為目的）或氧化之耐性低之金屬 閘 31b 及 31c。 再者，在記憶袼部中，如前述利用圖7 7 (a)及圖7 7 (b)〜 圖8 8 ( a)及圖8 8 ( b )所做之說明，以多晶矽閘3 4可埋入層間 絕緣膜2 1之方式構成後，將構成多晶石夕閘3 4之上部乳化膜 9a予以除去，以形成凹部22a。然後，僅於露出於凹部22a 底面之摻雜多晶矽膜33之頂面上形成高熔點金屬矽化物 (TiSi2、CoSi2等）膜23a，因此在形成高熔點金屬矽化物之 膜23a後，用氮化膜24來填充凹部2 2a即可使多晶矽化物閘 極8 1被覆有氮化膜，因此雖然係具有高熔點金屬矽化物 (如TiSi2、CoSi2等）膜23a之多晶矽化物閘極81，卻有可能 應用SAC開口法。 再者，由於為多晶矽化物閘極8a使用TiSi2或(：〇3丨2，其 電阻低於WS i2者，因此可抑制由閘長度之定標（變短）所引 起之閘極片電阻之增高。 <F-3.變更例〉 在以上所述本發明有關之實施形態6之DRAM6 0 0中，如前 述利用圖78(a)、（b)所做之說明，藉蝕刻法除去溝36b及 3 6 c之底面部之絕緣膜6 0，而對除去後之部分直接施加熱 氧化或熱氮化’以形成閘極絕緣膜3 7 b及3 7 c。 然而’閘極絕緣膜之形成方法並未限於此一方法。以 下，為實施形態6之變更例，關於藉CVD法形成有閘極絕緣 膜之DRAM6 0 0A之結構加以說明。 圖 92(a)、（b)〜圖 96(a)、（b)乃與圖 78(a)、（b)〜圖
C:\2D-CODE\90-O3\89125118.ptd 第 60 頁 469 56 5 五、發明說明（57) 8 2 (j)、（ b)所不之步驟相對應之圖。如前述利用圖7 8所做 之說明，在周邊電路部之p型井區域仏上及N型井區域4上 形成各自穿通層間絕緣膜21及氮化膜16之溝36b及36c，而 除去溝36b及36c之底面部之絕緣膜5後，藉法全面形成 絕緣膜38。絕緣膜38為氧化膜或氮化膜均彳，而此膜覆蓋 於從溝36b及37c之内壁起延伸至所露出之p型井區域⑽及忖 型井區域4之上部之區域上，且以可維持溝咖及37c之方 式形成lnm〜5nm程度之厚度。 又按，為絕緣膜38可使用下述任一種膜：藉RpN(Rem〇te
Plasma Nitridation)法所形成之SiN膜；藉低壓CVD法或 MOCVIHMetal 〇rganic CVD)法所形成之η〇2 膜、“A 膜、
Al2〇5 膜、Zr〇2 膜、BST(Barium Str〇ntium Titanate)膜。 然後，全面形成金屬（如鎢、銅等）膜3丨之 充溝36b及36c。 t精此具 其次，在圖93(a)及圖93(b)所示之步驟中，以金屬膜Μ 僅可殘存於溝36b及36c内之方式藉CMp處理施行平扭化 以使溝36b内形成有金属閘31b，且使溝36。内形成有 閘31c ϋ安’溝36b之内壁有絕緣細殘存之部分，盆以 包圍金屬閘31b之方式成為閑極絕緣膜38b，而 之内 壁亦有絕緣膜38殘存之部分，其以包圍金屬閑3 :$ 成為閘極絕緣膜38c。 方久 其次，在圖94(a)及圖94(13)所示之步驟中， 法除去上部氮化膜9a之全部且選擇地除 側面之氮化膜16，藉此在記憶格部形成凹 膜93之
469 56 5 五、發明說明（58) --- 士欠，纟面形成高熔點金屬““太、鈷等）膜，而在氮氣 氣氛中予以熱處理，藉此僅於摻雜多晶矽膜3 3之頂面藉矽 化物形成反應形成高熔點金屬矽化物（如TiSiz、c〇s“等） 膜23a以形成多晶矽化物閘極81。又按，在圖94(a)及圖 94 = )中展示一種除去未反應高熔點金屬膜後之狀態。 繼之，全面形成氮化膜24，並且用氮化膜24來填充凹部 2 2 a 〇 其次，在圖95(a)及圖95(b)所示之步驟中，以氮化膜24 僅可殘存於凹部22a内之方式藉CMp處理施行平坦化，藉此 形成一種在使用SAC開口法之下由接觸孔施行上部配線與 源極.汲極區域1 21 a〜1 23a之電學連接之場合之制止氮化 膜25a 〇 其次’在記憶格部之全面上形成光刻膠R丨〇，而在圖 96(a)及圖96(b)所示之步驟中，在光刻膠Rio充作罩幕之 同時在氮化膜1 6為制止劑之下藉飯刻除去周邊電路部之層 間絕緣膜2 1，然後在絕緣膜5為制止劑之下藉蝕刻除去氮 化膜1 6。 繼之1經過與圖83(a)、（b)〜圖90(a)、（b)以及圖 58(a) '(b)〜圖61(a)、（b)所示之步，驟相同之步驟後，得 到圖97(a)及圖97(b)所示之DRAM600A。 [發明之效果] 依照本發明申請專利範圍第1項所載述之半導體裝置’ 由於在由多晶矽化物閘極之上主面與側壁絕緣膜之上郄端 面所構成之平面區域上具備有上部構造體，將上部構造碟
C:\2D-OODE\90-O3\89125118.ptd 第62頁 ^69 b 6 5 五、發明說明（59^ "' 予以變更’即可得到各種M〇s電晶體。又由於上部構造體 覆蓋於侧壁絕緣膜之上部端面上，可將厚度變薄之可能性 南之側壁絕緣膜之上部予以保護，以防止側壁絕緣膜之上 部因製造過程中之蝕刻等而被除去。 依照本發明申晴專利範圍第2項所載述之半導體裝置， 由於將側壁絕緣臈及上部構造體設定為氮化膜，多晶矽化 物閘極被覆有氮化膜。從而，在使上部配線與半導體基板 中之源極沒極區域藉由接觸孔在電學上連接之際，即使 形成接觸孔之位置偏移於接近多晶矽化物閘極之方向，亦 可防止多晶矽化物閘極直接與接觸孔銜接。因此，在設置 一被用以施行上部配線與源極.汲極區域之電學連接之接 觸孔之際，可將接觸孔與閘極之疊合限度減少至疊合精度 以上之程度’而可縮小例如邏輯元件中之閘陣列部之面 積。 依照本發明申請專利範圍第3項所載述之半導體裝置， 由於矽化物膜為矽化鈦膜或矽化始膜，可減低閘電阻，而 可抑制由閘長度之定標（變短）所引起之閘極片電阻之增 高。 依照本發明申請專利範圍第4項所載述之半導體裝置， 由於上部構造體為金屬膜，與僅使用多晶矽化物閘極之場 合，更可抑制由閘長度之定標（變短）所弓！起之閘極片電阻 之增高。 依照本發明申請專利範園第5項所載述之半導體裝置， 由於矽化物膜為矽化鈦膜戒矽化始膜，與習用之矽化鎢膜
C:\2D-O0DE\90-03\89125118.ptd 第63頁 4 6 9 56 5 五、發明說明（60) 相較，更可減低 鎢膜或銅膜與多 依照本發明申 其阻障金屬膜為 合，而其阻障金 臈之場合。再者 成時，可進一步 新配線材料。 依照本發明申 由於使用金屬閘 引起之閘極片電 極絕緣膜之第二 導體基板中形成 注入。 閘電阻。 晶石夕膜之 請專利範 氮化鈦臈 屬膜為氮 ，在最上 減低閘電 清專利範 為閘極， 阻之增高 部分’例 低摻雜汲 又由於具備阻障金屬膜，可 反應。 111 2第6項所載述之半導體裝置， 適於上部之金屬膜為鎢臈之 ^钽膜者適於上部之金屬膜為鋼 s之金屬膜為由鵝臈或鋼膜所構 阻，又可適應於今後研究發展之 圍第7項所載述之半導體裝置， 可抑制由閘長度之定標（變短）所 。又由於金屬閘之側面被覆有閘 如在該金屬閘為罩幕之下，在半 極區域之場合’有可能實現偏移 依照本發明申請專利範圍第8項所載述之半導體裝置， 由於金屬閘為由鎢膜或銅膜所構成，町減低閘電阻，又可 適應於今後研究發展之新配線材料。 依照本發明申請專利範圍第9項所載述之半導體裝置， 由於閘極絕緣膜係藉CVD法所形成，與藉熱氧化法或熱氮 化法所形成之場合相比，對基底之限制較少。再者，可形 成各種在熱氧化法或熱氮化法無法形成之絕緣膜。 依照本發明申請專利範圍第〗〇項所載述之半導體裝置， 由於在資料保持部配設—具有多晶矽化物閘極之M0S電晶 體’該閘之矽化物膜為矽化鈦膜或矽化鈷膜者，因此可減
469565 ' _______________ 五、發明說明（61) 〜 低其顯著細微化之賁料保持部之閘電阻，而可抑制由閘長 度之疋仏（變短）所引起之閘極片電阻之增高。又由於侧髮 絕緣膜及上部構造體為由氮化膜所構成，使多晶矽化物閘 極被覆有氮化膜’而有可能將s A c法應用於上部配線與半 導體基板中之源極.沒極區域在電學上之連接。 依照本發明申請專利範圍第1丨項所載述之半導體裝置， 將具有多晶矽化物閘極（其中之矽化物膜為矽化鈦膜或矽 化钻膜）之MOS電晶體配設於周邊電路部時，可抑制由閘長 度之定標（變短）所引起之閘極片電阻之增高，而可實現構 成周邊電路部之邏輯元件之高速動作。再者，將M〇S電晶 體具有多晶矽化物閘極（其中之矽化物膜為矽化欽膜或石夕 化姑膜）且在多晶矽化物閘極上藉由阻障金屬膜設有鎢膜 或銅膜者配設於周邊電路部時，與僅使用多晶矽化物間極 之場合相較，更可抑制由閘長度之定標（變短）所引起之閉 極片電阻之增高’而可實現構成周邊電路部之邏輯元件之 高速動作。再者，將具有金屬閘之MOS電晶體配設於周邊 電路部時’可抑制由閘長度之定標（變短）所引起之閘極片 電阻之增高，而可實現構成周邊電路部之邏輯元件之高速 動作。 依照本發明申請專利範圍第1 2項所載述之製造半導體裝 置之方法，可在一由多晶矽化物閘極之上主面與側壁絕緣 膜之上部端面所構成之平面區域上得到具有上部構造體之 MOS電晶體。再者，在步驟（g)中，在層間絕緣膜形成四 部，而使凹部之底部之圖蜇化多晶矽膜經過矽化以形成石夕
C:\2D-C0DE\90-03\89125118.ptd 第65頁 469565 五'發明說明（62) ' —- =莫而形成多晶矽化物閉極，即在形成多晶矽化物閘極 要石夕化物膜之钱刻，因此可形成一種多晶石夕化物 L極匕括具有在習知之蝕刻技術上難於成形之材質之矽化 物臈者，而可增加多晶矽化物閘極之選擇自由产。 依照本發明申請專利範圍第13項所载述之製=半導俨裝 ΐί::’二到一種在所含之多晶砂化物閘極被覆“ 化膜之MOS電晶體。 依照本發明申請專利範圍第14項所載述之製造半導體裝 f之方法，可得到一種MOS電晶體，包括具有由矽化鈦膜 或矽化鈷膜所構成之矽化物膜之多晶矽化物閘極’以及藉 由阻障金屬膜設在該閘上之鎢膜或鋼膜者。再者，所謂之 ，蝕刻乃如步驟（d)所示，僅施行於對絕緣膜（後來成為閘 極絕緣膜）具有極高選擇比之多晶矽臈，因此與多晶矽膜 上形成金屬膜後予以蝕刻以形成多晶金屬閘之方法相較， 可防止蝕刻進展至衝穿閘極絕緣膜而到達源極汲極區域 預定部分之情事。 依照本發明申凊專利範圍第〗5項所載述之製造半導體裝 置之方法，使用第三之氮化膜中之與多晶矽閘之侧面接觸 之部分為側壁氮化膜，而在形成側壁氮化膜時不使用蝕刻 步驟，因此，半導體基板表面被暴露於蝕刻之次數會減 少。從而，本方法適於有必要儘量防止半導體基板表面損 傷之電路部例如資料保持部之M〇s電晶體之形成。 再者，依照本發明之製造半導體裝置之方法，由於藉異 方性蝕刻法深蝕第三之氮化膜之方法來形成侧壁氮化膜，
C:\2D-CODE\90-03\89125118.ptd 第66頁 4 69 56 5_____ 五、發明說明（63) 本方法適於下述電路部（例如周邊電路部）中之MOS電晶體 之形成，該電路部係有必要在侧壁氮化膜充當罩幕之一部 分之下形成源極·汲極區域者。 再者’依照本發明之製造半導體裝置之方法，可得到具 有金屬閘之電aa體。再者，如步驟（e)所示，在除去溝 底部之襯底氧化膜後’至少在與半導體基板接觸之部分形 成閘極絕緣膜，因此在形成閘極之際閘極絕緣膜不會直接 暴露於蝕刻，可防土蝕刻進展至衝穿閘極絕緣膜而到達源 極·汲極區域預定部分之情事。再者，如步驟（f )所示， 用金屬膜來填充溝，藉此形成金屬閘，因此在金屬閘之成 形之際，不需要施行蝕刻處理，而可保護對濕式處理（施 行由蝕刻所產生之聚合物之去除或蝕刻粉屑之去除為目. 的）或氧化之耐性低之金屬閘。 ”" 此外，依照本發明之製造半導體裝詈 且义万法’可仔到^一 種MOS電晶體’具有在側面被覆有閘極絕緣膜之金 者。再者，由於在側面被覆有閘極絕绝 、 甲 掩膜之下在半導體基板中形成低摻雜' 4金屬問為 場合，有可能實現偏移注入。 、"、極.汲極區域之 [元件編號之說明] 5 絕緣膜 6 ' 9 氮化膜 5a、5b、5c、38b、38c 閘極絕緣膜 6a x6b '6c 多晶石夕膜 7a、7b、7c 多晶矽閘
C:\2D-CODE\90-03\89125H8.ptd 4. 6 9 56 5 五、發明說明（64) 8a '8b '8c 、 81 9a 、 9b 、 9c 11a、1 lb、1 lc 22a 、 22b 、 22c 23a 、 23b 、 23c 25a 、 25b 、 25c 29a 、 29b 、 29c 31b 、 31c 36b 、 36c 37b 、 37c 39 152 '161 '172 多晶矽化物閘極 上部氮化膜 多晶金屬閘 凹部 矽化物膜 制止氮化膜 阻障金屬 金屬閘 溝 閘極絕緣膜 侧壁氧化膜 侧壁氮化膜
C:\2D-CDDE\90-03\89125118.ptd 第68頁 469565 圖式簡單說明 圖1為用以說明本發明有關之實施形態1之半導體裝置之 製造步驟之圖。 圖2為用以說明本發明有關之實施形態1之半導體裝置之 製造步驟之圊。 圖3為用以說明本發明有關之實施形態1之半導體裝置之 製造步驟之圖。 圖4為用以說明本發明有關之實施形態1之半導體裝置之 製造步驟之圖。 圖5為用以說明本發明有關之實施形態1之半導體裝置之 製造步驟之圖。 圊6為用以說明本發明有關之實施形態1之半導體裝置之 製造步驟之圖。 圖7為用以說明本發明有關之實施形態1之半導體裝置之 製造步驟之圊。 圖8為用以說明本發明有關之實施形態1之半導體裝置之 製造步驟之圖。 圖9為用以說明本發明有關之實施形態1之半導體裝置之 製造步驟之圖。 圖1 0為用以說明本發明有關之實施形態1之半導體裝置 之製造步驟之圖。 圖11為用以說明本發明有關之實施形態1之半導體裝置 之製造步驟之圖。 圖1 2為用以說明本發明有關之實施形態1之半導體裝置 之製造步驟之圖。
C:\2D-C0DE\90-03\89125118.ptd 第 69 頁 ^ 69 56 5 圖式簡單說明 圖I 3為用以說明本發明有關之實施形態1之半導體裝置 之製造步驟之圖。 圖1 4為用以說明本發明有關之實施形態1之半導體裝置 之製造步驟之圖。 圖1 5為用以說明本發明有關之實施形態1之半導體裝置 之製造步驟之圊。 圖1 6為用以說明本發明有關之實施形態1之半導體裝置 之製造步驟之圖。 圖1 7為用以說明本發明有關之實施形態1之半導體裝置 之製造步驟之圖。 圖1 8為用以說明本發明有關之實施形態1之半導體裝置 之最後製造步驟之圖。 圖1 9為用以說明本發明有關之實施形態2之半導體裝置 之製造步驟之圖。 圖2 0為用以說明本發明有關之實施形態2之半導體裝置 之製造步驟之圖。 圖2 1為用以說明本發明有關之實施形態2之半導體裝置 之製造步驟之圖。 圖2 2為用以說明本發明有關之實施形態2之半導體裝置 之製造步驟之圖。 圊2 3為用以說明本發明有關之實施形態2之半導體裝置 之最後製造步驟之圖。 圖2 4為用以說明本發明有關之實施形態3之半導體裝置 之製造步驟之圖。
C:\2D-CODE\90-03\8912511S.ptd 第70頁 469565 圖式簡單說明 圖2 5為用以說明本發明有關之實施形態3之半導體裝置 之製造步驟之圖。 圖2 6為用以說明本發明有關之實施形態3之半導體裝置 之製造步驟之圖。 圖2 7為用以說明本發明有關之實施形態3之半導體裝置 之製造步驟之圖。 圖2 8為用以說明本發明有關之實施形態3之半導體裝置 之製造步驟之圖。 圖2 9為用以說明本發明有關之實施形態3之半導體裝置 之製造步驟之圖° 圖3 0為用以說明本發明有關之實施形態3之半導體裝置 之製造步驟之圖。 圖31為用以說明本發明有關之實施形態3之半導體裝置 之製造步驟之圖。 圖3 2為用以說明本發明有關之實施形態3之半導體裝置 之製造步驟之圖。 圖3 3為用以說明本發明有關之實施形態3之半導體裝置 之製造步驟之圖。 圖34為用以說明本發明有關之實施形態3之半導體裝置 之製造步驟之圖。 圖3 5為用以說明本發明有關之實施形態3之半導體裝置 之製造步驟之圖。 圖3 6為用以說明本發明有關之實施形態3之半導體裝置 之最後製造步驟之圖。
C:\2D-CODE\90-03\8912511S.ptd 第71頁 469 56 5 圊式簡單說明 圖3 7為用以說明本發明有關之實施形態3之變更例之半 導體裝置之製造步驟之圖。 圖3 8為用以說明本發明有關之實施形態3之變更例之半 導體裝置之製造步驟之圖。 圖3 9為用以說明本發明有關之實施形態3之變更例之半 導體裝置之製造步驟之圖。 圖4 0為用以說明本發明有關之實施形態4之變更例之半 導體裝置之結構之圖。 圖4 1 (a )、（ b)為用以說明本發明有關之實施形態4之半 導體裝置之製造步驟之圊。 圖42(a)、（b)為用以說明本發明有關之實施形態4之半 導體裝置之製造步驟之圖。 圖43(a)、（b)為用以說明本發明有關之實施形態4之半 導體裝置之製造步驟之圖。 圖4 4 (a )、（ b )為用以說明本發明有關之實施形態4之半 導體裝置之製造步驟之圖。 圖4 5 (a )、（ b )為用以說明本發明有關之實施形態4之半 導體裝置之製造步驟之圖。 圖46(a)、（b)為用以說明本發明有關之實施形態4之半 導體裝置之製造步驟之圖。 圖47(a)、（b)為用以說明本發明有關之實施形態4之半 導體裝置之製造步驟之圊。 圖4 8 (a )、（ b )為用以說明本發明有關之實施形態4之半 導體裝置之製造步驟之圖。
C:\2D-CODE\90-03\89125118.ptd 第72頁 圖式簡單說明 圖49(a)、（b)為用以說明本發明有關之實施形態4之半 導體裝置之製造步驟之圖。 圖5 0 (a )、（ b)為用以說明本發明有關之實施形態4之半 導體裝置之製造步驟之圖。 圖51 (a )、（ b)為用以說明本發明有關之實施形態4之半 導體裝置之製造步驟之圖。 圖52(a)、（b)為用以說明本發明有關之實施形態4之半 導體裝置之製造步驟之圖。 圖5 3 (a )、（ b )為用以說明本發明有關之實施形態4之半 導體裝置之製造步驟之圖。 圖54 ( a )、（ b)為用以說明本發明有關之實施形態4之半 導體裝置之製造步驟之圖。 圊5 5 (a )、（ b)為用以說明本發明有關之實施形態4之半 導體裝置之製造步驟之圖。 圖5 6 ( a )、（ b )為用以說明本發明有關之實施形態4之半 導體裝置之製造步驟之圖。 圖5 7 ( a )、（ b )為用以說明本發明有關之實施形態4之半 導體裝置之製造步驟之圖。 圖5 8 ( a )、（ b )為用以說明本發明有關之實施形態4之半 導體裝置之製造步驟之圖。 圖59(a)、（b)為用以說明本發明有關之實施形態4之半 導體裝置之製造步驟之圖。 圖6 0 ( a )、（ b)為用以說明本發明有關之實施形態4之半 導體裝置之製造步驟之圖。
C:\2D-OODE\90-O3\89325118.ptd 第73頁 469 56 5_ 圖式簡單說明 圖6 K a )、（ b)為用以說明本發明有關之實施形態4之半 導體裝置之最後製造步驟之圖。 圖6 2 (a )、（ b )為用以說明本發明有關之實施形態5之半 導體裝置之製造步驟之圖。 圖6 3 ( a )、（ b)為用以說明本發明有關之實施形態5之半 導體裝置之製造步驟之圖。 圖64(a)、（b)為用以說明本發明有關之實施形態5之半 導體裝置之製造步驟之圖。 圖6 5 ( a )、（ b)為用以說明本發明有關之實施形態5之半 導體裝置之製造步驟之圖。 圖6 6 ( a )、（ b )為用以說明本發明有關之實施形態5之半 導體裝置之製造步驟之圖。 圖6 7 ( a )、（ b )為用以說明本發明有關之實施形態5之半 導體裝置之製造步驟之圖。 圖6 8 (a )、（ b)為用以說明本發明有關之實施形態5之半 導體裝置之製造步驟之圖。 圖6 9 ( a )、（ b)為用以說明本發明有關之實施形態5之半 導體裝置之製造步驟之圖。 圖7 0 ( a )、（ b )為用以說明本發明有關之實施形態5之半 導體裝置之製造步驟之圖。 圖7 1 ( a )、（ b )為用以說明本發明有關之實施形態5之半 導體裝置之最後製造步驟之圖。 圖72(a)、（b)為用以說明本發明有關之實施形態6之半 導體裝置之製造步驟之圖。
C;\2D-CODE\90^03\89125118 .ptd 第74頁 /1 Q RR R _ 圖式簡單說明 圖7 3 (a)、（ b)為用以說明本發明有關之實施形態6之半 導體裝置之製造步驟之圖。 圖74 (a )、（ b)為用以說明本發明有關之實施形態6之半 導體裝置之製造步驟之圖。 圖7 5 (a )、（ b)為用以說明本發明有關之實施形態6之半 導體裝置之製造步驟之圖。 圖76(a)、（b)為用以說明本發明有關之實施形態6之半 導體裝置之製造步驟之圖。 圖77(a)、（b)為用以說明本發明有關之實施形態6之半 導體裝置之製造步驟之圖c 圖7 8 (a )、（ b)為用以說明本發明有關之實施形態6之半 導體裝置之製造步驟之圖。 圖7 9 ( a )、（ b )為用以說明本發明有關之實施形態6之半 導體裝置之製造步驟之圖。 圖8 0 (a )、（ b )為用以說明本發明有關之實施形態6之半 導體裝置之製造步驟之圖。 圖8 1 ( a )、（ b)為用以說明本發明有關之實施形態6之半 導體裝置之製造步驟之圖。 圖8 2 ( a )、（ b )為用以說明本發明有關之實施形態6之半 導體裝置之製造步驟之圖。 圖8 3 (a )、（ b)為用以說明本發明有關之實施形態6之半 導體裝置之製造步驟之圖。 圖84 ( a )、（ b )為用以說明本發明有關之實施形態6之半 導體裝置之製造步驟之圖。
C:\2D-C0DE\90-03\89125118.ptd 第75頁 469 56 5 圖式簡單說明 圖8 5 ( a )、（ b )為用以說明本發明有關之實施形態6之半 導體裝置之製造步驟之圖。 圖8 6 ( a )、（ b )為用以說明本發明有關之實施形態6之半 導體裝置之製造步驟之圖。 圖8 7 ( a )、（ b )為用以說明本發明有關之實施形態6之半 導體裝置之製造步驟之圖。 圖8 8 ( a )、（ b )為用以說明本發明有關之實施形態6之半 導體裝置之製造步驟之圖。 圖8 9 ( a )、（ b )為用以說明本發明有關之實施形態6之半 導體裝置之製造步驟之圖。 圖9 0 ( a )、（ b )為用以說明本發明有關之實施形態6之半 導體裝置之製造步驟之圖。 圖9 1 ( a )、（ b )為用以說明本發明有關之實施形態6之半 導體裝置之最後製造步驟之圖。 圖9 2 ( a )、（ b)為用以說明本發明有關之實施形態6之變 更例之半導體裝置之製造步驟之圖。 圓9 3 ( a )、（ b )為用以說明本發明有關之實施形態6之變 更例之半導體裝置之製造步驟之圖。 圖94 ( a )、（ b )為用以說明本發明有關之實施形態6之變 更例之半導體裝置之製造步驟之圖。 圖9 5 (a )、（ b)為用以說明本發明有關之實施形態6之變 更例之半導體装置之製造步驟之圖。 圖9 6 (a )、（ b)為用以說明本發明有關之實施形態6之變 更例之半導體裝置之製造步驟之圖。
C:\2D-GODE\90-03\89125118.ptd 第76頁 469565
C:\2D-CODE\90-03\89125118.ptd 第77頁 4 6 9 56 5 圖式簡單說明 圖。 圖1 15(a)、（b)為用以說明習知之DRAM之製造步驟之 圖。 圖116(a)、（b)為用以說明習知之DRAM之製造步驟之 圖。 圖1 17(a)、（b)為用以說明習知之DRAM之製造步驟之 圖。 圖118(a)、（b)為用以說明習知之DRAM之製造步驟之 圖。 圖11 9(a)、（b)為用以說明習知之DRAM之製造步驟之 圖。 圖120(a)、（b)為用以說明習知之DRAM之製造步驟之 圖121 (a)、（b)為用以說明習知之Μ AM之製造步驟之 圖。 圖122(a)、（b)為用以說明習知之DRAM之製造步驟之 圖。 圖123(a)、（b)為用以說明習知之DRAM之製造步驟之 圖。 圖124(a)、（b)為用以說明習知之DRAM之製造步驟之 圖。 圖125(a)、（b)為用以說明習知之DRAM之最後製造步驟 之圖。
C:\2D-OODE\90-O3\89125118.ptd 第78頁

Claims (1)

  1. 4 6 9 56 5 六、申請專利範圍 1 ·—種半導體裝置，係具備至少一個包括被配設於半導 體基板上之MOS電晶體在内的電路部者， 上述MOS電晶體為具備： 配設於上述半導體基板上之閘極絕緣膜； 多晶矽化物閘極，由配設於上述閘極絕緣膜上之圖型化 多晶矽膜與配設於該圖型化多晶矽膜上之矽化物膜所構 成， 側壁絕緣膜，配設於上述多晶矽化物閘極之側面，其上 部端面與上述多晶矽化物閘極之上主面形成約略同一之平 面；以及 上部構造體，配設於由上述多晶矽化物閘極之上主面與 上述侧壁絕緣膜之上部端面所構成之平面區域上。 2. 如申請專利範圍第1項之半導體裝置，其中該側壁絕 緣膜及該上部構造體均為氮化膜者。 其中該矽化物 其中該上部構 其中該矽化物 3. 如申請專利範圍第2項之半導體裝置 膜為矽化鈦膜或矽化鈷膜者。 4. 如申請專利範圍第1項之半導體裝置 造體為金屬膜者。 5. 如申請專利範圍第4項之半導體裝置 膜為矽化鈦膜或矽化钴膜， 該金屬膜為具有：以可接觸於至少上述矽化物膜之主面 上之方式配設的阻障金屬膜，以及配設於上述阻障金屬膜 上之鎢膜或銅膜者。 6. 如申請專利範圍第5項之半導體裝置，其中該阻障金
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    第79頁 4 6 9 5 6 5 六、申請專利範圍 屬膜為氮化鈦膜或氮化组膜者。 道7驶宜種半導體裝* ’其係具備至少-個包括被配設於半 導體棊板上之MOS電晶體在内之電路 上述MOS電晶體為具備： ° , 弟 刀可接觸於上述半導體基板 上之方式配設； =問，被配設於上述間極絕緣膜之上述第一部分上， 由上述閘極絕緣膜之第二部分所被覆；以及 ^、、，，膜，上述金屬閘之側面隔著上述閘極絕緣臈之 第二部分而配設。 々 其中該金屬閘 其中該閘極絕 其中該至少 8.如申請專利範圍第7項之半導體裝置， 為鑛膜或銅膜者。 9·如申請專利範圍第7項之半導體裝置， 緣膜為藉C V D法所形成之絕緣膜者。 10·如申請專利範圍第3項之半導體裝置广 ^ ,丨、 個電路部為資料伴枯ι邱Π Θ扣 周邊電路i 及與上述資料保持部連動動作之 而該MOS電晶體係配設於上述資料保持部者。 s Y .如to申^專利範圍第3、5或7項之半導體裝置，其中1 部為形成於該半導體基板上之資料保持部： 及與上述資料保持部連動動作之周邊電路部， 卩U 而垓MOS電晶體係配設於上述周邊電路部者。 12‘-種半導體裝置之製造方&， 括被配設於半導體基板上之_電晶體在内之電路部個包
    469565 六、申請專利範圍 一— 上述MOS電晶體之製造步驟為具備. (a) 在上述半導體基板上全面形成絕緣棋之步驟； (b) 在上述絕緣膜上全面形成多晶矽膜之步驟； (c) 在上述多晶矽膜上全面形成第.一氮化膜之步驟； (d )在配合上述MOS電晶體之閘極圖型之下施行上述第一 氮化膜之圖型化以形成上部氮化臈，而在該上部氮化膜為 掩膜之下，施行上述多晶矽膜之圊型化，以形成在圖型化 多晶矽膜上積層有上述上部氮化膜之多晶矽閘之步驟； (e) 在上述多晶矽閘之側面形成側壁氮化膜之步驟； (f) 用層間絕緣膜來填充上述形成有上述側壁氮化膜之 多晶石夕閘後’以可令上述上部氮化膜之上主面露出之方式 使上述層間絕緣膜平坦化之步驟； (g) 除去上述上部氮化膜及上述上部氮化膜之侧面之上 述側壁氮化膜以形成凹部之步驟； (h )使上述凹部之底部之上述圖型化多晶矽膜經過矽化 以形成矽化物膜而形成多晶矽化物閘極之步驟；以及 (i )用上部構造體來填充上述凹部之步驟者。 13·如申請專利範圍第12項之半導體裝置之製造方法， 其中該步驟（i)包括： 用第二氮化膜來填充該凹部而以該上部構造體僅可殘存 於上述凹部内之方式予以平坦化的步驟者。 如申請專利範圍第12項之半導體裝置之製造方法， 其中該步驟（i)包括： 在該凹部之内面上形成阻陣金肩膜之步驟；
    469565 六'申請專利範圍 用鎢膜或銅膜來填充被覆有上述阻障金屬膜在内面上之 上述凹部之步驟；以及 以該上部構造體僅可殘存於上述凹部内之方式使上述阻 障金屬膜及上述鎢膜或銅膜平坦化之步驟者。 1 5.如申請專利範圍第1 2項之半導體裝置之製造方法， 其中該步驟（e )包括一以可保持該多晶矽閘之凹凸輪廓形 狀之方式使第三氮化膜覆蓋該多晶矽閘之步驟， 而上述第三氮化膜中之接觸於上述多晶矽閘側面上之部 分係成為該側壁氮化膜者。
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