KR101615654B1 - 반도체 소자의 형성방법 - Google Patents

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Abstract

반도체 소자 및 그 형성방법이 제공된다. 반도체 소자의 형성방법은 반도체 기판 상에 게이트 전극들 및 게이트 전극들 양측에 스페이서들을 형성하는 것, 게이트 전극들 상에 캡핑 패턴들을 형성하는 것, 그리고 게이트 전극들 사이에 메탈 콘택을 형성하되, 캡핑 패턴의 폭은 게이트 전극의 폭보다 넓게 형성된다.

Description

반도체 소자의 형성방법{METHOD OF FORMING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 더욱 상세하게는 메탈 콘택을 갖는 반도체 소자 및 그 형성방법에 관한 것이다.
소형화, 다기능화 및 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자는 논리 데이터를 저장하는 기억 소자, 논리 데이터를 연산 처리하는 논리 소자 등으로 구분될 수 있다.
논리 소자가 소형화되면서 고집적화에 대한 요구가 증가하고 있다. 논리 소자의 고집적화는 기존의 제조 공정에서 발생하지 않은 여러 가지 문제점들을 출현시키고 있다. 이러한 문제점들을 해결하는 방안이 연구되고 있다.
본 발명의 목적은 신뢰성이 향상된 반도체 소자 및 그 형성방법을 제공하는 것이다.
본 발명의 실시예에 따른 반도체 소자의 형성방법은 반도체 기판 상에 게이트 전극들 및 상기 게이트 전극들 양측에 스페이서들을 형성하는 것, 상기 게이트 전극들 상에 캡핑 패턴들을 형성하는 것 그리고 상기 게이트 전극들 사이에 메탈 콘택을 형성하되, 상기 캡핑 패턴의 폭은 상기 게이트 전극의 폭보다 넓게 형성된다.
본 발명의 실시예에 따른 상기 게이트 전극들 및 상기 게이트 전극들 양측에 스페이서들을 형성하는 것은 상기 반도체 기판 상에 더미 게이트 패턴들을 형성하는 것, 상기 더미 게이트 패턴들의 측면 상에 상기 스페이서들을 형성하는 것, 상기 더미 게이트 패턴을 제거하여 제 1 개구부를 형성하는 것을 더 포함하되, 상기 게이트 전극들은 상기 제 1 개구부에 형성된다.
본 발명의 실시예에 따른 반도체 소자의 형성방법은 상기 게이트 전극을 형성하기 전에, 상기 제 1 개구부 내에 게이트 절연막을 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예에 따른 상기 캡핑 패턴의 측면은 상기 게이트 전극의 측면과 오프셋되어 형성될 수 있다.
본 발명의 실시예에 따른 상기 캡핑 패턴은 상기 게이트 전극을 덮으며, 상기 스페이서들의 적어도 일부를 덮도록 형성될 수 있다.
본 발명의 실시예에 따른 상기 게이트 전극이 형성된 후 상기 게이트 전극의 상부면은 노출되며, 상기 캡핑 패턴의 하부면은 상기 게이트 전극의 상부면과 접촉할 수 있다.
본 발명의 실시예에 따른 상기 캡핑 패턴들을 형성하는 것은 상기 스페이서들 사이에 배치되는 제 1 절연막을 형성하는 것, 상기 제 1 절연막 및 상기 게이트 전극들을 덮는 제 2 절연막을 형성하는 것 그리고 상기 제 2 절연막 상에, 제 2 개구부들을 가지는 제 1 마스크 패턴들을 형성하는 것을 포함하되, 상기 제 1 마스크 패턴들의 폭은 상기 게이트 전극들의 폭보다 넓게 형성될 수 있다.
본 발명의 실시예에 따른 상기 제 1 마스크 패턴들 각각의 폭은 상기 게이트 전극들 각각의 폭과 상기 게이트 전극들의 양측면 상의 스페이서들 각각의 폭의 합보다 크게 형성될 수 있다.
본 발명의 실시예에 따른 상기 캡핑 패턴들을 형성하는 것은 상기 제 1 마스크 패턴들 상에, 상기 제 2 개구부들보다 폭이 넓고 상기 제 2 개구부들을 노출하는 제 3 개구부들을 가지는 2 마스크 패턴을 형성하는 것을 더 포함하되, 상기 제 2 개구부들은 라인 형태로 형성되며, 상기 제 3 개구부들은 홀 또는 바(Bar) 형태로 형성될 수 있다.
본 발명의 실시예에 따른 상기 캡핑 패턴들을 형성하는 것은 상기 제 1 마스크 패턴들을 형성한 후, 상기 제 2 개구부를 채우는 제 3 절연막을 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예에 따른 상기 캡핑 패턴들을 형성하는 것은 상기 제 1, 제 2 마스크 패턴들을 마스크로 사용하여 상기 제 2 절연막을 식각하는 것을 더 포함할 수 있다.
본 발명의 실시예에 따른 상기 제 2 절연막을 식각하는 것은 상기 제 1 절연막 및 상기 제 3 절연막을 식각하는 것을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 형성방법은 상기 제 1, 2, 3 절연막을 식각한 후, 상기 제 2 마스크 패턴들을 제거하는 것 그리고 상기 제 1 마스크 패턴들, 상기 캡핑 패턴들 및 상기 스페이서들을 덮는 보조 절연막을 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 형성방법은 상기 제 1 마스크 패턴들의 일부 및 상기 보조 절연막을 식각하여 상기 반도체 기판의 상부면을 노출시키는 것을 더 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 형성방법은 상기 제 1 절연막을 형성하기 전에, 상기 스페이서들 및 상기 반도체 기판을 덮는 식각 저지막을 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예에 따른 상기 반도체 기판을 노출시키는 것은 상기 반도체 기판을 덮는 상기 식각 저지막을 식각하여, 상기 스페이서들 상에 식각 저지 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 형성방법은 상기 노출된 반도체 기판 상에 실리사이드막을 형성하는 것을 더 포함하되, 상기 메탈 콘택은 상기 실리사이드막 상에 형성될 수 있다.
본 발명의 실시예에 따른 상기 메탈 콘택을 형성하는 것은 상기 게이트 전극들 사이를 채우는 금속막을 형성하고, 상기 금속막의 일부 및 상기 제 1 마스크 패턴들을 리세스하여 상기 캡핑 패턴들을 노출시키는 것을 포함할 수 있다.
본 발명의 실시예에 따른 상기 캡핑 패턴은 실리콘 산화막으로 형성될 수 있다.
본 발명의 실시예에 따른 상기 게이트 전극은 금속 또는 금속화합물로 형성될 수 있다.
본 발명의 실시예에 따른 상기 게이트 전극은 알루미늄, 티타늄 나이트라이드 또는 탄탈륨 나이트라이드로 형성될 수 있다.
본 발명의 실시예에 따른 상기 캡핑 패턴들을 형성하는 것은 상기 제 1 마스크 패턴들 상에, 상기 제 2 개구부들보다 폭이 넓고 상기 제 2 개구부들을 노출하는 제 3 개구부들을 가지는 2 마스크 패턴을 형성하는 것을 더 포함하되, 상기 제 2 개구부들은 라인 형태로 형성되며, 상기 제 3 개구부들은 홀 또는 바(Bar) 형태로 형성되고, 상기 제 3 개구부들은 연장되어 서로 인접하는 제 2 개구부들을 동시에 노출하는 확장된 개구부를 포함할 수 있다.
본 발명의 실시예에 따른 상기 캡핑 패턴들을 형성하는 것은 상기 확장된 개구부에 의하여 노출된 제 1 마스크 패턴의 적어도 일부를 식각하여 리세스 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 실시예에 따른 상기 메탈 콘택들을 형성하는 것은 상기 게이트 전극들 사이를 채우는 금속막을 형성하고, 상기 금속막의 일부를 식각하여, 적어도 하나의 상기 제 1 마스크 패턴들을 노출시키는 것을 포함할 수 있다.
본 발명의 실시예에 따른 상기 메탈 콘택들은 상기 리세스 패턴 상에서 서로 연결될 수 있다.
본 발명의 실시예에 따른 반도체 소자의 형성방법은 반도체 기판 상에 더미 게이트 패턴을 형성하는 것, 상기 더미 게이트 패턴 측벽에 스페이서를 형성하는 것, 상기 더미 게이트 및 상기 스페이서를 덮는 식각저지막을 형성하는 것, 상기 식각저지막 상에 제 1 절연막을 형성하는 것, 상기 제 1 절연막 및 상기 식각저지막에 평탄화 공정을 진행하여 상기 더미 게이트 패턴의 상부면을 노출시키는 것, 상기 더미 게이트 패턴을 제거하는 것, 상기 더미 게이트 패턴이 제거된 부분에 게이트 전극을 형성하는 것, 상기 게이트 전극들 상에 캡핑 패턴들을 형성하는 것, 그리고 상기 게이트 전극들 사이에 메탈 콘택을 형성하는 것으로 이루어지되, 상기 캡핑 패턴의 폭은 상기 게이트 전극의 폭보다 넓게 형성된다.
본 발명의 실시예에 따른 반도체 소자의 형성방법은 상기 반도체 기판 상에 상기 더미 게이트 패턴을 형성하기 전에, 상기 반도체 기판 상에 희생 산화막을 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 형성방법은 상기 더미 게이트 패턴을 제거한 후, 상기 반도체 기판을 노출하도록 상기 희생 산화막을 제거하는 것을 더 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 형성방법은 상기 게이트 전극을 형성하기 전에, 상기 노출된 반도체 기판에 게이트 절연막을 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자는 반도체 기판 상의 게이트 전극들, 상기 게이트 전극들 측면 상의 스페이서들, 상기 게이트 전극들 상의 캡핑 패턴들 및 상기 게이트 전극들 사이의 메탈 콘택을 포함하되, 상기 캡핑 패턴들의 폭은 상기 게이트 전극들의 폭보다 넓다.
본 발명의 실시예에 따른 반도체 소자는 상기 반도체 기판과 상기 게이트 전극 사이에 배치되는 게이트 절연막을 더 포함할 수 있다.
본 발명의 실시예에 따른 상기 캡핑 패턴들은 상기 게이트 전극들의 상부면 및 상기 스페이서들의 일부를 덮을 수 있다.
본 발명의 실시예에 따른 반도체 소자는 상기 스페이서들을 덮으며, 상기 스페이서들과 상기 메탈 콘택 사이에 배치되는 식각 저지 패턴들을 더 포함할 수 있다.
본 발명의 실시예에 따른 상기 게이트 전극들은 알루미늄, 티타늄 나이트라이드 또는 탄탈륨 나이트라이드를 포함할 수 있다.
본 발명의 실시예에 따른 상기 캡핑 패턴들은 실리콘 산화막을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자는 상기 반도체 기판과 상기 메탈 콘택 사이의 실리사이드막을 더 포함할 있다.
본 발명의 실시예에 따른 반도체 소자는 상기 캡핑 패턴들 상의 마스크 패턴들을 더 포함하되, 상기 마스크 패턴들은 일 방향으로 연장되어, 상기 캡핑 패턴들을 덮으며, 상기 캡핑 패턴들의 폭보다 넓은 폭을 가질 수 있다.
본 발명의 실시예에 따른 상기 캡핑 패턴들을 형성하는 것은 상기 확장된 개구부에 의하여 노출된 제 1 마스크 패턴의 적어도 일부를 식각하여 리세스 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 실시예에 따른 상기 리세스 패턴의 양측에 배치된 상기 메탈 콘택은, 상기 리세스 패턴 상에서 서로 연결될 수 있다.
본 발명의 실시예에 따른 상기 게이트 패턴들은 알루미늄막 및 상기 알루미늄막 상의 알루미늄 산화막을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 게이트 전극들의 일 측면에 배치된 상기 스페이서들은 그 상부(upper portion)가 리세스된 형상을 가질 수 있다.
본 발명의 실시예에 따르면, 게이트 전극들 사이에 자기 정렬 콘택이 형성된다. 상기 게이트 전극들 상에, 게이트 전극들보다 넓은 폭을 가지는 캡핑 패턴들이 형성됨으로써, 상기 메탈 콘택과 상기 게이트 전극들 사이의 전기적 단락(short)이 효과적으로 방지될 수 있다. 따라서, 반도체 소자의 신뢰성이 향상될 수 있다.
도 1a 내지 10b는 본 발명의 일 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 도면들이다. 도 1a 내지 10a는 본 발명의 일 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 평면도들이며, 도 1b 내지 10b는 도 1a 내지 10a의 절단선(Ⅰ-Ⅰ′~Ⅹ-Ⅹ′)을 따라 취해진 단면도들이다.
도 11은 본 발명의 일 실시예의 변형예에 따른 반도체 소자의 형성방법을 설명하기 위한 도면이다.
도 12a 내지 17b는 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 도면들이다. 도 12a 내지 17a는 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 평면도들이며, 도 12b 내지 17b는 도 12a 내지 17a의 절단선(ⅩⅠ-ⅩⅠ′~ⅩⅥ-ⅩⅥ′)을 따라 취해진 단면도들이다.
도 18은 본 발명의 일 변형예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 19은 본 발명의 다른 변형예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 20은 본 발명의 실시예들의 형성방법에 따라 형성된 반도체 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1a 내지 10b는 본 발명의 일 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 도면들이다. 도 1a 내지 10a는 본 발명의 일 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 평면도들이며, 도 1b 내지 10b는 도 1a 내지 10a의 절단선(Ⅰ-Ⅰ′~Ⅹ-Ⅹ′)을 따라 취해진 단면도들이다.
도 1a 및 1b를 참조하면, 반도체 기판(100) 상에 희생 산화막(101)이 형성된다. 상기 희생 산화막(101)은 실리콘 산화막으로 형성될 수 있다. 상기 희생 산화막(101)은 열산화 공정 또는 화학 기상 증착 방법으로 형성될 수 있다. 더미 게이트 패턴들(dummy pattern, 105)이 형성된다. 상기 더미 게이트 패턴들(105)은 폴리 실리콘으로 형성될 수 있다. 상기 더미 게이트 패턴들(105)의 측벽 상에 스페이서들(110)이 형성된다. 상기 스페이서들(110)은 실리콘 질화막으로 형성될 수 있다. 상기 더미 게이트 패턴들(105)을 형성한 후, 소오스/드레인 영역(102)이 형성될 수 있다. 또한, 상기 소오스/드레인 영역(102)은 저농도 소오스/드레인 영역 및 고농도 소오스/드레인 영역을 포함할 수 있다. 본 발명의 실시예에 따르면, 소오스/드레인 영역(102)을 형성한 후, 아래에서 설명될 게이트 전극들이 형성될 수 있다. 이는 소오스/드레인 영역(102)을 형성하는 확산 공정의 온도가 게이트 전극에 사용되는 금속 물질의 용융점보다 더 높기 때문일 수 있다.
도 2a 및 2b를 참조하면, 상기 스페이서들(110) 및 반도체 기판(100)을 덮는 식각 저지막(etch stopper, 125)이 형성된다. 상기 식각 저지막(125)은 실리콘 질화막으로 형성될 수 있다. 상기 스페이서들(110) 사이를 채우는 제 1 절연막(130)이 형성된다. 상기 제 1 절연막(130)은 실리콘 산화막으로 형성될 수 있다. 상기 식각 저지막(125)은 상기 더미 게이트 패턴들(105)과 상기 스페이서들(110)을 덮는 예비 식각 저지막(미도시)을 형성하고, 상기 예비 식각 저지막을 덮는 절연막(미도시)을 형성하고, 평탄화 공정을 진행하여 상기 더미 게이트 패턴들(105)의 상부면을 노출함으로써 형성될 수 있다. 상기 평탄화 공정에 의하여 상기 절연막이 식각되어 상기 제 1 절연막(130)이 형성될 수 있다. 상기 희생 산화막(101) 및 상기 더미 게이트 패턴들(105)을 제거하여 제 1 개구부(107)가 형성될 수 있다. 상기 희생 산화막(101) 및 상기 더미 게이트 패턴들(105)이 제거되어 반도체 기판(100)이 노출될 수 있다.
도 3a 및 3b를 참조하면, 상기 제 1 개구부(107)에 게이트 전극들(120)이 형성될 수 있다. 상기 게이트 전극들(120)은 그 상부면을 노출시킬 수 있다. 상기 게이트 전극들(120)은 금속 또는 금속화합물로 형성될 수 있다. 구체적으로, 상기 게이트 전극들(120)은 금속 물질, 예컨대 알루미늄으로 형성될 수 있다. 또는, 상기 게이트 전극들(120)은 티타늄 질화막 또는 탄탈륨 질화막으로 형성될 수 있다. 상기 게이트 전극들(120)이 형성되기 전에, 게이트 절연막들(115)이 반도체 기판(100)에 형성된다.
상기 게이트 전극들(120) 중 어느 하나는 피모스 트랜지스터(PMOS transistor)의 게이트로 사용될 수 있으며, 상기 게이트 전극들(120)의 다른 하나는 엔모스 트랜지스터(NMOS transistor)의 게이트로 사용될 수 있다. 이 경우, 피모스 트랜지스터의 게이트 전극들(120)은 피모스(PMOS)에 적합한 일함수를 가지도록 형성될 수 있으며, 엔모스 트랜지스터의 게이트 전극들(120)은 엔모스(NMOS)에 적합한 일함수를 가지도록 형성될 수 있다. 게다가, 피모스 트랜지스터의 게이트 전극들(120)과 엔모스 트랜지스터의 게이트 전극들(120)은 동시에 또는 별도의 공정으로 형성될 수 있다.
상기 제 1 절연막(130) 및 상기 게이트 전극들(120)을 덮는 제 2 절연막(140)이 형성된다. 상기 제 2 절연막(140)은 상부면이 노출된 상기 게이트 전극(120)과 접촉할 수 있다. 상기 제 2 절연막(140)은, 예를 들면, 실리콘 산화막으로 형성될 수 있다. 상기 제 2 절연막(140) 상에 제 2 개구부들(152)을 가지는 제 1 마스크 패턴들(150)이 형성된다. 상기 제 1 마스크 패턴들(150)은 예를 들면, 실리콘 질화막으로 형성될 수 있다. 상기 제 1 마스크 패턴들(150)의 폭(W1)은 상기 게이트 전극들(120)의 폭(W2)보다 넓게 형성될 수 있다. 또한, 상기 제 1 마스크 패턴들(150)의 폭(W1)은 상기 게이트 전극들(120)의 폭(W2)과 상기 게이트 전극들의 양측면 상의 스페이서들(110)의 각각의 폭(W3)의 합보다 크거나 같게 형성될 수 있다. 즉, W1≥W2+2×W3 인 관계가 성립할 수 있다.
도 4a 및 4b를 참조하면, 상기 제 2 개구부들(152)을 채우는 제 3 절연막(155)이 형성된다. 상기 제 3 절연막(155)은, 예를 들면 실리콘 산화막으로 형성될 수 있다. 도시된 바와 다르게, 상기 제 3 절연막(155)은 상기 제 2 개구부들(152)을 채우면서, 동시에 상기 제 1 마스크 패턴들(150) 상에 형성될 수 있다. 상기 제 1 마스크 패턴들(150) 상에, 상기 제 2 개구부들(152)보다 폭이 넓고 상기 제 2 개구부들(152)을 노출하는 제 3 개구부들(162)을 가지는 제 2 마스크 패턴들(160)이 형성된다. 상기 제 2 마스크 패턴들(160)은, 예를 들면, 실리콘 카보네이트(SiC)로 형성될 수 있다. 상기 제 2 개구부들(152)은, 도 3a에 도시된 바와 같이, 라인 형태로 형성될 수 있으며, 상기 제 3 개구부들(162)은, 도 4a에 도시된 바와 같이, 홀 또는 바(Bar) 형태로 형성될 수 있다.
도 5a 및 5b를 참조하면, 상기 제 1 마스크 패턴들(150) 및 상기 제 2 마스크 패턴들(160)을 마스크로 사용하여, 상기 제 2 절연막(140)을 식각하여 캡핑 패턴들(170)이 형성된다. 상기 캡핑 패턴들(170)의 측면은 상기 게이트 전극들(120)의 측면과 오프셋(offset)되어 형성될 수 있다. 즉, 상기 캡핑 패턴들(170)의 측면과 상기 게이트 전극들(120)의 측면은 공면(共面)을 이루지 않을 수 있다. 상기 캡핑 패턴들(170)은 상기 게이트 전극들(120)의 폭보다 넓게 형성될 수 있다. 또는, 상기 캡핑 패턴들(170)은 상기 제 1 마스크 패턴들(150)의 폭(W1)과 실질적으로 동일한 폭을 가질 수 있다.
상기 캡핑 패턴들(170)을 형성하는 공정은 자기 정렬(self-align)을 위한 콘택 홀(124)의 형성 공정으로 해석될 수 있다. 이러한 자기 정렬된 콘택 홀(self-aligned contact hole)은 상기 제 2 개구부(152)를 가지는 제 1 마스크 패턴들(150)과 상기 제 3 개구부(162)를 가지는 제 2 마스크 패턴들(160)를 이용하여 수행될 수 있다.
상기 제 2 절연막(140)을 식각하는 것은 상기 제 1 절연막(130) 및 제 3 절연막(155)을 식각하는 것을 포함할 수 있다. 즉, 상기 제 2 절연막(140)이 식각되면서, 동시에 제 1 절연막(130) 및 제 3 절연막(155)이 식각될 수 있다. 상기 제 1 절연막(130), 제 2 절연막(140) 및 제 3 절연막(155)을 식각하는 공정에서, 상기 식각 저지막(125)은 과도한 식각을 방지할 수 있다. 다시 말하면, 상기 식각 저지막(125)에 의하여, 반도체 기판(100)이 식각되는 것을 방지할 수 있다. 부차적으로, 도 5b에 도시된 바와 같이, 상기 캡핑 패턴들(170)을 형성하는 과정에서, 상기 제 1 마스크 패턴들(150)의 일부가 식각될 수 있다.
도 6a 및 6b를 참조하면, 상기 캡핑 패턴들(170)을 형성한 후, 상기 제 2 마스크 패턴들(160)을 제거한다. 상기 제 2 마스크 패턴들(160)을 제거할 때, 상기 캡핑 패턴들(170)의 일부가 식각될 수 있으며, 잔존하는 제 1 절연막(130)이 제거될 수 있다.
도 7a 및 7b를 참조하면, 상기 제 1 마스크 패턴들(150), 상기 캡핑 패턴들(170) 및 스페이서들(110)을 덮는 보조 절연막(175)이 형성된다. 상기 보조 절연막(175)은, 예를 들면, 실리콘 산화막으로 형성될 수 있다. 상기 보조 절연막(175)은 전면적으로 형성되어, 모폴로지(morpology)를 개선시킬 수 있다. 즉, 상기 보조 절연막(175)은 상기 제 1 마스크 패턴들(150)과 상기 캡핑 패턴들(170) 사이의 단차 및 상기 캡핑 패턴들(170)과 상기 식각 저지막(125) 사이의 단차 사이에 채워질 수 있다.
도 8a 및 8b를 참조하면, 상기 보조 절연막(175)을 전면 식각한다. 상기 보조 절연막(175)을 식각하면서, 동시에 상기 반도체 기판(100)을 덮는 상기 식각 저지막(125)을 식각하여, 상기 스페이서들(110) 상에 식각 저지 패턴들(127)이 형성될 수 있다. 상기 보조 절연막(175)의 일부가 상기 캡핑 패턴들(170)의 측면에 잔존하여, 보조 스페이서들(175a)이 형성될 수 있다. 상기 보조 스페이서들(175a)은 상기 게이트 전극들(120)의 전기적 절연을 보조할 수 있다. 상기 보조 절연막(175)이 모두 식각되는 경우, 상기 보조 스페이서들(175a)은 형성되지 않을 수 있다.
도 9a 및 9b를 참조하면, 상기 노출된 반도체 기판(100) 상에 실리사이드막(180)이 형성된다. 상기 실리사이드막(180)은 니켈 실리사이드막 또는 백금 실리사이드막으로 형성될 수 있다. 상기 실리사이드막(180)을 형성하는 것은, 반도체 기판(100) 전면 상에 금속막을 형성하고, 열처리 공정을 진행하여 반도체 기판(100)과 금속막을 반응시킨 후, 미반응된 금속막을 제거하는 것을 포함할 수 있다. 상기 실리사이드막(180) 상의, 상기 게이트 전극들(120) 사이에 예비 메탈 콘택들(190)이 형성된다. 상기 예비 메탈 콘택들(190)은 텅스텐, 티타늄 또는 티타늄 나이트라이드로 형성될 수 있다.
도 10a 및 10b를 참조하면, 상기 예비 메탈 콘택(190) 및 제 1 마스크 패턴들(150)을 리세스하여 상기 캡핑 패턴들(170)을 노출시켜, 메탈 콘택(195)이 형성된다. 상기 예비 메탈 콘택(190) 및 제 1 마스크 패턴들(150)은 건식 식각 공정을 진행하여 리세스될 수 있다. 상기 건식 식각 공정은 종료점 검출(endpoint detection)을 통하여 종료할 수 있다. 또는 상기 예비 메탈 콘택(190) 및 제 1 마스크 패턴들(150)은 평탄화 공정, 예를 들면 화학적 기계적 연마(Chemical Mechanical Polishing) 공정을 수행하여 리세스될 수 있다. 상기 메탈 콘택(195)과 상기 실리사이드막(180)은 자기 정렬 콘택(self-aligned contact, 200)을 구성할 수 있다.
상기 자기 정렬 콘택(200)이 오정렬(mis-alignment)되어 상기 캡핑 패턴들(170)의 일부가 식각되더라도, 상기 캡핑 패턴들(170)의 폭은 상기 게이트 전극들(120)의 폭보다 넓기 때문에 공정 마진(margin)을 확보할 수 있다. 또한, 상기 자기 정렬 콘택(200)이 공정 마진 내에서 오정렬이 발생하는 경우, 상기 게이트 전극들(120)의 중심을 가상의 기준선으로 설정할 때, 상기 스페이서들(110)과 캡핑 패턴들(170)이 비대칭적으로 형성될 수 있다. 공정 마진 내에서 오정렬이 발생하더라도 상기 자기 정렬 콘택(200)은 상기 게이트 전극들(120)과 전기적 단락이 발생하지 않을 수 있다. 본 발명의 일 실시예에서 설명된 바와 같이, 자기 정렬 콘택(200)이 정확하게 정렬된 경우뿐만 아니라, 공정 마진 내에서 오정렬된 자기 정렬 콘택(200)과 비대칭적으로 형성된 스페이서들(110), 식각저지 패턴들(127), 캡핑 패턴들(170)을 포함하는 반도체 소자도 본 발명의 기술적 사상에 포함된다고 보아야 할 것이다.
본 발명의 일 실시예에 따르면, 게이트 전극들(120) 사이에 자기 정렬 콘택(200)이 형성된다. 상기 게이트 전극들(120) 상에, 게이트 전극들(120)보다 넓은 폭을 가지는 캡핑 패턴들(170)이 형성됨으로써, 상기 메탈 콘택(195)과 상기 게이트 전극들(120) 사이의 전기적 단락(short)이 효과적으로 방지될 수 있다.
이하에서, 본 발명의 일 실시예에 따른 반도체 소자가 설명된다.
도 10a 및 10b를 다시 참조하면, 반도체 기판(100) 상의 게이트 전극들(120)이 배치된다. 상기 게이트 전극들(120)과 상기 반도체 기판(100) 사이에 게이트 절연막(115)이 배치된다. 상기 게이트 절연막(115)은 실리콘 산화막 등 다양한 절연 물질로 이루어질 수 있다. 상기 게이트 전극들(120)은 알루미늄, 티타늄 나이트라이드 또는 탄탈륨 나이트라이드를 포함할 수 있다. 상기 게이트 전극들(120)의 측면 상에 스페이서들(110)이 배치된다. 상기 스페이서들(110)은 실리콘 질화막을 포함할 수 있다.
상기 게이트 전극들(120) 상에 캡핑 패턴들(170)이 배치된다. 상기 캡핑 패턴들(170)은 실리콘 산화막을 포함할 수 있다. 상기 캡핑 패턴들(170)과 상기 스페이서들(110)의 측면 상에 보조 스페이서들(175a)이 배치될 수 있다. 상기 보조 스페이서들(175a)는 실리콘 산화막을 포함할 수 있다. 상기 캡핑 패턴들(170)의 폭(W4)은 상기 게이트 전극들(120)의 폭(W2)보다 넓을 수 있다. 상기 캡핑 패턴들(170)은 상기 게이트 전극들(120)의 상부면 및 상기 스페이서들(110)의 일부를 덮을 수 있다. 상기 게이트 전극들(120) 사이에 메탈 콘택(195)가 배치된다. 상기 메탈 콘택(195)은 텅스텐, 티타늄 또는 티타늄 나이트라이드를 포함할 수 있다.
상기 스페이서들(110)을 덮으며, 상기 스페이서들(110)과 상기 메탈 콘택(195) 사이에 식각저지 패턴들(127)이 배치될 수 있다. 상기 식각저지 패턴들(127)은 실리콘 질화막을 포함할 수 있다. 상기 반도체 기판(100)과 상기 메탈 콘택(195) 사이에 실리사이드막(180)이 배치될 수 있다. 상기 실리사이드막(180)은 니켈 실리사이드막 또는 백금 실리사이드막을 포함할 수 있다. 상기 메탈 콘택(195)과 실리사이드막(180)은 자기 정렬 콘택(self-aligned contact, 200)을 구성할 수 있다. 상기 게이트 전극들(120)보다 넓은 폭을 가지는 캡핑 패턴들(170)에 의하여, 상기 자기 정렬 콘택(200)은 상기 게이트 전극들(120)과 전기적으로 단락(short)되지 않을 수 있다.
도 11은 본 발명의 일 실시예에 대한 변형예에 따른 반도체 소자를 설명하기 위한 도면이다. 도 10b에서 설명된 기술적 특징은 설명의 간략함을 위하여 생략하기로 한다.
도 11을 참조하면, 상기 게이트 전극들(120)의 일 측면에 배치된 제 1 스페이서들(110a)은 그 상부(upper portion)가 리세스된 형상을 가진다. 상기 캡핑 패턴들(170)이 정렬 마진 내에서 상기 게이트 전극들(120)에 완전히 정렬되지 않은 경우, 상기 제 1 스페이서들(110a)은 상부가 리세스된 형상을 가질 수 있다. 상기 캡핑 패턴들(170)은 상기 게이트 전극들(120)의 폭(W2)보다 넓은 폭(W4)을 가지므로, 상기 캡핑 패턴들(170)이 정렬 마진 내에서 게이트 전극들(120)에 완전히 정렬되지 않더라도 전기적 단락이 발생하지 않을 수 있다.
상기 게이트 전극들(120)의 일 측면에 배치된 상기 제 1 스페이서들(110a)은 상기 게이트 전극들(120)의 다른 측면에 배치된 제 2 스페이서들(110b)과 서로 다른 형상을 가질 수 있다. 즉, 상기 제 2 스페이서들(110b)은 상기 캡핑 패턴들(170)에 의하여 완전히 덮히며, 그 상부(upper portion)가 리세스되지 않을 수 있다. 상기 제 1, 제 2 스페이서들(110a, 110b)은 상기 게이트 전극들(120)을 기준으로 비대칭적인 형상을 가진다고 해석될 수 있다.
상기 캡핑 패턴들(170)이 상기 게이트 전극들(120)에 완전히 정렬되지 않는 것은 도 3b를 참조하여 설명될 수 있다. 상기 제 1 마스크 패턴들(150)이 상기 게이트 전극들(120)에 완전히 정렬되지 않게 되면, 상기 캡핑 패턴들(170)은 도 11에 도시된 바와 같이 형성될 수 있다. 본 발명의 실시예에 따른 반도체 소자는 전기적 단락이 발생하지 않는 정렬 마진을 충분히 확보할 수 있다. 도 11을 참조하여 설명된 일 실시예에 대한 변형예는 아래에서 설명되는 다른 실시예, 일 변형예 및 다른 변형예에도 동일하게 적용될 수 있다.
도 12a 내지 17b는 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 도면들이다. 도 12a 내지 17a는 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 평면도들이며, 도 12b 내지 17b는 도 12a 내지 17a의 절단선(ⅩⅠ-ⅩⅠ′~ⅩⅥ-ⅩⅥ′)을 따라 취해진 단면도들이다.
도 1a 내지 도 3b를 참조하여 설명한 본 발명의 일 실시예와 실질적으로 동일한 중복되는 기술적 특징에 대한 상세한 설명은 생략하기로 한다.
도 12a 및 12b를 참조하면, 도 3a 및 도 3b를 참조하여 설명된, 상기 제 2 개구부들(152)을 채우는 제 3 절연막(155)이 형성된다. 상기 제 3 절연막(155)은, 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 제 1 마스크 패턴들(150) 상에, 상기 제 2 개구부들(152)보다 폭이 넓고 상기 제 2 개구부들(152)을 노출하는 제 3 개구부들(162)을 가지는 제 2 마스크 패턴들(160)이 형성된다. 상기 제 2 마스크 패턴들(160)은, 예를 들면, 실리콘 카보네이트(SiC)로 형성될 수 있다. 상기 제 2 개구부들(152)은, 도 3a에 도시된 바와 같이, 라인 형태로 형성될 수 있으며, 상기 제 3 개구부들(1620은, 도 12a에 도시된 바와 같이, 홀 또는 바(Bar) 형태로 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 본 발명의 일 실시예와 다르게, 상기 제 2 마스크 패턴들(160)은 제 3 개구부들(162)이 연장되어 서로 인접하는 제 2 개구부들(152)을 노출하는 확장된 개구부(166)을 포함할 수 있다. 상기 확장된 개구부(166)에 의하여 적어도 하나의 제 1 마스크 패턴(150)이 노출될 수 있다.
도 13a 및 13b를 참조하면, 상기 제 1 마스크 패턴들(150) 및 상기 제 2 마스크 패턴들(160)을 마스크로 사용하여, 상기 제 2 절연막(140)을 식각하여 캡핑 패턴들(170)이 형성된다. 상기 캡핑 패턴들(170)의 측면은 상기 게이트 전극들(120)의 측면과 서로 다른 평면에 형성될 수 있다. 즉, 상기 캡핑 패턴들(170)의 측면과 상기 게이트 전극들(120)의 측면은 공면(共面)을 이루지 않을 수 있다. 상기 캡핑 패턴들(170)은 상기 게이트 전극들(120)의 폭보다 넓게 형성될 수 있다. 또는, 상기 캡핑 패턴들(170)은 상기 제 1 마스크 패턴들(150)의 폭(W1)과 실질적으로 동일한 폭을 가질 수 있다. 상기 캡핑 패턴들(170)을 형성하는 것은 상기 확장된 개구부(166)에 의하여 노출된 제 1 마스크 패턴(150)의 적어도 일부를 식각하여 리세스 패턴(157)을 형성하는 것을 포함할 수 있다.
상기 캡핑 패턴들(170)을 형성하는 공정은 자기 정렬(self-align)을 위한 제 1, 제 2 콘택 홀(164a, 164b)의 형성 공정으로 해석될 수 있다. 이러한 자기 정렬된 제 1, 제 2 콘택 홀(first and second self-aligned contact hole, 164a, 164b)은 상기 제 2 개구부(152)를 가지는 제 1 마스크 패턴들(150)과 상기 제 3 개구부(162)를 가지는 제 2 마스크 패턴들(160)를 이용하여 수행될 수 있다. 상기 제 2 콘택 홀(164b)은 확장된 개구부(166)를 가지는 제 2 마스크 패턴들(160)을 이용하여 형성될 수 있다.
상기 제 2 절연막(140)을 식각하는 것은 상기 제 1 절연막(130) 및 제 3 절연막(155)을 식각하는 것을 포함할 수 있다. 즉, 상기 제 2 절연막(140)이 식각되면서, 동시에 제 1 절연막(130) 및 제 3 절연막(155)이 식각될 수 있다. 상기 제 1 절연막(130), 제 2 절연막(140) 및 제 3 절연막(155)을 식각하는 공정에서, 상기 식각 저지막(125)은 과도한 식각을 방지할 수 있다. 다시 말하면, 상기 식각 저지막(125)에 의하여, 반도체 기판(100)이 식각되는 것을 방지할 수 있다. 부차적으로, 도 13b에 도시된 바와 같이, 상기 캡핑 패턴들(170)을 형성하는 과정에서, 상기 제 1 마스크 패턴들(150)의 일부가 식각될 수 있다.
도 14a 및 14b를 참조하면, 상기 캡핑 패턴들(170)을 형성한 후, 상기 제 2 마스크 패턴들(160)을 제거한다. 상기 제 2 마스크 패턴들(160)을 제거할 때, 상기 캡핑 패턴들(170)의 일부가 식각될 수 있으며, 잔존하는 제 1 절연막(130)이 제거될 수 있다.
도 15a 및 15b를 참조하면, 상기 제 1 마스크 패턴들(150), 상기 캡핑 패턴들(170) 및 스페이서들(110)을 덮는 보조 절연막(175)이 형성된다. 상기 보조 절연막(175)은, 예를 들면, 실리콘 산화막으로 형성될 수 있다. 상기 보조 절연막(175)은 전면적으로 형성되어, 모폴로지(morpology)를 개선시킬 수 있다. 즉, 상기 보조 절연막(175)은 상기 제 1 마스크 패턴들(150)과 상기 캡핑 패턴들(170) 사이의 단차 및 상기 캡핑 패턴들(170)과 상기 식각 저지막(125) 사이의 단차 사이에 채워질 수 있다.
도 16a 및 16b를 참조하면, 상기 보조 절연막(175)을 전면 식각한다. 상기 보조 절연막(175)을 식각하면서, 동시에 상기 반도체 기판(100)을 덮는 상기 식각 저지막(125)을 식각하여, 상기 스페이서들(110) 상에 식각 저지 패턴들(127)이 형성될 수 있다. 상기 보조 절연막(175)의 일부가 상기 캡핑 패턴들(170)의 측면에 잔존하여, 보조 스페이서들(175a)을 형성할 수 있다. 상기 보조 절연막(175)이 모두 식각되는 경우, 상기 보조 스페이서들(175a)은 형성되지 않을 수 있다.
도 17a 및 17b를 참조하면, 상기 노출된 반도체 기판(100) 상에 실리사이드막(180)이 형성된다. 상기 실리사이드막(180)은 니켈 실리사이드막 또는 백금 실리사이드막으로 형성될 수 있다. 상기 실리사이드막(180)을 형성하는 것은, 반도체 기판(100) 전면 상에 금속막을 형성하고, 열처리 공정을 진행하여 반도체 기판(100)과 금속막을 반응시킨 후, 미반응된 금속막을 제거하는 것을 포함할 수 있다. 상기 실리사이드막(180) 상의, 상기 게이트 전극들(120) 사이에 메탈 콘택들(197)이 형성된다. 상기 메탈 콘택들(197)은 텅스텐, 티타늄 또는 티타늄 나이트라이드로 형성될 수 있다.
상기 메탈 콘택들(197)을 형성하는 것은 상기 게이트 전극들(120) 사이를 채우는 금속막을 형성하고, 상기 금속막의 일부를 식각하여 적어도 하나의 상기 제 1 마스크 패턴들(150)을 노출시키는 것을 포함할 수 있다. 상기 메탈 콘택들(197)은 상기 리세스 패턴(157) 상에서 서로 연결되어 금속 배선(210)이 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 본 발명의 일 실시예와 다르게, 제 1 마스크 패턴들(150)이 제거되지 않을 수 있다. 상기 제 1 마스크 패턴들(150)은 적어도 하나의 리세스 패턴(157)을 포함하며, 리세스 패턴(157) 상에 금속 배선(210)이 형성될 수 있다. 또한, 게이트 전극들(120) 사이에 자기 정렬 콘택(200)이 형성된다.
상기 캡핑 패턴들(170)의 폭(W4)은 상기 게이트 전극들(120)의 폭(W2)보다 넓게 형성되며, 상기 제 1 마스크 패턴들(W5)의 폭은 상기 캡핑 패턴들(170)의 폭(W4)보다 넓게 형성될 수 있다. 상기 게이트 전극들(120) 상에, 게이트 전극들(120)보다 넓은 폭을 가지는 캡핑 패턴들(170) 및 제 1 마스크 패턴들(150)이 형성됨으로써, 메탈 콘택들(197)과 게이트 전극들(120)의 전기적 단락(short)이 효과적으로 방지될 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자가 설명된다.
도 17a 및 17b를 참조하면, 반도체 기판(100) 상의 게이트 전극들(120)이 배치된다. 상기 게이트 전극들(120)에 인접한 반도체 기판(100)에 소오스/드레인 영역(102)이 배치된다. 상기 게이트 전극들(120)은 알루미늄, 티타늄 나이트라이드 또는 탄탈륨 나이트라이드를 포함할 수 있다. 상기 게이트 전극들(120)의 측면 상에 스페이서들(110)이 배치된다. 상기 스페이서들(110)은 실리콘 질화막을 포함할 수 있다.
상기 게이트 전극들(120) 상에 캡핑 패턴들(170)이 배치된다. 상기 캡핑 패턴들(170)은 실리콘 산화막을 포함할 수 있다. 상기 캡핑 패턴들(170)과 상기 스페이서들(110)의 측면 상에 보조 스페이서들(175a)이 배치될 수 있다. 상기 보조 스페이서들(175a)는 실리콘 산화막을 포함할 수 있다. 상기 캡핑 패턴들(170)의 폭(W4)은 상기 게이트 전극들(120)의 폭(W2)보다 넓을 수 있다. 상기 캡핑 패턴들(170)은 상기 게이트 전극들(120)의 상부면 및 상기 스페이서들(110)의 일부를 덮을 수 있다. 상기 게이트 전극들(120) 사이에 메탈 콘택(197)이 배치된다. 상기 메탈 콘택(197)은 텅스텐, 티타늄 또는 티타늄 나이트라이드를 포함할 수 있다.
상기 캡핑 패턴들(170) 상에 마스크 패턴들(250)이 배치된다. 상기 마스크 패턴들(250)은 일 방향으로 연장되어 상기 게이트 전극들(120)을 덮을 수 있다. 상기 마스크 패턴들(250)은 상기 게이트 전극들의 폭(W2)보다 넓은 폭(W5)을 가질 수 있다.
상기 스페이서들(110)을 덮으며, 상기 스페이서들(110)과 상기 메탈 콘택(197) 사이에 식각저지 패턴들(127)이 배치될 수 있다. 상기 식각저지 패턴들(127)은 실리콘 질화막을 포함할 수 있다. 상기 반도체 기판(100)과 상기 메탈 콘택(197) 사이에 실리사이드막(180)이 배치될 수 있다. 상기 실리사이드막(180)은 니켈 실리사이드막 또는 백금 실리사이드막을 포함할 수 있다. 상기 메탈 콘택(197)과 실리사이드막(180)은 자기 정렬 콘택(self-aligned contact, 220)을 구성할 수 있다.
상기 게이트 전극들(120)보다 넓은 폭을 가지는 캡핑 패턴들(170)에 의하여, 상기 자기 정렬 콘택(220)은 상기 게이트 전극들(120)과 전기적으로 단락(short)되지 않을 수 있다. 또한, 상기 게이트 전극들(120)의 폭(W2)보다 넓은 폭(W5)을 가지는 마스크 패턴들(250)에 의하여, 상기 자기 정렬 콘택(220)은 상기 게이트 전극들(120)과 전기적으로 단락되지 않을 수 있다.
상기 메탈 콘택(197)의 상부면은 상기 마스크 패턴들(250)의 적어도 일부의 상부면과 실질적으로 동일할 수 있다. 상기 마스크 패턴들(250)은 상기 메탈 콘택(197)의 상부면보다 낮은 상부면을 가지는 리세스 패턴(157)을 포함할 수 있다. 상기 리세스 패턴(157)의 두께는 인접하는 마스크 패턴들(250)의 두께보다 얇을 수 있다. 상기 리세스 패턴(157)의 양측에 배치된 상기 메탈 콘택(197)은 상기 리세스 패턴(157) 상에서 서로 연결되어 금속 배선(210)을 구성할 수 있다.
도 18은 본 발명의 일 변형예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 18을 참조하면, 반도체 기판(100) 상의 게이트 패턴들(123)이 배치된다. 상기 게이트 전극들(120)에 인접한 반도체 기판(100)에 소오스/드레인 영역(102)이 배치된다. 상기 게이트 패턴들(123)과 상기 반도체 기판(100) 사이에 게이트 절연막(115)이 배치된다. 상기 게이트 절연막(115)은 실리콘 산화막 등 다양한 절연 물질로 이루어질 수 있다. 상기 게이트 패턴들(123)은 도전 패턴(121) 및 상기 도전 패턴(121) 상의 캡핑 절연막(122)을 포함할 수 있다. 상기 도전 패턴(121)은 알루미늄막을 포함할 수 있다. 상기 캡핑 절연막(122)은 알루미늄 산화막을 포함할 수 있다. 상기 알루미늄 산화막은 알루미늄막을 산화하여 형성될 수 있다. 도 3a 및 3b를 참조하여 설명된 일 실시예에 따른 반도체 소자의 형성방법에서, 알루미늄을 포함하는 게이트 전극을 형성하고, 게이트 전극을 산화하여 알루미늄으로 구성된 도전 패턴(121) 및 알루미늄 산화막으로 구성된 캡핑 절연막(122)을 형성할 수 있다.
상기 게이트 패턴들(123)의 측면 상에 스페이서들(110)이 배치된다. 상기 스페이서들(110)은 실리콘 질화막을 포함할 수 있다. 상기 게이트 패턴들(123) 상에 캡핑 패턴들(170)이 배치된다. 상기 캡핑 패턴들(170)은 실리콘 산화막을 포함할 수 있다. 상기 캡핑 패턴들(170)과 상기 스페이서들(110)의 측면 상에 보조 스페이서들(175a)이 배치될 수 있다. 상기 보조 스페이서들(175a)는 실리콘 산화막을 포함할 수 있다. 상기 캡핑 패턴들(170)의 폭(W4)은 상기 게이트 패턴들(123)의 폭(W2)보다 넓을 수 있다. 상기 캡핑 패턴들(170)은 상기 게이트 패턴들(123)의 상부면 및 상기 스페이서들(110)의 일부를 덮을 수 있다. 상기 게이트 패턴들(123) 사이에 메탈 콘택(195)가 배치된다. 상기 메탈 콘택(195)은 텅스텐, 티타늄 또는 티타늄 나이트라이드를 포함할 수 있다.
상기 스페이서들(110)을 덮으며, 상기 스페이서들(110)과 상기 메탈 콘택(195) 사이에 식각저지 패턴들(127)이 배치될 수 있다. 상기 식각저지 패턴들(127)은 실리콘 질화막을 포함할 수 있다. 상기 반도체 기판(100)과 상기 메탈 콘택(195) 사이에 실리사이드막(180)이 배치될 수 있다. 상기 실리사이드막(180)은 니켈 실리사이드막 또는 백금 실리사이드막을 포함할 수 있다. 상기 메탈 콘택(195)과 실리사이드막(180)은 자기 정렬 콘택(self-aligned contact, 200)을 구성할 수 있다. 상기 게이트 패턴들(123)보다 넓은 폭을 가지는 캡핑 패턴들(170)에 의하여, 상기 자기 정렬 콘택(200)은 상기 게이트 전극들(120)과 전기적으로 단락(short)되지 않을 수 있다.
도 19는 본 발명의 다른 변형예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 19를 참조하면, 반도체 기판(100) 상의 게이트 패턴들(123)이 배치된다.상기 게이트 전극들(120)에 인접한 반도체 기판(100)에 소오스/드레인 영역(102)이 배치된다. 상기 게이트 패턴들(123)과 상기 반도체 기판(100) 사이에 게이트 절연막(115)이 배치된다. 상기 게이트 패턴들(123)은 도전 패턴(121) 및 상기 도전 패턴(121) 상의 캡핑 절연막(122)을 포함할 수 있다. 상기 도전 패턴(121)은 알루미늄막을 포함할 수 있다. 상기 캡핑 절연막(122)은 알루미늄 산화막을 포함할 수 있다. 상기 알루미늄 산화막은 알루미늄막을 산화하여 형성될 수 있다. 변형예에서 설명된 바와 같이, 도 3a 및 3b를 참조하여 설명된 일 실시예에 따른 반도체 소자의 형성방법에서, 알루미늄을 포함하는 게이트 전극을 형성하고, 게이트 전극을 산화하여 알루미늄으로 구성된 도전 패턴(121) 및 알루미늄 산화막으로 구성된 캡핑 절연막(122)을 형성할 수 있다.
상기 게이트 패턴들(123)의 측면 상에 스페이서들(110)이 배치된다. 상기 스페이서들(110)은 실리콘 질화막을 포함할 수 있다. 상기 게이트 패턴들(123) 상에 캡핑 패턴들(170)이 배치된다. 상기 캡핑 패턴들(170)은 실리콘 산화막을 포함할 수 있다. 상기 캡핑 패턴들(170)과 상기 스페이서들(110)의 측면 상에 보조 스페이서들(175a)이 배치될 수 있다. 상기 보조 스페이서들(175a)는 실리콘 산화막을 포함할 수 있다. 상기 캡핑 패턴들(170)의 폭(W4)은 상기 게이트 패턴들(123)의 폭(W2)보다 넓을 수 있다. 상기 캡핑 패턴들(170)은 상기 게이트 패턴들(123)의 상부면 및 상기 스페이서들(110)의 일부를 덮을 수 있다. 상기 게이트 패턴들(123) 사이에 메탈 콘택(197)이 배치된다. 상기 메탈 콘택(197)은 텅스텐, 티타늄 또는 티타늄 나이트라이드를 포함할 수 있다.
상기 캡핑 패턴들(170) 상에 마스크 패턴들(250)이 배치된다. 상기 마스크 패턴들(250)은 일 방향으로 연장되어 상기 게이트 패턴들(123)을 덮을 수 있다(도 18 참조). 상기 마스크 패턴들(250)은 상기 게이트 패턴들(123)의 폭(W2)보다 넓은 폭(W5)을 가질 수 있다.
상기 스페이서들(110)을 덮으며, 상기 스페이서들(110)과 상기 메탈 콘택(197) 사이에 식각저지 패턴들(127)이 배치될 수 있다. 상기 식각저지 패턴들(127)은 실리콘 질화막을 포함할 수 있다. 상기 반도체 기판(100)과 상기 메탈 콘택(197) 사이에 실리사이드막(180)이 배치될 수 있다. 상기 실리사이드막(180)은 니켈 실리사이드막 또는 백금 실리사이드막을 포함할 수 있다. 상기 메탈 콘택(197)과 실리사이드막(180)은 자기 정렬 콘택(self-aligned contact, 220)을 구성할 수 있다.
상기 게이트 패턴들(123)보다 넓은 폭을 가지는 캡핑 패턴들(170)에 의하여, 상기 자기 정렬 콘택(220)은 상기 게이트 패턴들(123)과 전기적으로 단락(short)되지 않을 수 있다. 또한, 상기 게이트 패턴들(123)의 폭(W2)보다 넓은 폭(W5)을 가지는 마스크 패턴들(250)에 의하여, 상기 자기 정렬 콘택(220)은 상기 게이트 패턴들(123)과 전기적으로 단락되지 않을 수 있다.
상기 메탈 콘택(197)의 상부면은 상기 마스크 패턴들(250)의 적어도 일부의 상부면과 실질적으로 동일할 수 있다. 상기 마스크 패턴들(250)은 상기 메탈 콘택(197)의 상부면보다 낮은 상부면을 가지는 리세스 패턴(157)을 포함할 수 있다. 상기 리세스 패턴(157)의 두께는 인접하는 마스크 패턴들(250)의 두께보다 얇을 수 있다. 상기 리세스 패턴(157)의 양측에 배치된 상기 메탈 콘택(197)은 상기 리세스 패턴(157) 상에서 서로 연결되어 금속 배선(210)을 구성할 수 있다.
도 20은 본 발명의 실시예들의 형성방법에 따라 형성된 반도체 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
상술된 실시예들에 따른 반도체 소자는 논리 데이터들을 연산처리하는 논리 소자로 구현될 수 있다. 이와는 다르게, 상술된 실시예들에 따른 반도체 소자는 데이터를 저장하는 기억 소자로 구현될 수 있다. 상술된 반도체 소자들이 기억 소자로 구현되는 경우에는 상기 메탈 콘택 상에 데이터를 저장하는 데이터 저장 요소가 형성될 수 있다. 데이터 저장 요소는 캐패시터 또는 가변 저항체 등일 수 있다.
도 20을 참조하면, 메모리 시스템(300)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(300)은 컨트롤러(310), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(320), 메모리(330), 인터페이스(340), 및 버스(350)를 포함한다. 메모리(330)와 인터페이스(340)는 버스(350)를 통해 상호 소통된다.
컨트롤러(310)는 본 발명의 실시예들에 따라 구현된 논리 소자를 포함한다. 상기 논리 소자는 논리 데이터를 연산 처리할 수 있다. 구체적으로, 컨트롤러(310)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함할 수 있다. 메모리(330)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(320)는 시스템(300) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(300) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(320)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(330)는 본 발명의 실시예들에 따라 구현된 기억 소자를 포함한다. 메모리(330)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다. 인터페이스(340)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
110: 스페이서들 120: 게이트 전극들
127: 식각 저지 패턴들 170: 캡핑 패턴들
150: 제 1 마스크 패턴들 160: 제 2 마스크 패턴들
180: 실리사이드막 195: 메탈 콘택
200: 자기 정렬 콘택

Claims (42)

  1. 반도체 기판 상에 게이트 전극들 및 상기 게이트 전극들 양측에 스페이서들을 형성하는 것;
    상기 게이트 전극들 상에 캡핑 패턴들을 형성하는 것; 그리고
    상기 게이트 전극들 사이에 메탈 콘택을 형성하는 것을 포함하되,
    상기 캡핑 패턴의 폭은 상기 게이트 전극의 폭보다 넓게 형성되며,
    상기 캡핑 패턴들을 형성하는 것은,
    상기 스페이서들 사이에 배치되는 제 1 절연막을 형성하는 것;
    상기 제 1 절연막 및 상기 게이트 전극들을 덮는 제 2 절연막을 형성하는 것; 그리고
    상기 제 2 절연막 상에, 제 1 개구부들을 가지는 제 1 마스크 패턴들을 형성하되, 상기 제 1 마스크 패턴들의 폭은 상기 게이트 전극들의 폭보다 넓게 형성되는 것;
    상기 제 1 마스크 패턴들 상에, 상기 제 1 개구부들보다 폭이 넓고 상기 제 1 개구부들을 노출하는 제 2 개구부들을 가지는 2 마스크 패턴을 형성하는 것;
    상기 제 1 및 제 2 마스크 패턴들을 식각 마스크로 이용하여 상기 제 1 절연막을 식각함으로써 상기 반도체 기판의 상부면을 노출시키는 것을 포함하되,
    상기 메탈 콘택은 상기 반도체 기판과 전기적으로 연결되도록 형성되고,
    상기 제 2 마스크 패턴을 제거한 후에, 상기 메탈 콘택을 형성하는 것은 상기 게이트 전극들 사이의 공간을 채우는 메탈층을 형성하는 것, 및 상기 메탈층의 일부 및 상기 캡핑 패턴들의 상면들을 노출시키는 상기 제 1 마스크 패턴들을 리세스하는 것을 포함하는 반도체 소자의 형성방법.
  2. 청구항 1에 있어서,
    상기 게이트 전극들 및 상기 게이트 전극들 양측에 스페이서들을 형성하는 것은,
    상기 반도체 기판 상에 더미 게이트 패턴들을 형성하는 것;
    상기 더미 게이트 패턴들의 측면 상에 상기 스페이서들을 형성하는 것;
    상기 더미 게이트 패턴을 제거하여 제 3 개구부를 형성하는 것을 더 포함하되,
    상기 게이트 전극들은 상기 제 3 개구부에 형성되는 반도체 소자의 형성방법.
  3. 청구항 2에 있어서,
    상기 게이트 전극들을 형성하기 전에,
    상기 제 1 개구부 내에 게이트 절연막을 형성하는 것을 더 포함하는 반도체 소자의 형성방법.
  4. 청구항 2에 있어서,
    상기 게이트 전극들이 형성된 후 상기 게이트 전극들의 상부면은 노출되며,
    상기 캡핑 패턴들의 하부면은 상기 게이트 전극들의 상부면과 접촉하는 반도체 소자의 형성방법.
  5. 청구항 1에 있어서,
    상기 캡핑 패턴의 측면은 상기 게이트 전극의 측면과 오프셋(offset)되어 있는 반도체 소자의 형성방법.
  6. 청구항 1에 있어서,
    상기 캡핑 패턴들은 상기 게이트 전극들을 덮으며, 상기 스페이서들의 적어도 일부를 덮도록 형성되는 반도체 소자의 형성방법.
  7. 청구항 1에 있어서,
    상기 제 1 마스크 패턴들 각각의 폭은 상기 게이트 전극들 각각의 폭과 상기 게이트 전극들의 양측면 상의 스페이서들 각각의 폭의 합보다 크거나 같게 형성되는 반도체 소자의 형성방법.
  8. 청구항 1에 있어서,
    상기 제 1 개구부들은 라인 형태로 형성되며, 상기 제 2 개구부들은 홀 또는 바(Bar) 형태로 형성되는 반도체 소자의 형성방법.
  9. 청구항 8에 있어서,
    상기 캡핑 패턴들을 형성하는 것은,
    상기 제 1 마스크 패턴들을 형성한 후, 상기 제 1 개구부를 채우는 제 3 절연막을 형성하는 것을 더 포함하는 반도체 소자의 형성방법.
  10. 청구항 9에 있어서,
    상기 제 1 절연막을 식각하는 것은 상기 제 2 절연막 및 상기 제 3 절연막을 식각하는 것을 포함하는 반도체 소자의 형성방법.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011004323B4 (de) * 2011-02-17 2016-02-25 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement mit selbstjustierten Kontaktelementen und Verfahren zu seiner Herstellung
US8859418B2 (en) * 2012-01-11 2014-10-14 Globalfoundries Inc. Methods of forming conductive structures using a dual metal hard mask technique
US20130193516A1 (en) * 2012-01-26 2013-08-01 Globalfoundries Inc. Sram integrated circuits and methods for their fabrication
US8779515B2 (en) * 2012-05-21 2014-07-15 International Business Machines Corporation Semiconductor structure containing an aluminum-containing replacement gate electrode
CN103545188B (zh) * 2012-07-13 2017-03-08 中国科学院微电子研究所 半导体器件制造方法
CN104241359B (zh) * 2013-06-21 2018-07-10 联华电子股份有限公司 半导体结构及其制作方法
KR102094476B1 (ko) * 2013-08-27 2020-03-30 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
US9978700B2 (en) * 2014-06-16 2018-05-22 STATS ChipPAC Pte. Ltd. Method for building up a fan-out RDL structure with fine pitch line-width and line-spacing
KR102183038B1 (ko) 2014-07-16 2020-11-26 삼성전자주식회사 반도체 장치의 제조 방법
US10163778B2 (en) * 2014-08-14 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of damascene structure
KR102199851B1 (ko) 2014-10-21 2021-01-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102321373B1 (ko) 2015-08-19 2021-11-02 삼성전자주식회사 반도체 장치의 제조 방법
US9673101B2 (en) 2015-09-30 2017-06-06 International Business Machines Corporation Minimize middle-of-line contact line shorts
US9905463B2 (en) * 2015-12-15 2018-02-27 International Business Machines Corporation Self-aligned low dielectric constant gate cap and a method of forming the same
US10833017B2 (en) * 2016-09-13 2020-11-10 Qualcomm Incorporated Contact for semiconductor device
TW201921498A (zh) * 2017-09-27 2019-06-01 美商微材料有限責任公司 選擇性氧化鋁蝕刻的使用
KR102403734B1 (ko) 2017-11-14 2022-05-30 삼성전자주식회사 집적회로 장치 및 그 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100303318B1 (ko) * 1999-06-28 2001-11-01 박종섭 반도체 소자의 자기정렬 콘택홀 형성방법
US20080001236A1 (en) * 2006-06-28 2008-01-03 Change Peter L D Method of forming a transistor having gate protection and transistor formed according to the method
KR100849852B1 (ko) * 2005-08-09 2008-08-01 삼성전자주식회사 비휘발성 반도체 집적 회로 장치 및 이의 제조 방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008153686A (ja) * 1997-06-30 2008-07-03 Toshiba Corp 半導体装置の製造方法
US6054355A (en) * 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
JP3545592B2 (ja) * 1998-03-16 2004-07-21 株式会社東芝 半導体装置の製造方法
US6207514B1 (en) * 1999-01-04 2001-03-27 International Business Machines Corporation Method for forming borderless gate structures and apparatus formed thereby
US6281064B1 (en) * 1999-06-04 2001-08-28 International Business Machines Corporation Method for providing dual work function doping and protective insulating cap
JP2001176964A (ja) * 1999-12-16 2001-06-29 Mitsubishi Electric Corp 半導体装置および半導体装置製造方法
JP2001284467A (ja) * 2000-03-30 2001-10-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR20020029531A (ko) * 2000-10-13 2002-04-19 박종섭 다마신 금속게이트를 이용한 반도체소자의 제조방법
US6440867B1 (en) * 2000-10-19 2002-08-27 Advanced Micro Devices, Inc. Metal gate with PVD amorphous silicon and silicide for CMOS devices and method of making the same with a replacement gate process
TW480663B (en) * 2001-02-15 2002-03-21 Winbond Electronics Corp Method for combining self-aligned contact processing and salicide processing
TW548832B (en) * 2001-03-08 2003-08-21 Hitachi Ltd Method of producing semiconductor integrated circuit device and semiconductor integrated circuit device
US6479377B1 (en) * 2001-06-05 2002-11-12 Micron Technology, Inc. Method for making semiconductor devices having contact plugs and local interconnects
KR100444307B1 (ko) * 2001-12-28 2004-08-16 주식회사 하이닉스반도체 반도체소자의 금속배선 콘택플러그 형성방법
KR100600287B1 (ko) 2004-06-10 2006-07-13 주식회사 대우일렉트로닉스 콤보 시스템의 방송 프로그램 녹화 방법
KR100605511B1 (ko) * 2004-09-21 2006-07-28 삼성전자주식회사 반도체 장치 내 적어도 하나의 금속 게이트 패턴의형성방법들
JP2007294618A (ja) * 2006-04-24 2007-11-08 Elpida Memory Inc 半導体装置の製造方法及び半導体装置
JP2008211027A (ja) 2007-02-27 2008-09-11 Toshiba Corp 半導体装置の製造方法
US8119470B2 (en) * 2007-03-21 2012-02-21 Texas Instruments Incorporated Mitigation of gate to contact capacitance in CMOS flow
US7488659B2 (en) * 2007-03-28 2009-02-10 International Business Machines Corporation Structure and methods for stress concentrating spacer
US7875519B2 (en) * 2008-05-21 2011-01-25 Intel Corporation Metal gate structure and method of manufacturing same
KR101497546B1 (ko) * 2008-11-06 2015-03-03 삼성전자주식회사 콘택홀내에 스페이서를 구비하는 반도체 장치의 제조방법
US8048790B2 (en) * 2009-09-17 2011-11-01 Globalfoundries Inc. Method for self-aligning a stop layer to a replacement gate for self-aligned contact integration
US8436404B2 (en) * 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
KR101692309B1 (ko) * 2010-08-25 2017-01-04 삼성전자 주식회사 반도체 장치의 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100303318B1 (ko) * 1999-06-28 2001-11-01 박종섭 반도체 소자의 자기정렬 콘택홀 형성방법
KR100849852B1 (ko) * 2005-08-09 2008-08-01 삼성전자주식회사 비휘발성 반도체 집적 회로 장치 및 이의 제조 방법
US20080001236A1 (en) * 2006-06-28 2008-01-03 Change Peter L D Method of forming a transistor having gate protection and transistor formed according to the method

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