KR100444307B1 - 반도체소자의 금속배선 콘택플러그 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 금속배선 콘택플러그 형성방법에 관한 것으로, 금속배선 콘택플러그 형성을 위한 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 수행할 때 금속 CMP용 슬러리를 사용하는 대신에 금속, 산화막 및 질화막의 연마속도가 비슷한 산성의 옥사이드 CMP 슬러리를 사용함으로써, 일반적으로 금속 연마 속도를 증가시키기 위하여 CMP 슬러리에 첨가되는 H2O2와 같은 산화제의 첨가 없이도 금속배선 콘택플러그 분리를 용이하게 수행할 수 있다.
Description
본 발명은 반도체소자의 금속배선 콘택플러그 형성방법에 관한 것으로서, 보다 상세하게는 금속배선 콘택 플러그 형성시 금속, 산화막 및 질화막의 연마속도가 비슷한 산성의 옥사이드 화학적 기계적 연마(Chemical Mechanical Polishing; 이하 "CMP"라 약칭함) 슬러리를 사용하여 CMP 공정을 수행함으로써, 일반적으로 금속의 연마 속도를 증가시키기 위하여 금속 CMP 슬러리에 첨가되는 H2O2와 같은 산화제의 첨가 없이도 금속배선 콘택플러그 분리를 용이하게 수행할 수 있는 반도체소자의 금속배선 콘택플러그 형성방법에 관한 것이다.
집적회로의 발달에 따라 단위 면적(㎠) 당 약 8백만 개의 트랜지스터를 포함할 수 있을 정도로 소자 밀도가 증가되었고, 이러한 고집적화를 위해 소자간의 연결을 가능하게 하는 고수준의 금속배선은 필수적인 것이 되었다. 이러한 다층배선의 실현은 금속배선 사이에 삽입되는 유전체를 얼마나 효과적으로 평탄화 시키느냐에 달려 있다고 할 수 있다.
이러한 이유에서 정밀한 웨이퍼 평탄화 공정이 필요하고, 기계적 공정과 화학적인 제거를 하나의 방법으로 혼합한 CMP 공정이 개발되었다. 상기 CMP 공정은 CMP용 슬러리 중의 가공물과 반응성이 좋은 화학 물질을 이용하여 화학적으로 제거하고자 하는 물질을 제거하면서, 동시에 초미립 연마제가 웨이퍼 표면을 기계적으로 제거 가공하는 것으로, 웨이퍼 전면과 회전하는 탄성 패드 사이에 액상의 슬러리를 투입하는 방법으로 연마한다.
금속 CMP에 사용되는 슬러리의 경우 금속의 표면을 식각하는 KOH 또는 NH4OH 등의 주반응 용액과; 산화막을 형성시키는 H2O2, H5IO6또는 FeNO3등의산화제(oxidizer)와; SiO2, Al2O3또는 MnO2등의 연마제와; 분산제; 착화제(complexing agent); 또는 완충제 등으로 구성되어 있다. 금속을 상기와 같은 슬러리를 이용하여 CMP 공정으로 제거하는 경우, 산화제에 의해 금속 표면이 산화되고 산화된 부분이 슬러리 내에 포함된 연마제의 연마 입자에 의해 기계적으로 연마되어 제거되는 작용이 반복된다.
이하, 첨부된 도면을 참고로 하여 종래기술에 대하여 설명한다.
도 1a는 비트라인 패턴 형성후의 평면도이고, 도 1b는 금속배선 콘택플러그 콘택 식각후의 평면도이며, 도 2a 내지 도 2d 는 종래기술에 따른 금속배선 콘택플러그 형성방법을 도시한 공정 단면도이다.
도 2a는 도 1a의 A-A' 단면상에 층간 절연막을 증착한 상태를 나타낸 단면도로서, 먼저, 반도체기판(11) 상부에 마스크절연막패턴(15)이 적층되어 있는 비트라인(13)을 형성한다. 이때, 상기 마스크절연막패턴(15)은 질화막으로 형성되고, 두께는 (t1)이다. 다음, 전체표면 상부에 층간절연막(17)을 형성한다. 이때, 상기 층간절연막(17)은 산화막으로 형성된다 (도 2a 참조).
도 2b는 도 1b의 B-B' 단면을 나타내는데, 금속배선 콘택마스크를 식각마스크로 상기 층간절연막(17)을 식각하여 금속배선 콘택홀(19)을 형성한다.
다음, 전체표면 상부에 소정 두께의 산화막을 증착한 후 전면식각하여 상기 금속배선 콘택홀(19) 및 비트라인(13)의 측벽에 산화막 스페이서(21)를 형성한다. 이때, 상기 금속배선 콘택홀(19) 내에 형성되어 있는 비트라인(13) 상의 마스크절연막패턴(15)은 금속배선 콘택홀(19) 식각공정 및 산화막 스페이서(21)를 형성하기 위한 식각공정으로 두께가 (t2)로 감소된다 (도 2b 참조).
그 다음, 전체표면 상부에 금속층(23)을 증착한다. 이때, 상기 금속층(23)은 금속배선 콘택홀(19) 내에서 (t3) 만큼의 단차가 형성되고, 상기 마스크절연막패턴(15)으로부터 (t4)의 단차를 갖는다 (도 2c 참조).
다음, 상기 금속층(23), 층간절연막(17) 및 소정 두께의 마스크절연막패턴(15)을 CMP 공정으로 제거하여 금속배선 콘택플러그(25)를 형성한다. 이때, 상기 CMP공정으로 금속배선 콘택플러그(25)를 (P1)과 (P2)로 분리시키기 위해서는 금속을 제거하기 위한 슬러리를 이용하여 적어도 (t4)만큼의 연마공정을 실시해야 한다.
상기와 같은 다층막을 제거하기 위해서는 막 종류간에 연마 속도가 비슷해야 하나, 일반적으로 금속을 제거하기 위한 슬러리를 이용하여 CMP공정을 실시하는 경우 금속층에 대한 연마속도가 산화막에 비하여 20배 이상 높기 때문에 산화막이나 질화막의 연마속도가 느려 단차가 낮은 부분의 금속층이 제대로 제거되지 않아서 금속배선 콘택플러그가 분리되지 않고, 장비 진동 현상이 발생하여 공정의 안정성이 저하되는 문제점이 있다 (도 2d 참조).
본 발명의 목적은 금속배선 콘택플러그의 분리를 용이하게 하고, 주변회로영역에서의 연마속도를 감소시켜 공정의 안정성을 향상시키는 반도체소자의 금속배선 콘택플러그 형성방법을 제공하는 것이다.
도 1a는 비트라인 패턴 형성후의 평면도.
도 1b는 금속배선 콘택플러그 콘택 식각후의 평면도.
도 2a 내지 도 2d는 종래기술에 따른 반도체소자의 금속배선 콘택플러그 형성방법을 도시한 공정 단면도.
도 3a 내지 도 3d는 본 발명에 따른 반도체소자의 금속배선 콘택플러그 형성방법을 도시한 공정 단면도.
< 도면의 주요부분에 대한 부호 설명 >
11, 101 : 반도체기판 13, 103 : 비트라인
15, 105 : 마스크절연막패턴 17, 107 : 층간절연막
19, 109 : 금속배선 콘택홀 21, 111 : 산화막 스페이서
23, 113 : 금속층 25, 115 : 금속배선 콘택플러그
상기 목적을 달성하기 위하여 본 발명에서는 금속배선 콘택플러그 형성을 위한 CMP 공정을 수행할 때 금속 CMP 슬러리를 사용하는 대신에, 금속, 산화막 및 질화막의 연마속도가 비슷한 산성의 옥사이드 CMP 슬러리를 사용함으로써, 일반적으로 금속 연마 속도를 증가시키기 위하여 CMP 슬러리에 첨가되는 H2O2와 같은 산화제의 첨가 없이도 금속배선 콘택플러그 분리를 용이하게 수행할 수 있는 반도체소자의 금속배선 콘택플러그 형성방법을 제공한다.
본 발명에서는 우선, (a) 연마제와 (b) 상기 연마제가 분산된 주반응 용액을 포함하는 pH 2∼4의 슬러리 용액으로서, 산화제가 포함되지 않은 금속 CMP용 슬러리를 제공한다.
이때 상기 연마제로는 SiO2, CeO2또는 Mn2O3등이 사용될 수 있다.
상기 CMP용 슬러리는 금속 : 질화막 : 산화막의 연마 선택비가 1∼2 : 1∼2 : 1∼6, 바람직하게는 1 : 1 : 2∼3 으로, 금속, 질화막 및 산화막의 연마 선택비가 유사하다.
또한 상기 CMP용 슬러리는 분산제 또는 완충제 등을 더 포함할 수 있으며, CMP용 슬러리내 고체 함량 즉, 연마제의 함량은 10∼30중량%인 것이 바람직하다.
구체적으로, 본 발명의 반도체소자 금속배선 콘택플러그 형성방법은
소정의 하부구조물이 구비되는 반도체기판 상부에 마스크절연막패턴이 적층되어 있는 비트라인을 형성하는 1 단계 공정과,
전체표면 상부에 층간절연막을 형성하는 2 단계 공정과,
상기 반도체기판에서 금속배선 콘택으로 예정되는 부분을 노출시키는 금속배선 콘택마스크를 식각마스크로 상기 층간절연막을 식각하여 금속배선 콘택홀을 형성하는 3 단계 공정과,
선택적으로, 상기 구조의 전체표면 상부에 절연막을 형성하고, 상기 절연막을 전면식각하여 상기 금속배선 콘택홀 및 비트라인 측벽에 절연막 스페이서를 형성하는 공정과,
상기 구조의 전체표면 상부에 금속층을 형성하는 4 단계 공정과,
상기 금속층, 층간절연막 및 마스크절연막패턴을 전술한 CMP용 슬러리를 이용한 CMP 공정으로 제거하여 금속배선 콘택플러그를 형성하는 5 단계 공정을 포함한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 상세한 설명을 하기로 한다.
도 3a 내지 도 3d 는 본 발명에 따른 반도체소자의 금속배선 콘택플러그 형성방법을 도시한 공정 단면도이다.
도 3a는 도 1a의 A-A' 단면상에 층간절연막을 증착한 상태를 나타낸 단면도로서, 먼저, 반도체기판(101) 상부에 마스크절연막패턴(105)이 적층되어 있는 비트라인(103)을 형성한다. 이때, 상기 비트라인(103)은 텅스텐으로 형성되고, 그 하부에 확산방지막인 Ti/TiN 막이 구비된다 (도시되지 않음). 상기 Ti/TiN 막은 TiCl4를 소스로 이용하는 화학기상증착방법에 의해 형성된다.
그리고, 상기 마스크절연막패턴(105)은 500∼600℃에서 플라즈마 화학 증착방법에 의해 형성되며, (t1)의 두께로 형성된다.
다음, 전체표면 상부에 층간절연막(107)을 형성하는데, 이때 상기 층간절연막(107)은 산화막으로 형성된다 (도 3a 참조).
도 3b는 도 1b의 B-B' 단면을 나타내는데, 금속배선 콘택마스크를 식각마스크로 상기 층간절연막(107)을 식각하여 금속배선 콘택홀(109)을 형성한다.
다음, 전체표면 상부에 소정 두께의 산화막을 증착한 후 전면식각하여 상기 금속배선 콘택홀(109) 및 비트라인(103)의 측벽에 산화막 스페이서(111)를 형성한다. 이때, 상기 금속배선 콘택홀(109) 내에 형성되어 있는 비트라인(103) 상의 마스크절연막패턴(105)은 금속배선 콘택홀(109) 식각공정 및 산화막 스페이서(111)를 형성하기 위한 식각공정으로 두께가 (t2)로 감소된다 (도 3b 참조).
그 다음, 전체표면 상부에 금속층(113)을 증착한다. 이때, 상기 금속층(113)은 TiN을 원자층 증착 (Atomic Layer Deposition; ALD) 방법으로 형성한 것으로, 금속배선 콘택홀(109) 내에서 (t3) 만큼의 단차가 형성되고, 상기 마스크절연막패턴(105)으로부터 (t4)의 단차를 갖는다 (도 3c 참조). TiN은 매우 활성이 우수한 금속으로서 본 발명의 산성 옥사이드 슬러리에 의해서 용이하게 연마될 수 있다. 한편, 본 발명의 옥사이드 슬러리는 상기 TiN 외에도 W 또는 Al 등을 이용한 금속배선 공정에도 사용될 수 있다.
다음, 상기 금속층(113), 층간절연막(107) 및 소정 두께의 마스크절연막패턴(105)을 본 발명의 옥사이드용 슬러리를 이용하여 CMP 공정을 수행한다. 그 결과, (P1)과 (P2) 영역이 완전히 분리된 금속배선 콘택플러그(115)를형성한다 (도 3d 참조).
즉, 상기 CMP 공정에 의하여 (t4) 이상의 두께로 마스크절연막패턴(105), 층간절연막(107) 및 금속층(113)이 연마되어 비트라인(103) 상의 마스크절연막패턴(105)의 두께는 (t2)보다 작은 (t5)로 감소된다.
상기 CMP 공정에서 사용되는 본 발명의 CMP용 슬러리는 산화막을 CMP 하기 위하여 사용될 수 있으나, 활성이 우수한 금속층을 연마하는 데에도 뛰어난 효과를 나타낸다. 즉, 전술한 본 발명의 CMP용 슬러리를 이용하여 CMP 공정을 수행하면, CMP용 슬러리에 산화제가 포함되어 있지 않더라도 단차가 낮은 부분의 금속층이 제대로 제거되지 않아서 금속배선 콘택플러그가 제대로 분리되지 않는 현상을 방지할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에서는 기존의 반도체소자의 콘택플러그 형성시 CMP 공정에서 금속용 CMP 슬러리를 사용하는 것과 달리 산성의 옥사이드용 CMP 슬러리를 사용함으로써 금속배선 콘택플러그를 용이하게 분리할 수 있다.
또한 일반적인 금속용 CMP 슬러리는 기존의 옥사이드용 CMP 슬러리에 비하여 가격이 10배 이상의 고가이므로 옥사이드용 CMP 슬러리를 이용하여 금속의 CMP가 가능하다면 경제적인 비용 감소 효과 또한 크다.
Claims (11)
- (a) 연마제와, (b) 상기 연마제가 포함된 주반응 용액을 포함하는 pH 2∼4의 슬러리 용액으로서, 산화제는 포함되지 않으며, 금속 : 질화막 : 산화막의 연마 선택비가 1∼2 : 1∼2 : 1∼6 인 것을 특징으로 하는 금속배선용 콘택플러그 분리용 CMP(Chemical Mechanical Polishing) 슬러리.
- 삭제
- 제 1 항에 있어서,상기 금속 : 질화막 : 산화막의 연마 선택비는 1 : 1 : 2∼3 인 것을 특징으로 하는 금속배선용 콘택플러그 분리용 CMP 슬러리.
- 제 1 항에 있어서,상기 연마제는 SiO2, CeO2및 Mn2O3로 이루어진 군으로부터 선택된 것을 단독으로 또는 혼합하여 사용하는 것을 특징으로 하는 금속배선용 콘택플러그 분리용 CMP 슬러리.
- 제 1 항에 있어서,상기 CMP용 슬러리내 연마제 함량은 10~30중량%인 것을 특징으로 하는 금속배선용 콘택플러그 분리용 CMP 슬러리.
- 삭제
- 소정의 하부구조물이 구비되는 반도체기판 상부에 마스크절연막패턴이 적층되어 있는 비트라인을 형성하는 1 단계 공정과,전체표면 상부에 층간절연막을 형성하는 2 단계 공정과,상기 반도체기판에서 금속배선 콘택으로 예정되는 부분을 노출시키는 금속배선 콘택마스크를 식각마스크로 상기 층간절연막을 식각하여 금속배선 콘택홀을 형성하는 3 단계 공정과,상기 구조의 전체표면 상부에 금속층을 형성하는 4 단계 공정과,상기 금속층, 층간절연막 및 마스크절연막패턴을 CMP 공정으로 제거하여 금속배선 콘택플러그를 형성하는 5 단계 공정을 수행하되, 상기 CMP 공정은 제 1 항 기재의 CMP용 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 콘택플러그 형성방법.
- 제 7 항에 있어서,상기 3 단계 공정과 4 단계 공정 사이에 절연막 스페이서를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 콘택플러그 형성방법.
- 제 7 항에 있어서,상기 마스크절연막패턴은 질화막으로 형성되는 것을 특징으로 하는 반도체소자의 금속배선 콘택플러그 형성방법.
- 제 7 항에 있어서,상기 층간절연막은 고밀도 플라즈마 산화막으로 형성되는 것을 특징으로 하는 반도체소자의 금속배선 콘택플러그 형성방법.
- 제 7 항에 있어서,상기 금속층은 원자층 증착방법 (Atomic Layer Deposition)에 의해 증착된 TiN 막인 것을 특징으로 하는 반도체소자의 금속배선 콘택플러그 형성방법.
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| KR20180111305A (ko) * | 2017-03-31 | 2018-10-11 | 에스케이하이닉스 주식회사 | 다층 배선 구조를 가지는 반도체 소자 및 이의 제조 방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990085105A (ko) * | 1998-05-13 | 1999-12-06 | 윤종용 | 금속막 씨엠피용 슬러리 및 이를 이용한 씨엠피방법 |
| KR100251057B1 (ko) * | 1995-07-04 | 2000-04-15 | 미야무라 신페이 | 망간산화물을 함유하는 슬러리 및 이를 사용한 반도체 장치의 제조방법 |
| KR20000025634A (ko) * | 1998-10-13 | 2000-05-06 | 김영환 | 콘택 플러그 형성을 위한 반도체소자 제조방법 |
| KR20010062729A (ko) * | 1999-12-28 | 2001-07-07 | 니시가키 코지 | 화학적 기계적 연마용 슬러리 |
| JP2001284296A (ja) * | 2000-03-02 | 2001-10-12 | Eternal Chemical Co Ltd | 研磨性スラリー及びその使用 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4661176A (en) * | 1985-02-27 | 1987-04-28 | The United States Of America As Represented By The Secretary Of The Air Force | Process for improving the quality of epitaxial silicon films grown on insulating substrates utilizing oxygen ion conductor substrates |
| US4944836A (en) * | 1985-10-28 | 1990-07-31 | International Business Machines Corporation | Chem-mech polishing method for producing coplanar metal/insulator films on a substrate |
| US4954459A (en) * | 1988-05-12 | 1990-09-04 | Advanced Micro Devices, Inc. | Method of planarization of topologies in integrated circuit structures |
| US5690707A (en) * | 1992-12-23 | 1997-11-25 | Minnesota Mining & Manufacturing Company | Abrasive grain comprising manganese oxide |
| US5356833A (en) * | 1993-04-05 | 1994-10-18 | Motorola, Inc. | Process for forming an intermetallic member on a semiconductor substrate |
| US5962343A (en) * | 1996-07-30 | 1999-10-05 | Nissan Chemical Industries, Ltd. | Process for producing crystalline ceric oxide particles and abrasive |
| US5916453A (en) * | 1996-09-20 | 1999-06-29 | Fujitsu Limited | Methods of planarizing structures on wafers and substrates by polishing |
| FR2781922B1 (fr) * | 1998-07-31 | 2001-11-23 | Clariant France Sa | Procede de polissage mecano-chimique d'une couche en un materiau a base de cuivre |
| JP2000068371A (ja) * | 1998-08-26 | 2000-03-03 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| FR2785614B1 (fr) * | 1998-11-09 | 2001-01-26 | Clariant France Sa | Nouveau procede de polissage mecano-chimique selectif entre une couche d'oxyde de silicium et une couche de nitrure de silicium |
| JP2000315666A (ja) * | 1999-04-28 | 2000-11-14 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP4505891B2 (ja) * | 1999-09-06 | 2010-07-21 | Ｊｓｒ株式会社 | 半導体装置の製造に用いる化学機械研磨用水系分散体 |
| US6328633B1 (en) * | 2000-01-14 | 2001-12-11 | Agere Systems Guardian Corp. | Polishing fluid, polishing method, semiconductor device and semiconductor device fabrication method |
| US6420752B1 (en) * | 2000-02-11 | 2002-07-16 | Advanced Micro Devices, Inc. | Semiconductor device with self-aligned contacts using a liner oxide layer |
| JP2001308041A (ja) * | 2000-04-18 | 2001-11-02 | Asahi Kasei Corp | 半導体基板上の金属膜研磨用組成物 |
| JP2001308054A (ja) * | 2000-04-27 | 2001-11-02 | Hitachi Ltd | 半導体装置の製造方法 |
-
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-
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-
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100251057B1 (ko) * | 1995-07-04 | 2000-04-15 | 미야무라 신페이 | 망간산화물을 함유하는 슬러리 및 이를 사용한 반도체 장치의 제조방법 |
| KR19990085105A (ko) * | 1998-05-13 | 1999-12-06 | 윤종용 | 금속막 씨엠피용 슬러리 및 이를 이용한 씨엠피방법 |
| KR20000025634A (ko) * | 1998-10-13 | 2000-05-06 | 김영환 | 콘택 플러그 형성을 위한 반도체소자 제조방법 |
| KR20010062729A (ko) * | 1999-12-28 | 2001-07-07 | 니시가키 코지 | 화학적 기계적 연마용 슬러리 |
| JP2001284296A (ja) * | 2000-03-02 | 2001-10-12 | Eternal Chemical Co Ltd | 研磨性スラリー及びその使用 |
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