CN110783186A - 半导体装置结构的形成方法 - Google Patents

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张棠贵
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Abstract

提供半导体装置的结构与形成方法。方法包括形成导电结构于半导体基板上，并形成介电层于导电结构上。方法亦包括形成开口于介电层中，以露出导电结构。方法还包括形成导电材料以超填开口。此外，方法包括采用化学机械研磨工艺薄化导电材料。化学机械研磨工艺所用的研磨液包括含铁氧化剂，且含铁氧化剂氧化导电材料的一部分。

Description

半导体装置结构的形成方法
技术领域
本发明实施例关于半导体装置结构的形成方法，更特别关于化学机械研磨浆料的组成。
背景技术
半导体集成电路产业已经历快速成长。集成电路材料与设计的技术进展，使每一代的集成电路均比前一代具有更小且更复杂的电路。
在集成电路演进中，功能密度(如单位芯片面积的内连线装置数目)通常随着几何尺寸(如采用的制作工艺所产生的最小构件或线路)缩小而增加。尺寸缩小的工艺通常有利于增加产能并降低相关成本。
然而这些演进会增加处理与形成集成电路的复杂性。由于结构尺寸持续缩小，越来越难以进行制作工艺。如此一来，形成越来越小的可信半导体装置面临挑战。
发明内容
本发明一实施例提供的半导体装置结构的形成方法，包括形成导电结构于半导体基板上；形成介电层于导电结构上；形成开口于介电层中，以露出导电结构；形成导电材料以超填开口；以及采用化学机械研磨工艺薄化导电材料，其中化学机械研磨工艺所用的研磨液包括含铁氧化剂，且含铁氧化剂氧化导电材料的一部分。
本发明一实施例提供的半导体装置结构的形成方法，包括：形成导电结构于半导体基板上；形成介电层于导电结构上；形成开口于介电层中，以露出导电结构；直接形成含钨材料于导电结构上，以超填开口；以及采用化学机械研磨工艺以部分地移除含钨材料与介电层，其中化学机械研磨工艺时的含铁氧化剂将含钨材料的一部分转变成氧化物材料。
本发明一实施例提供的半导体装置结构，包括：第一导电结构，位于半导体基板上；介电层，位于第一导电结构上；第二导电结构，电性连接至第一导电结构，且介电层围绕第二导电结构，其中第二导电结构的组成为金属材料；以及保护单元，位于第二导电结构的一部分与介电层的一部分之间，其中保护单元为金属材料的氧化物材料，其中保护单元的高度低于第二导电结构的高度。
附图说明
图1A至图1I是一些实施例中，形成半导体装置结构所用的工艺的多种阶段的剖视图。
其中，附图标记说明如下：
D 深度
H 高度
T 厚度
W 宽度
100 半导体基板
102、108 介电层
104、114’、120’ 导电结构
106 单元
110、112 开口
114、120 导电材料
114”、120” 金属单元
116、116’ 孔洞
118 阻挡层
122A、122B 氧化物材料
122A’、122B’ 保护单元
130 还原工艺
具体实施方式
下述公开内容提供的不同实施例或实例可实施本公开的不同结构。下述特定构件与排列的实施例是用以简化本公开而非局限本公开。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。另一方面，本公开的多个实例可重复采用相同标号以求简洁，但多种实施例及/或组态中具有相同标号的元件并不必然具有相同的对应关系。
此外，空间性的相对用语如「下方」、「其下」、「较下方」、「上方」、「较上方」、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
本发明说明一些实施例如下。在这些实施例的阶段之前、之中、及/或之后可提供额外步骤。不同实施例可置换或省略一些所述阶段。半导体装置结构可添加额外结构。对不同实施例而言，可置换或省略一些下述结构。虽然一些实施例以特定顺序进行步骤，但可由另一合逻辑的顺序进行这些步骤。
图1A至图1I是一些实施例中，形成半导体装置结构所用的工艺的多种阶段的剖视图。如图1A所示，接收或提供半导体基板100。在一些实施例中，半导体基板100为基体半导体基板如半导体晶圆。举例来说，半导体基板100包括硅或其他半导体元素材料如锗。在一些实施例中，半导体基板100 包括半导体层外延成长于介电层上。外延成长的半导体层的组成可为硅锗、硅、锗、一或多种其他合适材料、或上述的组合。
在一些其他实施例中，半导体基板100包括半导体化合物。举例来说，半导体化合物包括一或多种III-V族半导体化合物，其组成定义如化学式 AlX1GaX2InX3AsY1PY2NY3SbY4，其中X1、X2、X3、Y1、Y2、Y3、与Y4表示相对比例，其可各自大于或等于0且相加为1。半导体化合物可包含碳化硅、砷化镓、砷化铟、磷化铟、一或多种其他合适的半导体化合物、或上述的组合。亦可采用含有II-VI族半导体化合物的其他合适基板。
在一些实施例中，半导体基板100为绝缘层上半导体基板的主动层。绝缘层上半导体基板的制作方法可为注入氧隔离工艺、晶圆接合工艺、另一可行工艺、或上述的组合。在一些其他实施例中，半导体基板100包括多层结构。举例来说，半导体基板100包括硅锗层形成于基体硅层上。
在一些实施例中，多种装置单元形成于半导体基板100之中及/或之上。多种装置单元的例子包含电晶体(如金氧半场效电晶体、互补式金氧半电晶体、双极性接面电晶体、高电压电晶体、高频电晶体、p型通道及/或n型通道场效电晶体、或类似物)、二极体、光感测器、一或多种其他合适单元、或上述的组合。
如图1A所示的一些实施例，形成导电结构104于半导体基板100上。在一些实施例中，导电结构104为导电接点。在一些实施例中，导电结构104 电性连接至电晶体的源极/漏极结构、电晶体的栅极堆叠、或形成于导电结构 104下的另一单元。在一些实施例中，导电结构104的组成为金属材料。金属材料可包含钴、钌、金、铂、钨、一或多种其他合适材料、或上述的组合。
如图1A所示的一些实施例，单元106形成于半导体基板100上。在一些实施例中，单元106与导电结构104的组成为不同材料。在一些实施例中，单元106的组成为金属材料，其不同于导电结构104的材料。在一些其他实施例中，单元106的组成为半导体材料如多晶硅。
如图1A所示的一些实施例，形成介电层102于半导体基板100上。介电层102围绕导电结构104与单元106。介电层102的组成可为或包含氧化硅、氮氧化硅、硼硅酸盐玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃、氟化硅酸盐玻璃、低介电常数的材料、多孔介电材料、一或多种其他合适的介电材料、或上述的组合。在一些实施例中，一或多个介电层与导电结构可形成于半导体基板100与介电层102之间。
之后可沉积介电层108于介电层102、导电结构104、与单元106上，如图1A所示的一些实施例。介电层108的材料可与介电层102的材料相同或类似。介电层108的沉积方法可采用化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺、旋转涂布工艺、喷涂工艺、一或多种其他可行工艺、或上述的组合。
在一些实施例中，接着平坦化介电层108以利后续工艺。可采用化学机械研磨工艺、研磨工艺、干式研磨工艺、蚀刻工艺、一或多种其他可行工艺、或上述的组合以平坦化介电层108。
如图1B所示的一些实施例，形成开口110与112于介电层108中。开口110露出导电结构104。开口112露出单元106。在一些实施例中，开口 110与开口112实质上等宽。在一些其他实施例中，开口112比开口110宽。形成开口110与112的方法，与一或多道光刻工艺与一或多道蚀刻工艺有关。在一些实施例中，同时形成开口110与开口112。在一些其他实施例中，在形成开口112之前形成开口110。
如图1C所示的一些实施例，形成导电材料114以超填开口110。导电材料114的一部分自介电层108的上表面凸起。在一些实施例中，导电材料 114直接形成于导电结构104上。
在一些实施例中，导电材料114与导电结构104的材料组成不同。导电材料114的组成可为或包含钨、钌、钴、金、铂、一或多种其他合适材料、或上述的组成。在一些实施例中，导电材料114为含钨材料。在一些其他实施例中，导电材料114为钨。在一些其他实施例中，导电材料114为含钨合金。
导电材料114的形成方法可采用选择性成长工艺、化学气相沉积工艺、原子层沉积工艺、无电镀工艺、一或多种其他可行工艺、或上述的组合。在一些实施例中，导电材料114选择性地成长或形成于导电结构104上，其组成为特别的金属材料如钴或钌。
在一些实施例中，导电材料114选择性地成长或形成于导电结构104上，而不形成于开口112中。举例来说，单元106的组成可为半导体材料。用于成长或形成导电材料114的前驱物，不与单元106及介电层108反应。因此没有导电材料形成于单元106上以填入开口112。在一些实施例中，用于选择性成长工艺的前驱物包括含金属的化合物与含半导体的化合物。举例来说，用于选择性成长工艺的前驱物的具体实施例包含六氟化钨与硅烷。在一些实施例中，采用化学气相沉积设备进行选择性成长工艺。
在一些其他实施例中，在形成导电材料114时，可采用掩膜单元覆盖开口112。如此一来，可避免导电材料114形成于开口112中。
在一些其他实施例中，在形成导电材料114填入开口110之后，再形成开口112。在这些例子中，导电材料114亦未形成于开口112中。
在一些实施例中，在形成导电材料114之前，没有阻挡层(如钛层及/或氮化钛层)形成于开口110的侧壁与底部上。在一些实施例中，导电材料114 直接接触介电层108。在一些实施例中，导电材料114与介电层108之间的黏着性，不如导电材料114与导电结构104之间的黏着性。在导电材料114 与介电层108之间，不形成阻挡层以增进上述两者之间的黏着性。如此一来，可形成一或多个孔洞116(或裂缝)于导电材料114与介电层108之间。介电层108与导电材料114可围绕孔洞116之一。在一些例子中，孔洞116非常小。可采用高解析度穿透式电子显微镜或其他合适设备观测孔洞116。
在一些实施例中，导电材料114与导电结构104彼此直接接触，两者之间未隔有阻挡层。由于阻挡层具有高电阻，因此导电材料114与导电结构104 之间的电阻可明显降低。
如图1D所示的一些实施例，沉积阻挡层118于导电材料114、介电层 108、与单元106上。阻挡层118延伸于开口112的侧壁及底部上。阻挡层 118可作为之后形成于开口112中的导电材料与介电层108之间的黏着层。
在一些实施例中，阻挡层118为单层。在一些其他实施例中，阻挡层118 具有多层结构，其含有多个子层。子层可由不同材料组成。阻挡层118的组成可为或可包含氮化钛、钛、氮化钽、钽、一或多种其他合适材料、或上述的组合。阻挡层118的沉积方法可采用化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、一或多种其他可行工艺、或上述的组合。
如图1E所示的一些实施例，沉积导电材料120于阻挡层118上。导电材料120超填开口112。在一些实施例中，导电材料120与导电材料114的组成为相同材料。在一些实施例中，导电材料120为含钨材料。在一些其他实施例中，导电材料120为钨。在一些其他实施例中，导电材料120为含钨合金。导电材料120的形成方法可采用化学气相沉积工艺。
如图1F所示的一些实施例，平坦化导电材料120、阻挡层118、与导电材料114以露出介电层108。在一些实施例中，采用第一化学机械研磨工艺以平坦化导电材料120、阻挡层118、与导电材料114。介电层108可作为化学机械研磨停止层。在一些实施例中，采用第一化学机械研磨垫进行上述的第一化学机械研磨工艺。在一些实施例中，第一化学机械研磨垫为硬垫。
之后可将图1F所示的结构转移至第二化学机械研磨垫上，以进行第二化学机械研磨工艺(或缓冲化学机械研磨工艺)。在一些实施例中，第二化学机械研磨垫为软垫，其比第一化学机械研磨垫软。第一化学机械研磨垫可用于平坦化导电材料120，直到露出介电层108。第二化学机械研磨垫可用于部分地移除导电材料114、导电材料120、及介电层108，以形成所需高度的导电结构。
在一些实施例中，在第一化学机械研磨工艺时提供至第一化学机械研磨垫上的第一研磨液，不同于第二化学机械研磨工艺(或缓冲化学机械研磨工艺) 时提供至第二化学机械研磨垫上的第二研磨液。在一些实施例中，第二研磨液包括氧化剂，其能氧化导电材料114。氧化剂可用于将导电材料114的一部分转变成氧化物材料。
图1G是一些实施例中，在第二化学机械研磨工艺的初始阶段之后的半导体装置结构的剖视图。在第二化学机械研磨工艺的初始阶段中，第二研磨液中的氧化剂可氧化导电材料114的一部分及/或导电材料120的一部分。如此一来，导电材料114的一部分氧化并转变成氧化物材料122A。导电材料 120的一部分氧化并转变成氧化物材料122B。在一些实施例中，导电材料 114与120的组成为相同的金属材料。在这些例子中，氧化物材料122A与122B的组成为相同的金属氧化物材料。
在一些实施例中，导电材料114的组成为金属材料。氧化物材料122A 的组成为金属材料的氧化物材料。在一些实施例中，氧化物材料122A与介电层108的材料组成不同。在一些实施例中，导电材料120为含钨材料。在这些例子中，氧化物材料122A的组成可为含钨的氧化物材料。在一些实施例中，氧化物材料122A包括氧化钨。在一些实施例中，氧化物材料122A 包括三氧化钨。在一些实施例中，氧化物材料122A的组成可为或包括三氧化钨与二氧化钨的混合物。
在一些实施例中，一部分的第二研磨液因毛细现象，倾向于抵达孔洞116 的侧壁。如此一来，围绕孔洞116的导电材料114的一部分将氧化并转变成氧化物材料122A，如图1G所示的一些实施例。
在一些实施例中，导电材料114的部分氧化膨胀，并转变成氧化物材料 122A。如此一来，氧化物材料122A部分地填入孔洞116。在一些实施例中，较小的孔洞116’形成于氧化物材料122A与导电结构104之间，如图1G所示。在其他实施例中，孔洞116可完全填有氧化物材料122A。氧化物材料 122A可避免第二研磨液进一步抵达导电结构104。由于第二研磨液与导电结构104隔有氧化物材料122A，可避免第二研磨液负面地影响导电结构104。
在一些实施例中，第二研磨液中的氧化剂包括含铁氧化剂。在一些实施例中，含铁氧化剂包括硝酸铁。在一些实施例中，第二研磨液中的含铁氧化剂介于约0.1重量％至约2重量％之间。在一些其他实施例中，含铁氧化剂包括Fe(NO3)2、KFe(CN)6、Fe(NO3)3、一或多种其他合适氧化剂、或上述的组合。
在一些实施例中，第二研磨液包含酸。若第二研磨液抵达导电结构104，则可能损伤导电结构104。举例来说，导电结构104的组成可为钴或对酸性研磨液的抗性较低的另一材料。在一些实施例中，第二研磨液的pH值介于约2至约4之间。
在一些例子中，第二研磨液中的含铁氧化剂小于约0.1重量％。此含铁氧化剂所氧化的导电材料114的量不足，造成氧化物材料122A的体积小。如此一来，第二化学机械研磨工艺时的第二研磨液仍有机会抵达导电结构 104。因此第二研磨液可能损伤导电结构104并造成低良率。在一些其他例子中，第二研磨液中的含铁氧化剂大于约2重量％。在这些例子中，可能会负面地影响导电材料114的品质。
此外，采用含铁氧化剂可比其他氧化剂具有更多优点。举例来说，若采用氧化剂如过氧化氢，则氧化剂可能无法挡住孔洞116，而第二研磨液将经由孔洞116抵达并损伤导电结构104。举例来说，在导电结构114’的组成为钨的实施例中，采用氧化剂如过氧化氢所形成的氧化物材料可为二氧化钨，其体积较小而无法挡住孔洞116以避免第二研磨液抵达并损伤导电结构 104。
在一些实施例中，第二研磨液还包括抑制剂，其用于保护形成的氧化物材料122A或122B。在一些实施例中，抑制剂包括一或多个碳链。在一些实施例中，碳链(或多个碳链之一)的碳数介于10至1000之间。在一些实施例中，第二研磨液中的抑制剂介于约0.01重量％至约1重量％之间。在特定实施例中，抑制剂可包括组氨酸、甘氨酸、聚乙烯亚胺、二苯甲基化合物、苯并三唑、一或多种其他合适化合物、或上述的组合。
在一些实施例中，第二研磨液还包括磨料。磨料的组成可为氧化硅。在一些实施例中，第二研磨液中的磨料可介于约1重量％至约4重量％之间。
如图1H所示的一些实施例，第二化学机械研磨工艺继续部分地移除并薄化导电材料114、导电材料120、与介电层108。在第二化学机械研磨工艺时，将移除介电层108、氧化物材料122A与122B、以及导电材料114与120 的上侧部分。氧化物材料122A与122B的保留部分，可分别形成保护单元 122A’与122B’。在一些实施例中，保护单元122A’与122B’的上表面与介电层108的上表面实质上共平面。导电材料114与120的保留部分分别形成导电结构114’与120’。
如图1H所示，保护单元122A’位于介电层108的一部分与导电结构 114’的一部分之间。在一些实施例中，保护单元122A’、导电结构114’、与介电层108围绕孔洞116’，如图1H所示。由于保护单元122A’的存在，可避免第二研磨液到达并损伤导电结构104。
在第二化学机械研磨工艺时，第二研磨液可维持在合适的操作温度。在一些实施例中，第二化学机械研磨工艺时的第二研磨液，其温度维持在介于约20℃至约50℃之间。
在第二化学机械研磨工艺时，可提供合适流速的第二研磨液至第二化学机械研磨垫。流速可介于约100mL/分钟至约500mL/分钟之间。
在第二化学机械研磨工艺时，可由合适转速旋转第二化学机械研磨垫。转速可介于约40RPM至约120RPM之间。
在第二化学机械研磨工艺时，可相对于第二化学机械研磨垫施加合适压力至基板支架上。施加的压力可介于约50hPa至约500hPa之间。
如图1H所示，保护单元122A’的上侧部分位于导电结构114’的上表面上。上侧部分具有厚度T。厚度T可介于约
Figure RE-GDA0002180193300000091
至约
Figure RE-GDA0002180193300000092
之间。保护单元 122A’的侧部位于介电层108与导电结构114’的侧壁之间。侧部具有宽度 W。宽度W可介于约
Figure RE-GDA0002180193300000093
至约
Figure RE-GDA0002180193300000094
之间。保护单元122A’具有深度D。深度D可介于约
Figure RE-GDA0002180193300000095
至约
Figure RE-GDA0002180193300000096
之间。导电结构114’具有高度H。高度H可介于约
Figure RE-GDA0002180193300000098
至约
Figure RE-GDA0002180193300000097
之间。
如图1I所示的一些实施例，采用还原工艺130还原保护单元122A’与 122B’的部分，以分别形成金属单元114”与120”。在一些实施例中，完全还原保护单元122B’以形成金属单元120”。在一些实施例中，还原工艺 130包括施加还原介质至保护单元122A’与122B’上。在一些实施例中，还原介质为含氢介质，比如氢气或含氢电浆。在一些其他实施例中，施加含有合适还原剂的溶液或液体至保护单元122A’及/或122B’上，以形成金属单元114”与120”。
在一些实施例中，金属单元114”与120”分别电性连接至导电结构114’与120’。在还原工艺130之后，可形成其他导电结构于金属单元114”与 120”上，以分别形成电性连接至导电结构114’与120’。
在一些实施例中，由于未形成阻挡层于导电结构114’与104之间，可明显改善导电结构114’与104之间的电性连接。在一些实施例中，由于形成导电结构114’所用的化学机械研磨工艺采用含铁氧化剂，可形成保护单元122A’以避免研磨液到达并损伤导电结构104。因此可确保导电结构104 的品质与可信度。
本发明实施例可具有多种变化及/或调整。在一些其他实施例中，保护单元122A’的轮廓不同于图1H与1I所示的轮廓。采用不同材料及/或不同工艺条件，可改变保护单元122A’的轮廓。可采用高解析度的穿透式电子显微镜或二次离子质谱仪确认保护单元122A’与导电结构114’的轮廓。
本发明实施例关于以化学机械研磨工艺，形成上侧导电结构于介电层中的方法。在上侧导电结构与介电层之间，未形成任何阻挡层。化学机械研磨工艺所用的研磨液包括含铁氧化剂。含铁氧化剂能将上侧导电结构的一部分氧化成保护单元(其组成为氧化物材料)。保护单元可避免研磨液抵达并损伤上侧导电结构之下的下侧导电结构。因此可确保下侧导电结构的品质与可信度。如上所述，未形成阻挡层。在下侧导电结构与上侧导电结构之间，未形成任何阻挡层。可明显改善下侧导电结构与上侧导电结构之间的电性连接。
在一些实施例中，提供半导体装置结构的形成方法。方法包括形成导电结构于半导体基板上，并形成介电层于导电结构上。方法亦包括形成开口于介电层中，以露出导电结构。方法还包括形成导电材料以超填开口。此外，方法采用化学机械研磨工艺薄化导电材料。化学机械研磨工艺所用的研磨液包括含铁氧化剂，且含铁氧化剂氧化导电材料的一部分。
在一些实施例中，研磨液中的含铁氧化剂介于约0.1重量％至约2重量％之间。
在一些实施例中，含铁氧化剂包括硝酸铁。
在一些实施例中，研磨液的pH值介于约2至约4之间。
在一些实施例中，研磨液包括抑制剂，且抑制剂包含碳数介于10至1000 的碳链。
在一些实施例中，研磨液中的抑制剂介于约0.01重量％至约1重量％之间。
在一些实施例中，化学机械研磨工艺时的研磨液的温度维持在约20℃至约50℃之间。
在一些实施例中，形成导电材料之前，不形成阻挡层于开口的侧壁上。
在一些实施例中，方法还包括在形成导电材料之前，形成第二开口于介电层中；形成阻挡层于导电材料上，其中阻挡层延伸于第二开口的底部与侧壁上；形成第二导电材料于阻挡层上，其中第二导电材料超填第二开口；以及平坦化第二导电材料、阻挡层、与导电材料以露出介电层。
在一些实施例中，导电材料选择性地形成于导电结构上，而不形成于第二开口中。
在一些实施例中，提供半导体装置结构的形成方法。方法包括形成导电结构于半导体基板上，并形成介电层于导电结构上。方法亦包括形成开口于介电层中，以露出导电结构。方法还包括直接形成含钨材料于导电结构上，以超填开口。此外，方法包括采用化学机械研磨工艺以部分地移除含钨材料与介电层。化学机械研磨工艺时的含铁氧化剂将含钨材料的一部分转变成氧化物材料。
在一些实施例中，含铁氧化剂包括硝酸铁，且研磨液中的含铁氧化剂介于约0.1重量％至约2重量％之间。
在一些实施例中，研磨液包括抑制剂，抑制剂包括碳数介于10至1000 的碳链，且研磨液中的抑制剂介于约0.01重量％至约1重量％之间。
在一些实施例中，方法还包括在形成含钨材料之前，形成第二开口于介电层中；形成阻挡层于含钨材料上，其中阻挡层延伸于第二开口的底部与侧壁上；形成第二含钨材料于阻挡层上，其中第二含钨材料超填第二开口；以及平坦化第二含钨材料、阻挡层、与含钨材料以露出介电层。
在一些实施例中，含钨材料选择性地形成于导电结构上，而不形成于第二开口中。
在一些实施例中，提供半导体装置结构。半导体装置结构包括第一导电结构，位于半导体基板上；以及介电层，位于第一导电结构上。半导体装置结构亦包括第二导电结构，电性连接至第一导电结构，且介电层围绕第二导电结构。第二导电结构的组成为金属材料。半导体装置结构还包括保护单元，位于第二导电结构的一部分与介电层的一部分之间。保护单元为金属材料的氧化物材料。保护单元的高度低于第二导电结构的高度。
在一些实施例中，金属材料包括钨，且金属材料的氧化物材料包括氧化钨。
在一些实施例中，保护单元包括三氧化钨与二氧化钨的混合物。
在一些实施例中，半导体装置结构还包括保护单元、第二导电结构、与介电层围绕的孔洞。
在一些实施例中，第一导电结构与第二导电结构的组成为不同材料。
上述实施例的特征有利于本领域普通技术人员理解本发明。本领域普通技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本领域普通技术人员亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换、或更动。

Claims (1)

1.一种半导体装置结构的形成方法，包括：
形成一导电结构于一半导体基板上；
形成一介电层于该导电结构上；
形成一开口于该介电层中，以露出该导电结构；
形成一导电材料以超填该开口；以及
采用一化学机械研磨工艺薄化该导电材料，其中该化学机械研磨工艺所用的一研磨液包括一含铁氧化剂，且该含铁氧化剂氧化该导电材料的一部分。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001203267A (ja) * 2000-01-21 2001-07-27 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
CN1761047A (zh) * 2004-10-12 2006-04-19 台湾积体电路制造股份有限公司 使用化学机械研磨法制造半导体元件的内连线结构的方法
US20150041748A1 (en) * 2012-11-14 2015-02-12 Panasonic Corporation Nonvolatile memory element and method of manufacturing the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040055993A1 (en) * 1999-10-12 2004-03-25 Moudgil Brij M. Materials and methods for control of stability and rheological behavior of particulate suspensions
US6313003B1 (en) * 2000-08-17 2001-11-06 Taiwan Semiconductor Manufacturing Company Fabrication process for metal-insulator-metal capacitor with low gate resistance
KR100979710B1 (ko) * 2003-05-23 2010-09-02 삼성전자주식회사 반도체 메모리 소자 및 제조방법
US8609540B2 (en) * 2011-06-20 2013-12-17 Tessera, Inc. Reliable packaging and interconnect structures
US9962801B2 (en) * 2014-01-07 2018-05-08 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for performing chemical mechanical planarization

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001203267A (ja) * 2000-01-21 2001-07-27 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
CN1761047A (zh) * 2004-10-12 2006-04-19 台湾积体电路制造股份有限公司 使用化学机械研磨法制造半导体元件的内连线结构的方法
US20150041748A1 (en) * 2012-11-14 2015-02-12 Panasonic Corporation Nonvolatile memory element and method of manufacturing the same

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