KR20200059298A - Iii-v족 전계 효과 트랜지스터를 위한 게이트 구조를 형성하는 방법 - Google Patents

Iii-v족 전계 효과 트랜지스터를 위한 게이트 구조를 형성하는 방법 Download PDF

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KR20200059298A
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Abstract

전계 효과 트랜지스터를 위한 게이트 구조를 형성하는 방법은 반도체를 제공하는 단계를 포함한다. 유전체 층은 상기 반도체의 선택된 부분 위에 개구부가 있는 상기 반도체 위에 형성된다. 증착 공정은 유전체 층 위에 및 개구부 내로 게이트 금속을 선택적으로 증착하는데 사용되며, 게이트 금속은 게이트 금속 증착 공정에 의해 유전체 층에 비부착성으로 증착된다.

Description

III-V족 전계 효과 트랜지스터를 위한 게이트 구조를 형성하는 방법
본 개시는 일반적으로 전계 효과 트랜지스터(Field Effect Transistors; FET)에 대한 게이트 구조를 형성하는 방법에 관한 것으로, 보다 상세하게는 서브트랙티브(subtractive) 또는 리프트오프(liftoff) 공정 없이 FET에 대한 게이트 구조를 형성하는 방법에 관한 것이다.
해당 업계에 알려진 바와 같이, 3족 질화물 반도체(Group III-Nitride semiconductors)를 갖는 많은 단일 마이크로파 집적 회로(Monolithic Microwave Integrated Circuits; MMICs), 때로는 질화물 반도체라고 하는, 예를 들어, 질화갈륨계(gallium nitride-based)(AlGaN/GaN) 고 전자 이동도 트랜지스터(High Electron Mobility Transistors; HEMTs)는, 고주파 및 고전력 응용 분야(high-frequency and high-power application)에 점점 더 많이 사용되고 있다. 3족-질화물(Group III-Nitride)은 본원에서 이하 때때로 예를 들어 2원 합금(binary) InN, GaN, AlN, AlxGa1-xN(AlGaN) 합금과 같은 이들의 3원 합금(ternary alloys) 및 다른 질소계 합금(nitrogen based alloys)을 포함하는 III족-N으로도 지칭된다.
이러한 HEMT 소자의 잠재력을 실현하기 위해서는 저 저항(low-resistance), 우수한 에지 예리함(good edge acuity) 및 신뢰할 수 있는 금속 대 금속 접합(metal to metal contact), 금속 대 반도체 옴 접합(metal to semiconductor Ohmic contacts) 및 쇼트키 접합(Schottky contacts)(게이트 형성 용)을 달성할 필요가 있다. 대부분의 III-N 파운드리 금속 대 금속 및 금속 대 반도체 저 저항 옴 접합(Ohmic contacts)은 금(Au)을 사용하여 표면 저항(sheet resistance)(송전선 및 옴 접합의 경우)을 낮추고, 소자를 활성화하기 위한 최저 금속 대 반도체 옴 접합 저항(metal to semiconductor Ohmic contact resistance)을 달성하기 위해 필요한 고열 어닐링(high temperature anneal) 중의 산화(oxidation)를 줄인다. 쇼트키 게이트 접합(Schottky gate contacts)에 선호되는 접합 금속은 그 큰 일함수(work function)(≥5 eV)로 인해, 니켈(Nickel)이다.
알려진 바와 같이, 많은 단일 마이크로파 집적 회로(Monolithic Microwave Integrated Circuits; MMICs) 및 다른 집적 회로(IC)에서, 실장된 칩(mounted chips)에 대한 접지(ground) 및 전기 신호 모두를 위해 MMIC의 바닥에 전기 연결이 이루어지며, 이러한 연결은 기판 및/또는 기판의 적어도 일부 상의 반도체 에피텍셜 층(epitaxial layer)을 지나 비아를 웨이퍼의 금속화 부분(metallization on the wafer)까지 연결하는 전기 접합(electrical contacts)까지 통과하는 전기 전도성 비아(electrically conductive vias)를 통해 이루어지고, 이는 때때로 프론트-사이드 금속화(front-side metallization)라고 불린다.
전통적으로, III족-N HEMT MMIC 및 소자는 III-V 파운드리에서 리프트오프 기반 공정(liftoff-based processing)에 의해 제조된다. 그러나, 최근에 III족-N HEMT는 Si CMOS 파운드리 환경에서 Au-free, 서브트랙티브 공정(subtractive processing) 기술과 같은 고수율 실리콘(high yield silicon)을 사용하여 제조되기 시작했다. 보다 구체적으로, "리프트 오프(lift-off)" 공정은 마스크가 재료가 증착될 표면의 선택된 부분을 노출시키는 윈도우(window)를 구비하는 공정이다. 상기 재료는 재료의 일부가 상기 윈도우를 통해 표면의 노출된 선택된 부분 상에 놓이면서 마스크 상에 증착된다. 마스크는 재료의 원하는 부분을 표면의 노출된 선택된 부분 상에 남겨두고 마스크상의 재료의 일부와 함께 용매(solvent)로 표면까지 들어올려진다. "서브트랙티브(subtractive)" 공정은 재료가 전체 표면에 걸쳐 처음 증착되는 공정이다. 이어서 마스크가 형성되어 증착된 재료의 오직 선택된 부분(공정 후 남을 부분) 위 만을 커버하고; 증착된 재료의 불필요한 부분이 노출된다. 그 후 에칭액(etchant)이 마스크와 함께 접합(contact) 내로 이동되어 노출된 원치 않는 부분을 제거하고, 마스크는 에칭액이 상기 재료의 커버된 원하는 부분을 제거하는 것을 방지한다.
Si CMOS 파운드리에 비해, III-V 화합물 반도체 소자 및 회로(전통적인 III-V 파운드리에서 처리된)의 수율 및 비용은 작은 웨이퍼 부피, 공정동안 증가된 기판 처리(substrate handling), 금속 라인(metal lines)을 뚜렷이 하기 위한 리프트 오프 기반 처리 기술의 광범위한 사용, 500nm 이하 게이트 리소그래피를 위한 전자 빔 리소그래피(electron beam lithography)의 시간이 많이 걸리는 사용에 의해 오랫동안 제한되어 왔다고 잘 알려져 있다. 반면에 Si CMOS 파운드리 환경은 큰 웨이퍼 부피, 큰 웨이퍼 직경(≥200 mm), 웨이퍼 제조 또는 처리 도구를 카세팅하는(cassette) 고도로 자동화된 카세트(cassette), 서브트랙티브 공정 기술(subtractive processing techniques), 고급 광학 리소그래피 클러스터 도구 및 기술(advanced optical lithography cluster tool and techniques)(100nm 이하 특징을 뚜렷이 할 수 있는) 및 장비 개발과 기술 노드 개발을 모두 가져오는 무어의 법칙 패러다임(Moore's law paradigm)의 이점을 가진다.
그러나, 전술한 바와 같이, Si 파운드리 인프라 스트럭쳐 및 백그라운드 Si CMOS 웨이퍼 부피의 이점을 이용하기 위해서는, 개발된 III-N 공정이 Au-free 여야 한다. 금은 깊은 레벨의 트랩 도펀트(trap dopant)이다. 따라서, 금은 심각한 수율 문제를 야기할 수 있는 심각한 오염이기 때문에 Si CMOS 파운드리 제조 라인의 프론트엔드(front end) 또는 백엔드(back end)에서 허용되지 않는다.
Si 파운드리 환경에서 GaN(또는 다른 III-V) 소자 웨이퍼의 금이 없는 공정은 따라서 알루미늄(Al) 또는 구리(Cu)와 같은 Si 파운드리의 BEOL(back end of line)의 호환 가능한 금속화 공정의 사용을 필요로 한다. 구리는 우수한 전기 전도성과 전자 이동 저항을 갖기 때문에 이러한 금속 중에서 가장 매력적이다. 그러나, 휘발성 구리 건식 에칭 부산물(volatile copper dry etch byproducts)의 부족으로 인해, 구리는 알루미늄으로 큰 성공을 거둔 포토레지스트 마스킹(photoresist masking) 및 플라즈마 에칭(plasma etching)이 사용되는 포토리소그래피(photolithography) 기술에 의해 쉽게 서브트랙티브하게 패턴화(subtractively patterned)될 수 없다. 구리를 처리하기 위해, Damascene 공정(이 또한 서브트랙티브임)이 개발되었다. Cu Damascene 공정에서, 구리에 대한 호스트 절연체(host insulator) 재료, 일반적으로 바닥 절연층(보통 이산화규소)은 구리가 형성될 트렌치(open trench)로 패턴화된다. 트렌치를 상당히 과도하게 채우는 두꺼운 구리 코팅이 절연층에 증착되고, CMP(chemical-mechanical planarization)가 절연층의 상부 위로 연장되는 과잉 구리를 제거하는 데 사용된다. 절연층의 트렌치 내에 채워진 Cu는 제거되지 않고, 패턴화된 전도성 배선(patterned conductive interconnect)이 된다.
업계에 알려진 바와 같이, Cu는 관리 가능하지만, Si 파운드리에 대한 자체 오염의 위험도 있다. 주변 층으로 구리가 확산되면 특성이 저하되므로 배리어 층(barrier layer)은 모든 구리 배선을 완전히 둘러싸야 한다. 전형적으로, 트렌치는 Cu 금속 배선의 바닥 및 측면을 따라 확산 배리어(diffusion barrier)로서 작용하기 위해 얇은 탄탈륨(Ta) 및/또는 탄탈륨 질화물(TaN) 금속 층(Ta/TaN/Cu 도금 시드 금속 스택(plating seed metal stack)의 일부로서)으로 라이닝(lined)되어 있다. Cu CMP 후에 배선 금속의 상부는 SiNx로 코팅되어 상부 계면 확산 배리어(top interface diffusion barrier)로 작용하고, 층간 산화물 증착(interlayer oxide deposition) 동안 산화를 방지하고, 추가적인 배선 형성을 위해 (이산화규소의 트렌치 에칭 동안) 정지 에칭 층(stop etch layer)으로 작용한다. 그러나, 후면에서 전면으로의 금속 배선(back to front side metal interconnects)이 이러한 비아를 형성하기 위해 염소-(또는 다른 산화제) 기반 에칭(chlorine-(or other oxidizer) based etches)을 필요로 하는 스루-웨이퍼(through-wafer) 또는 스루-반도체 층 비아(through-semiconductor layer via)에 의해 촉진될(facilitated) 때, 추가적인 공정 복잡성(process complications)이 발생한다. 염화물-기반 에칭 부산물(choloride-based etch byproducts)은 비휘발성(nonvolatile)이며, 에칭 공정은 Cu 계면 표면(interfacial surface)의 열화를 초래한다.
본 기술 분야에 알려진 바와 같이, 고주파 응용에 사용되는 전계 효과 트랜지스터(FET)는 일반적으로 질화 갈륨(GaN) HEMT FET와 같은 III-V족 소자이다. 오늘날 이들 GaN FET 중 다수가 이들 GaN FET를 제조하도록 특별히 설계된 파운드리에서 제조되는 반면, 이러한 소자는 현재 실리콘(Si) 소자를 제조하도록 설계된 파운드리에서 제조되는 것이 바람직할 것이다
본 개시에 따르면, 반도체를 제공하는 단계; 상기 반도체의 선택된 부분 위에 개구부(opening)가 있는 상기 반도체 위에 유전체 층(dielectric layer)을 형성하는 단계; 및 상기 유전체 층 위 및 상기 개구부 내로 게이트 금속(gate metal)을 선택적으로 증착(deposit)하기 위해 증착 공정(deposition process)을 사용하는 단계 -상기 게이트 금속은 상기 게이트 금속 증착 공정에 의해 상기 유전체 층에 비부착성(non-adherent)으로 증착됨-를 포함하는 전계 효과 트랜지스터를 위한 게이트 구조를 형성하는 방법이 제공된다.
일실시예에서, 증착되는 게이트 금속은 게이트 금속 장착 공정에 의해 유전체 층에 비부착되고 반도체에 부착된다.
일실시예에서, 절연층은 반도체 위에 형성되고, 개구부는 절연층을 노출시키며, 증착되는 게이트 금속은 게이트 금속 증착 공정에 의해 유전체 층에 비부착되고 절연층에 부착된다.
일실시예에서, 상기 방법은 초기 게이트 금속을 화학적으로 환원시키는 단계를 포함한다.
일실시예에서, 증착 공정은 원자 층 증착(Atomic Layer Deposition; ALD)이다.
일실시예에서, 전계 효과 트랜지스터를 위한 게이트 구조를 형성하는 방법이 제공된다. 상기 방법은 반도체를 제공하는 단계; 상기 반도체의 선택된 부분 위에 개구부(opening)가 있는 상기 반도체 위에 유전체 층(dielectric layer)을 형성하는 단계; 상기 개구부 내로 초기 게이트 금속을 형성하는 단계를 포함한다.
일실시예에서, 상기 방법은 초기 게이트 금속을 게이트 구조 내로 화학적으로 환원시키는 단계를 포함한다.
일실시예에서, 상기 화학적 환원은 증착된 초기 게이트 금속을 환원제 내에서 어닐링(annealing)하는 단계를 포함한다.
일실시예에서, 초기 게이트 금속은 산화물이다.
일실시예에서, 초기 게이트 금속은 산화 니켈이다.
일실시예에서, 초기 게이트 금속 형성은 원자 층 증착(Atomic Layer Deposition; ALD)을 포함한다.
일실시예에서, III-V족 반도체의 선택된 부분 위에 니켈 구조를 형성하는 방법이 제공된다. 상기 방법은 상기 반도체의 선택된 부분 위에 개구부(opening)가 있는 상기 반도체 위에 유전체 층(dielectric layer)을 형성하는 단계; 상기 개구부에 의해 노출된 표면 위에 산화 니켈(Nickel Oxide)을 형성하는 단계; 및 상기 산화 니켈을 니켈로 변환시키기 위해 환원제(reducing agent) 내에서 상기 산화 니켈을 어닐링(annealing)하는 단계를 포함한다.
일실시예에서, 전계 효과 트랜지스터를 위한 게이트 구조를 형성하는 방법이 제공된다. 상기 방법은 반도체를 제공하는 단계; 상기 반도체의 선택된 부분 위에 개구부(opening)가 있는 상기 반도체 위에 유전체 층(dielectric layer)을 형성하는 단계; 및 상기 개구부 내로 게이트 금속 산화물을 선택적으로 증착하는 단계를 포함한다.
일실시예에서, 게이트 금속 증착은 원자 층 증착(Atomic Layer Deposition; ALD)을 포함한다.
일실시예에서, 반도체를 제공하는 단계; 상기 반도체의 표면 위에 비산화물 유전체 층(non-oxide dielectric layer)을 형성하는 단계 -상기 비산화물 유전체 층은 내부에 상기 반도체의 상기 표면의 선택된 부분 위에 배치된 개구부를 가짐-; 및 상기 비산화물 유전체 층 및 상기 반도체의 상기 표면의 상기 노출된 선택된 부분을 게이트 금속 증착 공정(gate metal deposition process)에 서브젝트(subject) 시키는 단계 -상기 게이트 금속 증착 공정에서 증착되는 게이트 금속은, 상기 비산화물 유전체 층에는 비부착성(non-adherent)이고 상기 반도체의 상기 표면의 상기 노출된 선택된 부분에 형성된 산화물에는 부착성(adherent)임-를 포함하는 전계 효과 트랜지스터를 위한 게이트 구조를 형성하는 방법이 제공된다.
일실시예에서, 상기 방법은 상기 반도체의 상기 표면 위에 산화물 절연층(oxide insulation layer), 상기 산화물 절연층을 노출시키는 개구부(opening)를 형성하는 단계를 포함하고, 증착되는 게이트 금속은 상기 비산화물 유전체 층에는 비부착성(non-adherent)이고 상기 산화물 절연층에는 부착성(adherent)이다.
일실시예에서, III-V족 반도체의 선택된 부분 위에 게이트 구조를 형성하는 방법은, 상기 반도체의 선택된 부분 위에 개구부(opening)가 있는 상기 반도체 위에 유전체 층(dielectric layer)을 형성하는 단계; 상기 개구부에 의해 노출된 표면 위에 산화 니켈(Nickel Oxide)을 형성하는 단계; 및 상기 산화 니켈을 니켈로 변환시키기 위해 환원제(reducing agent) 내에서 상기 산화 니켈을 어닐링(annealing)하는 단계를 포함한다.
일실시예에서, 반도체를 제공하는 단계; 상기 반도체의 선택된 부분 위에 개구부(opening)가 있는 상기 반도체 위에 유전체 층(dielectric layer)을 형성하는 단계; 원자 층 증착에 의해 게이트 금속을 상기 개구부 내로 선택적으로 증착하는 단계; 증착된 게이트 금속을 화학적으로 환원시키는 단계를 포함하는 전계 효과 트랜지스터를 위한 게이트 구조를 형성하는 방법이 제공된다.
본 발명자는 GaN HEMT를 위한 니켈 기반 게이트의 제조를 위한 NiO의 선택적 증착은 전통적인 리프트 오프 기반 III-V 파운드리 및 서브트랙티브 실리콘 파운드리 모두에서 Ni 기반 게이트 제조의 한계를 극복한다는 것을 인식했다. III-V 파운드리에서의 리프트 오프 기반 처리는 원치 않는 포토 레지스트 잔류물(unwanted photoresist residue)을 초래하여 FET의 저조한 수율, 성능 저하 및/또는 FET의 신뢰성 저하 중 하나 이상의 악영향을 FET에 가져올 수 있다. 반면에, Si 파운드리에서의 Ni 기반 게이트의 서브트랙티브 공정은 바람직한 게이트 구조 금속 니켈(Ni)이 에칭을 건조시키기 어렵기 때문에(대부분 화학적 에칭이 아닌 스퍼터(sputter)/물리적 에칭이기 때문에) 어렵다. 결과적으로, Ni의 에칭은 본질적으로 비선택적이며 일반적으로 희생 유전체 층(sacrificial dielectric layer)을 사용하여 FET의 게이트 구조를 형성하는 물리적 에칭이다. 니켈 게이트 구조 에칭 공정 동안 어느 하나(one)가 게이트 채널 내로 의도치 않게 에칭되어 인입(etch into)될 수 있기 때문에, 결국 희생 유전체 층의 사용은 채널 거리에 대한 최적의 감마 게이트(optimum gamma gate)를 갖는 감마 게이트 유형 구조를 자유롭게 설계하는 능력에 부정적인 영향을 미칠 수 있다. 또한, 감마 게이트 및 T-게이트 구조 모두에 대해 Ni 건식 에칭 제품의 낮은 휘발성은 종종 Ni 함유 에칭 제품의 재 증착(re-deposition)을 초래하여 수율 및/또는 성능 및/또는 신뢰성에 영향을 주는 결함을 야기할 수 있다. 대안적으로, 서브트랙티브하게 처리된 니켈 기반 게이트를 정의하기 위해 습식 에칭(wet etch)을 사용하면 게이트 금속 특성이 언더컷(undercut)되어 결과적으로 치수 제어(dimension control)(성능 변동성이 증가하고 수율이 낮아짐) 및 신뢰성이 저하될 수 있다.
본 발명자는 또한 니켈 산화물(NiO) 게이트 금속 층이 개구부를 통해, 여기서는 ALD를 사용하여, 선택적으로 증착된다는 것 및, NiO 층은 SiNx와 같은 비-산화물 층(non-oxide layers)에는 부착되지 않지만 NiO ALD 증착 공정 동안 -OH기를 형성하여 ALD 증착을 용이하게 할 가능성이 있는 자연 산화물로 종결되는 AlGaN 층과 같은 반도체 층에는 부착된다는 것을 인식하였다. 즉, 비산화물 층인, SiNx 층 상에는 상당한(significant) 농도의 -OH기가 없기 때문에(SiO2 또는 Al2O3와 같은 산화물 층 상에 존재하기 때문에) 비산화물 층 상에 NiO 금속 증착이 억제되고, SiNx 층 상에 NiO가 함께 결합(bond with)하는데 비해, 반도체인 AlGaN은 ALD 동안 NiO가 증착될 몇몇 자연 산화물을 가진다. 증착을 위한 -OH 기에 대한 의존성이라는 발명자의 이 인식은 증착된 산화물(예를 들어 SiO2 또는 Al2O3), 자연 산화물 또는 산소 플라즈마 처리된 표면(oxygen plasma treated surfaces)(예를 들어, 산화된 AlGaN 표면 또는 SiNx 표면) 상에의 선택적 게이트 금속 증착의 기초이다.
따라서, 본 발명은 Ni 기반 게이트의 형성을 위해 니켈 산화물(NiO)의 선택적 원자 층 증착(ALD)을 이용하며, Ni(또는 NiO)가 필요한 경우에만 NiO를 증착시킨다. 결과적으로 리프트 오프 기반 공정(III-V 파운드리)에서와 같이 레지스트 잔류물(resist residue)이 끼일 염려가 없으며 서브트랙티브 습식 또는 건식 에칭(Si 파운드리)이 필요하지 않다. 또한, ALD(Atomic Layer Deposition)를 사용하면 Ni의 스퍼터링 기반 증착에 의해 발생할 수 있는 소자 표면의 손상을 방지할 수 있다(Si 파운드리에서는 흔함). NiO 자체는 게이트를 포함하거나(Ni와 같이 일함수 ≥ 5 eV를 가짐), Ni 게이트 형성을 위해 수소 내에서 Ni로(완전히 또는 부분적으로) 환원될 수 있다. 최종적으로, ALD 금속 증착은 물리적 증착 기술에 의해 생길 수 있는 물리적 충격으로 인한 표면 손상을 방지한다.
본 개시의 하나 이상의 실시예들의 세부사항들은 첨부 도면들 및 이하 설명에서 개시된다. 본 개시의 다른 특징, 목적 및 이점은 상세한 설명 및 도면 및 청구 범위로부터 명백해질 것이다.
본 명세서에 개시되어 있다.
도 1a는 본 개시에 따른 전계 효과 트랜지스터(FET), 여기서 고 전자 이동도 트랜지스터(HEMT)의 간략화된 단면도이다.
도1b는 도 1a의 FET의 일부의 간략화된 평면도이며, 이 평면도는 도 1a의 1b-1b 라인을 따라 얻어진다.
도 2a 내지 도 2u는 본 개시에 따른 반도체 구조 제조의 다양한 단계에서의 반도체 구조 제조의 다양한 단계에서의 개략적인 단면도이고, 여기서 도 2uu는 화살표 2u' -2u'로 표시된 도 2u 일부의 분해도의 개략적인 단면도이다.
도 2dd는 도 2d에서 확대된 부분이며, 이 확대된 부분은 도 2d에서 화살표로 둘러싸여 있다.
도 3a는 본 개시에 따른 도 2a 내지 도 2t의 구조에 사용되는 복수의 게이트 전극 구조 중 하나의 예시적인 단면도이다.
도 3aa는 도 2a 내지 도 2t의 구조에 사용될 수 있는 복수의 게이트 전극 구조 중 하나의 예시적인 실시예의 다른 실시예의 개략적인 단면도이다.
도 3b는 본 개시에 따른 도 2a 내지 도 2u의 구조에서 소스 및 드레인 전극 구조로서 사용되는 복수의 전극 중 하나의 예시적인 단면도이다.
도 3bb는 본 개시의 다른 실시예에 따른 도 2a 내지 도 2u의 구조에서 소스 및 드레인 전극 구조로서 사용되는 복수의 전극 구조 중 하나의 예시적인 단면도이다.
도 4a 및 도 4aa는 본 개시에 따른 반도체 구조를 형성하는 데 사용되는 저온 어닐링 공정을 이해하는데 유용한 한 쌍의 개략적 단면도이다.
도 4b 및 도 4bb는 본 개시에 따른 반도체 구조를 형성하는데 사용되는 다른 저온 어닐링 공정을 이해하는데 유용한 한 쌍의 개략적 단면도이다.
도 5a 내지 도 5c는 본 개시의 다른 실시예에 따른 반도체 구조의 제조에서 다양한 단계에서의 개략적인 단면도이다.
도 5bb는 도 5b에서 화살표 5b'-5b'로 둘러싸인 부분을 나타내는 도 5b의 확대 부분을 도시하는 개략적인 단면도이다.
도 5aa는 본 개시의 다른 실시예에 따른 반도체 구조의 개략적인 단면도이다.
도 6a 내지 도 6d는 본 개시의 다른 실시예에 따른 반도체 구조의 제조에서 다양한 단계에서의 개략적인 단면도이다.
도 6cc는 도 6c의 화살표 6c'-6c'에 의해 둘러싸인 도 6c 부분을 도시하고 확대한 개략적인 단면도이다.
도 6dd는 본 개시의 다른 실시예에 따른 반도체 구조의 확대 부분의 개략적인 단면도이다.
도 7a 내지 도 7g는 본 개시의 다른 실시예에 따른 반도체 구조의 제조에서 다양한 단계에서의 개략적인 단면도이다.
도 8a 내지 도 8h는 본 개시의 다른 실시예에 따른 반도체 구조의 제조에서 다양한 단계에서의 개략적이 단면도이다.
도 9a 내지 도 9e는 본 개시의 다른 실시예에 따른 반도체 구조의 제조에서 다양한 단계에서의 개략적인 단면도이다.
도 10a 내지 도 10g는 본 개시에 따른 제조 단계의 다양한 단계에서 도 2a 내지 도 2u의 반도체 구조에 사용되는 게이트 전극 구조의 제조시 다양한 단계에서의 개략적인 단면도이다.
도 11a 내지 도 11e는 본 개시에 따른 HEMT FET를 제조하는 데 사용되는 단계들의 개략적인 단면도이다.
도 12a 내지 도 12c는 본 개시의 다른 실시예에 따라 HEMT FET를 제조하는데 사용되는 단계들의 개략적인 단면도이다.
도 13a 내지 도 13c는 본 개시의 또 다른 실시예에 따라 HEMT FET를 제조하는데 사용되는 단계들의 개략적인 단면도이다.
도 14a 내지 도 14k는 본 개시의 또다른 실시예에 따라 MISFET을 제조하는데 사용되는 단계들의 개략적인 단면도이다.
다양한 도면에서 동일한 참조부호는 동일한 소자를 나타낸다.
이제 도 1a 및 도 1b를 참조하면, 멀티 게이트 전계 효과 트랜지스터(FET)(12), 여기서는 HEMT가 안에 형성된 반도체 구조(semiconductor structure)(10)가 도시된다. FET(12)는 도 1a에 도시된 바와 같이, 예를 들어 금이 없는(gold-free) 게이트 패드(gate pad)(16)에 배선된 복수의 4개의 금이 없는(gold-free) 핑거형(finger-like) 게이트 전극 접합 구조(gate electrode contacts structures)(141-144)를 포함하고, 예를 들어 금이 없는(gold-free) 드레인 패드(drain pad)(20)에 배선된 복수의 2개의 금이 없는(gold-free) 핑거형(finger-like) 드레인 전극 구조(drain electrode structures)(181-182)를 포함하고, 예를 들어 금이 없는(gold-free) 전도성 배선 구조(conductive interconnect structure)(24)에 의해 배선된 복수의 3개의 금이 없는(gold-free) 소스 전극 구조(source electrode structures)(221-223)을 포함한다. 게이트 전극 구조(141-144), 소스 전극 구조(221-223) 및 드레인 전극 구조(181-182)의 개수는 도시된 것보다 많거나 적을 수 있음을 알아야 한다. 어쨌든, 게이트 전극 구조(141-144) 각각은 드레인 전극 구조(181-182) 중 대응하는 것 및 소스 전극 구조(221-223) 중 대응하는 것 사이에 배치되어, 소스 전극 구조(221-223) 중 대응하는 것 및 드레인 전극 구조(181-182) 중 대응하는 것 사이에 배치되는 반도체 구조(10)의 캐리어(carrier)의 흐름을 제어한다. 또한, 도시된 바와 같이, 2개의 패드(261, 262)가 제공되고 전도성 배선 구조(conductive interconnect structure)(24)의 단부에 연결된다. 이 패드(261,262)들은 반도체 구조(10)를 통과하는 전도성 비아(301,302) 각각에 의해 반도체 구조(10)의 바닥에 형성된 전도성 층(conductive layer)(28)에 연결된다. 도 2a 내지 도 2t와 관련하여 더 자세히 설명될 바와 같이, 구조(10)의 전면 또는 상부는 실리콘 파운드리(silicon foundry)에서 처리되어 멀티 게이트 FET(12)를 형성한다.
보다 구체적으로, 도 2a를 참조하면, 반도체 구조(10)는 여기에서 기판(32), 예를 들어 실리콘(Si), 실리콘 카바이드(SiC), 또는 실리콘 온 인슐레이터(Silicon On Insulator: SOI)를 포함하는 것으로 보다 상세하게 도시되어 있다. 예를 들어, 기판(32)의 윗부분 상의 III족-N 반도체 층(Group III-N semiconductor layer)(34)은 대략 1-5미크론의 두께를 갖고, III족-N 반도체 층(34)의 상부 표면 위에 예를 들어 대략 5-30nm의 두께를 갖는 알루미늄 질화 갈륨(AlxGa1-xN, 여기서 x는 0 <x≤1)인 제2 III족-N 반도체 층(second Group III-N semiconductor layer)(36)에 이어 기판(32)의 상부 표면 위에 있다. 여기서 층(34)은 도시되지 않은 핵 형성(nucleation) 및 변형 완화 층(strain relief layers)을 포함하는 GaN 버퍼 구조(buffer structure)이고; 일반적으로 질화 알루미늄(AlN) 및 질화 갈륨 알루미늄(AlxGa1-xN, 0<x≤1)이다. 통상적인 실리콘(Si) 파운드리와 호환되는, 서브트랙티브 패터닝(subtractive patterning)(리소그래피 및 에칭(lithography and etching))기술은 III족-N 반도체 층(34) 및 III족-N 반도체 층(36)의 일부를 제거하여 도 1a에 도시된 메사 구조(mesa structure)를 형성하는 데 사용된다. 그러나, 도 1a의 에칭된 메사 구조에 의해 제공되는 전기적 절연(electrical isolation)은 또한 동일한 마스킹된 층(masked layer)의 이온 주입(ion implantation), 여기서는 예를 들어 질소에 의해 제공될 수 있음에 주목한다. 이는 평면 구조(planar structure)를 초래할 것이다. 후술하는 바와 같이, 구조(10)는 도 1a 및 도 1b에 상기 도시된 멀티 게이트 FET(12)를 형성하도록 처리될 것이다. 핑거형 게이트 전극 구조(141-144), 드레인 전극 구조(181-182) 및 소스 전극 구조(221-223)가 메사(11)위에 있는 반면, 게이트 패드(16), 드레인 패드(20) 및 2개의 패드 (261,262)는 메사(11)에서 벗어나 있음에 유의한다.
이제 도 2b를 참조하면, 도 2a에 도시된 구조의 전면 또는 상부는 패시베이션 층(passivation layer)(38), 여기서는 예를 들어 실리콘 질화물(SiNx)로 코팅된다. 층(38)은 통상적인 실리콘(Si) 파운드리와 호환 가능한 서브트랙티브 패터닝(subtractive patterning)(리소그래피 및 에칭(lithography and etching)) 기술을 사용하여 처리되어 윈도우(windows)(401, 407)를 갖는 층(38)의 선택된 부분을 통해 윈도우(windows) 또는 개구부(openings)(401~407)를 형성함으로써 GaN 층(34)의 바닥 표면 부분을 노출시키고, 이 층에 패드(261,262), 게이트 패드(16) 및 드레인 패드(20)(도 1a 및 도 1b)가 형성되고, 윈도우(windows)(402-406)는 AlGaN 층(36)의 바닥 일부를 노출시키고, 도 2c에 도시된 바와 같이 이 층에 소스 전극 구조(221-223) 및 드레인 전극 구조(181-182)(도 1a 및 도 1b)이 형성된다.
이제 도 2d를 참조하면, 전기 접합 구조(electrical contact structures)(421 내지 427)은 구성이 동일하며, 이중 예시적인 것, 여기서는 전기 접합 구조(421)는 (A) 티타늄(Ti) 또는 탄탈륨(Ta)의 바닥 층(42a); 층(42a) 위의, 예를 들어 알루미늄 또는 실리콘으로 도핑된 알루미늄(Al1-xSix, Si 도핑시 x는 일반적으로 ≤ 0.05) 층(42b); 및 예를 들어 탄탈륨(Ta) 또는 금속 질화물, 여기서는 예를 들어 티타늄 질화물(TiN) 층(42c); 을 가지는 금이 없는 옴 접합 구조(gold-free Ohmic contact structure)(42OC), (B) 옴 접합 구조(42OC) 상에 배치된, 여기서는 예를 들어 니켈(nickel) 또는 몰리브덴(molybdenum) 또는 백금(platinum)인, 금이 없는 전기 전도성 에칭 정지 층(electrically conductive etch stop layer)(42ES) 및 (C) 도 2k와 관련하여 설명될 여기서는 구리 다마신 전극 접합(copper Damascene electrode contact)인, 금이 없는 전극 접합을 포함하는 것으로 도 3b에서 더 자세히 도시된다. 에칭 정지 층(etch stop layer)은 특정 에칭액에 대해 그 에칭액이 에칭 정지 층에 도달하기 전에 에칭되는 재료를 에칭하는 속도의 절반 이하 (≤1/2) 의 속도로 에칭함에 유의한다. 층들(42a, 42b, 42c 및 42ES)은 도 2에 도시된 구조의 표면 위에 그리고 개구부들(401-407)을 통해 배치된다; 전기 접합 구조(electrical contact structures)(421 및 427)은 2개의 패드들(261,262) 위에 배치되고, 전기적으로 연결된다; 전기 접합 구조 422, 425 및 426은 드레인 전극 구조(181 및 182) 위에 배치되고, 전기적으로 연결되고, 전기 접합 구조 421 및 427은 GaN층(34)과 접하여 형성된다. 증착 후 옴 접합 구조(42OC)의 층 42a, 42b, 42c는 통상적인 실리콘(Si) 파운드리와 호환 가능한 서브트랙티브 패터닝(subtractive patterning)(리소그래피 및 에칭(lithography and etching)) 기술(구체적으로, 옴 접합 구조(42OC)는 염소 기반 건식 에칭 화학(chlorine-based dry etch chemistry)을 사용하여 건식 에칭된다)을 사용하여 형성된다. 전기 접합 구조(422 내지 426)은 그 후 이하 기재될 어닐링 공정(anneal process) 동안 III족-N 반도체 층(36), 여기서는 AlGaN 층에 옴 접합(Ohmic contact)으로 형성된다. 여기서는, 예를 들어, 전기 접합 구조(421내지 427)은 60nm보다 두껍다.
보다 구체적으로, 각각의 옴 접합 구조(42OC)는 트리-금속 스택(tri-metal stack)이고 다음을 포함한다: (a) Ti 또는 Ta 바닥층(42a)(이는 층(42a)을 증착시키기 전에 염소 플라즈마 기반 건식 에칭(chlorine plasma-based dry etching)에 의해 구조(422~426)의 III족-N 반도체 층(36)의 상부 표면 부분 내로 리세스(recessed into)될 수 있다(도 2dd에 도시된 바와 같음)) (b) 알루미늄 기반 층(42b), 여기서는 예를 들어 알루미늄 또는 Si 도핑된 알루미늄(Al1-xSix) 층(42b)(여기서 x는 1보다 작다; x는 일반적으로 ≤0.05 이다) 및 (c) 알루미늄 기반 층(42b) 위의 상부 금속 층(42c), 예를 들어 탄탈륨 또는 금속 질화물(metal nitride) 층(42c), 여기서는 티타늄 질화물(titanium nitride)(TiN). 층(42a) 및 층(42c)의 일반적인 두께는 5-30nm인 반면, 층(42b)은 옴 접합 3층 구조(42OC) 스택을 위해 선택된 금속 층에 따라 50-350nm의 범위일 수 있다.
보다 구체적으로, 최적의 접합 형태(optimum contact morphology)를 유지하고 오염 제어를 위해, 반도체 옴 접합(semiconductor Ohmic contact)을 형성하기 위한 옴 접합 구조(42OC)의 어닐링(anneal)은 알루미늄의 녹는점 이하(≤660 °C)로 유지된다. 이러한 저온 어닐링은 일반적으로 정상 상태 온도(steady state temperature) 주변의 질소에서 5분 이상(≥5)이 걸린다. 보다 구체적으로, 금속 대 반도체 옴 접합 구조(metal to semiconductor Ohmic contact structure)(42OC)의 제1 금속 소자(first metal element), 여기서는 예를 들어 Ti 또는 Ta 층(42a),은 III족-N, 여기서는 예를 들어 AlxGa1-xN 층(36),의 표면에 직접 증착되거나(directly disposed) 접하여 배치되고, 옴 접합 구조(42OC)의 옴 접합 형성 어닐링(Ohmic contact formation anneal)(본원에서는 옴 어닐링(Ohmic anneal)으로도 지칭함) 동안 온도 램프(temperature ramp) 실온(ambient temperature)에서 정상 상태 어닐링 온도(steady state anneal temperature)까지 III족-N 재료 계면층(material interface layer)(36)에서 5족 원소 질소와 반응함으로써 금속 질화물(metal nitride)를 형성한다. 선형 온도 램프(linear temperature ramp)가 사용될 때, 온도 램프(temperature ramp)는 일반적으로 ≤15°C/sec 이지만 단차 온도 램프 프로파일(stepped temperature ramp profiles) 및 단차 및 선형 혼합형 램프 프로파일(mixed step and linear ramp profiles) 모두 금속 질화물의 형성에서 제1 금속 층(42a)의 III족-N 표면 층(36)과의 상호작용을 최적화하기 위해 사용될 수 있음에 유의한다. 다음으로, 가장 낮은 저항의 옴 접합(lowest resistance Ohmic contact)을 제공하기 위해 ≤660°C, ≥5분의 정상 상태 어닐링 공정동안 제2 저 저항(low resistance) 금속, 예를 들어 알루미늄 층(42b)은 제1 금속(여기서 층(42a)), 형성된 금속 질화물 및 III족-N 금속(여기서 층(36)) 내로 확산된다. 최종적으로, 제1 금속과 제2 금속, 여기서 옴 접합과 ≤660°C 온도에서의 III족-N 재료 층(36)을 형성하는 금속 대 반도체 옴 접합 구조(42OC) 의 층(42a) 및 층(42b) 간의 상호작용의 양을 최대화하기 위해(Finally, in order to maximize the amount of interaction between the first and second metals, here layers 42a and 42b of the metal to semiconductor Ohmic contact structure 42OC that forms the Ohmic contact, and the Group III-N material layer 36 at
Figure pct00001
660°C temperatures), 두 층(여기서 층(42a) 및 층(42b)) 위에 그리고 두 층 중 위의 층(여기서 층(42b))에 접하여 배치된 임의의 제3 금속 층(third metal layer)(금속 질화물 또는 금속, 여기서 층(42c))과의 혼합(intermixing)을 방지할 필요가 있다.
옴 접합 구조(42OC)의 첫 두개의 층(여기서 층(42a) 및 층(42b))의 세번째 층(여기서 층(42c))과의 혼합 방지는 여러 방법으로 달성될 수 있다: 먼저, 옴 접합 구조(42OC)를 증착하고, 옴 접합 구조(42OC)를 제1 금속 및 제2 금속(층(42a) 및 층(42b)) 두 층 스택으로 어닐링하고 그 다음에 제3 금속(여기서 층(42c))의 증착 전에 임의의 산화된 계면(any oxidized interface)의 제거(산화된 계면의 건식 에칭(dry etching), 습식 에칭(wet etching) 또는 인-시투 건식 스퍼터(in-situ dry sputter) 제거를 사용) 함으로써 달성될 수 있다. 둘째로, 옴 접합 구조(42OC)의 모든 세 금속 층(42a, 42b, 42c)이 옴 접합 구조(42OC)의 어닐링 전에 증착될 때, 이하 두 방법 중 하나가 이 옴 접합 구조(42OC)와 III족-N 반도체 층(36) 간의 저온(≤660°C) 옴 접합을 형성하는 데 사용될 수 있다: 첫번째 방법에서, 도 4a를 참조하면, 옴 접합 구조(42OC)의 금속 질화물 층(예를 들어 TiN, TaN, 여기서 층(42c))이 제2 알루미늄 층(42b)과 접하여 배치되어 ≤660°C에서 어닐링되는 동안 층(42b)과의 혼합을 방지하고, 금속 층(42a)이 III족-N 층(36)과 합금되고, 금속 층(42b)이 도 4aa에 도시된 바와 같이 층(42a)와 III족-N 층(36) 사이에 형성된 금속 질화물 중간층(ILa)과 합금되어(어닐링 후에 층(42a)의 몇몇 합금되지 않은 부분(Un-L)이 있을 수 있고, 금속 질화물 중간층이 불연속적일 수 있음에 유의) 어닐링 후 옴 접합 구조 (post-anneal Ohmic contact structure) (42OC)을 형성한다; 두번째 방법에서, (그리고 도 4b를 참조하면) 얇은(대략 1-10nm 두께) 부분적으로 산화된 제2 금속(여기서 알루미늄 층(42b)) 또는 제3 금속(여기서 Ta, TiN, 또는 TaN 층(42c)) 또는 이들의 조합, 중간층 b(ILb)는, 옴 접합 구조(42OC)의 증착 공정 또는 옴 접합 구조(42OC)의 옴 어닐링 동안 증착 및/또는 어닐링 장치에 사용되거나 의도적으로 주입된 가스에 존재하는 산소와의 반응으로 형성된다. 이 부분적으로 산화된 금속 중간층(ILb)은 제2 금속 층(여기서는 알루미늄 층(42b)) 및 제3 금속 또는 금속 질화물 층(여기서는 Ta, TiN 또는 TaN 층(42c)) 사이에 형성되거나, 도 4bb에 도시된 바와 같이 어닐링 후 옴 접합 구조(42OC')를 형성하여 ≤660°C에서의 어닐링 동안 혼합을 방지하는 제2 알루미늄 층(42b)과 접하여 형성된다. 다시 말하면, 제2 방법(도 4b 및 도 4bb)에서, 제3 금속 층(42c)(금속 질화물 또는 금속)은 금속 증착 및/또는 어닐링 공정 동안 산화물 중간층(ILb)의 형성에 의해 어닐링 동안 층(42b)과의 혼합이 방지되고, 산화물 중간층(ILb)은 층(42b) 및 층(42c) 사이에 형성되고, 금속 층(42a)은 III족-N 층(36) 및 금속 층(42b)과 합금되며, 금속 질화물 중간층(ILa)은 층(42a)과 III족-N 층(36) 사이에 형성된다(어닐링 후에 층(42a)의 일부 합금되지 않은 부분(Un-L)이 있을 수 있음에 유의). 따라서, 일실시예(도 4b 및 도 4bb)에서, 전기 접합 구조 금속 증착 및/또는 옴 어닐링 공정 동안 옴 접합 구조(42OC)의 제2 금속과 제3 금속 사이에 부분적으로 산화된 중간 층(ILb)을 형성함으로써 혼합(intermixing)이 방지된다. 제1 방법(도 4a 및 도 4aa)에서, 층(42c)으로 금속 또는 금속 질화물을 형성함으로써 혼합이 방지된다.
금속 대 반도체 옴 접합 저항의 추가적인 최적화는 또한 전술한 바와 같이 옴 접합 구조에 소량의 실리콘 도펀트를 첨가함으로써 달성될 수 있다. 실리콘은 전자 빔 증착 및 스퍼터링(electron beam deposition and sputtering)과 같은 여러 방법에 의해 증착될 수 있다. 실리콘은 옴 접합 구조(42OC) 내에서 (실리콘 스퍼터링 타겟의 스퍼터링(sputtering of Silicon sputtering target) 또는 전자 빔 증착에 의해) 또는 순수한 타겟(여기서는 예를 들어 실리콘 및 알루미늄)을 함께 스퍼터링(co-sputtering)하여 실리콘을 다른 층으로 혼합함으로써 또는 실리콘으로 도핑된 타겟(여기서 예를 들어 실리콘 도핑된 알루미늄 Al1-xSix 층(42b), Si도핑 x는 일반적으로 ≤0.05)을 스퍼터링 함으로써 별도의 층으로 증착될 수 있다.
따라서, 저온에서 옴 접합 형성 어닐링은 다음과 같이 요약될 수 있다: 실온(ambient temperature)에서 정상 상태 온도(steady state temperature)까지 어닐링 공정의 온도 램프 단계(temperature ramping phase) 동안 옴 접합 구조(42OC)의 제1 금속, 여기서 층(42a)으로 금속 질화물을 형성하는 단계; 여기서 III족-N 층(36)과 옴 접합 구조(42OC)의 중간층에 형성된 옴 접합의 저항을 줄이기 위해, 전기 접합 구조의 제2 금속, 여기서 층(42b)은 상기 제1 금속 내로, 그리고 III족-N 반도체 층 여기서 층(36)의 상부 표면으로 확산한다; 그리고 여기서 III족-N 반도체 층(36)과 접하는 제1 금속 옴 접합의 제2 금속 층(42b)은 옴 어닐링 공정 동안 옴 접합의 제3 금속(또는 금속 질화물) 층(42c)과 혼합되는 것(intermixing)이 방지된다; 그리고 여기서 제1 금속 및 제2 금속 및 제3 금속(금속 질화물 또는 금속)은 옴 접합 형성 어닐링 공정 동안 그들의 녹는점 이하로 유지된다. 제3 금속(층(42c))을 이용한 처음 두 금속(층(42a) 및 층(42b))의 혼합 방지는 간접적으로 처음 두 금속의 저온에서의 III족-N 계면과의 상호작용을 향상시켜, 낮은 접합 저항을 가능하게 한다. 전술한 어닐링 공정 후 전기 전도성 에칭 정지 층(42ES), 여기서는 예를 들어 니켈, 몰리브덴 또는 백금이 층(42c) 위에 도 3b에 도시된 바와 같이 배치된다.
이제 도 2e를 참조하면, 도 2d에 도시된 구조의 표면은 도시된 바와 같이 유전체 층(dielectric layer)(44), 여기서는 SiNx로 코팅된다.
이제 도 2f를 참조하면, 임의의 통상적인 실리콘(Si) 파운드리와 호환되는 리소그래피 및 에칭 처리 기술을 사용하여 도시된 바와 같이 핑거(34)에 개구부(openings) 또는 윈도우(windows)(46)가 층(44)에 형성되어, 핑거형 게이트 전극 구조(finger-like gate electrode structures)(141-144)(도 1a 및 도 1b)가 여기 이 실시예에서는 III족-N 반도체 층(36), 여기서는 AlGaN 층과 쇼트키 접합(Schttky contact)으로 형성되는 III족-N 반도체 층(36)의 일부를 노출시킨다.
이제 도 2g를 참조하면, 도 3a에 상세히 설명될 핑거형 게이트 전극 구조(141-144)(도 1a 및 도 1b)가 도시된 바와 같이 실리콘(Si) 파운드리와 호환되는 리소그래피 및 에칭 공정을 사용하여 개구부(openings) 또는 윈도우(windows)(46)를 통해 형성된다. 보다 구체적으로, 게이트 전극 구조(141-144) 각각은 구성이 동일하며, 이들의 예시적인 게이트 구조(141)는 도 3a에 다음을 포함하는 것으로 상세히 도시되어 있다: (A) 게이트 금속 층(14a)을 갖는 게이트 전기 접합 구조(14GC), 여기서 단일 재료 또는 복수 재료, 예를 들어 니켈(Ni), 티타늄 질화물(TiN), 니켈/탄탈륨 질화물(Ni/TaN), 니켈/탄탈륨(Ni/Ta), 니켈/탄탈륨/탄탈륨 질화물(Ni/Ta/TaN), 니켈/몰리브덴(Ni/Mo), 티타늄 질화물/텅스텐(TiN/W), 또는 AlGaN 반도체 층(36)과 쇼트키 접합으로 도핑된 실리사이드(silicide) (B) 금이 없는 전극 접합, 여기서 구리 다마신 전극 접합(copper Damascene electrode contact), 도 2k와 관련하여 설명될 것임. 통상적인 실리콘(Si) 파운드리와 호환되는 서브트랙티브 패터닝 기술을 사용하여 형성된 게이트 금속 층(14a), 여기서 III족-N 반도체 층(36)과 쇼트키 접합을 형성하는 쇼트키 접합 금속(Schottky contact metal); 게이트 전기 접합 구조(14GC)는 도 3a에 금속 절연 게이트 HEMT(MISHEMT)를 형성하는 것으로 도시된 바와 같이, 게이트 금속 층(14a)과 III족-N 반도체 층(36) 사이에 배치된 얇은(일반적으로 ~2-10nm) 유전체 층(14b), 예를 들어 산화 알루미늄(Al2O3)을 가질 수 있음에 유의한다. 게이트 금속 층(14a)은 도시된 바와 같이 T자 형이거나, 도 3aa에 도시된 바와 같이 감마(Γ)형이어서 인접한 드레인 전극 구조 방향을 가리키는 돌출부(overhang portion)(15)를 갖는 필드 플레이트 구조(field plate structure)를 형성할 수 있음에 유의한다.
쇼트키 게이트 금속 층(14a)을 포함하는 금속 또는 금속 질화물에 대한 건식 에칭은 일반적으로 염소 기반(예를 들어, Ni 및 TiN을 에칭하는 경우) 또는 플루오르 기반(예를 들어, Mo, TiN, W, Ta, 및 TaN을 에칭하는 경우) 또는 이들의 조합(예를 들어 TiN, W, Ta, 및 TaN을 에칭하는 경우)이다. 그러나, 쇼트키 게이트 금속 층(14a)에 Ni이 사용되는 경우, 휘발성 에칭 부산물(volatile etch byproducts)의 부족으로 인해 에칭을 건조시키는 것이 매우 어려울 수 있다. 따라서, 니켈 건식 에칭, 예를 들어 염소(Cl2) 및 아르곤(Ar) 기체 혼합물은 주로 화학적 에칭이 아닌 물리적 에칭(스퍼터링)이다. 대게 물리적 건식 에칭(physical dry etch)은 바닥 층에 대한 에칭 선택성(etch selectivity)이 열악하기 때문에, 쇼트키 층(14a)을 포함하는 Ni의 건식 에칭은 일부 상황, 여기서 예를 들어 쇼트키 게이트 금속 층(14a)에서의 Ni와 패시베이션 층(38)에서의 Ni의 두께가 대략 동일한 경우에 패시베이션 층(38) 내로 에칭하는 것이 허용되지 않을 수 있다. 그러한 경우, 여기서 희생 유전체 층(sacrificial dielectric layer)(미도시), 여기서 예를 들어 이산화규소(SiO2)가 패시베이션 층(38)과 쇼트키 게이트 금속 층(14a)의 돌출부(overhang portion)(15) 사이에 증착될 필요가 있을 수 있다.
Ni로 구성된 쇼트키 게이트 금속 층(14a)을 에칭하는 대안적인 방법은, 만약 존재한다면 상부 금속(여기서 예를 들어 TaN, Ta, Mo 또는 이들의 조합)에 건식 에칭을 적용하고, Ni 층에는 습식 에칭(여기서 예를 들어 HF, H3PO4, HNO3 또는 H2SO4 기반 또는 이들의 조합)을 적용하는 것이다. 쇼트키 금속 층(14a)의 Ni 습식 에칭액을 선택하여 상부 금속 층에 대해 매우 선택적이 되도록(highly selective) 하는 것이 중요하다(사용되는 경우, 이하 도 10c-10g의 설명에서와 같이 바닥 쇼트키 금속 층은 14a'가 되고 상부 쇼트키 층은 14a''가 된다). 또한, 마스킹 된 쇼트키 게이트 금속 층(14a) 특징부 아래의 의도하지 않은 니켈의 제거(이하 언더컷(undercut) 이라고도 함)는 공정으로 인한 게이트 치수(gate dimensions)가 반복 가능하고(repeatable) 게이트가 의도한 대로 기능하도록 최소화되어야 한다. 결과적으로, 쇼트키 금속 층(14a)에 의해 마스킹된 피쳐 크기의 총 폭(total width of the feature size)이 줄어듬에 따라, 언더컷(undercut)을 최소화하기 위해 쇼트키 금속 층(14a)의 니켈 층의 두께 또한 줄어들 것이다. 쇼트키 게이트 금속(14a)에 의해 정의된 바와 같이 1 미크론 이하(≤1μm) 피쳐 크기의 경우, 쇼트키 접합 게이트 금속 층(14a)의 증착된 Ni 두께는 예를 들어 ≤100 nm 일 수 있다.
게이트 전극 구조(141-144)의 형성은 도 10a 내지 도 10g와 관련하여 더 상세히 도시되어 있다. 따라서, 도 10a에 도시된 바와 같이 유전체 층(44), 여기서 SiNx가 형성되고, 도 10b에 도시된 바와 같이 층(44)의 개구부나 윈도우(46)가 형성된 후, 도 2e 및 2f와 관련하여 전술한 바와 같이, 제1 금속 또는 쇼트키 접합 금속 층(14'a), 여기서는 Ni 또는 TiN이 유전체 층(44) 위에 배치되고 도 10c에 도시된 바와 같이 윈도우(46)를 통해 AlGaN 층(36)의 노출된 부분 상으로 증착된다. 다음에, 제2 게이트 금속 층(14''a)은 도 10c에 도시된 바와 같이, 제1 게이트 금속 또는 쇼트키 접합 층, 여기서 예를 들어 TaN, Ta, Mo, 또는 W 위에 증착된다.
다음으로, 포토 레지스트 또는 하드 마스크(45)는 도 10d에 도시된 바와 같이, 윈도우(46)와 일치하게 제2 게이트 접합 금속(14''a)의 표면의 일부 상에 형성된다. 제2 게이트 접합 금속(14''a)의 마스크에 의해 노출된 부분은 도 10e에 도시된 바와 같이 건식 에칭을 사용하여 제거된다. 다음으로, 도 10f에 도시된 바와 같이, 동일한 마스크(45)를 사용해 건식 또는 습식 에칭이 사용되어 제1 게이트 접합 또는 쇼트키 접합 금속(14'a)의 노출된 부분을 제거한다. 그 후 마스크(45)는 도 10g에 도시된 바와 같이 제거된다.
쇼트키 게이트 금속 층(14a)의 형성 이후, 공정은 계속하여 도 2k에 도시된 바와 같이 전술한 전극 접합, 여기서는 구리 다마신 전극 접합(copper Damascene electrode contacts)(541-544)의 형성을 진행한다; 이들의 예시적인 하나, 여기서 전극(542)은 도 3a에 상세히 도시되어 있다. 도 2i에 도시된 바와 같이 각 구리 다마신 전극 접합(541-5411)의 형성은 두 유전체 층(여기서 SiNx 층(48) 및 SiO2 층(50))의 증착으로 발생한다. 제1 층(48), 여기서는 SiNx는 확산 배리어(diffusion barrier)(구리가 그 아래 배치될 때) 및 에칭 정지부(etch stop)로 기능한다. 제2 층, 여기서 SiO2 층(50)은 제1 층(48), 여기서 SiNx로 선택적으로 에칭되고, 이어서 게이트 금속 층(14a)을 드러내기 위해 에칭되어 금이 없는 재료, 여기서 구리가 이어서 증착되는 트렌치(trench)를 형성한다.
전형적으로, 구리 다마신 전극 접합(541-5411)은 제2 유전체 층 내에 형성된 트렌치 내로 구리 도금(copper plating)을 용이하게 하기 위해 얇은 금속 시드 층(thin metal seed layer)(전형적으로, Ta/Cu, Ta/TaN, 또는 TaN/Cu, ≤100nm)을 먼저 스퍼터링 함으로써 형성된다. 시드 층은 또한 구리 확산 배리어 및 유전체에 대한 접착 층(adhesion layer to the dielectric)으로 기능한다는 점에 주목한다. 그 후 트렌치의 과잉 구리 충전(excess copper overfill)은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)로 제거되며, 이는 트렌치 내에 배치된 금속만을 남겨두어 금속 배선을 분명히 한다. 다른 구리 다마신 층이 추가됨에 따라, 이 공정은 이하 논의되는 바와 같이 반복된다. 따라서, 다마신 전극 접합(541-5411)은 동일 평면의(co-planar) 상부 표면을 갖는다.
이전 단락에서 기재된 다마신 공정을 시작하고 이제 도 2h를 참조하면, 유전체 층(48), 여기서 SiNx는 도 2g에 도시된 구조의 표면 위에 증착된다. 이제 도 2i를 참조하면, 제2 유전체 층(50), 여기서 SiO2가 층(48) 위에 증착되고, 통상적인 실리콘(Si) 파운드리와 호환되는 리소그래피 및 에칭 기술을 사용하여 패턴화되어 층(50) 및 층(48)의 선택된 부분을 통해 윈도우(52)를 형성함으로써 소스, 드레인 및 게이트 전극(541-5411)의 동시 형성(simultaneous formation)을 위해 도 2j에 도시된 바와 같이 전기 접합 구조(421 내지 427) 및 핑거형 게이트 전극 구조(141-144)의 상부면을 노출시켜, 도 1a와 관련하여 전술한 게이트 전극 구조(141-144), 드레인 전극 구조(181-182), 및 소스 전극 구조(221-223)를 완성한다.
이제 도 2k를 참조하면, 전술한 바와 같이 다마신 공정에서 과잉 금속, 여기서는 Cu가 CMP에 의해 제거된 후에, 도시된 바와 같이 전극 접합(541-5411)은 전기 접합 구조(421 내지 427) 및 핑거형 게이트 전극 구조(141-144)의 노출된 상부 표면 상에 형성된다. 전극 접합(541-5411) 각각은 구성이 동일하다; 전극 접합(541-5411) 중 하나의 예시, 여기서 전극 접합 542, 그리고 소스나 드레인 전극 구조(각각 181-182, 221-223) 중 하나의 예시, 여기서 도 3b에 도시된 소스 전극 구조 221 및 여기서 도 3a에 도시된 게이트 전극 구조 141. 따라서, 도 3a 및 도 3b에서 더 명확하게 도시된 바와 같이, 각 전극 접합(541-5411)은 이 예시에서, 접착으로 라이닝 된(lined with an adhesion) 바닥 및 측면을 갖는 구리의 상부 층(54b) 및 이 예시에서 탄탈륨 또는 탄탈륨 질화물 또는 이들의 조합인 구리 확산 배리어 층(copper diffusion barrier layer)(54a)을 포함한다.
따라서, 드레인 전극 구조(181-182) 및 소스 전극 구조(221-223) 각각은 III족-N 반도체 층(26)과 접하는 다층 전기 접합 구조이고 다음을 포함한다: III족-N 반도체 층(26)과 옴 접합하는 금이 없는 접합 층(42OC); 상기 금이 없는 접합 층(42OC)에 전기적으로 연결된 금이 없는 전기 전도성 에칭 정지 층(42ES); 및 금이 없는 다마신 전극 접합(542, 544, 546, 548 및 5410) 중 하나. 또한, 게이트 전극 구조(141-144) 각각은 금이 없는 게이트 전기 접합 및 금이 없는 다마신 전극 접합(543,545,547) 중 하나를 포함한다. 또한, 다마신 전극 접합(542-5410) 각각은 구성이 동일하며, 8개의 다마신 전극 접합(542-5410)이 모두 동시에 형성된다.
도 2l을 참조하면, CMP 후, 유전체 층(56), 여기서 실리콘 질화물(SiNx)이 표면 위에 증착되고, 그 다음 층(56)은 제2 유전체 층(58), 여기서 산화물 층(58), 예를 들어 이산화규소(silicon dioxide)로 커버된다.
도 2m을 참조하면, 층(56 및 58)은 통상적인 실리콘 파운드리와 호환되는 리소그래피 및 에칭 기술을 사용하여 패터닝되어 소스 전극 구조(221-223)(도 1b) 및 패드(261 및 262)(도 1b)위에 관통 개구부 또는 윈도우(601-605)가 형성되어 도시된 바와 같이 전극 접합(541, 542, 546, 5410 및 5411)의 상부를 노출시킨다.
이제 도 2n을 참조하면, 통상적인 실리콘 파운드리와 호환되는 공정 기술을 사용하여 윈도우(601-605) 내에 상부 전기 배선(upper electrical interconnects)(621-625)이 각각 형성되어 전극 접합(541~5411 541, 542, 546, 5410 및 5411), 따라서 소스 전극 구조(221-223)(도1b) 및 패드(261 및 262)(도 1b)에 전기적 연결을 만든다. 상부 전기 배선(621-625) 각각은 전극 접합(544,542,546,5410 및 5411) 각각과 동일하게 구성되고, 접착으로 라이닝 된(lined with an adhesion) 바닥 및 측면을 갖는 구리의 상부 층(62b) 및 이 예시에서 탄탈륨 또는 탄탈륨 질화물 또는 이들의 조합인 구리 확산 배리어 층(copper diffusion barrier layer)(62a)을 포함한다.
이제 도 2o를 참조하면, 유전체 층(64), 여기서 SiNx가 도 2m에 도시된 구조 위에 형성되고 이산화규소(silicon dioxide)의 유전체 층(66)이 형성된다.
도 2p를 참조하면, 상부 전기 배선(621-625)의 상부를 노출시키기 위해 층(64,66)의 선택된 부분을 통해 윈도우(68)가 형성된다.
이제 도 2q를 참조하면, 전도성 배선 구조(24)(도 1a, 도 1b)는 상부 전기 배선(621-625)이 접착으로 라이닝 된(lined with an adhesion) 바닥 및 측면을 갖는 구리의 상부 층(24b) 및 이 예시에서 탄탈륨 또는 탄탈륨 질화물 또는 이들의 조합인 구리 확산 배리어 층(copper diffusion barrier layer)(24a)을 포함하는 것처럼 형성된다.
도 2r을 참조하면, 유전체 층(70), 여기서 SiNx가 도 2q에 도시된 구조의 표면 위에 형성된다. 필요에 따라, 추가적인 Cu-기반 배선 층이 전술한 Cu 배선 층과 동일한 방식으로 추가될 수 있음에 유의한다. 최종 배선 층의 추가 후, 최종 테스트 또는 다른 회로(미도시)에의 연결을 용이하게 하기 위해 테스트 패드 층(test pad layer) 또는 입/출력 패드(Input/Output pads)(미도시)가 각각 추가될 수 있다. 이제 전면(front-side) 공정이 완료되었다.
전면 공정이 완료된 후, 이제 도 2s를 참조하면, 후면(back-side) 공정이 시작한다. 보다 구체적으로, 웨이퍼는 도시되지 않은 임시 캐리어 상에 아래를 향하게 실장(mounted)되고, 웨이퍼는 그 후, 여기서 예를 들어 50 또는 100미크론으로 얇아진다. 이 구조의 노출된 바닥 표면은 전극 접합(541 및 5411) 아래에서 기판(32) 바닥의 일부를 노출시키기 위해 마스킹(masked)된다. 다음에, 건식 플루오린 기반 에칭(dry fluorine-based etch), 여기서 예를 들어 육플루오린화황(sulfur hexafluoride) (SF6)을 사용하여 SiC 또는 Si 기판(32)의 바닥부터 에칭함으로써 노출된 부분에 비아 홀(via holes)(72)이 형성된다.
이제 도 2t를 참조하면, 기판(32)의 바닥 표면이 건식 염소 기반 에칭, 여기서 예를 들어 삼염화붕소(BCL3) 및 염소(Cl2)의 조합에 노출되어, III족-N 층(34)의 노출된 부분을 통하고 그후 Ti 또는 Ta 층(42a)의 노출된 내부를 통하고, 그후 알루미늄 기반 층(42b)의 내부를 통하고, 그후 전극 접합(541 및 5411)의 옴 접합 구조(42OC)의 금속 질화물 층(42c)의 노출된 내부를 통해 에칭하여 비아 홀(72)의 깊이를 이어간다; 에칭은 그 후 도시된 바와 같이 전극 접합(541 및 5411) 하의 전기 접합 구조(42)상의 에칭 정지 층(etch stop layer)(42ES)에서 멈춘다.
다음에, 도 2u를 참조하면, 도 2t의 구조의 바닥은 기판(32) 바닥에 그리고 비아 홀(72) 내로 배치된 전도성 층(28)(도1a)을 갖는다. 여기서, 예를 들어 층(28b)은 전도성 비아(301 및 302)(도 1a) 및 접지면 도체(ground plane conductor)(303)를 형성하기 위한, 접착이 있는 구리(copper with an adhesion) 및 여기서 탄탈륨 또는 탄탈륨 질화물 또는 이들의 조합인 구리 확산 배리어 층(copper diffusion barrier layer)(28a)이다. 전도성 비아(301 및 302)는 접지면 도체(303)를 전면 금속화 층(front side metallization layers)에 그리고 궁극적으로 배선 소스 전극 구조(interconnect source electrode structures)(221-223)에 에칭 정지 층(42ES)을 통해 전극 접합(541 및 5411) 의 바닥까지(도 1a 및 도 1b) 전기적으로 배선한다. 전도성 비아(301 및 302) 및 접지면(303)은 대체 금속으로 구성된 층(28), 여기서 예를 들어 금(Au) 층(28b), 티타늄(Ti) 또는 티타늄/백금(Ti/Pt) 층(28a)을 가질 수 있음을 이해해야 한다. 이 경우, 후면 공정(back-side process)은 금이 오염 문제를 일으키지 않는 영역에서 수행될 것이다.
따라서, 여기서, 도 2a 내지 도 2u와 관련하여 전술한 실시예에서, 전면 처리 공정 및 후면 웨이퍼 박화(wafer thinning) 후, 후면 비아 홀(72)이 전기 전도성 에칭 정지 층(42ES)에서 종단되는 두 단계의 에칭 공정을 갖는 화학적 건식 에칭을 사용하여 형성된다. 비아 홀 에칭 공정의 첫 단계에서, 비아 홀은 건식 플루오린 기반 에칭, 예를 들어 육플루오린화황(sulfur hexafluoride)(SF6)을 사용하여 SiC 또는 Si 기판 층(32)의 바닥의 노출된 부분에 형성된다. 이 플루오린 기반 에칭은 질화 갈륨(GaN) 및 질화 알루미늄(AlN)과 같은 III족-N 층(34)에서 선택적으로 정지한다. 두번째 단계에서, 비아 홀(72)에서 노출된 III족-N 층의 바닥 표면은 건식 염소 기반 에칭, 예를 들어 삼염화붕소(boron tri-chloride)(BCL3) 및 염소(Cl2)의 조합에 노출된다. 이 염소 기반 후면 비아 홀(72) 건식 에칭은 III족-N 층(34 및 36) (도 2에 도시된 예시에서, "off"메사는 기판 층(32)을 통한 에칭 이후 III족-N 층(34)을 통해서만 에칭하면 된다) 및 금속 대 반도체 전기 접합 구조를 통해 비아 홀 에칭을 계속하고, 전도성 에칭 정지 층 (42ES), 여기서 니켈 또는 몰리브덴 또는 백금에서 종결된다.
도 5a 내지 도 5c를 참조하면, 도 5a에 상세히 도시된 바와 같이, 다음을 포함하는 멀티 게이트 HEMT FET을 갖는 MMIC 구조(10')의 일부 실시예가 기재된다: III족-N 반도체 층(36)과 옴 접합하여 금이 없는 소스 전극 구조(221-223)를 제공하는 것으로 도시된 바와 같이 전기 접합 구조(422, 424 및 426) 상에 각각 배치되고, 기판(32), III족-N 층(34), III족-N 반도체 층(36)을 지나 구조(10') 바닥 상에 형성된 전도성 층(28)까지 통하는 금이 없는 전도성 비아(301-303)(도 5c)로 배선된 전극 접합(542, 546 및 5410); 전기 접합 구조(423 및 425) 상에 각각 배치되고, III족-N 반도체 층(36)과 옴 접합하여 금이 없는 드레인 전극 구조(181, 182)를 제공하는 것으로 도시되고, 금이 없는 게이트 전극 구조(141-144) 상에 배치된 금이 없는 드레인 패드(20)(도1b) 및 전극 접합(543,545,547 및 549)에 배선되고, 각각 III족-N 반도체 층(36)에 쇼트키 접합하고 게이트 패드(16)(도1b)에 연결된 전극 접합(544 및 548). 구조(10')는 다음을 포함한다: 한 쌍의 전극(저항(R)의 대향 단부)(R1 및 R2)을 갖는 저항 R, 여기서 예를 들어 탄탈륨 질화물(TaN); 전극 중 하나, 기판(32), III족-N 층(34)을 지나 구조(10') 바닥 상에 형성된 전도성 층(28)까지 통하는 전도성 비아(304)(도 5c)에 의해 전극 접합(5411), 전극 접합(427) 그리고 전도성 층(28)까지 연결되는, R1, 및 III족-N 층(34) 상에 배치된 전기 접합(428) 상에 배치된 전극(5412) 상에 배치된 다른 전극 R2; 및 전극 접합(541)과 전극 접합 구조(421)(도 5a)에 의해 형성된 바닥 플레이트(C1)를 갖고 기판(32), III족-N 층(34)을 지나 구조(10') 바닥 상에 형성된 금이 없는 전도성 층(28)까지 통하는 전도성 비아(305)에 배선된 커패시터(C), 여기서 층(54a)으로 라이닝 된 구리 층(54b)을 갖는 전기 배선(54a), 여기서 예를 들어 탄탈륨 또는 탄탈륨 질화물 또는 이들의 조합인, 상부 플레이트(C2), 및 도시된 바와 같이, 상부 플레이트(C2)와 바닥 플레이트(C1) 사이에 배치된, 여기서 예를 들어 실리콘 질화물인, 유전체 층(75). 최종적으로, 많은 회로 설계에서, 커패시터(C) 및 저항(R)은 전도성 비아(30)에 연결될 필요가 없음에 유의해야 한다.
커패시터(C)의 바닥 플레이트(C1)를 형성하고 저항(R)에 사용되는 구리의 두께는 다음 두가지 이유로 소스 전극 구조(221, 222 및 223)와 드레인 전극 구조(181 및 182)에 사용되는 두께보다 두껍다는 점을 주목해야 한다: 먼저, 다마신 공정 동안 형성된 트렌치는 "off"메사(11)(도 1b 및 도 2a) 수직 상호접속을 "on"메사(11) 전기 접합 구조(42)로 인에이블(enable) 하도록 하기 위해(평면 구조를 가능하게 하는 데 위에 언급한 대로 메사 대신 이온 주입 격리(ion implantation isolation)(미도시)가 사용되지 않는 한) 더 깊어져야 한다. 둘째로, 금속 층 증착 동안 형성된 모든 접합은 CMP 공정으로 인해 층의 상부 표면에서 동일한 레벨에서 종결된다.
또한, 전술한 전기 접합 구조(421-428)는 도 2a 내지 도 2t와 관련하여 전술한 것과 동일한 방식으로 형성된다는 점에 유의한다. 따라서, 소스 전극 구조(221,222 및 223) 및 드레인 전극 구조(181, 182)는 III족-N 반도체 층(36)과 옴 접합하고 게이트 전극 구조(141, 142 및 143)은 III족-N 반도체 층(36)과 쇼트키 접합한다.
다음으로, 후면 처리 공정(back-side processing)은 도 2s 및 도 2t에서와 같이 진행된다. 보다 구체적으로, 웨이퍼는 도시되지 않은 임시 캐리어(temporary carrier) 상에 아래를 향하게 실장되고(mounted), 웨이퍼는 여기서 예를 들어 50미크론 또는 100미크론으로 얇아진다. 이 구조의 노출된 바닥 표면은 마스크(78)로 마스킹되고, 통상적인 실리콘 호환 처리 기술을 사용하여 도시된 바와 같이 전기 접합 구조(421, 422, 424, 426 및 427)의 중앙 또는 내부 표면 부분 아래에 배치된 기판(32)의 바닥 부분을 노출시키고, 이어서, 먼저 건식 플루오린 기반 에칭, 여기서 도 2s와 관련하여 전술한 바와 같이 예를 들어 SF6를 사용하여 기판(32)의 노출된 부분을 통해 비아 홀(72)을 에칭하고, 그 후 전기 접합 구조의 한 예시, 여기서 전기 접합 구조(421, 422, 424, 426 및 427)의 바닥 표면의 전기 접합 구조(422)(도 5bb)에 도시된 바와 같이, 건식 염소 기반 에칭, 여기서 예를 들어 삼염화 붕소(BCl3)와 염소(Cl2)의 조합을 사용하여 III족-N 층(34 및 36)의 노출된 부분을 통하고, 중앙 또는 내부 부분(79IP)을 통해 에칭함으로써 비아 홀(72)의 깊이를 유지하고, 도 2t와 관련하여 전술한 바와 같이 구조의 에칭 정지 층(42ES)(여기서는 니켈 또는 몰리브덴 또는 백금)에서 정지한다. 전기 접합 구조(422, 424, 426)의 바닥 표면의 외부 부분(79OP)은 에칭되지 않은 상태로 유지되어 III족-N 층(36)과 옴 접합 상태를 유지한다.
다음으로, 도 5c를 참조하면, 마스크(78)가 제거되고 후면 공정이 도 2u와 관련하여 설명된 바와 같이 수행된다. 따라서, 도 5b의 구조의 바닥은 도 2uu와 관련하여 전술한 바와 같이 그 위에 그리고 그 다음 연장된 비아 홀(72)의 측면 및 바닥 표면 위에 형성된 전도성 층(28)을 가져서 도시된 바와 같이 소스 전극 구조(221-223), 커패시터(C)의 바닥 플레이트(C1) 및 저항의 전극(R1)을 전기적으로 배선하는 노출된 전기 전도성 에칭 정지 층(42ES) 상에 전도성 비아(301-305)를 형성한다.
여기서 전기 접합 구조(42')는 단일 옴 접합 층(42'OC), 여기서 실리사이드 층, 예를 들어 도 5aa에 도시된 바와 같이 니켈 실리사이드(NiSi) 또는 코발트 실리사이드(CoSi2)일 수 있다. 또한, 실리사이드 층 옴 접합 구조(42'OC)는 또한 접합 저항(contact resistance)을 더 향상시키기 위해 도핑될 수 있다. NiSi의 경우를 예로 들면, 인(P), 비소(As), 안티몬(Sb) 또는 이들의 조합으로 도핑될 수 있다. 옴 접합 구조(42'OC)를 형성하기 위해, Si 및 Ni 또는 Co가 증착되고, 에칭된 후 합금된다. 예를 들어 NiSi의 경우 합금 온도는 ~450 °C이다. CoSi2의 경우 여기서 예를 들어 ~550 °C, 이어서 ~700 °C의 2단계 어닐링이 사용된다. III족-N 층(36), 실리사이드 층에 대한 옴 접합을 보다 용이하게 하기 위해, 실리사이드 층 옴 접합 구조(42'OC)의 바닥 표면이 III족-N 층(36)의 바닥 표면으로부터 2-20nm가 되도록 실리콘 층, 옴 접합 구조(42'OC)가 III족-N 반도체 층(36) 내로 리세스될 수 있다. 에칭 정지 층(42ES)은 도시된 바와 같이 옴 접합 구조(42'OC) 상에 배치된다는 점에 유의한다. 여기서 전기 접합 구조는 옴 접합 구조(42'OC) 상의 에칭 정지 층(42ES)을 갖는 옴 접합 구조(42'OC)를 포함한다.
이제 도 6a 내지 도 6d를 참조하여 다른 실시예가 설명된다. 여기서, 다시, 도 6a에서와 같이, 구조(10'')는 기판(32), 여기서 예를 들어 Si 또는 SiC를 갖는 것으로 도시된다; (전술한 바와 같은 에칭 또는 주입 격리(implant isolation)로 정의되는) 메사 모양의, 기판(32)의 상부 부분 상의 III족-N 반도체 층(34), 여기서 III족-N 층(32)은, 예를 들어, 도시된 바와 같이 기판(32)의 상부 표면 위에 대략 1-5미크론의 두께를 갖는 갈륨 질화물(GaN) 층, 및 예를 들어 III족-N 층(34) 상부 표면 상의 대략 5-30nm의 두께를 갖는 III족-N 반도체 층(36), 여기서 AlxGa1-xN이다. 후술하는 바와 같이, 구조(10'')는 멀티 게이트 HEMT를 형성하도록 처리될 것이다. 그러나, 여기서, 도 6b 및 도 6c와 관련하여 설명될 전기 전도성 비아(90)가 형성되어 소스 전극 구조(221-223)(도 1b)를 전기적으로 배선하는 III족-N 층(34 및 36)의 일부에서 통상적인 실리콘 파운드리와 호환 가능한 서브트랙티브 패터닝(리소그래피 및 에칭) 기술과, 여기서 예를 들어 삼염화 붕소(BCl3) 및 염소(Cl2) 조합의 건식 에칭을 사용하여 개구부(apertures)가 에칭된다.
도 6b를 참조하면, 개구부(80)는 플루오린 함유 가스, 예를 들어 SiNx, SiO2, 몰리브덴 또는 폴리실리콘 또는 이들의 조합으로 건식 에칭될 수 있는 반도체 또는 유전체 또는 금속 재료(82)로 채워진다. 구조는 전기 접합 구조(42''1-42''5)를 형성하기 위해 도 2b-2k와 관련하여 전술한 바와 같이 처리된다; 여기서 전기 접합 구조(42''1-42''5)는 도 2a-2u와 관련하여 전술한 정지 에칭 층(42ES)과 같은 별도의 에칭 정지 층을 포함하지 않으며; 대신, 이 실시예에서, 전기 접합 구조(42''1-42''5)의 옴 접합 구조(42''OC)의 알루미늄 또는 Si 도핑된 알루미늄(Al1-xSix) 층(42b)(여기서 Si도핑, x는 일반적으로 ≤0.05)은 도 6b와 관련하여 설명될 바와 같이 에칭 정지 층으로서 기능한다. 전극 접합(541, 543, 545, 547 및 549)은 도시된 바와 같이 각각 옴 접합 구조(42OC1-42OC5)의 상부 상에 배치된다. 전기 접합 구조(42''1, 42''3 및 42''5)는 소스 전극 구조(221-223)에 대한 것이고, 전기 접합 구조(42''2 및 42''4)는 드레인 전극 구조(181, 182)이다(도 1b). 전기 접합 구조(42''1, 42''3 및 42''5)의 바닥 표면은 반도체 또는 유전체 또는 금속 재료(82)의 표면적보다 표면적이 더 크며, 전기 접합 구조(42''1, 42''3 및 42''5)의 외부 표면 부분은 도시된 바와 같이 III족-N 반도체 층(36)과 옴 접합하고 있다. 게이트 전극 구조(141-144)는 도시된 바와 같이 III족-N 반도체 층(36)과 쇼트키 접합하고, 도시된 바와 같이 그 위에 전극 접합(542, 544, 546 및 548)을 갖는다.
전기 접합 구조(42''1-42''5)의 옴 접합 구조 층(42a, 42b 및 42c) 및 전극 접합은 도 3b와 관련하여 다음을 포함하는 옴 접합 구조(42OC1-42OC5)와 함께 전술되었다: Ti 또는 Ta의 바닥 층(III족-N 반도체 층(36)의 상부 일부 내로 리세스될 수 있음); 알루미늄 기반 층의 중간 층(42b), 여기서 알루미늄 또는 Si 도핑된 알루미늄 Al1-xSix 층; 및 알루미늄 또는 Si 도핑된 알루미늄 Al1-xSix 층 위의 탄탈륨 또는 금속 질화물 층의 상부 층(42c), 여기서 예를 들어 탄탈륨(Ta), 탄탈륨 질화물(TaN) 또는 티타늄 질화물(TiN); 및 전기 전도성 금속 배선 접합을 갖는 전극 접합(541-549), 여기서 예를 들어 측면 및 바닥이 확산 배리어 층(diffusion barrier layer), 여기서 예를 들어 탄탈륨 또는 탄탈륨 질화물 또는 그 조합으로 라이닝 된 구리. 따라서, 후면 처리와 관련하여 아래에서 더 상세히 논의되는 바와 같이, 이 실시예에서, 별도의 에칭 정지 층(42ES)(도 2a 내지 도 2u와 관련하여 전술함)이 없다; 대신, 이 실시예에서 비아(90)(도 6c)를 형성하는 데 사용된 플루오린 화학 에칭액(fluorine chemical etchant)으로 인해, 에칭 정지 층은 층(42b), 여기서 예를 들어 전기 접합 구조(42'')의 알루미늄(또는 Si로 도핑된 알루미늄 Al1-xSix)에 의해 제공된다.
다음으로, 후면 공정은 도 2u와 같이 진행된다. 보다 구체적으로, 웨이퍼는 도시되지 않은 임시 캐리어 상에 아래로 향하게 실장되고(mounted), 웨이퍼는 예를 들어 50미크론 또는 100미크론으로 얇아진다. 이러한 구조의 노출된 바닥 표면은 소스 전극 구조(221-223) 아래에서 기판(32)의 바닥 일부를 노출시키기 위해 마스크(96)(도 6c)에 의해 마스킹된다. 반도체 또는 유전체 또는 금속 재료(82)의 바깥 가장자리 부분은 전기 접합 구조(42)의 내부 부분(81IP)(도 6cc) 아래에서 마스크(96)에 의해 덮히는 반면, 전기 접합 구조(42)의 다른 부분(81OP)은 층(36)과 옴 접합 상태를 유지한다. 다음으로, 비아(90)는 건식 플루오린 기반 에칭, 여기서는 SF6를 사용하여 기판 층(32) 및 재료(82)의 내부 부분(여기서 예를 들어도 6cc에서 SiNx, SiO2, 몰리브덴 또는 폴리실리콘), Ti 또는 Ta의 바닥 층(42a)(III족-N 반도체 층(36)의 상부 표면 부분 안으로 리세스될 수 있음)을 통해 에칭되고, 그 플루오린 기반 에칭 부산물이 비휘발성인 알루미늄 기반 층(42b)의 내부 부분에서 멈춘다. 따라서, 여기에 추가적인(별도의) 에칭 정지 층(42ES)이 없고; 대신 층(42b)이 에칭 정지 층으로서 기능한다.
다음으로, 도 6d를 참조하면, 도 6c 구조의 바닥은 여기서 예를 들어 구리 기반인 전도성 층(28)을 가지며, 이는 그 위 및 측면과 바닥 표면에 걸쳐 형성되고, 상기 측면과 바닥 표면은, 도 2u와 관련하여 전술한 바와 같은 전기 접합 구조(42'')의 내부 또는 중앙 부분과 전기적으로 배선(interconnect)되고 이에 따라 소스 전극 구조(221-223)와 배선하도록, 전도성 비아(96) 및 접지면 도체(ground surface conductor)(95)를 형성하기 위해 비아홀(90)이 연장된 것이다(the bottom of the structure of FIG. 6C has a conductive layer 28, here for example copper-based, is formed over it and over the sides and bottom surface of then extended via holes 90 to form conductive vias 96 and a ground plane conductor 95, as described above in connection with FIG. 2U, for the structure to electrically interconnect the inner or central portions of the electrical contact structures 42" as shown, and therefore interconnect the source electrode structures 221-223). 이 실시예에서, III족-N 재료는 후면 공정 및 비아(90) 형성에 앞서 도 6a와 관련하여 전술한 바와 같이 웨이퍼의 전면에서부터 에칭된다. 이어서, 개구부(80)(도 6a)는 플루오린 기반 건식 에칭 화학(fluorine-based dry etch chemistries)으로 에칭될 수 있는 재료 층(82)(여기서 SiNx, SiO2, 몰리브덴 또는 폴리실리콘)으로 채워진다. 비아(90)를 형성하기 위해 에칭될 필요가 있는 모든 층들은 이제 기판(32)(실리콘, 탄화규소(SiC), 이산화규소(SiO2), 실리콘 질화물(SiNx) 또는 이들의 조합) 및 개구부 반도체 또는 유전체 또는 금속 재료(82)(여기서 SiNx, SiO2, 몰리브덴 또는 폴리실리콘)이고, 이 층들은 이제 모두 플루오린 기반 에칭액을 사용하여 에칭될 수 있다. 결과적으로, 플루오린 기반 에칭은 이제 전체 비아 에칭 공정(entire via etch process)에 사용된다.
이제 도 6dd를 참조하여 다른 실시예가 설명된다. 이 실시예에서, 비아(96)는 도 6d에서보다 더 넓게 에칭되고; 그러나, 여기서 다시 알루미늄 기반 층(42b)의 내부 부분에서 에칭은 멈춘다. 따라서 추가의(별도의) 에칭 정지 층(42ES)이 없다; 대신 층(42b)이 에칭 정지 층으로서 기능한다. 이 경우(도 6dd), 비아(90)에는 유전체 층(82)이 남아있지 않다(도 6cc에 도시된 바와 같이).
이제 도 7a 내지 도 7g를 참조하면, 다른 실시예가 도시되어 있다. 여기서, 도 2b에 도시된 구조(10')는 도시된 바와 같이 윈도우(402-406)가 형성되는 것만을 제외하고는 도 2c와 관련하여 설명된 바와 같이 처리된다. 윈도우(402-406)를 형성한 후, 에칭 정지 층(42ES'), 여기서 예를 들어 이산화규소 또는 SiNx는 윈도우(402, 404, 406)에 의해 노출된 층(36)의 내부 표면 부분 상에 통상적인 실리콘(Si) 파운드리와 호환되는 (서브트랙티브) 리소그래피 및 에칭 공정 기술을 사용하여 형성된다; 도 7b에서, 층(36)의 노출된 표면의 외부 표면 부분은 에칭 정지 층(42ES')이 없다. 대안적으로, 도시되진 않았지만, 에칭 정지 층(42ES')은 모든 윈도우(40)에 의해 노출된 층(36)의 내부 표면 부분 상에 형성될 수 있다.
이제 도 7c를 참조하면, 층들(42a, 42b 및 42c)이 에칭 정지 층(42ES') 위에 형성된다; 층들(42a, 42b 및 42c)의 바깥 가장자리 부분들은 층(36)과 직접 접한다는 점에 유의한다. 따라서, 도 4a, 도 4aa 및 도 4b, 도 4bb와 관련하여 전술한 어닐링 공정 후에, 층(42a, 42b 및 42c)의 바깥 가장자리 부분과 III족-N 층(36) 사이에 옴 접합이 형성된다. 여기서 전기 접합 구조(42'''1, 42'''3, 42'''5)는 층(42a, 42b 및 42c)의 상부 대신 층(42a, 42b 및 42c)의 내부 부분 아래에 있는 에칭 정지 층, 여기서 에칭 정지 층(42ES')을 포함한다는 점에 주목한다. 따라서, 전기 접합 구조(42''')가 층(42c)의 상부에 에칭 정지 층(42ES)을 포함하는 도 3b와 관련하여 전술한 바와 같이; 여기서 도 3bb에 도시된 바와 같이, 도 7a-도 7f에 사용된 전기 접합 구조(42')의 에칭 정지 층(42ES')은 전기 접합 구조(42''')의 층(42a)의 내부 또는 중앙 부분 아래에 있다.
또한, 도 7c에서, 전극 접합(541-549)은 도시된 바와 같이 소스 전극 구조(221-223), 드레인 전극 구조(181,182) 및 게이트 전극 구조(141-144)의 상부 층을 동시에 형성한다는 점에 주목한다.
이제 도 7d를 참조하면, 전면 처리가 완료된 후 이제 도 2s를 참조해 후면 처리가 시작된다. 보다 구체적으로, 웨이퍼는 도시되지 않은 임시 캐리어 상에 아래를 향하게 실장되고(mounted), 그 후 웨이퍼는 여기서 예를 들어 50미크론 또는 100미크론으로 얇아진다. 구조의 바닥 표면은 에칭 정지 층(42ES') 아래 배치된 윈도우로 마스킹된다. 에칭액, 여기서 예를 들어 플루오린은 도시된 바와 같이 기판(32)을 통해 비아(102)를 에칭하기 위해 사용된다.
이제 도 7e를 참조하면, 도시된 바와 같이 비아(102)를 비아(102')로 연장하기 위해 BCl3 및 Cl2와 같은 염소 기반 에칭액이 사용되고, 이 에칭은 도시된 바와 같이 에칭 정지 층(42ES')에서 멈춘다. 다음으로, SiO2 또는 SiNx가 에칭 정지 층(42ES)으로 사용될 때 에칭 정지 층(42ES')은 플루오린 기반 건식 에칭 화학을 사용하여 비아 홀(102')의 바닥으로부터 제거된다. 플루오린 기반 습식 에칭은 도 7f에 도시된 바와 같이 SiO2와 Al2O3 에칭 정지 층(42ES') 및 일부 SiNx 에칭 정지 층(42ES')을 제거하는 데 적합하다.
이제 도 7g를 참조하면, 소스 전극 구조(221-223)를 전기적으로 배선하기 위해 도 2u와 관련하여 전술한 바와 같이 구조의 바닥 위에 전도성 층(28)이 형성된다.
이제 도 8a-8f를 참조하면, 소스 전극 구조 중 하나에 대한 옴 접합 및 소스 전극 구조의 후면 금속화 전도성 층(back-side metallization conductive layer)(28)으로의 연결을 형성하기 위한 다른 실시예가 도시되어 있다. 따라서, 도 8a에 도시된 바와 같이 AlGaN 층(36)의 상부 표면 상에 유전체 층(38)을 형성한 후, 도 8b에 도시된 바와 같이 통상적인 리소그래피 및 건식 에칭 공정, 여기서 예를 들어 염소 기반 에칭액(BCl3 및 Cl2)을 사용하여 윈도우(200)가 유전체 층(38), AlGaN 층(36)의 바닥 부분, 및 GaN 층(34)을 통해 기판(32)의 표면까지 형성된다.
다음으로, 도 8c를 참조하면, 옴 접합 구조(42OC)의 층들(42a, 42b 및 42c)을 갖는 전기 접합 구조(42')는 도 2d와 관련하여 전술한 바와 같이 통상적인 리소그래픽-에칭 공정을 사용하여 도시된 바와 같이 순차적으로 증착되고 패터닝되고, 옴 접합 구조(42OC)는 다음을 포함한다: 티타늄(Ti) 또는 탄탈륨(Ta)의 바닥층(42a); 층(42a) 위의 층(42b), 예를 들어 알루미늄 또는 Si 도핑된 알루미늄 Al1-xSix(여기서 Si도핑, x는 일반적으로 ≤0.05); 및 층(42c), 예를 들어 탄탈륨(Ta) 또는 금속 질화물, 여기서는 예를 들어 티타늄 질화물(TiN). 다음으로, 전술한 어닐링 공정은 옴 접합 구조(42OC)와 AlGaN 층(36)의 측벽 사이의 옴 접합 영역(110)(도 8c)을 형성하기 위해 사용된다. 다음에, 유전체 층(44 및 48)은 도 2f 내지 도 2h와 관련하여 전술한 바와 같이 도 8d에 도시된 것처럼 형성된다.
다음으로, 다마신 공정은 도 8e에 도시된 바와 같이, 도 2i와 관련하여 전술한대로 유전체 층(50)을 증착하면서 시작하고, 도 2i-2l 과 관련하여 전술한 바와 같이 이 예에서 접착으로 라이닝 된(lined with an adhesion) 바닥 및 측면을 갖는 구리의 상부 층(54b) 및 이 예시에서 탄탈륨 또는 탄탈륨 질화물 또는 이들의 조합인 구리 확산 배리어 층(copper diffusion barrier layer)(54a)을 포함하는 전기 배선의 형성이 이어지고, 도 8f에 도시된 바와 같이 여기에 첨자 없이 54로 표시된 전술한 다마신 전극 접합(541-5411) 중 예시적인 하나가 된다.
도 2m-2r과 관련하여 전술한 바와 같이 공정은 계속되고, 그 후 후면 공정이 도 6a-6d와 관련하여 전술한 바와 같이 시작한다. 보다 구체적으로, 웨이퍼는 도시되지 않은 임시 캐리어 상에 아래를 향하게 실장되고(mounted), 웨이퍼는 예를 들어 50미크론 또는 100미크론으로 얇아진다. 이러한 구조의 노출된 바닥 표면은 소스 전극 구조 아래에서 기판(32)의 바닥 일부를 노출시키도록 마스킹된다. 다음으로, 비아(90)는 건식 플루오린 기반 에칭, 여기서 예를 들어 SF6을 사용하여 기판 층(32) 및 Ti 또는 Ta의 바닥 층(42a)을 통해 에칭되고, 그 플루오린 기반 에칭 부산물(fluorine-based layer etch byproducts)이 비휘발성인 알루미늄 기반 층(42b)에서 멈춘다. 따라서, 여기에 추가적인(별도의) 에칭 정지 층(42ES)이 없고; 대신 층(42b)이 도 8g에 도시된 바와 같이 에칭 정지 층으로서 기능한다.
다음으로 도 8h를 참조하면, 도 8g 구조의 바닥은 도 2s-2u와 관련하여 전술한 바와 같이 전기 접합 구조(42')의 층(42b)과 전기적으로 연결된 전도 층(28)을 갖는다.
도 9a 내지 도 9e를 참조하면, 다른 실시예가 도시되어 있다. 여기서, 도 9a에 도시된 바와 같이 AlGaN 층(36)의 상부 표면 상에 유전체 층(38)을 형성한 후, 도 9b에 도시된 바와 같이 여기서 통상적인 리소그래피 및 건식 에칭 공정, 예를 들어 염소 기반 에칭액 BCl3 및 Cl2를 사용하여 윈도우(200)가 유전체 층(38), AlGaN 층(36)의 하부 부분 및 GaN 층(34)을 통해 기판(32)의 표면까지 형성된다.
다음으로, 윈도우(202)는 (도 9c에 도시된 바와 같이) 유전체 층(38)을 측면 방향으로 에칭하는(laterally etches) 플루오린 기반 에칭액으로 에칭되어 윈도우(200)의 가장자리 주위의 III족-N 반도체 층(36)의 표면 부분을 노출시킨다(도 9b에 도시된 바와 같이).
다음으로, 도 9d 및 도 9e에 도시된 바와 같이, 층(42a, 42b, 44 및 48)이 도 8c 및 8d와 관련하여 설명된 바와 같이 형성되고, 그 후 도 8e 및 도 8f와 관련하여 전술한 바와 같이 공정이 진행된다.
본 개시의 사상 및 범위를 벗어나지 않고 다양한 변형이 이뤄질 수 있음을 이해해야 한다. 예를 들어, 금속 대 반도체 옴 접합 구조(42OC')는 Ta, Ti, TiN, Pt, Ni, Si, AlSi, W, 또는 Mo 예를 들어 Ta/Al, Ti/Al, Ta/Al/Ta, Ta/ Al1-xSix /Ta, Ta/Al/TiN Ta/Al/Ni, Ti/Al/Ni, Ta/Al, Ti/Al, Ti/Al/W, Ti/Al/Mo, Ti/Al/Pt 를 갖는 Al의 2개 이상의 층 스택(layer stack)을 포함할 수 있다. 또한, 전극 접합(54)이 금일 수 있는 경우 전극 접합(54)을 형성하기 전에 금이 없는 제조 영역에서 도 2j에 도시된 구조가 제거될 수 있다.
이제 도 11a 내지 도 11e를 참조하면, Ni 기반 게이트 구조의 선택적 증착을 위한 공정이 설명된다. 따라서, 도 2f에 도시된 바와 같이 개구부 또는 윈도우(46)를 형성한 후, 니켈 산화물(NiO) 게이트 금속 층(128)이 여기서 ALD를 사용하여 개구부(46)를 통해 선택적으로 증착된다; NiO 층(128)은 SiNx 층(44)에 부착되지 않지만, NiO ALD 증착 공정 동안 -OH기를 형성하여 ALD 증착을 용이하게 할 가능성이 있는 자연 산화물(native oxides)에서 종결된 AlGaN 층(36)에 부착된다는 점에 주목한다. 즉, NiO가 결합하는 SiNx 층 상에 충분한 농도의 -OH기가 없기 때문에(SiO2 또는 Al2O3와 같은 산화물 층 상에 존재하기 때문에) SiNx 상의 NiO 금속 증착이 억제되지만, 반도체인 AlGaN은 ALD 동안 NiO가 증착될 몇몇 자연 산화물을 가진다. 증착을 위한 -OH 기에 대한 이러한 의존성은 증착된 산화물(예를 들어 SiO2 또는 Al2O3), 자연 산화물 또는 산소 플라즈마 처리된 표면(oxygen plasma treated surfaces)(예를 들어, 산화된 AlGaN 표면 또는 SiNx 표면) 상에의 선택적 게이트 금속 증착의 기초이다.
다음으로, 도 11b를 참조하면, NiO 층(128)은 환원제, 여기서 예를 들어 NiO를 다음 반응: NiO +H2= Ni+H2O에 의해 Ni 층(128')으로 변환, 환원시키는 수소를 포함하는 가스 내에서 어닐링되고, 도 11b에 도시된 바와 같이 게이트 전극 구조(14'1-14'4)를 형성한다.
다음으로, 도 11c를 참조하면, 유전체 층(130), 예를 들어 SiNx가 구조 위에 증착되고, 이어서 층(50), 예를 들어 이산화규소(silicon dioxide)가 증착되고, 그 후 도 11c에 도시된 바와 같이 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)를 사용하여 평탄화(planarized)된다.
개구부(52)는 통상적인 리소그래피-에칭 공정, 예를 들어 플루오린 기반 건식 에칭을 사용하여 이산화 규소 층(50)을 통해소스 옴 접합(source Ohmic contact)(S), 드레인 옴 접합(drain Ohminc contact)(D) 및 Ni 게이트 금속(128') 위에 형성되고, 에칭은 SiNx 층(130)에서 멈춘다. 다음으로, 개구부(108)는 플루오린 기반 건식 에칭을 사용하여 SiNx 층(130)을 통해 계속되어 도 11d에 도시된 바와 같이 소스 옴 접합(S), 드레인 옴 접합(D) 및 게이트 전극 구조(14'1-14'4)를 형성하는 Ni 게이트 금속(128')을 노출시킨다.
다음으로, 도 11e를 참조하면, 구리 다마신 접합(541-5411)은 도시된 바와 같이 노출된 소스 옴 접합(S), 드레인 옴 접합(D) 및 Ni 게이트 금속(128') 위에 형성된다. 보다 구체적으로, 여기서 구리 다마신 전극 접합(541-5411)은, 노출된 소스 옴 접합(S), 드레인 옴 접합(D) 및 게이트 전극 구조(14'1-14'4)의 Ni 게이트 금속(128') 상으로의 구리 도금을 용이하게 하기 위해 먼저 얇은 금속 시드 층(일반적으로 Ta/Cu, Ta/TaN/Cu 또는 TaN/Cu 그리고 ≤100nm)을 스퍼터링함으로써 형성된다. 시드 층은 또한 구리 확산 배리어 및 유전체에 대한 부착 층(adhesion layer to the dielectric)으로서 기능한다. 개구부(52)의 과도한 구리 과충전(excess copper overfill)(도 11d)은 화학적 기계적 연마(CMP)로 제거되며, 이는 트렌치 내에 배치된 금속만을 남겨두고 FET를 완성함으로써 금속 배선을 뚜렷이 한다. 나머지 FET 공정은 도 2l-2u에 도시된 바와 같이 진행한다.
이제 도 12a 내지 도 12c를 참조하면, 다른 실시예가 도시되어 있다. 여기서, 도 11b에 도시된 바와 같이 게이트 메탈(128')을 형성한 후에, 층(128a)의 상부 또는 캡(cap) 층, 예를 들어 TiN/W, W, Ta, TaN, Ta/TaN, 또는 Mo가 도 12a에 도시된 바와 같이 예를 들어 감마 게이트 구조(141''-144'')를 제공하기 위해 게이트 금속(128') 상에 형성된다.
다음으로, 도 12b를 참조하면, 유전체 층(130), 여기서 예를 들어 SiNx가 구조 위에 증착되고, 이어서 층(50), 예를 들어 이산화 규소가 증착되고, 그 후 화학적 기계적 연마(CMP)를 사용하여 평탄화(planarized) 된다.
이제 도 12c를 참조하면, 개구부(52)는 통상적인 리소그래픽-에칭 공정, 여기서 예를 들어 플루오린 기반 건식 에칭을 사용하여 실리콘 산화물 층(50)을 통해 소스 옴 접합(S), 드레인 옴 접합(D) 및 Ni 게이트 금속(128') 상에 형성되고, 에칭은 SiNx 층(130)에서 멈춘다. 다음으로, 개구부(52)는 도 12c에 도시된 바와 같이, 플루오린 기반 건식 에칭을 사용해 SiNx 층(130)을 통해 계속되어 소스 옴 접합(S), 드레인 옴 접합(D) 및 게이트 전극 구조(141''-144'')를 형성하는 Ni 게이트 금속(128')을 노출시킨다. 나머지 공정은 도 11f(또는 도 2k), 그 후 도 2l-2u와 관련하여 전술한 바와 같이 진행하여 FET를 완성한다.
이제 도 13a를 참조하면, 여기서 도 2e에 도시된 구조를 형성한 후에 Al2O3의 층(140)이 도시된 바와 같이, 여기서 예를 들어 ≥1인 증착 사이클(deposition cycle)을 갖는 ALD를 사용하여 층(44) 위에 증착된다.
이제, 도 3b를 참조하면, 층(140)은 도시된 바와 같이 통상적인 리소그래피, 이어서 습식 및/또는 건식 에칭 공정, 예를 들어 플루오르화수소산(hydrofluoric acid) 기반 습식 에칭, 또는 염소 기반 건식 에칭, 또는 둘의 조합을 사용하여 패턴화된다.
다음으로, 도 13c를 참조하면, 공정은 도 12g와 관련하여 도시된 바와 같이 패턴화된 Al2O3 층(140), ALD NiO 재료 층(128) 상에 선택적으로 형성하면서 계속된다; 전술한 바와 같이, NiO 층(128)은 SiNx 층(44)에 부착되지 않고 패턴화된 Al2O3 층(140)에 부착될 것이다. 다음으로, 공정은 도 11b와 관련하여 전술한 바와 같이 계속되며, 여기서 NiO는 환원제(reducing agent), 예를 들어 NiO를 Ni로 변환, 환원시키는 수소를 포함하는 가스 내에서 어닐링된다. 앞서 논의된 바와 같이, 충분한 농도의 -OH기가 없기 때문에(SiO2 또는 Al2O3와 같은 산화물 층 상에 존재하기 때문에) SiNx 상의 NiO 금속 증착이 억제되지만, Al2O3는 ALD 증착 동안 NiO가 쉽게 결합할 산화물이다.
다음에, 공정은 도 11c-11e(또는 도 2h-2k), 이어서 도 2l-2u 와 관련하여 전술한 바와 같이 계속된다.
이제 도 14a 내지 도 14k를 참조하여, 금속-절연체 반도체 FET(Metal-Insulator-Semiconductor FET; MISFET)을 위한 게이트가 설명될 것이다. 따라서, 여기서 예를 들어 Al2O3인 절연층(150)은 도 14b에 도시된 바와 같이 AlGaN 층(36)(도 14a) 위에 형성된다. 그 다음, 도 14d에 도시된 바와 같이, SiNx 층(38) 의 일부에 추가로 Al2O3 층(150)을 제거하여 윈도우(40'1-40'7)를 형성할 필요가 있다는 추가적인 요구와 함께 도 2b 내지 도 2f와 유사한 방식으로 제조가 진행된다. 실제로, SiNx의 플루오린 기반 접합 형성 건식 에칭은 Al2O3 층(150)에 대해 선택적일 것이다. Al2O3를 제거하려면 희석된 HF 습식 에칭 또는 염소 기반 건식 에칭이 필요하다.
소스(S) 및 드레인(D) 전기 접합 구조(421-427)는 도 2d와 관련하여 전술한 바와 같이 형성된다; 도 14e에 도시된 바와 같이. 도 2d와 관련하여 전술한 바와 같이 전기 접합 구조(421-427)를 형성한 후, 공정은 도 2e-2f와 관련하여 전술한 바와 같이 계속되고, 유전체 층(44), 여기서 SiNx 층이 도 14f에 도시된 바와 같이 형성된다.
다음으로, 도 2f와 관련하여 전술한 바와 같이, 도 14g에 도시된 바와 같이 층(44) 및 패시베이션 층(38), 여기서 예를 들어 실리콘 질화물 SiNx (38)을 통해 개구부(46)가 형성된다. 개구부(46)를 형성하기 위해 사용된 에칭은 시간이 정해진 에칭 공정(timed etch process)를 사용하여 Al2O3 층(150)에서 멈춘다.
다음으로, 도 14h에 도시된 바와 같이 니켈 산화물(NiO) 게이트 금속 층(128)은 여기서 도 11a와 관련하여 전술한 바와 같이 ALD를 사용하여 개구부를 통해 선택적으로 증착된다. 다음으로, 도 14i를 참조하면, NiO 층(128)은 환원제, 여기서 예를 들어 도 11b와 관련하여 전술한 바와 같이 NiO를 Ni 층(128')으로 변환, 환원시키는 수소를 포함하는 가스 내에서 어닐링된다. 다음으로, 도 14j에 도시된 바와 같이, 공정은 도 11c-11e와 관련하여 전술한 바와 같이 계속되거나, 또는 도 14j-14k에 도시된 바와 같이 FET를 완성하기 위해 도 12a-12c에 이어 도 2l-2u에 따라 공정이 계속된다.
본 개시에 따른 전계 효과 트랜지스터를 위한 게이트 구조를 형성하는 방법은: 반도체를 제공하는 단계; 반도체의 선택된 부분 위에 개구부(opening)가 있는 상기 반도체 위에 유전체 층(dielectric layer)을 형성하는 단계; 및 상기 유전체 층 위 및 상기 개구부 내로 게이트 금속(gate metal)을 선택적으로 증착(deposit)하기 위해 증착 공정(deposition process)을 사용하는 단계 -상기 게이트 금속은 상기 게이트 금속 증착 공정에 의해 상기 유전체 층에 비부착성(non-adherent)으로 증착됨-를 포함한다. 상기 방법은 다음의 특징 중 하나 이상을 개별적으로 또는 조합하여 포함할 수 있다: 초기 게이트 금속을 화학적으로 환원시킴; 게이트 금속은 상기 게이트 금속 증착 공정에 의해 유전체 층에는 비부착성(non-adherent)으로, 반도체에는 부착성으로(adherent) 증착됨; 또는 반도체 위에 절연층을 형성하고, 개구부가 절연층을 노출시키며, 게이트 금속이 게이트 금속 증착 공정에 의해 유전체 층에 비부착성으로 증착되고 절연층에 부착성으로 증착됨.
본 개시에 따른 전계 효과 트랜지스터를 위한 게이트 구조를 형성하는 방법은: 반도체를 제공하는 단계; 상기 반도체의 표면 위에 비산화물 유전체 층(non-oxide dielectric layer)을 형성하는 단계 -상기 비산화물 유전체 층은 내부에 상기 반도체의 상기 표면의 선택된 부분 위에 배치된 개구부를 가짐-; 및 상기 비산화물 유전체 층 및 상기 반도체의 상기 표면의 상기 노출된 선택된 부분을 게이트 금속 증착 공정(gate metal deposition process)에 서브젝트(subject) 시키는 단계 -상기 게이트 금속 증착 공정에서 증착되는 게이트 금속은, 상기 비산화물 유전체 층에는 비부착성(non-adherent)이고 상기 반도체의 상기 표면의 상기 노출된 선택된 부분에 형성된 산화물에는 부착성(adherent)임-를 포함한다. 상기 방법은 또한 상기 반도체의 상기 표면 위에 산화물 절연층(oxide insulation layer), 상기 산화물 절연층을 노출시키는 개구부(opening)를 형성하고, 증착되는 게이트 금속은 상기 비산화물 유전체 층에는 비부착성(non-adherent)이고 상기 산화물 절연층에는 부착성(adherent)인 특징을 포함할 수 있다.
본 개시에 따른 전계 효과 트랜지스터를 위한 게이트 구조를 형성하는 방법은: 반도체를 제공하는 단계; 상기 반도체의 선택된 부분 위에 개구부(opening)가 있는 상기 반도체 위에 유전체 층(dielectric layer)을 형성하는 단계; 및 상기 개구부 내로 게이트 금속 산화물을 선택적으로 증착하는 단계를 포함한다. 상기 방법은 다음의 특징 중 하나 이상을 개별적으로 또는 조합하여 포함할 수 있다: 초기 게이트 금속을 화학적으로 환원시키고; 초기 게이트 금속 형성은 원자 층 증착(ALD)을 포함하고; 초기 게이트는 금속 산화물이고; 또는 화학적 환원은 제10항에 증착된 초기 금속을 환원제 내에서 어닐링함.
본 개시에 따른 III-V족 반도체의 선택된 부분 위에 게이트 구조를 형성하는 방법은 다음을 포함한다: 상기 반도체의 선택된 부분 위에 개구부(opening)가 있는 상기 반도체 위에 유전체 층(dielectric layer)을 형성하는 단계; 상기 개구부에 의해 노출된 표면 위에 산화 니켈(Nickel Oxide)을 형성하는 단계; 및 상기 산화 니켈을 니켈로 변환시키기 위해 환원제(reducing agent) 내에서 상기 산화 니켈을 어닐링(annealing)하는 단계. 상기 방법은 또한 초기 게이트 금속 형성이 원자 층 증착을 포함하는 특정을 포함할 수 있다.
본 개시에 따른 전계 효과 트랜지스터를 위한 게이트 구조를 형성하는 방법은: 반도체를 제공하는 단계; 상기 반도체의 선택된 부분 위에 개구부(opening)가 있는 상기 반도체 위에 유전체 층(dielectric layer)을 형성하는 단계; 원자 층 증착에 의해 게이트 금속을 상기 개구부 내로 선택적으로 증착하는 단계; 증착된 게이트 금속을 화학적으로 환원시키는 단계를 포함한다.
본 개시의 많은 실시예들이 설명되어 있다. 그럼에도 불구하고, 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변형이 이뤄질 수 있음이 이해될 것이다. 예를 들어, NiO 금속(128)은 이전의 실시예들에서 Ni 금속(128')으로 환원될 필요가 없거나, 부분적으로만 환원될 수 있다. 따라서, 다른 실시예들은 다음의 청구 범위의 범위 내에 있다.

Claims (14)

  1. 전계 효과 트랜지스터(Field Effect Transistor)를 위한 게이트 구조(gate structure)를 형성하는 방법에 있어서,
    반도체를 제공하는 단계;
    상기 반도체의 선택된 부분 위에 개구부(opening)가 있는 상기 반도체 위에 유전체 층(dielectric layer)을 형성하는 단계; 및
    상기 유전체 층 위 및 상기 개구부 내로 게이트 금속(gate metal)을 선택적으로 증착(deposit)하기 위해 증착 공정(deposition process)을 사용하는 단계 -상기 게이트 금속은 상기 게이트 금속 증착 공정에 의해 상기 유전체 층에 비부착성(non-adherent)으로 증착됨-
    를 포함하는,
    전계 효과 트랜지스터(Field Effect Transistor)를 위한 게이트 구조(gate structure)를 형성하는 방법.
  2. 제1항에 있어서,
    초기 게이트 금속(initial gate metal)을 화학적으로 환원(chemically reducing)시키는 단계
    를 포함하는,
    방법.
  3. 제1항에 있어서,
    상기 게이트 금속은 상기 게이트 금속 증착 공정에 의해 상기 유전체 층에는 비부착성(non-adherent)으로, 상기 반도체에는 부착성으로(adherent) 증착되는,
    방법.
  4. 제1항에 있어서,
    상기 반도체 위에 절연층(insulation layer)을 형성하는 단계를 포함하고,
    상기 개구부는 상기 절연층을 노출시키며,
    상기 게이트 금속은 상기 게이트 금속 증착 공정에 의해 상기 유전체 층에는 비부착성(non-adherent)으로, 상기 반도체에는 부착성으로(adherent) 증착되는,
    방법.
  5. 전계 효과 트랜지스터(Field Effect Transistor)를 위한 게이트 구조(gate structure)를 형성하는 방법에 있어서,
    반도체를 제공하는 단계;
    상기 반도체의 표면 위에 비산화물 유전체 층(non-oxide dielectric layer)을 형성하는 단계 -상기 비산화물 유전체 층은 내부에 상기 반도체의 상기 표면의 선택된 부분 위에 배치된 개구부를 가짐-; 및
    상기 비산화물 유전체 층 및 상기 반도체의 상기 표면의 상기 노출된 선택된 부분을 게이트 금속 증착 공정(gate metal deposition process)에 서브젝트(subject) 시키는 단계 -상기 게이트 금속 증착 공정에서 증착되는 게이트 금속은, 상기 비산화물 유전체 층에는 비부착성(non-adherent)이고 상기 반도체의 상기 표면의 상기 노출된 선택된 부분에 형성된 산화물에는 부착성(adherent)임-
    를 포함하는,
    전계 효과 트랜지스터(Field Effect Transistor)를 위한 게이트 구조(gate structure)를 형성하는 방법.
  6. 제5항에 있어서,
    상기 반도체의 상기 표면 위에 산화물 절연층(oxide insulation layer), 상기 산화물 절연층을 노출시키는 개구부(opening)를 형성하는 단계를 포함하고,
    증착되는 게이트 금속은 상기 비산화물 유전체 층에는 비부착성(non-adherent)이고 상기 산화물 절연층에는 부착성(adherent)인,
    방법.
  7. 전계 효과 트랜지스터(Field Effect Transistor)를 위한 게이트 구조(gate structure)를 형성하는 방법에 있어서,
    반도체를 제공하는 단계;
    상기 반도체의 선택된 부분 위에 개구부(opening)가 있는 상기 반도체 위에 유전체 층(dielectric layer)을 형성하는 단계; 및
    상기 개구부 내로 게이트 금속 산화물을 선택적으로 증착하는 단계
    를 포함하는,
    전계 효과 트랜지스터(Field Effect Transistor)를 위한 게이트 구조(gate structure)를 형성하는 방법.
  8. 제7항에 있어서,
    초기 게이트 금속(initial gate metal)을 화학적으로 환원(chemically reducing)시키는 단계
    를 포함하는,
    방법.
  9. 제7항에 있어서,
    초기 게이트 금속의 형성(initial gate metal forming)은,
    원자 층 증착(Atomic Layer Deposition)을 포함하는,
    방법.
  10. 제9항에 있어서,
    상기 초기 게이트 금속은 금속 산화물(metal oxide)인,
    방법.
  11. 제10항에 있어서,
    화학적 환원(chemical reducing)은
    상기 제10항의 증착된 초기 게이트 금속(deposited initial gate metal)을 환원제(reducing agent) 내에서 어닐링(annealing)하는 단계를 포함하는,
    방법.
  12. III-V족 반도체(Group III-V semiconductor)의 선택된 부분 위에 게이트 구조(gate structure)를 형성하는 방법에 있어서,
    상기 반도체의 선택된 부분 위에 개구부(opening)가 있는 상기 반도체 위에 유전체 층(dielectric layer)을 형성하는 단계;
    상기 개구부에 의해 노출된 표면 위에 산화 니켈(Nickel Oxide)을 형성하는 단계; 및
    상기 산화 니켈을 니켈로 변환시키기 위해 환원제(reducing agent) 내에서 상기 산화 니켈을 어닐링(annealing)하는 단계
    를 포함하는,
    III-V족 반도체(Group III-V semiconductor)의 선택된 부분 위에 게이트 구조(gate structure)를 형성하는 방법.
  13. 제12항에 있어서,
    초기 게이트 금속의 형성(initial gate metal forming)은
    원자 층 증착(Atomic Layer Deposition)을 포함하는,
    방법.
  14. 전계 효과 트랜지스터(Field Effect Transistor)를 위한 게이트 구조(gate structure)를 형성하는 방법에 있어서,
    반도체를 제공하는 단계;
    상기 반도체의 선택된 부분 위에 개구부(opening)가 있는 상기 반도체 위에 유전체 층(dielectric layer)을 형성하는 단계;
    원자 층 증착(atomic layer deposition)에 의해 게이트 금속을 상기 개구부 내로 선택적으로 증착하는 단계; 및
    상기 증착된 게이트 금속을 화학적으로 환원(chemically reducing)시키는 단계
    를 포함하는,
    전계 효과 트랜지스터(Field Effect Transistor)를 위한 게이트 구조(gate structure)를 형성하는 방법.
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