KR100370160B1 - 반도체 소자의 텅스텐 플러그 형성방법 - Google Patents
반도체 소자의 텅스텐 플러그 형성방법 Download PDFInfo
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Abstract
본 발명은 텅스텐 플러그의 리세스 발생을 방지함과 동시에 슬러리의 안정성을 높여 제거-비(Removal-Rate) 저하를 방지하도록 한 반도체 소자의 텅스텐 플러그 형성방법에 관한 것으로서, 반도체 기판상에 층간 절연막을 형성하는 단계와, 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 전면에 금속 베리어막 및 텅스텐막을 차례로 형성하는 단계와, 상기 텅스텐막 및 금속 베리어막이 상기 콘택홀 내부에 남도록 CMP 공정시 슬러리내에 H5IO6를 첨가하여 상기 텅스텐막 및 금속 베리어막을 연마하여 텅스텐 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 텅스텐 플러그(W plug) 형성시 플러그 리세스(recess)를 방지하는데 적당한 반도체 소자의 텅스텐 플러그 형성방법에 관한 것이다.
일반적으로 반도체 소자의 비트 라인(bit line)과 게이트 라인(gate line)및 실리콘 기판(Si Sub)을 전기적으로 연결하거나, 메탈 라인(metal line)과 메탈 라인을 전기적으로 연결해 주기 위해서는, 두 전도체 사이의 절연막에 홀(hole)을 형성하고 전도성 물질을 채워준다.
비트 라인 콘택에는 도우프트(Doped) 폴리 실리콘이나 텅스텐을 사용하여 플러그를 형성하나, 최근에는 도우프트 폴리 실리콘보다 상대적으로 저항이 낮은 텅스텐 플러그를 주로 사용하고 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 콘택 플러그 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 반도체 소자의 콘택 플러그 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 실리콘 기판(11)상에 층간 절연막(12)을 형성하고, 포토 및 식각공정을 통해 상기 실리콘 기판(11)의 표면이 소정부분 노출되도록 상기 층간 절연막(12)을 선택적으로 제거하여 콘택홀(13)을 형성한다.
도 1b에 도시한 바와 같이, 상기 콘택홀(13)을 포함한 실리콘 기판(11)의 전면에 금속 베리어막(예를 들면 TiN 등)(14)을 형성하고, 상기 금속 베리어막(14)상에 CVD 텅스텐막(15)을 형성한다.
도 1c에 도시한 바와 같이, 상기 콘택홀(13) 내부에만 남도록 에치백(etch back) 또는 CMP(Chemical Mechanical Polishing) 공정을 수행하여 텅스텐 플러그(15a)를 형성한다.
여기서 상기 CMP 공정에 사용되는 슬러리(Slurry)는 절연막의 CMP 슬러리와는 다르게 산화제(Oxidizer)가 포함되어 있다.
한편, 상기 CMP 공정을 설명하면 다음과 같다.
먼저, 연마의 파티클(실리카, 알루미나 등)을 H2O2(산화제)+ DI 워터 용액에 믹싱시킨다. 이때 슬러리내의 H2O2는 텅스텐 표면을 산화시켜 WO3(텅스텐 산화막)을 형성한다.
즉, 슬러리내의 H2O2는 H2O + O2로 분해되어 이중 O2가 텅스텐(W)과 직접적으로 반응하여 텅스텐막(15)의 표면을 WO3으로 산화시키는 작용을 한다.
그리고 산화물인 WO3은 텅스텐에 비하여 소프트(soft)하여 제거되기 쉬운 상태가 된다. 연마의 파티클 및 CMP 패드에 의한 기계적 연마에 의해 WO3이 제거되고 위의 단계를 반복되며 텅스텐막(15)이 연마된다.
그러나 상기와 같은 종래의 반도체 소자의 텅스텐 플러그 형성방법에 있어서 다음과 같은 문제점이 있었다.
첫째, H2O2산화제가 첨가된 슬러리는 텅스텐 표면에 직접 작용하여 산화반응을 일으키므로 과도한 플러그의 리세스가 발생하며, CMP가 완료된 플러그의 표면은 거칠기가 커진다.
둘째, H2O2가 첨가된 슬러리는 H2O + O2로 분해된 O2가 대기중으로 증발되므로 시간이 지남에 따라 제거-비(Removal-Rate)가 낮아지게 되어 공정 재현성을 떨어뜨린다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 텅스텐 플러그의 리세스 발생을 방지함과 동시에 슬러리의 안정성을 높여 제거-비(Removal-Rate) 저하를 방지하도록 한 반도체 소자의 텅스텐 플러그 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 텅스텐 플러그 형성방법을 나타낸 공정단면도
도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 텅스텐 플러그 형성방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 층간 절연막
23 : 콘택홀 24 : 금속 베리어막
25 : 텅스텐막 25a : 텅스텐 플러그
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 텅스텐 플러그 형성방법은 반도체 기판상에 층간 절연막을 형성하는 단계와, 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 전면에 금속 베리어막 및 텅스텐막을 차례로 형성하는 단계와, 상기 텅스텐막 및 금속 베리어막이 상기 콘택홀 내부에 남도록 CMP 공정시 슬러리내에 H5IO6를 첨가하여 상기 텅스텐막 및 금속 베리어막을 연마하여 텅스텐 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 텅스텐 플러그 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 텅스텐 플러그 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 실리콘 기판(21)상에 층간 절연막(22)을 형성하고, 포토 및 식각공정을 통해 상기 실리콘 기판(21)의 표면이 소정부분 노출되도록상기 층간 절연막(22)을 선택적으로 제거하여 콘택홀(23)을 형성한다.
여기서 상기 층간 절연막(22)은 BPSG(B:11~16mol%, P:4~7mol%), PE-TEOS, HDP를 사용한다.
도 2b에 도시한 바와 같이, 상기 콘택홀(23)을 포함한 실리콘 기판(21)의 전면에 금속 베리어막(예를 들면 TiN 등)(24)을 형성하고, 상기 금속 베리어막(24)상에 CVD 텅스텐막(25)을 3500~5000Å 두께로 형성한다.
여기서 상기 금속 베리어막(24)은 스퍼터 증착에 의해 티타늄(Ti)은 70~250Å과 질화 티타늄(TiN)을 120~250Å 두께로 형성하여 사용한다.
도 2c에 도시한 바와 같이, 상기 텅스텐막(25)와 금속 베리어막(24)이 상기 콘택홀(23) 내부에만 남도록 에치백(etch back) 또는 CMP(Chemical Mechanical Polishing) 공정을 수행하여 텅스텐 플러그(25a)를 형성한다.
여기서 상기 CMP 공정시 슬러리내에 H2O2산화제 대신 KIO3, H5IO6등의 이온화 산화제를 이용하여 텅스텐막(25)을 산화하여 연마한다.
여기서 상기 이온화 산화제는 슬러리내에 0.1~3wt%의 첨가한다.
즉, 연마의 파티클(실리카, 알루미나 등)을 KIO3또는 H5IO6+ DI 워터 용액에 믹싱한다.
한편, 상기 슬러리내의 KIO3, H5IO6등의 산화제는 해리되어(양이온+음이온) IOx 등의 조합형이 되며, 이중 음이온에 의해 WO3으로 산화된다.
이러한 이온화 산화제는 H2O2와 같은 강산화제와 비교하여 텅스텐(W)의 산화력이 다소 떨어지므로 CMP 공정 중의 과도한 WO3형성에 의한 플러그 리세스를 감소 또는 억제할 수 있다.
또한, KIO3, H5IO6등이 해리에 의해 이온화되었을 경우, 시간에 따른 각 이온들의 농도는 큰 변화가 없이 스테이블(stable)하게 유지된다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 텅스텐 플러그 형성방법은 다음과 같은 효과가 있다.
첫째, KIO3, H5IO6등의 이온화 산화제를 사용함으로써 적절한 제거-비를 유지하면서 종래의 H2O2산화제 사용시 보다 반응성을 줄여 텅스텐 플러그 표면의 리세스를 감소시킨다.
둘째, 안정된 이온화 상태를 유지하므로 시간에 따른 제거-비 감소 현상을 줄일 수 있다.
셋째, 종래의 H2O2산화제를 이용한 슬러리는 H2O2가 시간이 지남에 따라 분해하여 O2로 증발되기 때문에 슬러리 제조시 H2O2를 바로 믹싱하지 못하고 사용시점에서 인-시튜(in-situ)로 믹싱하는 방법밖에 없었으나 본 발명에 의한 산화제 사용시 슬러리 제조 때부터 믹싱하여 완제품을 만들 수 있다.
Claims (3)
- 반도체 기판상에 층간 절연막을 형성하는 단계;상기 반도체 기판의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;상기 콘택홀을 포함한 전면에 금속 베리어막 및 텅스텐막을 차례로 형성하는 단계;상기 텅스텐막 및 금속 베리어막이 상기 콘택홀 내부에 남도록 CMP 공정시 슬러리내에 H5IO6를 첨가하여 상기 텅스텐막 및 금속 베리어막을 연마하여 텅스텐 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성방법.
- 삭제
- 제 1 항에 있어서, 상기 H5IO6는 슬러리내에 0.1~3wt%를 첨가하는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성방법.
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