KR100487926B1 - 텅스텐 ｃｍｐ용 슬러리 및 이를 이용한 반도체 소자의텅스텐 플러그 형성방법 - Google Patents
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Abstract
본 발명은 텅스텐 CMP용 슬러리 및 이를 이용한 반도체 소자의 텅스텐 플러그 형성방법에 관한 것으로, 산화제로 HMnO4 또는 H2CrO4와 같은 이온화 산화제를 포함하는 본 발명의 슬러리를 이용하여 텅스텐을 연마하면 플러그 리세스 (plug recess) 및 부식 (erosion)을 효과적으로 감소시킬 수 있다.
Description
본 발명은 텅스텐 CMP (Chemical Mechanical Polishing)용 슬러리 및 이를 이용한 반도체 소자의 텅스텐 플러그 형성방법에 관한 것으로, 보다 상세하게는 산화제로 HMnO4 또는 H2CrO4와 같은 이온화 산화제를 포함하는 텅스텐 CMP용 슬러리 및 이를 이용하여 플러그 리세스 (plug recess) 및 부식 (erosion)을 효과적으로 감소시킬 수 있는 텅스텐 플러그 형성방법에 관한 것이다.
일반적으로 반도체 소자의 비트 라인 (bit line)과 게이트 라인 (gate line) 및 실리콘 기판 (Si substrate)을 전기적으로 연결하거나, 메탈 라인 (metal line)과 메탈 라인을 전기적으로 연결하기 위해서는, 두 전도체 사이의 절연막에 홀 (hole)을 형성하고 전도성 물질을 채워준다.
비트 라인 콘택에는 도우프트 (doped) 폴리 실리콘이나 텅스텐 (W)을 사용하여 플러그를 형성하는데, 최근에는 도우프트 폴리 실리콘보다 상대적으로 저항이 낮은 텅스텐 플러그를 주로 사용한다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 콘택 플러그 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 반도체 소자의 콘택 플러그 형성방법을 나타낸 공정 단면도이다.
우선, 실리콘 기판 (11) 상에 층간절연막 (12)을 형성하고, 포토리소그래피 공정에 의해 상기 실리콘 기판 (11)의 표면이 소정부분 노출되도록 상기 층간절연막 (12)을 선택적으로 제거하여 콘택홀 (13)을 형성한다 (도 1a 참조).
다음, 상기 콘택홀 (13)을 포함한 실리콘 기판 (11)의 전면에 TiN과 같은 금속 배리어 막 (14)을 형성하고, 상기 금속 배리어 막 (14) 상에 CVD에 의해 텅스텐 막 (15)을 형성한다 (도 1b 참조).
다음, 텅스텐이 상기 콘택홀 (13) 내부에만 남도록 에치백 (etch back) 또는 CMP 공정을 수행하여 텅스텐 플러그 (15a)를 형성하는데, 이때 과도한 플러그 리세스 (R)가 발생함을 알 수 있다 (도 1c 참조).
여기서, 상기 CMP 공정에 사용되는 슬러리는 절연막 CMP 슬러리와는 다르게 산화제인 H2O2가 포함되어 있다. H2O2가 포함되어 있는 CMP 슬러리는 CMP 공정시 텅스텐 표면을 산화시켜 텅스텐 산화막 (WO3)을 형성하는데, 산화물인 WO3는 텅스텐에 비하여 연질 (soft)이므로, 제거하기 쉬운 상태가 되어 연마제 (abrasive) 입자 및 연마 패드에 의해 WO3층이 제거되고, 이러한 단계를 반복하면서 텅스텐 막이 연마된다.
종래의 CMP 슬러리에 포함되어 있는 산화제인 H2O2는 텅스텐 표면에 직접 작용하여 산화반응을 일으키므로 텅스텐을 매우 빠른 연마속도로 제거할 수는 있으나, H2O2의 반응성이 크므로 과도한 플러그 리세스가 발생하며, CMP가 완료된 플러그 표면의 거칠기 (roughness)가 커지는 문제가 있다.
한편, 상기와 같은 플러그 리세스를 줄이기 위해서 H2O2의 농도를 희석시켜 첨가하는 방법이 있지만, 이 경우에는 텅스텐 연마 속도가 현저히 낮아지는 문제점이 발생한다.
또한, H2O2가 첨가된 슬러리는 H2O + O2로 분해된 O2가 대기 중으로 증발되므로 시간이 지남에 따라 연마 속도가 낮아져서 공정 재현성을 감소시킨다 (100시간 경과시 연마속도가 50% 감소됨).
이에, 본 발명의 목적은 텅스텐 플러그 형성시 플러그 리세스를 감소시킬 수 있는 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에서는 이온화 산화제를 포함하는 텅스텐 CMP용 슬러리 및 이를 이용한 텅스텐 플러그 형성방법을 제공한다.
이하 본 발명을 상세히 설명한다.
본 발명에서는 우선, 산화제로 HMnO4 또는 H2CrO4를 슬러리 전체 중량에 대하여 0.1∼5 중량% 포함하는 텅스텐 CMP용 슬러리를 제공한다
구체적으로, 본 발명의 텅스텐 CMP 슬러리용 조성물은 연마제 10∼30 중량%; HMnO4 또는 H2CrO4 0.1∼5 중량%; 및 탈이온수 (DI water) 70∼89.9 중량%로 이루어지며, 경우에 따라 메탈 플러그 및 공정 라인의 부식을 방지해 주는 부식방지제 (corrosion inhibitor)를 더 포함할 수 있다.
본 발명의 슬러리에 포함되는 연마제는 특별히 제한되지는 않으나 실리카 (SiO2), 알루미나 (Al2O3) 또는 세리아 (CeO2) 등의 연마제를 포함할 수 있다.
한편, 본 발명의 슬러리는 pH 2∼5 의 산도를 가지는 것이 바람직하다.
본 발명의 슬러리는, 종래에 텅스텐 CMP용 슬러리에 첨가되는 산화제인 H2O2
대신에 HMnO4 또는 H2CrO4와 같은 이온화 산화제를 첨가한 것에 특징이 있다. 슬러리 내의 HMnO4 또는 H2CrO4 등의 산화제는 양이온과 음이온으로 해리되어 MnOx
- 또는 CrOx
- 등의 착이온 형태 (complex ion type)가 되며, 이러한 음이온이 텅스텐 표면을 산화시켜 WO3를 형성한다. 산화물인 WO3는 W에 비하여 연질이므로, 연마제 입자 및 연마 패드에 의한 기계적 연마 (mechanical polishing)에 의하여 쉽게 제거되며, 이러한 단계가 반복되면서 텅스텐 막의 연마가 진행된다.
본 발명의 HMnO4 또는 H2CrO4와 같은 이온화 산화제는 H2O2
와 같은 강산화제와 비교하여 텅스텐에 대한 산화력이 다소 약하므로, CMP 공정중의 과도한 WO3 형성에 의한 플러그 리세스 심화 현상을 감소 또는 억제할 수 있다. 즉, HMnO4 또는 H2CrO4와 같은 이온화 산화제는 적절한 연마 속도를 유지하면서 종래의 H2O
2 산화제 사용시 보다 W 표면 반응성을 줄여 W 표면의 케미컬 어택 (chemical attack)을 감소시킴으로써, CMP 완료후 텅스텐 플러그 표면의 리세스가 감소하게 되는 것이다. 또한 텅스텐 플러그 표면의 거칠기도 H2O2를 산화제로 사용한 경우에 비하여 개선된다.
또한, HMnO4 또는 H2CrO4와 같은 이온화 산화제를 사용할 경우에는 H2
O2 산화제를 사용할 때와 달리 산화제를 희석시킬 필요도 없다.
한편, 종래의 H2O2 산화제를 이용한 슬러리는 H2O2가 시간이 지남에 따라 분해하여 O2로 증발되기 때문에 슬러리 제조시 H2O2를 슬러리와 바로 혼합하지 못하고 사용시점에서 인시튜 (in-situ)로 혼합하여야만 했으나, 본 발명에 의한 산화제 사용시, 슬러리 제조시점부터 혼합하여 사용할 수 있다.
또한, HMnO4 또는 H2CrO4 등은 해리에 의해 이온화되었을 경우, 시간에 따른 각 이온들의 농도에 큰 변화 없이 안정적으로 유지되므로, 시간이 경과함에 따라 연마 속도가 감소하지 않아, 슬러리의 안정성을 향상시킬 수 있다.
또한, 본 발명에서는 하기와 같은 단계를 포함하는 반도체 소자의 텅스텐 플러그 형성방법을 제공한다:
(a) 반도체 기판 상에 층간절연막을 형성하는 단계;
(b) 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 층간절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
(c) 상기 콘택홀을 포함한 전면에 금속 배리어 막 및 텅스텐 막을 차례로 형성하는 단계; 및
(d) 상기 텅스텐 막 및 금속 배리어 막이 상기 콘택홀 내부에 남도록, 제 1 항의 슬러리를 이용하여 상기 텅스텐 막 및 금속 배리어 막을 연마하여 텅스텐 플러그를 형성하는 단계.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 텅스텐 플러그 형성방법을 상세히 설명하면 하기와 같다.
도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 콘택 플러그 형성방법을 나타낸 공정 단면도이다.
우선, 실리콘 기판 (21) 상에 층간절연막 (22)을 형성하고, 포토리소그래피 공정에 의해 상기 실리콘 기판 (21)의 표면이 소정부분 노출되도록 상기 층간절연막 (22)을 선택적으로 제거하여 콘택홀 (23)을 형성한다 (도 2a 참조).
여기서, 상기 층간절연막 (22)은 BPSG (B : 11∼16 ㏖%, P : 4∼7 ㏖%), PE-TEOS 또는 HDP 등을 사용할 수 있다.
다음, 상기 콘택홀 (23)을 포함한 실리콘 기판 (21)의 전면에 금속 배리어 막 (24)을 형성하고, 상기 금속 배리어 막 (24) 상에 CVD에 의해 텅스텐 막 (25)을 3500∼5000Å의 두께로 형성한다 (도 2b 참조).
여기서, 상기 금속 배리어 막 (24)은 스퍼터 증착에 의해 Ti를 70∼250Å 두께로 형성한 다음, 그 상부에 TiN을 120∼250Å 두께로 형성한다.
다음, 텅스텐이 상기 콘택홀 (23) 내부에만 남도록 본 발명의 슬러리를 이용한 CMP 공정을 수행하여 텅스텐 플러그 (25a)를 형성하는데, 이때 종래의 H2O2가 포함된 슬러리를 이용한 경우 또는 에치백에 의한 경우에 비하여 플러그 리세스 (R')가 현저하게 감소했음을 알 수 있다 (도 2c 참조).
이상에서 살펴본 바와 같이, 본 발명의 CMP 슬러리는 HMnO4 또는 H2CrO4를 산화제로 포함함으로써, 이를 이용해 연마 공정을 수행하면 텅스텐 플러그 리세스를 현저하게 감소시킬 수 있으며, 텅스텐 플러그 표면의 거칠기도 향상시킬 수 있다. 또한, 산화제의 농도가 슬러리 내에서 항상 안정된 이온화 상태를 유지하므로 시간에 따라 연마 속도가 감소되지 않아 슬러리의 안정성도 향상시킬 수 있으며, 슬러리 제조시점부터 산화제를 혼합하여 제조할 수 있다는 편리함도 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 텅스텐 플러그 형성방법을 나타낸 공정 단면도이고,
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 텅스텐 플러그 형성방법을 나타낸 공정 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 21 : 반도체 기판 12, 22 : 층간절연막
13, 23 : 콘택홀 14, 24 : 금속 베리어 막
15, 25 : 텅스텐 막 15a, 25a : 텅스텐 플러그
Claims (8)
- 산화제로 HMnO4 또는 H2CrO4를 슬러리 전체 중량에 대하여 0.1∼5 중량% 포함하는 pH 2∼5 의 산도를 가지는 텅스텐 (W) CMP용 슬러리.
- 제 1 항에 있어서,상기 슬러리는 실리카 (SiO2), 알루미나 (Al2O3) 및 세리아 (CeO2 ) 중에서 선택되는 연마제를 슬러리 전체 중량에 대하여 10∼30 중량% 포함하는 것을 특징으로 하는 텅스텐 CMP용 슬러리.
- 제 1 항에 있어서,상기 슬러리는 슬러리 전체 중량에 대하여 70∼89.9 중량%의 탈이온수 (DI water)를 분산액으로 포함하는 것을 특징으로 하는 텅스텐 CMP용 슬러리.
- 삭제
- (a) 반도체 기판 상에 층간절연막을 형성하는 단계;(b) 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 층간절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;(c) 상기 콘택홀을 포함한 전면에 금속 배리어 막 및 텅스텐 막을 차례로 형성하는 단계; 및(d) 상기 텅스텐 막 및 금속 배리어 막이 상기 콘택홀 내부에 남도록, 제 1 항의 슬러리를 이용하여 상기 텅스텐 막 및 금속 배리어 막을 연마하여 텅스텐 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성방법.
- 제 5 항에 있어서,상기 (a) 단계의 층간절연막은 BPSG, PE-TEOS 및 HDP로 이루어진 군으로부터 선택된 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성방법.
- 제 5 항에 있어서,상기 (c) 단계의 배리어 막은 스퍼터 (sputter)를 이용하여 Ti를 70∼250Å 두께로 증착한 다음, 그 상부에 TiN을 120∼250Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성방법.
- 제 5 항에 있어서,상기 (c) 단계의 텅스텐 막은 CVD 방법으로 3500∼5000Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성방법.
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