KR20010058987A - 반도체 소자의 금속 패턴 형성 방법 - Google Patents

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Abstract

본 발명은 금속막 패턴 상부에 마스크 질화막을 형성하는 과정에서 발생하는 열적 스트레스와 금속막 패턴 표면이 산화되는 것을 효과적으로 억제하여 금속막 패턴의 두께가 감소하는 것을 방지할 수 있는 반도체 소자의 금속 패턴 형성 방법에 관한 것으로, 반도체 기판 상부에 형성된 절연막을 통하여 그 하부에 워드라인 또는 비트라인과 접할 하부층을 노출시키는 개구부를 형성하고, 확산방지 금속막 및 배선용 금속막을 증착하여 개구부를 채우고, 개구부의 입구 일부가 노출될 때까지 전면식각하는 리세스 에치백을 하거나, 화학적 기계적 연마하여 상기 개구부 내에 워드라인 또는 비트라인 등과 같은 금속막 패턴을 형성하고 전체 구조 상에 폴리실리콘막을 증착하고 열처리하여 상기 금속막 패턴 상에 금속산화방지막인 실리사이드층을 형성하고 잔류하는 폴리실리콘막을 습식식각으로 제거한 다음, 실리사이드층 상에 단차 피복 특성이 우수한 저압화학기상증착법으로 마스크 질화막을 형성하는데 특징이 있다.

Description

반도체 소자의 금속 패턴 형성 방법{Method for forming metal pattern of semiconductor device}
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 워드라인 또는 비트라인 등과 같은 금속막 패턴 형성 방법에 관한 것이다.
금속막을 이용하여 워드라인 또는 비트라인을 형성하는 종래의 방법은, 절연막을 증착하고 이를 선택적으로 식각하여 워드라인 또는 비트라인과 접할 하부층을 노출시키는 개구부를 형성하고, 개구부 측면에 질화막 스페이서를 형성하고, 확산방지 금속막 및 텅스텐과 같은 배선용 금속막을 증착하고, 개구부의 입구 일부가 노출될 때까지 전면식각하는 리세스 에치백(recess etchback)을 하거나, 화학적 기계적 연마(chemical mechanical polishing, CMP)하여 개구부 내에 워드라인 또는 비트라인 등을 이루는 금속막 패턴을 형성하는 과정으로 이루어진다. 이후, 금속막 패턴 상에 마스크 질화막을 형성하기 위하여 단차 피복(step coverage) 특성이 우수한 저압화학기상증착법(low pressure chemical vapor deposition, LPCVD)으로 600 ℃ 내지 1200 ℃ 온도에서 질화막을 증착하는데, 이때 텅스텐막 등과 같은 배선용 금속막이 열적 스트레스(thermal stress)를 받고 튜브(tube) 내에 잔류하는 산소에 의해 금속막 표면 일부가 산화되어 실질적으로 금속막 패턴 두께가 얇아짐에 따라 배선 저항이 크게 증가하는 단점이 있다.
첨부된 도면 도1a 내지 도1c를 참조하여 종래 반도체 소자의 금속막 패턴 형성 방법의 문제점을 비트라인 형성 공정의 예를 들어 설명한다.
도1a는 반도체 기판(10) 상부에 절연막(11)을 형성하고 비트라인 영역의 절연막(11)을 선택적으로 식각하여 비트라인과 접할 반도체 기판(10)을 노출시키는개구부를 형성하고, 전체 구조 상에 질화막을 증착하고 전면식각하여 개구부 측벽 절연막(11) 상에 질화막 스페이서(12)를 형성하고, 확산방지 금속막(13) 및 텅스텐막(14)을 차례로 증착한 다음, 개구부 입구가 노출될 때까지 전면 식각 즉, 리세스 에치백을 하거나 CMP 공정을 실시하여 개구부 내에만 텅스텐막(14)과 확산방지금속막(13)이 남도록 하여 비트라인을 형성한 상태를 보이고 있다.
도1b는 비트라인 형성이 완료된 전체 구조 상에 단차 피복 특성이 우수한 저압화학기상증착법으로 600 ℃ 내지 1200 ℃ 온도에서 질화막(16)을 증착할 경우 그 하부의 텅스텐막(14) 등과 같은 금속막이 열적 스트레스를 받고 튜브 내에 잔류하는 산소에 의해 텅스텐막(14) 표면 일부가 산화되어 산화막(15)이 형성된 상태를 보이고 있다.
이와 같이 비트라인을 이루는 텅스텐막(14)의 산화되어 실질적으로 배선 두께가 얇아짐에 따라 배선 저항이 크게 증가하여 소자의 특성이 저하되는 문제점이 있다.
전술한 바와 같은 문제점을 해결하기 위하여 저압화학기상증착법이 아닌 플라즈마 화학기상증착법(plasma enhanced chemical vapor deposition)을 이용할 수도 있으나, 이 경우는 공정 수가 증가되는 단점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은 금속막 패턴 상부에 마스크 질화막을 형성하는 과정에서 발생하는 열적 스트레스와 금속막 패턴 표면이 산화되는 것을 효과적으로 억제하여 금속막 패턴의 두께가 감소하는 것을 억제할 수 있는 반도체 소자의 금속 패턴 형성 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1c는 종래 반도체 소자의 금속막 패턴 형성 공정 단면도,
도2a 내지 도2e는 본 발명의 제1 실시예에 따른 반도체 소자의 금속 패턴 형성 공정 단면도.
도3a 내지 도3c는 본 발명의 제2 실시예에 따른 반도체 소자의 금속 패턴 형성 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
21: 절연막 22: 질화막 스페이서
23: 확산방지금속막 24: 배선용 금속막
25: 폴리실리콘막 25A: 실리사이드층
26: 질화막
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상부의 절연막 내에 개구부를 형성하여 금속막 패턴과 연결될 하부층을 노출시키는 제1 단계; 상기 개구부 내에 금속막을 채우는 제2 단계; 전체 구조 상에 폴리실리콘막을 증착하고 열처리하여 상기 금속막 상에 실리사이드층을 형성하는 제3 단계; 실리사이드로 변하지 않은 상기 폴리실리콘막을 제거하는 제4 단계; 및 상기 실리사이드층 상에 질화막 패턴을 형성하는 제5 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은 반도체 기판 상부에 형성된 절연막을 선택적으로 식각하여 워드라인 또는 비트라인과 접할 하부층을 노출시키는 개구부를 형성하고, 확산방지 금속막 및 배선용 금속막을 증착하여 개구부를 채우고, 개구부의 입구 일부가 노출될 때까지 전면식각하는 리세스 에치백을 하거나, 화학적 기계적 연마하여 개구부 내에 워드라인 또는 비트라인 배선 등을 이룰 금속막 패턴을 형성하고 전체 구조 상에 폴리실리콘막을 증착하고 열처리하여 상기 금속막 패턴 상에 금속산화방지막인 실리사이드를 형성하고 잔류하는 폴리실리콘막을 습식식각으로 제거한 다음, 단차 피복 특성이 우수한 저압화학기상증착법으로 마스크 질화막을 형성하는데 특징이 있다. 이와 같이 이루어지는 본 발명에 따라 균일한 두께의 배선을 형성할 수 있다.
이하, 도2a 내지 도2e를 참조하여 본 발명의 실시예에 따른 반도체 소자의 금속막 패턴 형성 방법을 비트라인 형성을 예로 들어 설명한다.
먼저 도2a에 도시한 바와 같이 반도체 기판(20) 상부에 절연막(21)을 형성하고 비트라인 영역의 절연막(21)을 선택적으로 식각하여 비트라인과 접할 반도체 기판(20)을 노출시키는 개구부를 형성하고, 전체 구조 상에 질화막을 증착하고 전면식각하여 개구부 측벽 절연막(21) 상에 질화막 스페이서(22)를 형성하고, 확산방지 금속막(23) 및 배선용 금속막(24)을 차례로 증착한 다음, 개구부 입구가 노출될 때까지 전면 식각 즉, 리세스 에치백을 하거나, CMP 공정을 실시하여 개구부 내에만 배선용 금속막(24)과 확산방지 금속막(23)이 남도록 하여 비트라인을 형성한다.
상기 절연막(21)은 BPSG(borophospho silicate glass), PSG(phospho silicate glass), FSG(fluorinated silica glass), PECVD(plasma enhanced chemical vapor deposition)으로 형성된 TEOS(tetraethyl orthosilicate) 또는 SiH4, 고밀도 플라즈마를 이용하여 형성한 PSG 또는 USG(undoped silicate glass), APL(advanced planarization layer) 중 어느 하나로 이루어진다.
절연막(21)은, 400 ℃ 내지 1200 ℃ 온도에서 3000 Å 내지 10000 Å 두께로 증착하고 막의 종류에 따라 선택적으로 300 ℃ 내지 1000 ℃ 온도에서 열처리한다.
상기 질화막 스페이서(22)는, SixNy, Si가 풍부한 SiN(Si-rich SiN), SiON,Si가 풍부한 SiON(Si-rich SiON) 등을 400 ℃ 내지 1200 ℃ 온도에서 100 Å 내지 1000 Å 두께로 증착한 다음 전면 건식식각하여 형성한다.
상기 확산방지 금속막(23)은 스퍼터링(sputtering) 또는 화학기상증착법(chemical vapor deposition) 등의 방법을 이용하여 Ti, TiN, TiAlN, TiSiN, TaN, WN, TiSi2, WiSi2의 단일층 또는 이들의 조합으로 이루어지는 다층으로 형성하며 그 두께는 50 Å 내지 1000 Å가 되도록 한다.
상기 배선용 금속막(24)은 300 ℃ 내지 600 ℃ 온도에서 스퍼터링 또는 화학기상증착법으로 W, Al, Cu 등을 500 Å 내지 5000 Å 두께로 증착하여 형성한다.
한편, 확산방지 금속막(23) 및 배선용 금속막(24)을 개구부 내에만 남도록 하기 해서 3000 Å 내지 7000 Å의 식각 타겟(etch target)으로 전면식각 또는 리세스 에치백 공정을 실시하거나, 50 ㎚ 내지 500 ㎚ 크기의 실리카(silica), 세리아(ceria) 또는 알루미나(alumina) 계열의 실러리의 수소이온농도(pH)를 H2O2, FeNO3와 같은 산화제를 이용하여 pH 2 내지 pH 6 정도로 유지하면서 CMP 공정을 실시하여 절연막(21) 상의 확산방지 금속막(23) 및 배선용 금속막(24)을 제거하고 500 Å 내지 2000 Å의 식각 타겟으로 개구부 입구의 배선용 금속막(24)을 제거하기 위한 식각 공정을 실시한다.
다음으로 도2b에 도시한 바와 같이 비트라인 형성이 완료된 전체 구조 상에 도핑이 되지 않은 실리콘 또는 폴리실리콘막(25)을 400 ℃ 내지 1200℃ 온도에서 300 Å 내지 1000 Å 두께로 증착한다.
이어서 400 ℃ 내지 800 ℃ 온도에서 열처리하여 도2c에 도시한 바와 같이 배선용 금속막(24) 상에 실리사이드(25A)를 형성하고 남아있는 실리콘 또는 폴리실리콘막(25)을 질산, 불산 및 초산의 혼합용액을 이용한 습식식각으로 제거한다. 이와 같이 배선용 금속막(24) 상에 실리사이드(25A)를 형성함으로써 열적 스트레스의 발생 및 산화를 효과적으로 억제할 수 있다.
다음으로 도2d에 도시한 바와 같이 단차 피복 특성이 우수한 저압화학기상증착법으로 SixNy, Si가 풍부한 SiN(Si-rich SiN) 또는 SiON, 5 % 내지 20 %의 Si가 함유된 SiON(Si-rich SiON)으로 이루어지는 질화막(26)을 600 ℃ 내지 1200 ℃ 온도에서 1000 Å 내지 4000 Å 두께로 형성한다.
이어서 도2e에 도시한 바와 같이 50 ㎚ 내지 500 ㎚ 크기의 실리카, 세리아 또는 알루미나 계열의 실러리의 수소이온농도(pH)를 8 내지 11 정도로 유지하면서 CMP 공정을 실시하거나 또는 30 % 내지 80 % 정도의 질화막(26)을 에치백한 후 CMP공정을 실시하여 절연막(21) 상의 질화막(26)을 제거하여 배선용 금속막(24) 상에만 질화막(26) 마스크가 남도록 한다.
이하 첨부된 도면 도3a 내지 도3c를 참조하여 본 발명의 제2 실시예에 따른 반도체 소자의 금속막 패턴 형성 방법을 설명한다.
먼저 도3a에 도시한 바와 같이 반도체 기판(20) 상에 단결정 또는 다결정의 실리콘막(30)을 형성하고 이를 선택적으로 식각하여 실리콘막(30) 패턴을 형성하고, 실리콘막 패턴 측벽에 질화막 스페이서(22)를 형성하고, 실리콘막(30) 패턴에불순물을 이온주입한 다음 절연막(21)을 형성한다
상기 실리콘막(30)은 400 ℃ 내지 1200 ℃ 온도에서 2000 Å 내지 8000 Å 두께로 형성한다. 한편 상기 실리콘막(30)은 도핑된 폴리실리콘막으로 형성할 수도 있으며 이 경우 불순물을 이온주입하는 공정은 생략할 수 있다. 그리고 상기 질화막 스페이서(22) 형성 과정은 전술한 본 발명의 제1 실시예에 따른 질화막 스페이서(22) 형성 과정과 동일하므로 그 상세한 설명은 생략한다.
다음으로 도3b에 도시한 바와 같이 실리콘막(30) 패턴 표면이 노출될 때까지 절연막(22)을 CMP하여 제거한다.
이어서 도3c에 도시한 바와 같이 실리콘막(30) 패턴을 질산, 불산 및 초산의 혼합용액을 이용한 습식식각으로 제거하여 금속막 패턴과 연결될 반도체 기판(20)을 노출시키는 개구부(O)를 형성한다.
이후, 전술한 본 발명의 제1 실시예의 도2a 내지 도2e의 공정을 진행하여 금속막 패턴을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 금속막 패턴 상에 실리사이드를 형성한다음 저압화학기상증착법으로 이용한 질화막 증착 공정을 실시함으로써 금속막의 열적 스트레스를 감소시키고 산화를 효과적으로 방지할 수 있다. 따라서, 워드라인 또는 비트라인 등과 같은 금속막 패턴의 두께를 감소시키지 않을 수 있기 때문에 소자의 안정적 특성을 확보할 수 있다. 또한, 단차 피복 특성이 양호한 저압화학기상증착법으로 질화막을 증착할 수 있어 플라즈마 화학기상증착법을 이용하는 경우와 같이 공정 수가 증가되지 않아 반도체 소자를 보다 용이하게 제조할 수 있다.

Claims (7)

  1. 반도체 소자 제조 방법에 있어서,
    반도체 기판 상부의 절연막 내에 개구부를 형성하여 금속막 패턴과 연결될 하부층을 노출시키는 제1 단계;
    상기 개구부 내에 금속막을 채우는 제2 단계;
    전체 구조 상에 폴리실리콘막을 증착하고 열처리하여 상기 금속막 상에 실리사이드층을 형성하는 제3 단계;
    실리사이드로 변하지 않은 상기 폴리실리콘막을 제거하는 제4 단계; 및
    상기 실리사이드층 상에 질화막 패턴을 형성하는 제5 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 제2 단계는,
    상기 제1 단계가 완료된 전체 구조 상에 상기 금속막을 형성하는 단계; 및
    상기 개구부의 입구의 상기 금속막 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 제5 단계는,
    상기 제4 단계가 완료된 전체 구조 상에 저압화학기상증착법으로 상기 질화막을 형성하는 단계; 및
    상기 절연막이 노출될 때까지 질화막을 식각 또는 화학적기계적 연마로 제거하여 상기 개구부 내의 상기 실리사이드 상에 상기 질화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 금속막은,
    확산방지금속막 및 배선용 금속막의 적층구조로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 제4 단계에서,
    질산, 불산 및 초산의 혼합용액을 이용한 습식식각으로 상기 폴리실리콘막을 제거하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 제1 단계는,
    반도체 기판 상부에 형성된 절연막을 선택적으로 식각하여 상기 개구부를 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 5 항에 있어서,
    상기 제1 단계는
    반도체 기판 상부에 폴리실리콘막 패턴을 형성하는 단계;
    상기 절연막을 형성하여 상기 폴리실리콘막 패턴 형성이 완료된 전체구조를 덮는 단계;
    상기 폴리실리콘막 패턴 표면이 노출될 때까지 상기 절연막을 제거하는 단계; 및
    상기 폴리실리콘막 패턴을 제거하여 상기 개구부를 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
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