KR100680937B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법을 개시하며, 개시된 본 발명에 따른 반도체 소자의 제조 방법은, 비트라인 콘택 에치후 폴리실리콘을 증착하는 단계와, 상기 폴리실리콘을 비트라인 마스크를 이용하여 패터닝하는 단계와, 상기 패터닝된 폴리실리콘 측면에 질화막 스패이서를 형성하는 단계와, 상기 질화막 스패이서들 사이에 비트라인 절연막을 형성하는 단계와, 상기 패터닝된 폴리실리콘을 제거하는 단계와, 상기 패터닝된 폴리실리콘이 제거된 위치에 확산방지 금속막 및 배선용 금속막으로 이루어진 금속 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래의 금속 비트라인 형성 방법에 따른 문제점을 설명하기 위한 공정 단면도
도 2a 내지 도 2d는 본 발명에 의한 금속 비트라인을 형성하기 위한 제조 공정 단면도
* 도면의 주요부분에 대한 부호의 설명 *
1, 10 : 폴리실리콘막 2, 14 : 확산 방지 금속막
3 : 산화된 텅스텐 형상부 4, 16 : 마스크 질화막
5, 11 : 질화막 스패이서 6 : 비트라인 절연막
7 : 폴리실리콘 또는 금속막 플러그 15 : 텅스텐 배선막
8 : 캐패시터 플러그 형성후 플러그막이 텅스텐과 브리지된 형상부
9 : 질화막 스패이서 두께가 얇아 누설 전류가 크게 증가되는 형상부
13 : 폴리실리콘 제거후 형상부
본 발명은 반도체 소자의 금속 비트라인 형성 방법에 관한 것으로, 특히 텅스텐의 산화를 억제함으로써 캐패시터 콘택 형성시 브리지 또는 누설 전류가 증가하는 것을 방지시킨 금속 비트라인 형성 방법에 관한 것이다.
도 1a 및 도 1b는 종래의 일반적인 금속 비트라인 형성에 따른 문제점을 설명하기 위한 단면도이다.
비트라인 콘택 에치후 폴리실리콘(1) 또는 확산방지금속막(2)과 텅스텐을 증착하고 비트라인 마스크를 이용하여 패터닝 한 다음, 질화막(4)를 증착하는 도중 도 1a의 3과 같이 텅스텐이 산화되어 네가티브 슬로프를 형성시킨다. 이후 질화막 스패이서(5)를 형성하면 산화된 텅스텐 형상에 따라 전면 에치되는 경향을 보인다.
그 후, 도 1b와 같이 비트라인 절연막(6)을 증착하고 열처리한 다음, 화학적 기계적 연마하고 난반사 방지막을 증착하고 캐패시터 콘택 에치를 진행하면, 비트라인의 텅스텐이 드러나게 되어 비트라인과 캐패시터간에 브리지가 형성(8)됨으로써 소자 결함(fail)이 발생하거나 질화막 스패이서(3)의 두께가 얇아(도 1b의 9부분) 누설 전류가 크게 증가하는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 비트라인과 캐패시터간의 브리지나 누설 전류가 증가되는 것을 방지시킨 반도체 소자의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 소자의 제조 방법은, 비트라인 콘택 에치후 폴리실리콘을 증착하는 단계와, 상기 폴리실리콘을 비트라인 마스크를 이용하여 패터닝하는 단계와, 상기 패터닝된 폴리실리콘 측면에 질화막 스패이서를 형성하는 단계와, 상기 질화막 스패이서들 사이에 비트라인 절연막을 형성하는 단계와, 상기 패터닝된 폴리실리콘을 제거하는 단계와, 상기 패터닝된 폴리실리콘이 제거된 위치에 확산방지 금속막 및 배선용 금속막으로 이루어진 금속 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
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여기서, 상기 폴리실리콘은 400∼1200℃에서 2000∼8000Å 두께로 증착한 다음 비트라인 마스크를 이용하여 패터닝되고, 상기 질화막 스패이서는 스패이서용 질화막을 저압 또는 플라즈마 증가 방법으로 SixNy, Si-rich SiN, SiON, Si-rich SiON 중의 어느 하나를 400∼1200℃에서 100∼1000Å 두께로 증착하고 전면 에치하여 형성하는 것을 특징으로 한다.
상기 비트라인 절연막은 BPSG, PSG, FSG, PE-TEOS, PE-SiH4, HDP PSG, HDP PSG, APL 옥사이드 중의 어느 하나를 3000∼10000Å 두께로 증착한 후 선택적으로 300∼1000℃로 열처리한 다음, 50∼500nm 크기의 실리카, 세리아 또는 알루미나 계열 산화막 슬러리를 pH 8∼11로 유지하면서 폴리실리콘이 드러날때까지 화학적 기계적 연마하여 형성하는 것을 특징으로 한다.
상기 패터닝된 폴리실리콘은 질산, 불산 및 초산을 혼합하여 습식 식각하여 모두 제거하는 것을 특징으로 한다.
상기 확산방지 금속막은 스퍼터 또는 화학 기상 증착법으로 Ti, TiN, TiAiN, TiSiN, TaN, WN, TiSi2, WSi2를 단일막으로 또는 조합하여 300∼600℃에서 50∼1000Å 두께로 증착하는 과정을 포함하여 형성되고, 상기 배선용 금속막은 스퍼터 또는 화학 기상 증착법으로 텅스텐(W), 알루미늄(Al) 및 구리(Cu) 중의 어느 하나를 300∼600℃에서 500∼5000Å 두께로 증착하는 과정을 포함하여 형성되는 것을 특징으로 한다.
상기 증착된 금속 비트라인을 비트라인 깊이 500∼2000Å 두께의 목표로 리세스 에치백하는 것을 특징으로 한다.
상기 금속 비트라인은 50∼500㎚ 크기의 실리카, 세리아, 알루미나 계열 슬러리를 H2O2, FeNO3와 같은 산화제로 pH 2∼6으로 유지하면서 비트라인 절연막 상부 금속막을 모두 제거한 다음, 500∼2000Å 두께의 목표로 리세스하여 형성하는 것을 특징으로 한다.
삭제
상기 확산방지 금속막 및 배선용 금속막으로 이루어진 금속 비트라인을 형성하는 단계는, 상기 패터닝된 폴리실리콘이 제거된 위치에 확산방지 금속막을 형성하는 단계와, 상기 확산방지 금속막 상에 리세스되게 배선용 금속막을 형성하는 단계와, 상기 배선용 금속막이 형성된 결과물 상에 마스크 질화막을 저압 또는 플라즈마 증가 방법으로 SixNy, Si-rich SiN, SiON, Si-rich(5∼20% Si 함량) SiON 중의 어느 하나를 300∼650℃에서 1000∼4000Å 두께로 증착하고, 증착 두께의 30∼80%를 에치백한 다음, 50∼500㎚ 크기의 실리카, 세리아 또는 알루미나 계열 산화막 슬러리를 pH 8∼11로 유지하면서 비트라인 절연막의 상부 질화막이 모두 제거될 때까지 화학적 기계적 연마하는 단계를 포함하여 형성되는 것을 특징으로 한다.
이하, 본 발명에 따라 금속 비트라인 형성 공정에서 텅스텐 산화를 근본적으로 방지할 수 있는 방법을 첨부 도면을 참조하여 설명하고자 한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2a 내지 도 2d는 본 발명에 의한 금속 비트라인을 형성하기 위한 제조 공정 단면도이다.
비트라인 콘택 에치후 도핑실리콘, 단결정실리콘 또는 폴리실리콘(10)을 400∼1200℃에서 2000∼8000Å 두께로 증착한다. 그 후, 비트라인 마스크를 이용하여 패터닝한 다음, 스패이서용 질화막를 저압(Low Pressure) 방법으로 SixNy, Si-rich SiN, SiON, Si-rich SiON을 100∼1000Å 두께로 증착하여 질화막 스패이서(11)를 형성한다.
비트라인 절연막(12)으로 BPSG, PSG, FSG, PE-TEOS, PE-SiH4, HDP USG, HDP PSG, APL 옥사이드를 3000∼10000Å 두께로 증착하고, 선택적으로 300∼1000℃로 열처리한 다음, 50∼500㎚ 크기의 일반적인 실리카, 세리아, 알루미나 계열 산화막 슬러리를 pH 2∼6으로 유지하면서 폴리실리콘이 드러날 때까지 화학적 기계적 평탄화하고, 패터닝된 폴리실리콘을 질산, 불산 및 초산을 혼합하여 습식 식각하여 제거한다(도 2a 및 도 2b).
그 후, 확산 방지 금속막(14)을 스퍼터 또는 화학 기상 증착법으로 Ti, TiN, TiAiN, TiSiN, TaN, WN, TiSi2, WSi2를 단일막으로 또는 조합하여 300∼600℃에서 50∼1000Å 두께로 증착한다.
그리고, 상기 확산 방지 금속막(14)위에 배선용 금속막(15)을 스퍼터 또는 화학 기상 증착법으로 텅스텐(W), 알루미늄(Al), 구리(Cu) 등을 300∼600℃에서 500∼5000Å 두께로 증착한다. 그 후, 도 2c와 도 2d와 같이 500∼2000Å 두께의 목표로 리세스 에치백하여 금속 배선을 형성하거나 또는 50∼500㎚ 크기의 실리카, 세리아, 알루미나 계열 슬러리를 H2O2, FeNO3와 같은 산화제로 pH 2∼6으로 유지하면서 비트라인 절연막 상부 금속막을 모두 제거한다. 그 후, 500∼2000Å 두께의 목표로 리세스함으로써 금속 배선 비트라인을 형성한다.
그리고, 상기 배선용 금속막(15)위에 마스크 질화막(16)를 스텝 커버리지 특성이 좋은 저압 또는 플라즈마 증가 방법으로 SixNy, Si-rich SiN, SiON, Si-rich(5∼20% Si 함량) SiON 을 300∼650℃에서 1000∼4000Å 두께로 증착한 다음, 50∼500㎚ 크기의 일반적인 실리카, 세리아 또는 알루미나 계열 산화막 슬러리를 pH8∼11로 유지하면서 절연막 상부 마스크 질화막(16)를 직접 연마하거나, 절연막 상부 마스크 질화막(16)를 30∼80% 정도 에치백한 다음, 화학적 기계적 연마하면 금속 비트라인과 캐패시터간의 브리지 형성 또는 누설 전류 증가를 근본적으로 방지할 수 있어 안정된 캐패시터 플러그 형상(17)을 형성할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 금속 비트라인 형성 방법에 의하면, 비트라인 콘택 에치후 폴리실리콘 비트라인을 형성하고 비트라인 절연막 평탄화후 드러난 폴리실리콘을 제거하고 비어있는 비트라인 배선에 확산방지 금속막과 배선용 금속막을 증착하고 리세스한 다음, 마스크 질화막를 증착하고 연마하여 비트라인을 형성함으로써, 비트라인과 캐패시터간 브리지나 누설 전류 증가를 방지시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

  1. 비트라인 콘택 에치후 폴리실리콘을 증착하는 단계와,
    상기 폴리실리콘을 비트라인 마스크를 이용하여 패터닝하는 단계와,
    상기 패터닝된 폴리실리콘 측면에 질화막 스패이서를 형성하는 단계와,
    상기 질화막 스패이서들 사이에 비트라인 절연막을 형성하는 단계와,
    상기 패터닝된 폴리실리콘을 제거하는 단계와,
    상기 패터닝된 폴리실리콘이 제거된 위치에 확산방지 금속막 및 배선용 금속막으로 이루어진 금속 비트라인을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 폴리실리콘은 400∼1200℃에서 2000∼8000Å 두께로 증착한 다음 비트라인 마스크를 이용하여 패터닝되고, 상기 질화막 스패이서는 스패이서용 질화막을 저압 또는 플라즈마 증가 방법으로 SixNy, Si-rich SiN, SiON, Si-rich SiON 중의 어느 하나를 400∼1200℃에서 100∼1000Å 두께로 증착하고 전면 에치하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 비트라인 절연막은 BPSG, PSG, FSG, PE-TEOS, PE-SiH4, HDP PSG, HDP PSG, APL 옥사이드 중의 어느 하나를 3000∼10000Å 두께로 증착한 후 선택적으로 300∼1000℃로 열처리한 다음, 50∼500nm 크기의 실리카, 세리아 또는 알루미나 계열 산화막 슬러리를 pH 8∼11로 유지하면서 폴리실리콘이 드러날때까지 화학적 기계적 연마하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 패터닝된 폴리실리콘은 질산, 불산 및 초산을 혼합하여 습식 식각하여 모두 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 확산방지 금속막은 스퍼터 또는 화학 기상 증착법으로 Ti, TiN, TiAiN, TiSiN, TaN, WN, TiSi2, WSi2를 단일막으로 또는 조합하여 300∼600℃에서 50∼1000Å 두께로 증착하는 과정을 포함하여 형성되고, 상기 배선용 금속막은 스퍼터 또는 화학 기상 증착법으로 텅스텐(W), 알루미늄(Al) 및 구리(Cu) 중의 어느 하나를 300∼600℃에서 500∼5000Å 두께로 증착하는 과정을 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 증착된 금속 비트라인을 비트라인 깊이 500∼2000Å 두께의 목표로 리세스 에치백하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 금속 비트라인은 50∼500㎚ 크기의 실리카, 세리아, 알루미나 계열 슬러리를 H2O2, FeNO3와 같은 산화제로 pH 2∼6으로 유지하면서 비트라인 절연막 상부 금속막을 모두 제거한 다음, 500∼2000Å 두께의 목표로 리세스하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 확산방지 금속막 및 배선용 금속막으로 이루어진 금속 비트라인을 형성하는 단계는,
    상기 패터닝된 폴리실리콘이 제거된 위치에 확산방지 금속막을 형성하는 단계와,
    상기 확산방지 금속막 상에 리세스되게 배선용 금속막을 형성하는 단계와,
    상기 배선용 금속막이 형성된 결과물 상에 마스크 질화막을 저압 또는 플라즈마 증가 방법으로 SixNy, Si-rich SiN, SiON, Si-rich(5∼20% Si 함량) SiON 중의 어느 하나를 300∼650℃에서 1000∼4000Å 두께로 증착하고, 증착 두께의 30∼80%를 에치백한 다음, 50∼500㎚ 크기의 실리카, 세리아 또는 알루미나 계열 산화막 슬러리를 pH 8∼11로 유지하면서 비트라인 절연막의 상부 질화막이 모두 제거될 때까지 화학적 기계적 연마하는 단계를 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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