KR20040008942A - 반도체소자의 형성방법 - Google Patents
반도체소자의 형성방법 Download PDFInfo
- Publication number
- KR20040008942A KR20040008942A KR1020020042683A KR20020042683A KR20040008942A KR 20040008942 A KR20040008942 A KR 20040008942A KR 1020020042683 A KR1020020042683 A KR 1020020042683A KR 20020042683 A KR20020042683 A KR 20020042683A KR 20040008942 A KR20040008942 A KR 20040008942A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- landing plug
- semiconductor device
- poly
- slurry
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 44
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 239000002002 slurry Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000002253 acid Substances 0.000 claims abstract description 7
- 238000000206 photolithography Methods 0.000 claims abstract description 6
- 230000004888 barrier function Effects 0.000 claims abstract description 5
- 239000007800 oxidant agent Substances 0.000 claims description 13
- 230000002378 acidificating effect Effects 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 3
- 238000013313 FeNO test Methods 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 239000000654 additive Substances 0.000 claims description 3
- 230000000996 additive effect Effects 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 238000005498 polishing Methods 0.000 abstract description 6
- 238000009413 insulation Methods 0.000 abstract 2
- 239000000126 substance Substances 0.000 abstract 1
- 239000010408 film Substances 0.000 description 17
- 235000013399 edible fruits Nutrition 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Weting (AREA)
- Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 반도체소자의 형성방법에 관한 것으로, 랜딩 플러그 폴리 형성공정시 산성 슬러리 ( acid slurry ) 를 이용하여 디싱 현상을 최소화시킴으로써 소자의 특성 열화를 방지하고 그에 따른 반도체소자의 수율, 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 반도체소자의 고집적화에 따른 소자의 제조 공정을 용이하게 실시할 수 있도록 하는 랜딩 플러그 폴리 형성방법에 관한 것이다.
일반적으로, 반도체 메모리 소자인 디램은 하나의 트랜지스터와 캐패시터로 형성되고 이들을 구동하기 위하여 비트라인이나 금속배선 등을 필요로 하게 된다.
그러나, 반도체소자가 고집적화됨에 따라 높은 에스펙트비 ( aspect ratio )를 갖는 콘택 공정을 실시하여야 하는 경우가 생긴다.
도시되지 않았으나, 종래기술에 따른 반도체소자의 형성 공정을 설명하면 다음과 같다.
먼저, 반도체기판 상에 활성영역을 정의하는 소자분리막을 형성한다. 이때, 상기 소자분리막은 트렌치형으로 형성한 것이다.
그 다음, 상기 반도체기판 상부에 게이트전극을 형성한다.
이때, 상기 게이트전극은 상부에 하드마스크층이 구비되고, 측벽에 절연막 스페이서가 형성된 것이다.
그 다음, 전체표면상부에 식각장벽층을 형성하고 전체표면상부를 평탄화시키는 하부절연층을 형성한다. 이때, 상기 하부절연층은 산화막으로 형성한 것이다.
그리고, 랜딩 플러그 콘택마스크를 이용한 사진식각공정으로 상기 하부절연층 및 식각장벽층을 식각하여 상기 반도체기판을 노출시키는 랜딩 플러그 콘택홀을 형성한다.
그 다음, 이를 매립하는 플러그 폴리를 형성한다.
그리고, 상기 게이트전극 상측의 하드마스크층을 노출시키는 평탄화식각공정으로 상기 게이트전극 사이의 활성영역을 매립하는 랜딩 플러그 폴리를 형성한다.
이때, 상기 평탄화식각공정은 염기성 슬러리를 이용하여 CMP 공정으로 실시한다.
그리고, 상기 플러그 폴리와 하부절연층이 디싱 ( dishing ) 되되, 상기 하부절연층이 더 많이 디싱된다.
따라서, 상기 하부절연층의 디싱 부분에 다른 산화막을 증착하여야 하고, 상기 디싱된 부분에 CMP 공정시 유발되는 연마 잔류물이 빠지게 되어 후속 세정 ( cleaning ) 공정시 제거되지 않는다.
이는 후속 콘택 공정시 콘택플러그 사이를 브릿지 ( bridge ) 시킨다.
도 1a 및 도 1b 는 종래기술에 따라 랜딩 플러그 폴리를 형성한 것을 도시한 단면 및 평면 셈사진으로서, 하부절연층인 산화막 상부에 더 많은 디싱 현상이 유발된 것을 도시한다.
도 1a 를 참조하면, 우측에 도시된 바와 같이 화살표가 가리키는 부분이 두껍게 도시된 부분이 산화막의 디싱 현상이 유발된 부분을 도시하고, 그 두께가 얇게 도시된 부분이 도전층인 랜딩 플러그 폴리가 디싱된 부분을 도시한다.
도 1b 를 참조하면, 산화막의 과도한 디싱 현상으로 인한 랜딩 플러그 폴리의 손상된 부분이 중앙부에 도시된 것이다.
상기한 바와 같이 종래기술에 따른 반도체소자의 형성방법은, 랜딩 플러그 폴리를 형성하기 위한 CMP 공정시 유발되는 디싱 현상으로 소자의 수율, 특성 및 신뢰성이 저하되고 그에 따른 소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 랜딩 플러그 폴리 형성공정시 산성 슬러리를 이용하여 디싱 현상을 최소화시킴으로써 소자의 특성 열화를 방지하고 그에 따른 반도체소자의 수율, 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 평면 및 단면 셈사진.
도 2 내지 도 6 은 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도 및 셈사진.
도 7a 내지 도 7c 은 본 발명에 따른 반도체소자의 단면 및 평면 셈사진.
도 8 은 본 발명에 따른 슬러리에 산화제를 첨가하여 웨이퍼에서 박막의 연마속도를 평가한 데이터를 도시한 표와 그에 따른 그래프.
< 도면의 주요 부분에 대한 부호의 설명 >
11 : 반도체기판13 : 소자분리막
15 : 폴리사이드층17 : 하드마스크층
19 : 절연막 스페이서21 : 하부절연층
23 : 랜딩 플러그 콘택홀25 : 플러그 폴리
27 : 랜딩 플러그 폴리
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,
하드마스크층이 구비되는 게이트전극이 형성된 하부절연층을 형성하는 공정과,
랜딩 플러그 콘택마스크를 이용한 사진식각공정으로 상기 반도체기판을 노출시키는 랜딩 플러그 콘택홀을 형성하는 공정과,
상기 랜딩 플러그 콘택홀을 포함한 전체표면상부에 플러그 폴리를 증착하는 공정과,
상기 게이트전극 상측의 하드마스크층을 식각 장벽으로 하는 CMP 공정으로 평탄화 식각하여 랜딩 플러그 폴리를 형성하되, 상기 CMP 공정시 산성계 슬러리를 이용하여 실시하는 공정을 포함하는 것과,
상기 산성계 슬러리는 2 ∼ 7 pH 인 것과,
상기 산성계 슬러리는 0.1 ∼ 10 vol%의 산화제가 첨가되되,
상기 산화제는 H2O2, H5IO6, FeNO3및 이들의 혼합물로 이루어진 군에서 선택된 임의의 한가지가 사용하는 것과,
상기 산성계 슬러리는 SiO2, CeO2, ZrO2, Al2O3및 이들의 조합으로 이루어지는 군에서 선택되는 임의의 한가지를 첨가제 ( abrasive ) 로 사용한 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2 내지 도 6 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도이다. 여기서, 도 5 는 도 4의 평면 및 단면을 도시한 셈사진으로서, 좌측은 "T" 자 형으로 랜딩 플러그 콘택홀을 매립하는 플러그 폴리를 형성한 것을 도시한 평면이고, 우측은 3개의 콘택 영역에 접속되는 플러그 폴리가 도시되도록 상기 평면 셈사진의 좌측에서 우측으로 절단된 단면을 도시한 것이다.
도 2 및 도 3 을 참조하면, 반도체기판(11) 상에 활성영역을 정의하는 소자분리막(13)을 형성한다. 이때, 상기 소자분리막(13)은 트렌치형으로 형성한 것이다.
그 다음, 상기 반도체기판(11) 상부에 게이트산화막(도시안됨) 및 게이트전극을 형성한다.
이때, 상기 게이트전극은 폴리사이드층(15), 하드마스크층(17) 및 반사방지막(도시안됨)을 적층하고 이를 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 패터닝하여 형성한 것이다. 여기서, 상기 하드마스크층(17)은 질화막으로형성하고, 상기 반사방지막은 SiON이나 유기박막으로 형성한다.
그 다음, 상기 게이트전극 측벽에 절연막 스페이서(19)를 형성한다. 이때, 절연막 스페이서(19)는 질화막으로 형성한다.
그리고, 전체표면상부를 평탄화시키는 하부절연층(21)을 형성한다. 이때, 상기 하부절연층(21)은 BPSG ( boro phospho silicate glass ) 와 같이 유동성이 우수한 절연물질로 형성하거나, HDP ( high density plasma ) 산화막 ( 이하에서 "HDP"라 함 ) 으로 형성한다.
도 4를 참조하면, 랜딩 플러그 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 반도체기판(31)의 활성영역을 노출시키는 랜딩 플러그 콘택홀(23)을 형성한다. 이때, 상기 랜딩 플러그 콘택마스크는 "T" 자 활성영역과 같은 형태로 형성된 것이다.
그리고, 상기 랜딩 플러그 콘택홀(23)을 매립하는 플러그 폴리(25)를 형성한다.
도 6을 참조하면, CMP 공정으로 상기 플러그 폴리(25) 및 하부절연층(21)을 평탄화 식각하여 랜딩 플러그 폴리(27)를 형성한다.
이때, 상기 CMP 공정은 산화막과 플러그 폴리간의 연마 선택비가 상대적으로 낮은 산성계 슬러리에 산화제를 첨가하여 산화막과 플러그 폴리간의 역선택비를 구현하여 상기 재료에서 발생되는 디싱 현상을 최소화하여 실시한 것이다.
상기 산성계 슬러리는 2 ∼ 7 pH 이고, 0.1 ∼ 10 vol%의 산화제가 첨가된 것이다.
여기서, 상기 산화제는 상기 랜딩 플러그 폴리(27)의 연마를 촉진시키는 역할을 하며 H2O2, H5IO6, FeNO3및 이들의 혼합물로 이루어진 군에서 선택된 임의의 한가지사 사용된다.
또한, 상기 산성계 슬러리는 SiO2, CeO2, ZrO2, Al2O3및 이들의 조합으로 이루어지는 군에서 선택되는 임의의 한가지를 첨가제 ( abrasive ) 로 사용한 것이다.
도 7a 내지 도 7c 는 본 발명에 따라 형성된 랜딩 플러그 폴리의 단면 및 평면을 도시한 셈사진이다.
상기 도 7a 는 상기 도 6 의 랜딩 플러그 폴리를 도시한 것이고, 상기 도 7b 는 상기 7a 의 하부절연층 부분을 확대하여 도시한 것이며, 상기 도 7c 는 상기 본 발명에 따른 랜딩 플러그 폴리 형성후의 평면을 도시한 것이다.
여기서, 상기한 셈 사진을 상기 도 1a 및 도 1b 의 셈사진과 비교하면, 단면에서 디싱현상이 거의 유발되지 않았음을 알 수 있으며, 평면 상에서 손상된 부분이 없음을 알 수 있다.
도 8 은 본 발명에 따른 슬러리에 산화제를 첨가하는 경우와 첨가하지 않는 경우 웨이퍼에서 박막의 연마속도를 평가한 데이터를 도시한 표와 그에 따른 그래프를 도시한 것이다.
도 8을 참조하면, 첫번째(1st)로 과수를 산화제로 첨가하지 않은 산성 슬러리를 이용하여 CMP 를 두 번 실시하는 경우 HDP/폴리실리콘의 식각정도가 각각2609/1821 Å, 2620/1342 Å 을 기록하여 HDP/폴리실리콘의 식각선택비가 각각 1.43 와 1.95 로서, 그 차이가 큼을 나타난다.
두번째(2nd)로 과수를 산화제로 첨가한 산성 슬러리를 이용하여 CMP 를 두 번 실시하는 경우 HDP/폴리실리콘의 식각정도가 각각 1437/5292 Å, 1429/5684 Å 을 기록하여 HDP/폴리실리콘의 식각선택비가 각각 0.27 과 0.25 로서, 그 차이가 거의 없음을 알 수 있다. 여기서, 상기 과수를 첨가하는 경우는 슬러리에 사용되는 물 30 wt% 를 100이라 할 때 6wt% 의 과수를 첨가하여 실시한 것이다.
상기한 바와 같이 과수를 산화제로 첨가하지 않는 경우에 비하여 과수를 산화제로 첨가하는 경우, 균일한 식각선택비 차이를 가질 뿐만 아니라 HDP 에 대한 폴리실리콘의 식각 정도가 두 배 이상되어 폴리실리콘만의 식각이 용이함을 알 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법은, 산성계 슬러리를 이용하여 플러그 폴리를 CMP 하여 플러그 폴리와 하부절연층의 디싱 현상을 최소함으로써 소자의 특성 열화를 방지하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키며 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.
Claims (5)
- 하드마스크층이 구비되는 게이트전극이 형성된 하부절연층을 형성하는 공정과,랜딩 플러그 콘택마스크를 이용한 사진식각공정으로 상기 반도체기판을 노출시키는 랜딩 플러그 콘택홀을 형성하는 공정과,상기 랜딩 플러그 콘택홀을 포함한 전체표면상부에 플러그 폴리를 증착하는 공정과,상기 게이트전극 상측의 하드마스크층을 식각 장벽으로 하는 CMP 공정으로 평탄화 식각하여 랜딩 플러그 폴리를 형성하되, 상기 CMP 공정시 산성계 슬러리를 이용하여 실시하는 공정을 포함하는 반도체소자의 형성방법.
- 제 1 항에 있어서,상기 산성계 슬러리는 2 ∼ 7 pH 인 것을 특징으로 하는 반도체소자의 형성방법.
- 제 1 항에 있어서,상기 산성계 슬러리는 0.1 ∼ 10 vol%의 산화제가 첨가된 것을 특징으로 하는 반도체소자의 형성방법.
- 제 3 항에 있어서,상기 산화제는 H2O2, H5IO6, FeNO3및 이들의 혼합물로 이루어진 군에서 선택된 임의의 한가지가 사용하는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 1 항에 있어서,상기 산성계 슬러리는 SiO2, CeO2, ZrO2, Al2O3및 이들의 조합으로 이루어지는 군에서 선택되는 임의의 한가지를 첨가제 ( abrasive ) 로 사용한 것을 특징으로 하는 반도체소자의 형성방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020042683A KR100546133B1 (ko) | 2002-07-19 | 2002-07-19 | 반도체소자의 형성방법 |
| TW092117815A TWI249198B (en) | 2002-07-19 | 2003-06-30 | Methods for manufacturing contact plugs of semiconductor device |
| CNB031484506A CN1272845C (zh) | 2002-07-19 | 2003-06-30 | 制造半导体器件接触插塞的方法 |
| US10/609,505 US20040014321A1 (en) | 2002-07-19 | 2003-06-30 | Methods for manufacturing contact plugs for semiconductor devices |
| JP2003188298A JP2004056130A (ja) | 2002-07-19 | 2003-06-30 | 半導体素子のコンタクトプラグの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020042683A KR100546133B1 (ko) | 2002-07-19 | 2002-07-19 | 반도체소자의 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040008942A true KR20040008942A (ko) | 2004-01-31 |
| KR100546133B1 KR100546133B1 (ko) | 2006-01-24 |
Family
ID=29997527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020042683A KR100546133B1 (ko) | 2002-07-19 | 2002-07-19 | 반도체소자의 형성방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20040014321A1 (ko) |
| JP (1) | JP2004056130A (ko) |
| KR (1) | KR100546133B1 (ko) |
| CN (1) | CN1272845C (ko) |
| TW (1) | TWI249198B (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100461373C (zh) * | 2004-05-20 | 2009-02-11 | 中芯国际集成电路制造(上海)有限公司 | 化学机械抛光用于接合多晶硅插拴制造方法及其结构 |
| KR100670706B1 (ko) * | 2004-06-08 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성 방법 |
| JP2006005237A (ja) * | 2004-06-18 | 2006-01-05 | Sharp Corp | 半導体装置の製造方法 |
| CN100437929C (zh) * | 2004-08-04 | 2008-11-26 | 探微科技股份有限公司 | 蚀刻具不同深宽比的孔洞的方法 |
| KR100699865B1 (ko) * | 2005-09-28 | 2007-03-28 | 삼성전자주식회사 | 화학기계적 연마를 이용한 자기 정렬 콘택 패드 형성 방법 |
| KR100945227B1 (ko) * | 2006-09-28 | 2010-03-03 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성방법 |
| JP2008264952A (ja) * | 2007-04-23 | 2008-11-06 | Shin Etsu Chem Co Ltd | 多結晶シリコン基板の平面研磨加工方法 |
| US20090056744A1 (en) * | 2007-08-29 | 2009-03-05 | Micron Technology, Inc. | Wafer cleaning compositions and methods |
| CN102479695B (zh) * | 2010-11-29 | 2014-03-19 | 中国科学院微电子研究所 | 提高金属栅化学机械平坦化工艺均匀性的方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4202424B2 (ja) * | 1996-07-25 | 2008-12-24 | イーケイシー テクノロジー インコーポレイテッド | 化学機械研磨組成物及び化学機械研磨方法 |
| KR100239903B1 (ko) * | 1997-06-30 | 2000-01-15 | 김영환 | 반도체장치의 금속배선 형성방법 |
| US6607955B2 (en) * | 1998-07-13 | 2003-08-19 | Samsung Electronics Co., Ltd. | Method of forming self-aligned contacts in a semiconductor device |
| US6206756B1 (en) * | 1998-11-10 | 2001-03-27 | Micron Technology, Inc. | Tungsten chemical-mechanical polishing process using a fixed abrasive polishing pad and a tungsten layer chemical-mechanical polishing solution specifically adapted for chemical-mechanical polishing with a fixed abrasive pad |
| JP2000245985A (ja) * | 1999-02-26 | 2000-09-12 | Tokai Ind Sewing Mach Co Ltd | ミシンの動力伝達装置 |
| KR100343391B1 (ko) * | 1999-11-18 | 2002-08-01 | 삼성전자 주식회사 | 화학 및 기계적 연마용 비선택성 슬러리 및 그제조방법과, 이를 이용하여 웨이퍼상의 절연층 내에플러그를 형성하는 방법 |
| US6468910B1 (en) * | 1999-12-08 | 2002-10-22 | Ramanathan Srinivasan | Slurry for chemical mechanical polishing silicon dioxide |
| KR100553517B1 (ko) * | 1999-12-22 | 2006-02-20 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 콘택 플러그 형성 방법 |
| JP2001187878A (ja) * | 1999-12-28 | 2001-07-10 | Nec Corp | 化学的機械的研磨用スラリー |
| KR100352909B1 (ko) * | 2000-03-17 | 2002-09-16 | 삼성전자 주식회사 | 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체 |
| US6348395B1 (en) * | 2000-06-07 | 2002-02-19 | International Business Machines Corporation | Diamond as a polish-stop layer for chemical-mechanical planarization in a damascene process flow |
| JP3768402B2 (ja) * | 2000-11-24 | 2006-04-19 | Ｎｅｃエレクトロニクス株式会社 | 化学的機械的研磨用スラリー |
| KR100709447B1 (ko) * | 2001-06-29 | 2007-04-18 | 주식회사 하이닉스반도체 | 반도체소자의 형성방법 |
| US6635576B1 (en) * | 2001-12-03 | 2003-10-21 | Taiwan Semiconductor Manufacturing Company | Method of fabricating borderless contact using graded-stair etch stop layers |
-
2002
- 2002-07-19 KR KR1020020042683A patent/KR100546133B1/ko not_active IP Right Cessation
-
2003
- 2003-06-30 CN CNB031484506A patent/CN1272845C/zh not_active Expired - Fee Related
- 2003-06-30 JP JP2003188298A patent/JP2004056130A/ja active Pending
- 2003-06-30 US US10/609,505 patent/US20040014321A1/en not_active Abandoned
- 2003-06-30 TW TW092117815A patent/TWI249198B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004056130A (ja) | 2004-02-19 |
| KR100546133B1 (ko) | 2006-01-24 |
| CN1272845C (zh) | 2006-08-30 |
| TWI249198B (en) | 2006-02-11 |
| US20040014321A1 (en) | 2004-01-22 |
| TW200409228A (en) | 2004-06-01 |
| CN1469454A (zh) | 2004-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI249774B (en) | Forming method of self-aligned contact for semiconductor device | |
| US8697525B2 (en) | Semiconductor device and method for fabricating the same | |
| US8153489B2 (en) | Method for fabricating semiconductor device with buried gates | |
| KR100781547B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100587635B1 (ko) | 반도체소자의 제조 방법 | |
| US20190221570A1 (en) | Semiconductor device and method for fabricating the same | |
| US20020064968A1 (en) | Methods of fabricating integrated circuit devices having spin on glass (SOG) insulating layers and integrated circuit devices fabricated thereby | |
| KR100546133B1 (ko) | 반도체소자의 형성방법 | |
| JP6510678B2 (ja) | 予備パターン化された底部電極及び酸化障壁上に強誘電体ランダムアクセスメモリを製造する方法 | |
| US6723655B2 (en) | Methods for fabricating a semiconductor device | |
| KR100505450B1 (ko) | 다마신 공정을 이용한 반도체소자 제조 방법 | |
| US20040123528A1 (en) | CMP slurry for semiconductor device, and method for manufacturing semiconductor device using the same | |
| KR100667653B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100756788B1 (ko) | 반도체 소자의 제조방법 | |
| KR100927777B1 (ko) | 메모리 소자의 제조방법 | |
| US7037821B2 (en) | Method for forming contact of semiconductor device | |
| JP2006148052A (ja) | 半導体素子の格納電極形成方法 | |
| KR20070109483A (ko) | 플래쉬 메모리 소자의 소자분리막 제조 방법 | |
| KR100582370B1 (ko) | 다마신공정을 이용한 게이트전극의 제조 방법 | |
| US7508029B2 (en) | Semiconductor device and method for fabricating the same | |
| KR100649824B1 (ko) | 반도체소자의 콘택플러그 형성방법 | |
| KR20080084293A (ko) | 반도체 소자의 제조방법 | |
| KR100527590B1 (ko) | 반도체소자의 콘택플러그 형성방법 | |
| KR100849773B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20050064587A (ko) | 반도체 소자 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111221 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20121224 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |