KR20040008942A - 반도체소자의 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 형성방법에 관한 것으로, 랜딩 플러그 폴리 형성공정시 산성 슬러리 ( acid slurry ) 를 이용하여 디싱 현상을 최소화시킴으로써 소자의 특성 열화를 방지하고 그에 따른 반도체소자의 수율, 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 반도체소자의 고집적화에 따른 소자의 제조 공정을 용이하게 실시할 수 있도록 하는 랜딩 플러그 폴리 형성방법에 관한 것이다.
일반적으로, 반도체 메모리 소자인 디램은 하나의 트랜지스터와 캐패시터로 형성되고 이들을 구동하기 위하여 비트라인이나 금속배선 등을 필요로 하게 된다.
그러나, 반도체소자가 고집적화됨에 따라 높은 에스펙트비 ( aspect ratio )를 갖는 콘택 공정을 실시하여야 하는 경우가 생긴다.
도시되지 않았으나, 종래기술에 따른 반도체소자의 형성 공정을 설명하면 다음과 같다.
먼저, 반도체기판 상에 활성영역을 정의하는 소자분리막을 형성한다. 이때, 상기 소자분리막은 트렌치형으로 형성한 것이다.
그 다음, 상기 반도체기판 상부에 게이트전극을 형성한다.
이때, 상기 게이트전극은 상부에 하드마스크층이 구비되고, 측벽에 절연막 스페이서가 형성된 것이다.
그 다음, 전체표면상부에 식각장벽층을 형성하고 전체표면상부를 평탄화시키는 하부절연층을 형성한다. 이때, 상기 하부절연층은 산화막으로 형성한 것이다.
그리고, 랜딩 플러그 콘택마스크를 이용한 사진식각공정으로 상기 하부절연층 및 식각장벽층을 식각하여 상기 반도체기판을 노출시키는 랜딩 플러그 콘택홀을 형성한다.
그 다음, 이를 매립하는 플러그 폴리를 형성한다.
그리고, 상기 게이트전극 상측의 하드마스크층을 노출시키는 평탄화식각공정으로 상기 게이트전극 사이의 활성영역을 매립하는 랜딩 플러그 폴리를 형성한다.
이때, 상기 평탄화식각공정은 염기성 슬러리를 이용하여 CMP 공정으로 실시한다.
그리고, 상기 플러그 폴리와 하부절연층이 디싱 ( dishing ) 되되, 상기 하부절연층이 더 많이 디싱된다.
따라서, 상기 하부절연층의 디싱 부분에 다른 산화막을 증착하여야 하고, 상기 디싱된 부분에 CMP 공정시 유발되는 연마 잔류물이 빠지게 되어 후속 세정 ( cleaning ) 공정시 제거되지 않는다.
이는 후속 콘택 공정시 콘택플러그 사이를 브릿지 ( bridge ) 시킨다.
도 1a 및 도 1b 는 종래기술에 따라 랜딩 플러그 폴리를 형성한 것을 도시한 단면 및 평면 셈사진으로서, 하부절연층인 산화막 상부에 더 많은 디싱 현상이 유발된 것을 도시한다.
도 1a 를 참조하면, 우측에 도시된 바와 같이 화살표가 가리키는 부분이 두껍게 도시된 부분이 산화막의 디싱 현상이 유발된 부분을 도시하고, 그 두께가 얇게 도시된 부분이 도전층인 랜딩 플러그 폴리가 디싱된 부분을 도시한다.
도 1b 를 참조하면, 산화막의 과도한 디싱 현상으로 인한 랜딩 플러그 폴리의 손상된 부분이 중앙부에 도시된 것이다.
상기한 바와 같이 종래기술에 따른 반도체소자의 형성방법은, 랜딩 플러그 폴리를 형성하기 위한 CMP 공정시 유발되는 디싱 현상으로 소자의 수율, 특성 및 신뢰성이 저하되고 그에 따른 소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 랜딩 플러그 폴리 형성공정시 산성 슬러리를 이용하여 디싱 현상을 최소화시킴으로써 소자의 특성 열화를 방지하고 그에 따른 반도체소자의 수율, 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 평면 및 단면 셈사진.
도 2 내지 도 6 은 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도 및 셈사진.
도 7a 내지 도 7c 은 본 발명에 따른 반도체소자의 단면 및 평면 셈사진.
도 8 은 본 발명에 따른 슬러리에 산화제를 첨가하여 웨이퍼에서 박막의 연마속도를 평가한 데이터를 도시한 표와 그에 따른 그래프.
< 도면의 주요 부분에 대한 부호의 설명 >
11 : 반도체기판13 : 소자분리막
15 : 폴리사이드층17 : 하드마스크층
19 : 절연막 스페이서21 : 하부절연층
23 : 랜딩 플러그 콘택홀25 : 플러그 폴리
27 : 랜딩 플러그 폴리
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,
하드마스크층이 구비되는 게이트전극이 형성된 하부절연층을 형성하는 공정과,
랜딩 플러그 콘택마스크를 이용한 사진식각공정으로 상기 반도체기판을 노출시키는 랜딩 플러그 콘택홀을 형성하는 공정과,
상기 랜딩 플러그 콘택홀을 포함한 전체표면상부에 플러그 폴리를 증착하는 공정과,
상기 게이트전극 상측의 하드마스크층을 식각 장벽으로 하는 CMP 공정으로 평탄화 식각하여 랜딩 플러그 폴리를 형성하되, 상기 CMP 공정시 산성계 슬러리를 이용하여 실시하는 공정을 포함하는 것과,
상기 산성계 슬러리는 2 ∼ 7 pH 인 것과,
상기 산성계 슬러리는 0.1 ∼ 10 vol%의 산화제가 첨가되되,
상기 산화제는 H2O2, H5IO6, FeNO3및 이들의 혼합물로 이루어진 군에서 선택된 임의의 한가지가 사용하는 것과,
상기 산성계 슬러리는 SiO2, CeO2, ZrO2, Al2O3및 이들의 조합으로 이루어지는 군에서 선택되는 임의의 한가지를 첨가제 ( abrasive ) 로 사용한 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2 내지 도 6 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도이다. 여기서, 도 5 는 도 4의 평면 및 단면을 도시한 셈사진으로서, 좌측은 "T" 자 형으로 랜딩 플러그 콘택홀을 매립하는 플러그 폴리를 형성한 것을 도시한 평면이고, 우측은 3개의 콘택 영역에 접속되는 플러그 폴리가 도시되도록 상기 평면 셈사진의 좌측에서 우측으로 절단된 단면을 도시한 것이다.
도 2 및 도 3 을 참조하면, 반도체기판(11) 상에 활성영역을 정의하는 소자분리막(13)을 형성한다. 이때, 상기 소자분리막(13)은 트렌치형으로 형성한 것이다.
그 다음, 상기 반도체기판(11) 상부에 게이트산화막(도시안됨) 및 게이트전극을 형성한다.
이때, 상기 게이트전극은 폴리사이드층(15), 하드마스크층(17) 및 반사방지막(도시안됨)을 적층하고 이를 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 패터닝하여 형성한 것이다. 여기서, 상기 하드마스크층(17)은 질화막으로형성하고, 상기 반사방지막은 SiON이나 유기박막으로 형성한다.
그 다음, 상기 게이트전극 측벽에 절연막 스페이서(19)를 형성한다. 이때, 절연막 스페이서(19)는 질화막으로 형성한다.
그리고, 전체표면상부를 평탄화시키는 하부절연층(21)을 형성한다. 이때, 상기 하부절연층(21)은 BPSG ( boro phospho silicate glass ) 와 같이 유동성이 우수한 절연물질로 형성하거나, HDP ( high density plasma ) 산화막 ( 이하에서 "HDP"라 함 ) 으로 형성한다.
도 4를 참조하면, 랜딩 플러그 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 반도체기판(31)의 활성영역을 노출시키는 랜딩 플러그 콘택홀(23)을 형성한다. 이때, 상기 랜딩 플러그 콘택마스크는 "T" 자 활성영역과 같은 형태로 형성된 것이다.
그리고, 상기 랜딩 플러그 콘택홀(23)을 매립하는 플러그 폴리(25)를 형성한다.
도 6을 참조하면, CMP 공정으로 상기 플러그 폴리(25) 및 하부절연층(21)을 평탄화 식각하여 랜딩 플러그 폴리(27)를 형성한다.
이때, 상기 CMP 공정은 산화막과 플러그 폴리간의 연마 선택비가 상대적으로 낮은 산성계 슬러리에 산화제를 첨가하여 산화막과 플러그 폴리간의 역선택비를 구현하여 상기 재료에서 발생되는 디싱 현상을 최소화하여 실시한 것이다.
상기 산성계 슬러리는 2 ∼ 7 pH 이고, 0.1 ∼ 10 vol%의 산화제가 첨가된 것이다.
여기서, 상기 산화제는 상기 랜딩 플러그 폴리(27)의 연마를 촉진시키는 역할을 하며 H2O2, H5IO6, FeNO3및 이들의 혼합물로 이루어진 군에서 선택된 임의의 한가지사 사용된다.
또한, 상기 산성계 슬러리는 SiO2, CeO2, ZrO2, Al2O3및 이들의 조합으로 이루어지는 군에서 선택되는 임의의 한가지를 첨가제 ( abrasive ) 로 사용한 것이다.
도 7a 내지 도 7c 는 본 발명에 따라 형성된 랜딩 플러그 폴리의 단면 및 평면을 도시한 셈사진이다.
상기 도 7a 는 상기 도 6 의 랜딩 플러그 폴리를 도시한 것이고, 상기 도 7b 는 상기 7a 의 하부절연층 부분을 확대하여 도시한 것이며, 상기 도 7c 는 상기 본 발명에 따른 랜딩 플러그 폴리 형성후의 평면을 도시한 것이다.
여기서, 상기한 셈 사진을 상기 도 1a 및 도 1b 의 셈사진과 비교하면, 단면에서 디싱현상이 거의 유발되지 않았음을 알 수 있으며, 평면 상에서 손상된 부분이 없음을 알 수 있다.
도 8 은 본 발명에 따른 슬러리에 산화제를 첨가하는 경우와 첨가하지 않는 경우 웨이퍼에서 박막의 연마속도를 평가한 데이터를 도시한 표와 그에 따른 그래프를 도시한 것이다.
도 8을 참조하면, 첫번째(1st)로 과수를 산화제로 첨가하지 않은 산성 슬러리를 이용하여 CMP 를 두 번 실시하는 경우 HDP/폴리실리콘의 식각정도가 각각2609/1821 Å, 2620/1342 Å 을 기록하여 HDP/폴리실리콘의 식각선택비가 각각 1.43 와 1.95 로서, 그 차이가 큼을 나타난다.
두번째(2nd)로 과수를 산화제로 첨가한 산성 슬러리를 이용하여 CMP 를 두 번 실시하는 경우 HDP/폴리실리콘의 식각정도가 각각 1437/5292 Å, 1429/5684 Å 을 기록하여 HDP/폴리실리콘의 식각선택비가 각각 0.27 과 0.25 로서, 그 차이가 거의 없음을 알 수 있다. 여기서, 상기 과수를 첨가하는 경우는 슬러리에 사용되는 물 30 wt% 를 100이라 할 때 6wt% 의 과수를 첨가하여 실시한 것이다.
상기한 바와 같이 과수를 산화제로 첨가하지 않는 경우에 비하여 과수를 산화제로 첨가하는 경우, 균일한 식각선택비 차이를 가질 뿐만 아니라 HDP 에 대한 폴리실리콘의 식각 정도가 두 배 이상되어 폴리실리콘만의 식각이 용이함을 알 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법은, 산성계 슬러리를 이용하여 플러그 폴리를 CMP 하여 플러그 폴리와 하부절연층의 디싱 현상을 최소함으로써 소자의 특성 열화를 방지하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키며 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.
Claims (5)
- 하드마스크층이 구비되는 게이트전극이 형성된 하부절연층을 형성하는 공정과,랜딩 플러그 콘택마스크를 이용한 사진식각공정으로 상기 반도체기판을 노출시키는 랜딩 플러그 콘택홀을 형성하는 공정과,상기 랜딩 플러그 콘택홀을 포함한 전체표면상부에 플러그 폴리를 증착하는 공정과,상기 게이트전극 상측의 하드마스크층을 식각 장벽으로 하는 CMP 공정으로 평탄화 식각하여 랜딩 플러그 폴리를 형성하되, 상기 CMP 공정시 산성계 슬러리를 이용하여 실시하는 공정을 포함하는 반도체소자의 형성방법.
- 제 1 항에 있어서,상기 산성계 슬러리는 2 ∼ 7 pH 인 것을 특징으로 하는 반도체소자의 형성방법.
- 제 1 항에 있어서,상기 산성계 슬러리는 0.1 ∼ 10 vol%의 산화제가 첨가된 것을 특징으로 하는 반도체소자의 형성방법.
- 제 3 항에 있어서,상기 산화제는 H2O2, H5IO6, FeNO3및 이들의 혼합물로 이루어진 군에서 선택된 임의의 한가지가 사용하는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 1 항에 있어서,상기 산성계 슬러리는 SiO2, CeO2, ZrO2, Al2O3및 이들의 조합으로 이루어지는 군에서 선택되는 임의의 한가지를 첨가제 ( abrasive ) 로 사용한 것을 특징으로 하는 반도체소자의 형성방법.
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