KR100756788B1 - 반도체 소자의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000010410 layer Substances 0.000 claims abstract description 74
- 239000011229 interlayer Substances 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims description 10
- 238000000206 photolithography Methods 0.000 claims description 7
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 6
- 239000005360 phosphosilicate glass Substances 0.000 claims description 6
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 230000001052 transient effect Effects 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000003990 capacitor Substances 0.000 abstract description 13
- 238000002955 isolation Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01—ELECTRIC ELEMENTS
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 캐패시터의 축전용량을 증가시키기 위해, 저장전극 콘택영역에 캐패시터를 형성하여 2중 구조의 캐패시터를 형성함으로써 전체 캐패시터의 높이를 증가시켜 캐패시터 축전용량을 증가시킬 수 있는 기술이다.
저장전극, MPS
Description
도 1은 종래기술에 따른 반도체 소자를 도시한 측면 및 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 도시한 측면 및 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
113 : 소자분리막 115 : 게이트
117 : 랜딩플러그 121 : 비트라인 콘택 플러그
123 : 비트라인 127 : 제 1 저장전극용 트렌치
129 : 식각정지막 131 : 제 1 저장전극용 절연막
133 : 제 2 저장전극용 절연막 135 : 제 2 저장전극용 트렌치
137a : 제 1 저장전극 137b : 제 2 저장전극
139 : MPS층 141 : 상부전극
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 디램(DRAM) 등의 메 모리 제품에서 주로 사용되는 캐패시터 제조방법에 관한 것이다.
디램(DRAM)의 기억매체로 사용되는 캐패시터의 축전용량은 유전체의 유전율, 유전체의 두께 및 전극의 면적에 의해 결정되며, 유전체의 유전율과 전극의 면적에 비례하고 유전체의 두께에 반비례한다.
최근에는 캐패시터의 축전용량을 늘리는 방법으로 캐패시터의 높이를 증가시키는 방법과 유전율이 높은 유전체를 사용하는 방법을 적용하고 있다.
도 1은 종래기술에 따른 반도체 소자를 도시한 측면 및 단면도로서, (ⅰ)은 측면도이고, (ⅱ)는 단면도이다.
도 1을 참조하면, 소자분리막(13)이 구비된 반도체 기판(11) 상부에 게이트(15)를 형성한다.
그 다음, 비트라인 콘택 및 저장전극 콘택 예정영역에 접속되는 랜딩플러그(17)를 형성한다.
그 다음, 전체 표면 상부에 비트라인 콘택플러그(21)을 포함하는 제 1 층간절연막(19)을 형성한다.
그 다음, 상기 비트라인 콘택플러그(21)와 접속되는 비트라인(23)을 형성하고, 상기 비트라인(23) 상부에 제 2 층간절연막(25)을 형성한다.
그 다음, 상기 제 2 층간절연막(25) 및 상기 제 1 층간절연막(19)을 통하여 상기 랜딩플러그(17)와 접속되는 저장전극 콘택플러그(27)를 형성한다.
그 다음, 전체 표면 상부에 제 3 층간절연막(29)을 형성하고, 저장전극 마스크를 이용한 사진 식각공정으로 상기 제 3 층간절연막(29)을 식각하여 트렌치(미도 시)를 형성한다.
그 다음, 상기 트렌치를 포함한 상기 제 3 층간절연막(29) 상에 저장전극용 도전막을 형성하고, 식각하여 저장전극(31)을 형성한다.
그 다음, 상기 저장전극(31) 내측에 MPS(Metastable Poly Silicon)층(33)을 성장시킨다.
그 다음, 상기 MPS층(33) 상부에 유전체막(미도시)과 상부전극(35)을 순차적으로 형성한다.
그 다음, 상기 상부전극(35) 상에 제 4 층간절연막(37)을 형성하여 캐패시터를 완성한다.
상술한 종래기술에 따른 반도체 소자의 제조방법은, 캐패시터의 축전용량을 늘리기 위해 상기 저장전극(29)의 높이를 증가시키는 경우 상기 저장전극(29)이 하부의 하중을 견디지 못하고 쓰러지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 캐패시터의 축전용량을 증가시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은,
소정의 하부구조물이 구비된 반도체 기판 상부에 제 1 층간절연막을 형성하는 단계;
저장전극 콘택마스크를 이용한 사진 식각공정으로 제 1 층간절연막을 식각하여 제 1 저장전극용 트렌치를 형성하는 단계;
제 1 저장전극용 트렌치를 포함한 제 1 층간절연막 상부에 식각정지막, 제 1 저장전극용 절연막 및 제 2 저장전극용 절연막을 순차적으로 형성하는 단계;
저장전극 마스크를 이용한 사진 식각공정으로 제 2 저장전극용 절연막을 식각하여 제 2 저장전극용 트렌치를 형성하되, 과도식각을 수반하여 식각정지막을 노출시키는 단계;
노출된 식각정지막을 식각하고, 제 1 저장전극용 트렌치 및 제 2 저장전극용 트렌치 표면에 저장전극용 도전층을 형성하여 제 1 저장전극 및 제 2 저장전극을 형성하는 단계;
제 1 저장전극 및 제 2 저장전극 내측에 MPS(Metastable Poly Silicon)층을 성장시키는 단계; 및
MPS층 상부에 유전체막과 상부전극을 순차적으로 형성하는 단계
를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 식각정지막은 질화막으로 형성하는 것과,
제 1 저장전극용 절연막은 PSG(phospho silicate glass) 산화막으로 형성하는 것과,
제 2 저장전극용 절연막은 TEOS(tetraethyl ortho silicate) 산화막으로 형성하는 것과,
제 1 저장전극용 절연막은 7000~9000Å의 두께로 형성하는 것과,
제 2 저장전극용 절연막은 19000~21000Å의 두께로 형성하는 것과,
제 2 저장전극용 절연막 형성단계 이후 평탄화 공정을 수행하는 단계를 더 포함하는 것과,
평탄화 공정은 에치백(etch-back) 또는 화학적기계적 연마(CMP) 공정으로 수행하는 것과,
저장전극용 도전층과 상부전극은 폴리실리콘층으로 형성하는 것과,
유전체막은 ONO, Al2O3 또는 HF 중에서 선택된 어느 하나로 형성하는 것
을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 도시한 측면 및 단면도로서, (ⅰ)은 측면도이고, (ⅱ)는 단면도이다.
도 2a를 참조하면, 소자분리막(113)이 구비된 반도체 기판(111) 상부에 게이트(115)를 형성한다.
그 다음, 비트라인 콘택 및 저장전극 콘택 예정영역에 접속되는 랜딩 플러그(117)를 형성한다.
그 다음, 전체 표면 상부에 비트라인 콘택플러그(121)를 포함하는 제 1 층간절연막(119)을 형성한다.
그 다음, 상기 비트라인 콘택플러그(121)에 접속되는 비트라인(123)을 형성하고, 상기 비트라인(123) 상부에 제 2 층간절연막(125)을 형성한다.
그 다음, 저장전극 콘택마스크(미도시)를 이용한 사진 식각공정으로 상기 제 2 층간절연막(125) 및 상기 제 1 층간절연막(119)을 식각하여 제 1 저장전극용 트렌치(127)를 형성한다.
그 다음, 상기 제 1 저장전극용 트렌치(127)를 포함한 상기 제 2 층간절연막(125) 상부에 식각정지막(129)을 형성한다.
이때, 상기 식각정지막(129)은 질화막으로 형성하는 것이 바람직하다.
도 2b를 참조하면, 상기 식각정지막(129) 상부에 제 1 저장전극용 절연막(131), 제 2 저장전극용 절연막(133)을 순차적으로 형성한 후, 평탄화 공정을 수행한다.
이때, 상기 제 1 저장전극용 절연막(131)은 PSG(phospho silicate glass) 산화막으로 형성하고, 상기 제 2 저장전극용 절연막(133)은 TEOS(tetraethyl ortho silicate) 산화막으로 형성하는 것이 바람직하다.
여기서, 상기 제 1 저장전극용 절연막(131)은 7000~9000Å의 두께로 형성하고, 상기 제 2 저장전극용 절연막(133)은 19000~21000Å의 두께로 형성하는 것이 바람직하다.
그리고, 상기 평탄화 공정은 에치백(etch-back) 또는 화학적기계적 연마(CMP) 공정으로 수행하는 것이 바람직하다.
도 2c를 참조하면, 저장전극 마스크(미도시)를 이용한 사진 식각공정으로 상기 제 2 저장전극용 절연막(133)을 식각하여 제 2 저장전극용 트렌치(135)를 형성한다.
이때, 상기 제 2 저장전극용 트렌치(135) 형성시 수반되는 과도식각 공정으로 상기 제 1 저장전극용 절연막(131)도 식각되어 상기 식각정지막(129)이 노출된다.
도 2d를 참조하면, 노출된 상기 식각정지막(129)을 식각한 후, 상기 제 1 저장전극용 트렌치(127) 및 상기 제 2 저장전극용 트렌치(135) 표면에 저장전극용 도전층을 형성하여 제 1 저장전극(137a) 및 제 2 저장전극(137b)을 형성한다.
그 다음, 상기 제 1 저장전극(137a) 및 상기 제 2 저장전극(137b) 내측에 MPS(Metastable Poly Silicon)층(139)을 성장시킨다.
도 2e를 참조하면, 상기 MPS층(139) 상부에 유전체막(미도시)과 상부전극(141)을 순차적으로 형성한다.
이때, 상기 유전체막은 ONO, Al2O3 또는 HF 중에서 선택된 어느 하나로 형성하고, 상기 상부전극(141)은 폴리실리콘층으로 형성하는 것이 바람직하다.
그 다음, 상기 상부전극(141) 상에 제 3 층간절연막(143)을 형성한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 저장전극 콘택영역에 캐패시터를 형성하여 2중 구조의 캐패시터를 형성함으로써 전체 캐패시터의 높이를 증가시켜 캐패시터 축전용량을 증가시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구 범위에 속하는 것으로 보아야 할 것이다.
Claims (6)
- 소정의 하부구조물이 구비된 반도체 기판 상부에 제 1 층간절연막을 형성하는 단계;저장전극 콘택마스크를 이용한 사진 식각공정으로 상기 제 1 층간절연막을 식각하여 제 1 저장전극용 트렌치를 형성하는 단계;상기 제 1 저장전극용 트렌치를 포함한 상기 제 1 층간절연막 상부에 식각정지막, 제 1 저장전극용 절연막 및 제 2 저장전극용 절연막을 순차적으로 형성하는 단계;저장전극 마스크를 이용한 사진 식각공정으로 상기 제 2 저장전극용 절연막을 식각하여 제 2 저장전극용 트렌치를 형성하되, 과도식각을 수반하여 상기 식각정지막을 노출시키는 단계;노출된 상기 식각정지막을 식각하고, 상기 제 1 저장전극용 트렌치 및 상기 제 2 저장전극용 트렌치 표면에 저장전극용 도전층을 형성하여 제 1 저장전극 및 제 2 저장전극을 형성하는 단계;상기 제 1 저장전극 및 상기 제 2 저장전극 내측에 MPS(Metastable Poly Silicon)층을 성장시키는 단계; 및상기 MPS층 상부에 유전체막과 상부전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 식각정지막은 질화막으로 형성하고, 상기 제 1 저장전극용 절연막은 PSG(phospho silicate glass) 산화막으로 형성하며, 상기 제 2 저장전극용 절연막은 TEOS(tetraethyl ortho silicate) 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 저장전극용 절연막은 7000~9000Å의 두께로 형성하고, 상기 제 2 저장전극용 절연막은 19000~21000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 저장전극용 절연막 형성단계 이후 평탄화 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 평탄화 공정은 에치백(etch-back) 또는 화학적기계적 연마(CMP) 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 저장전극용 도전층과 상기 상부전극은 폴리실리콘층으로 형성하고, 상기 유전체막은 ONO, Al2O3 또는 HF 중에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060071548A KR100756788B1 (ko) | 2006-07-28 | 2006-07-28 | 반도체 소자의 제조방법 |
| US11/808,338 US7727850B2 (en) | 2006-07-28 | 2007-06-08 | Method for forming capacitor of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060071548A KR100756788B1 (ko) | 2006-07-28 | 2006-07-28 | 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100756788B1 true KR100756788B1 (ko) | 2007-09-07 |
Family
ID=38736978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060071548A KR100756788B1 (ko) | 2006-07-28 | 2006-07-28 | 반도체 소자의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7727850B2 (ko) |
| KR (1) | KR100756788B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101095787B1 (ko) * | 2009-07-28 | 2011-12-21 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 형성방법 |
| US8692392B2 (en) * | 2010-10-05 | 2014-04-08 | Infineon Technologies Ag | Crack stop barrier and method of manufacturing thereof |
| US9230966B2 (en) * | 2014-04-09 | 2016-01-05 | Nanya Technology Corp. | Capacitor and method of manufacturing the same |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010018071A (ko) * | 1999-08-17 | 2001-03-05 | 박종섭 | 반도체 소자의 캐패시터 형성방법 |
| KR20040002221A (ko) * | 2002-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 반도체소자의 저장전극 및 그 제조방법 |
| KR20050052874A (ko) * | 2003-12-01 | 2005-06-07 | 매그나칩 반도체 유한회사 | 반도체 소자의 캐패시터 형성방법 |
| KR20050062919A (ko) * | 2003-12-19 | 2005-06-28 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| KR20050064894A (ko) * | 2003-12-24 | 2005-06-29 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450671B1 (ko) * | 2002-02-26 | 2004-10-01 | 삼성전자주식회사 | 스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법 |
| TW546776B (en) * | 2002-06-24 | 2003-08-11 | Winbond Electronics Corp | Method of forming contact |
| KR100477807B1 (ko) * | 2002-09-17 | 2005-03-22 | 주식회사 하이닉스반도체 | 캐패시터 및 그의 제조 방법 |
-
2006
- 2006-07-28 KR KR1020060071548A patent/KR100756788B1/ko not_active IP Right Cessation
-
2007
- 2007-06-08 US US11/808,338 patent/US7727850B2/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010018071A (ko) * | 1999-08-17 | 2001-03-05 | 박종섭 | 반도체 소자의 캐패시터 형성방법 |
| KR20040002221A (ko) * | 2002-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 반도체소자의 저장전극 및 그 제조방법 |
| KR20050052874A (ko) * | 2003-12-01 | 2005-06-07 | 매그나칩 반도체 유한회사 | 반도체 소자의 캐패시터 형성방법 |
| KR20050062919A (ko) * | 2003-12-19 | 2005-06-28 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| KR20050064894A (ko) * | 2003-12-24 | 2005-06-29 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7727850B2 (en) | 2010-06-01 |
| US20080026537A1 (en) | 2008-01-31 |
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| A201 | Request for examination | ||
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| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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Payment date: 20120720 Year of fee payment: 6 |
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