KR100649824B1 - 반도체소자의 콘택플러그 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 콘택플러그 형성방법에 관한 것으로, 콘택플러그의 형성공정시 수반되는 평탄화식각공정으로 인한 소자의 특성 열화를 방지하기 위하여, 랜딩 플러그 콘택홀 형성후 전체표면상부에 일정두께의 제1폴리실리콘막을 형성하고 게이트전극의 하드마스크층을 노출시키는 CMP 공정후 제2폴리실리콘막으로 랜딩 플러그 콘택홀을 매립하는 구성으로 랜딩 플러그를 형성하여 CMP 공정에 의한 디싱 ( dishing ) 현상과 파티클 유발을 최소화시킴으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 기술이다.

Description

반도체소자의 콘택플러그 형성방법{A method for forming a contact plug of a semiconductor device}
도 1a 내지 도 1f 는 본 발명의 실시예에 따른 반도체소자의 콘택플러그 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호 설명 >
11 : 반도체기판 13 : 소자분리막
15 : 게이트전극용 도전층 17 : 하드마스크층
19 : 절연막 스페이서 21 : 하부절연층
23 : 랜딩 플러그 콘택홀 25 : 제1폴리실리콘막
27 : 제2폴리실리콘막 29 : 랜딩 플러그
본 발명은 반도체소자의 콘택플러그 형성방법에 관한 것으로, 랜딩 플러그 ( landing plug )의 형성 공정 시 실시되는 화학기계연마 ( chemical mechanical policing, CMP ) 공정으로 손상되는 하부절연층으로 인한 소자의 특성 열화를 최소화시킬 수 있도록 하는 기술에 관한 것이다.
일반적으로, 반도체 메모리 소자인 디램은 하나의 트랜지스터와 캐패시터로 형성되고 이들을 구동하기 위하여 비트라인이나 금속배선 등을 필요로 하게 된다.
그러나, 반도체소자가 고집적화됨에 따라 높은 에스펙트비 ( aspect ratio )를 갖는 콘택 공정을 실시하게 되었고 그에 따른 소자의 제조 공정이 어렵게 되어 소자의 특성 및 신뢰성이 저하되게 되었다.
이를 극복하기 위하여, 비트라인과 캐패시터의 콘택 깊이를 감소시켜 소자의 제조 공정을 용이하게 실시할 수 있는 랜딩 플러그를 형성하는 공정을 사용하였다.
도시되지 않았으나, 종래기술에 따른 반도체소자의 콘택플러그 형성방법을 설명하면 다음과 같다.
먼저, 트렌치형 소자분리막이 구비되는 반도체기판 상에 게이트산화막, 게이트전극용 폴리실리콘층, 게이트전극용 금속층 및 하드마스크층을 형성하고 게이트전극 마스크를 이용한 사진식각공정으로 게이트전극을 형성한다.
상기 게이트전극의 측벽에 절연막 스페이서를 형성한다.
전체표면상부에 하부절연층을 형성하고 랜딩 플러그 콘택마스크를 이용한 사진식각공정으로 상기 하부절연층을 식각하여 상기 반도체기판의 활성영역을 노출시키는 랜딩 플러그 콘택홀을 형성한다. 이때, 상기 하부절연층은 BPSG ( boro phospho silicate glass ) 와 같이 유동성이 우수한 산화 절연물질로 형성한다.
상기 랜딩 플러그 콘택홀을 매립하는 랜딩 플러그 폴리를 전체표면상부에 증착하고 상기 하드마스크층을 노출시키는 평탄화식각공정을 실시하여 랜딩 플러그를 형성한다.
이때, 상기 평탄화식각공정은 CMP 공정으로 실시하며, 상기 게이트전극 사이의 활성영역에 접속되는 비트라인용 랜딩 플러그와 저장전극용 랜딩 플러그를 분리시키기 위하여 상기 게이트전극의 하드마스크층이 노출되도록 실시한다.
그러나, 상기 CMP 공정으로 인해 상기 랜딩 플러그 폴리인 폴리실리콘이 디싱 ( dishing ) 되거나, 상기 하드마스크층이 손상될 수 있는 문제점이 있다.
또한, 랜딩 플러그 폴리인 폴리실리콘의 파티클이 잔류되어 후속 공정으로 형성되는 콘택플러그의 접속을 어렵게 하거나 완성된 콘택 플러그 간의 브릿지 현상을 유발시킬 수 있어 반도체소자의 특성 및 신뢰성이 저하되는 문제점이 있다.
본 발명은 이러한 종래기술의 문제점을 해결하기 위하여, 랜딩 플러그 폴리와 같은 물질인 폴리실리콘을 이용하여 랜딩 플러그의 디싱 현상을 방지할 수 있도록 하며 하드마스크층의 손상을 최소화시킬 수 있도록 하는 반도체소자의 콘택플러그 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 콘택플러그 형성방법은,
반도체기판 상에 랜딩 플러그 콘택홀이 구비되는 하부절연층을 형성하는 공정과,
상기 랜딩 플러그 콘택홀을 포함하는 전체표면상부에 일정두께의 제1폴리실리콘막을 형성하는 공정과,
상기 제1폴리실리콘막과 하부절연층을 CMP 하여 게이트전극의 하드마스크층을 노출시키는 공정과,
전체표면상부에 제2폴리실리콘막을 형성하고 상기 하드마스크층을 노출시키는 CMP 공정으로 제1폴리실리콘막과 제2폴리실리콘막으로 형성되는 랜딩 플러그를 형성하는 공정을 포함하는 것을 특징으로 하고,
상기 제1폴리실리콘막은 100 ∼ 300 Å 두께로 형성하는 것과,
상기 제2폴리실리콘막은 500 ∼ 1500 Å 두께로 형성하는 것과,
상기 CMP 공정은 SiO2, CeO2 또는 Al2O3 첨가제가 사용되며 pH 가 1 ∼ 4 인 슬러리를 사용하여 실시한 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1f 는 본 발명의 실시예에 따른 반도체소자의 콘택플러그 형성방법을 도시한 단면도이다.
도 1a를 참조하면, 트렌치형 소자분리막(13)이 구비되는 반도체기판(11) 상에 게이트산화막(도시안됨), 게이트전극용 도전층(15) 및 하드마스크층(17)을 적층한다. 이때, 상기 게이트전극용 도전층(15)은 게이트전극용 폴리실리콘층(도시안됨) 및 게이트전극용 금속층(도시안됨)의 적층구조로 형성된 것이다.
그 다음, 게이트전극 마스크를 이용한 사진식각공정으로 상기 적층구조를 식각하여 게이트전극을 형성한다.
상기 게이트전극의 측벽에 절연막 스페이서(19)를 형성한다. 이때, 상기 절연막 스페이서(19)는 질화막을 전체표면상부에 증착하고 이를 이방성식각하여 형성 한 것이다.
그 다음, 전체표면상부에 하부절연층(21)을 형성한다. 이때, 상기 하부절연층은 BPSG ( boro phospho silicate glass ) 와 같이 유동성이 우수한 산화 절연물질로 형성한다.
도 1b를 참조하면, 랜딩 플러그 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 게이트전극 사이의 활성영역을 노출시키는 랜딩 플러그 콘택홀(23)을 형성한다.
그 다음, 상기 랜딩 플러그 콘택홀(23) 저부의 반도체기판(11)에 콘택 저항을 감소시킬 수 있는 불순물을 이온주입한다.
도 1c를 참조하면, 상기 랜딩 플러그 콘택홀(23)을 포함한 전체 상부에 일정두께의 제1폴리실리콘막(25)을 형성한다.
이때, 상기 제1폴리실리콘막(25)은 후속 공정으로 실시되는 CMP 공정시 화학물질로 인한 손상을 방지하기 위한 것으로서, 100 ∼ 300 Å 두께만큼 형성한다.
도 1d를 참조하면, 상기 제1폴리실리콘막(25)에 대한 연마선택비가 낮은 슬러리를 이용하여 상기 게이트전극의 하드마스크층(17)을 노출시키도록 CMP 공정을 실시한다. 여기서, 상기 CMP 공정은 SiO2, CeO2 또는 Al2O3 첨가제가 사용되며 pH 가 1 ∼ 4 인 슬러리를 사용하여 실시한 것이다.
이때, 상기 제1폴리실리콘막(25)은 게이트전극 사이의 활성영역 상에 구비되는 상기 랜딩 플러그 콘택홀(23) 표면에 남는다.
도 1e를 참조하면, 상기 랜딩 플러그 콘택홀(23)을 매립하는 제2폴리실리콘 막(27)을 500 ∼ 1500 Å 두께로 전체표면상부에 형성한다.
도 1f를 참조하면, 상기 제2폴리실리콘막(27)을 CMP 하여 상기 랜딩 플러그 콘택홀(23)을 매립하는 랜딩 플러그(29)를 형성한다.
이때, 상기 랜딩 플러그(29)는 제1폴리실리콘막(25)과 제2폴리실리콘막(27)으로 형성된 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 콘택플러그 형성방법은, 랜딩 플러그 콘택홀을 형성하고 전체 상부에 일정두께의 제1폴리실리콘막을 형성한 다음, 게이트전극의 하드마스크층을 노출시키는 CMP 공정을 실시한 다음, 전체표면상부에 제2폴리실리콘막을 형성하고 CMP 공정을 실시하여 CMP 공정시 유발될 수 있는 디싱 현상을 억제하며, CMP 공정시 유발되는 파티클에 의한 브릿지 현상 억제 및 콘택플러그의 접속 불량을 방지할 수 있도록 하는 효과를 제공한다.

Claims (4)

  1. 반도체기판 상에 랜딩 플러그 콘택홀이 구비되는 하부절연층을 형성하는 공정과,
    상기 랜딩 플러그 콘택홀을 포함하는 전체표면상부에 일정두께의 제1폴리실리콘막을 형성하는 공정과,
    상기 제1폴리실리콘막과 하부절연층을 CMP 하여 게이트전극의 하드마스크층을 노출시키되, 상기 제1폴리실리콘막은 상기 랜딩 플러그 콘택홀 표면에 남겨지도록 하는 공정과,
    전체 상부에 제2폴리실리콘막을 형성하고 상기 하드마스크층을 노출시키는 CMP 공정으로 제1폴리실리콘막과 제2폴리실리콘막으로 형성되는 랜딩 플러그를 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
  2. 제 1 항에 있어서,
    상기 제1폴리실리콘막은 100 ∼ 300 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
  3. 제 1 항에 있어서,
    상기 제2폴리실리콘막은 500 ∼ 1500 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
  4. 제 1 항에 있어서,
    상기 CMP 공정은 SiO2, CeO2 또는 Al2O3 첨가제가 사용되며 pH 가 1 ∼ 4 인 슬러리를 사용하여 실시한 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
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