KR20080001195A - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 랜딩 플러그 형성 공정에서 랜딩 플러그 형성을 위한 층간절연막이 유실되고, 랜딩 플러그 영역이 되는 활성영역의 계면 특성이 저하되어 랜딩 플러그의 저항이 증가하고 전기적 특성이 증가하는 문제를 해결하기 위하여, 층간절연막 형성 공정 이전에 반도체 기판 전면에 제 1 질화막을 형성하고, 랜딩 플러그 영역을 확보하기 위하여 수행하는 세정 공정을 수행하기 전에 층간절연막의 측벽 및 게이트 표면에 제 2 질화막을 더 형성함으로써, 후속의 랜딩 플러그 형성 공정을 원활하게 수행할 수 있도록 하는 발명에 관한 것이다.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
도 1은 본 발명에 따른 반도체 소자의 형성 방법을 도시한 평면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 랜딩 플러그 형성 공정에서 랜딩 플러그 형성을 위한 층간절연막이 유실되고, 랜딩 플러그 영역이 되는 활성영역의 계면 특성이 저하되어 랜딩 플러그의 저항이 증가하고 전기적 특성이 증가하는 문제를 해결하기 위하여, 층간절연막 형성 공정 이전에 반도체 기판 전면에 제 1 질화막을 형성하고, 랜딩 플러그 영역을 확보하기 위하여 수행하는 세정 공정을 수행하기 전에 층간절연막의 측벽 및 게이트 표면에 제 2 질화막을 더 형성함으로써, 후속의 랜딩 플러그 형성 공정을 원활하게 수행할 수 있도록 하는 발명에 관한 것이다.
반도체 소자가 점점 고집적화 되면서 반도체 칩 사이즈가 감소하고, 이에 따란 칩 내에 형성되는 반도체 소자의 크기도 감소하게 되었다. 특히, 활성영역 및 게이트의 크기 감소는 후속의 캐패시터 및 비트라인과 같은 반도체 소자를 형성하는 공정에 영향을 주고 있다. 특히, 게이트 사이의 활성영역에 형성되는 스토리지 노드 및 비트라인 콘택의 면적이 점점 감소하게 되어 콘택 형성에 어려움이 발생하고 전기적 특성이 저하되는 문제를 해결하기 위하여, 이들을 한번에 형성할 수 있는 랜딩 플러그 형성 방법이 제시되었다.
랜딩 플러그는 게이트 사이의 영역에 층간절연막을 형성한 후 게이트 사이의 활성영역을 한번에 노출시킬 수 있도록 층간절연막을 식각하여 형성하는데, 이때 식각 공정이 과도하게 수행되면 층간절연막이 유실되고, 랜딩 플러그와 접속되는 활성영역의 계면 특성이 저하되는 문제가 발생할 수 있다. 따라서 식각 공정을 약하게 수행할 경우 랜딩 플러그 영역이 정상적으로 노출되지 못하는 문제가 있다. 또한, 랜딩 플러그 영역을 노출시키기 위하여 층간절연막을 식각한 후 랜딩 플러그층 매립 시 계면 특성이 저하되고 쓰루 풋(Through-put)이 감소되는 문제를 해결하기 위하여 노출된 랜딩 플러그 영역에 세정 공정을 수행하는데 이때 층간절연막이 유실되고 활성영역의 계면 특성이 오히려 더 저하되는 문제가 발생한다.
이상에서 설명한 바와 같이, 고집적 반도체 소자에서 랜딩 플러그를 형성할 경우 랜딩 플러그 형성을 위한 층간절연막의 유실 문제, 랜딩 플러그와 접속되는 활성영역의 계면 특성 저하 문제 및 후속의 랜딩 플러그층 형성 시 쓰루 풋(Through-put)이 감소되는 문제로 인하여, 반도체 소자의 불량 발생이 증가하고 전기적 특성이 저하되어 소자의 신뢰성이 저하되는 문제가 있다.
상기한 종래의 문제점을 해결하기 위한 것으로, 본 발명은 랜딩 플러그 형성 공정에서 랜딩 플러그 형성을 위한 층간절연막 형성 공전 이전에 반도체 기판 전면에 제 1 질화막을 형성함으로써 층간절연막 하부의 유실을 방지하고 랜딩 플러그가 형성되는 활성영역 표면의 계면 특성을 보호하고, 랜딩 플러그 영역을 확보하기 위하여 수행하는 세정 공정을 수행하기 전에 층간절연막의 측벽 및 게이트 표면에 제 2 질화막을 더 형성함으로써, 세정 공정에서 발생하는 층간절연막의 유실을 방지하고 후속의 랜딩 플러그층 형성 시 계면 특성 및 쓰루 풋(Through-put)을 향상시킬 수 있도록 하는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판 상에 게이트를 형성하는 단계와,
상기 게이트를 포함하는 구조물 전체 표면에 제 1 질화막을 형성하는 단계와,
상기 질화막 상부에 층간절연막을 형성하는 단계와,
랜딩 플러그 영역 상부의 층간절연막을 식각하는 단계와,
상기 반도체 기판에 세정 공정을 수행하여 랜딩 플러그 영역과 인접한 소자분리막 상부의 층간절연막을 소정 부분 식각 하는 단계와,
상기 구조물 전체 표면에 제 2 질화막을 형성하는 단계와,
상기 랜딩 플러그 영역의 반도체 기판을 노출시키는 단계 및
상기 노출된 반도체 기판과 접속되는 랜딩 플러그층을 형성하는 단계를 포함 하는 것을 특징으로 한다.
여기서, 상기 제 2 질화막은 30 ~ 200Å 의 두께로 형성하고, 상기 세정 공정은 300:1 BOE, 50:1 HF 및 이들의 혼합 용액중 선택된 어느 하나를 이용하고, 상기 랜딩 플러그층은 폴리실리콘 및 SPE(Silicon Phase Epitaxy) 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 한다.
또한, 상기 반도체 기판을 노출시키는 단계는
상기 제 2 질화막을 포함하는 구조물 상부에 BO USG(Buffer Oxide Undoped Silicate Glass)막을 형성하는 단계 및
랜딩 플러그 영역 상부의 BO USG막, 제 2 질화막, 제 1 질화막 및 소정의 반도체 기판을 순차적으로 식각하는 단계를 포함하며, 이때 상기 식각 단계는 셀프 얼라인 콘택(Self Align Contact : 이하 SAC) 방법을 이용하고, 상기 식각 단계에서 소정의 반도체 기판이 식각되는 깊이는 50 ~ 400Å인 것을 특징으로 한다.
마지막으로, 상기 랜딩 플러그층을 형성하는 단계는
상기 노출된 반도체 기판과 접속되는 제 1 랜딩 플러그층을 형성하는 단계와,
상기 반도체 기판 표면에 세정 공정을 수행하는 단계 및
상기 제 1 랜딩 플러그층과 접속되는 제 2 랜딩 플러그층을 형성하는 단계를 더 포함하며, 이때 상기 제 1 랜딩 플러그층은 SEG(Silicon Epitaxy Growth)막으로 형성하고, 상기 세정 공정은 300:1 BOE, 50:1 HF 및 이들의 혼합 용액중 선택된 어느 하나를 이용하여 수행하고, 상기 제 2 랜딩 플러그층은 폴리실리콘 및 SPE(Silicon Phase Epitaxy) 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 대해 상세한 설명을 하기로 한다.
도 1은 본 발명에 따른 반도체 소자의 형성 방법을 도시한 평면도이다.
도 1을 참조하면, 반도체 기판(100) 상에 바(Bar) 형의 활성영역(120)이 아일랜드 타입으로 배열되어 정의되고, 활성영역(120) 사이의 영역에 소자분리막(130)이 형성된다. 다음에는, 활성영역(120)의 길이 방향에 대하여 수직한 방향으로 게이트(170)가 형성된다. 게이트(170)는 활성영역(120)을 3분하되, 게이트(170) 사이에 노출되는 활성영역(120)의 양 에지부에는 각각 스토리지 노드가 형성되고 중심부에는 비트라인 콘택이 형성된다. 이때, 스토리지 노드 및 비트라인 콘택을 동시에 형성하는 것을 랜딩 플러그라고 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들로, 각 도의 (i)는 도 1의 YY' 방향을 따른 단면을 도시한 것이고, 각 도의 (ii)는 도 1의 XX' 방향에 따른 단면을 도시한 것이다.
도 2a를 참조하면, 반도체 기판(100) 상에 활성영역(120)을 정의하는 소자분리막(130)을 형성한다. 이때, 소자분리막(130)은 STI(Shallow Trench Isolation) 공정을 이용한 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하다.
다음에는, 반도체 기판(100) 전면에 게이트 산화막(140), 게이트 폴리실리콘층(145), 게이트 금속층(150) 및 하드마스크층(155)을 순차적으로 적층한 다음, 게 이트 마스크를 이용한 식각 공정으로 상기 적층 구조를 식각하여 게이트(170)를 형성한다. 다음에는, 게이트(170)의 측벽 및 상부에 스페이서(160)를 형성한다.
그 다음에는, 게이트(170) 사이를 매립하는 층간절연막(190)을 형성한 후 랜딩 플러그 형성공정을 수행하는데, 이때 층간절연막(190)이 유실되거나 랜딩 플러그 영역의 반도체 기판(100)이 손상되어 반도체 소자의 불량이 발생하는 문제를 해결하기 위하여 층간절연막(190) 형성 공정 이전에 제 1 질화막(180)을 반도체 기판(100) 전체 표면에 형성한다.
도 2b를 참조하면, 랜딩 플러그의 면적을 확보하기 위하여 반도체 기판(100) 전면에 세정 공정을 수행한다. 이때, 세정 공정은 300:1 BOE, 50:1 HF 및 이들의 혼합 용액중 선택된 어느 하나를 이용하여 수행하는 것이 바람직하며, 세정 용액에 의하여 층간절연막(190)이 소정 부분 유실되지만, 랜딩 플러그가 형성되는 반도체 기판(100) 표면에는 제 1 질화막(180)에 의하여 보호될 수 있다.
도 2c를 참조하면, 랜딩 플러그 영역을 노출시키기 위한 식각 공정을 수행하기 위하여 반도체 기판(100) 전체 표면에 제 2 질화막(210)을 형성한다. 이때, 제 2 질화막(210)은 30 ~ 200Å 의 두께로 형성하는 것이 바람직하며, 층간절연막(190)이 유실되는 것을 방지하면서 후속의 랜딩 플러그 형성 공정을 원활하게 수행할 수 있도록 하는 역할을 한다.
도 2d를 참조하면, 랜딩 플러그 형성을 위한 식각 공정에서 게이트 하드마스크(155)가 유실되는 것을 방지하기 위하여 반도체 기판(100) 전면에 BO USG(Buffer Oxide Undoped Silicate Glass)막(220)을 형성한다. 이때, 본 발명에서는 제 2 질 화막(210)이 BO USG막(220)의 역할을 수행할 수 있으므로 생략이 가능하다.
도 2e를 참조하면, 층간절연막(190) 및 게이트(170)의 사이에 노출된 랜딩 플러그 영역의 BO USG막(220), 제 2 질화막(210), 제 1 질화막(180) 및 반도체 기판(100)의 활성영역(120)을 순차적으로 식각한다. 이때, 랜딩 플러그 형성을 위한 식각 공정은 셀프 얼라인 콘택(Self Align Contact : 이하 SAC) 방법을 이용하는 것이 바람직하다. 여기서, 활성영역(120)을 식각하는 것은 랜딩 플러그층을 활성영역(120)에 원활하게 접속시키고, 랜딩 플러그와 접속되는 활성영역에 자연 산화막 이 발생하는 것을 방지하여 랜딩 플러그의 저항을 감소시키기 위해 수행하는 것이며 식각 영역(230)의 깊이는 50 ~ 400Å이 되도록 하는 것이 바람직하다.
다음에는, BO USG막(220)을 에치백 공정으로 제거한다. 이때, 식각 영역(230)을 포함하는 랜딩 플러그 영역의 활성영역(120) 표면에 잔류하는 제 1 및 제 2 질화막(180, 210)은 제거 되고, 게이트(170) 및 층간절연막(190) 표면에 존재하는 제 1 및 제 2 질화막(180, 210)은 잔류하게 된다.
도 2f를 참조하면, 노출된 랜딩 플러그 영역에 랜딩 플러그층(240, 250)을 매립하여 랜딩 플러그를 완성한다. 이때, 랜딩 플러그층(240, 250)은 폴리실리콘 및 SPE(Silicon Phase Epitaxy) 중 선택된 어느 하나를 이용하여 단일층으로 형성할 수 있으며, SEG(Silicon Epitaxy Growth)막으로 구비되는 제 1 랜딩 플러그층(240) 및 폴리실리콘 및 SPE(Silicon Phase Epitaxy) 중 선택된 어느 하나로 구비되는 제 2 랜딩 플러그층(250)의 이중 구조로 형성할 수 있다.
여기서, 폴리실리콘 및 SPE(Silicon Phase Epitaxy)으로 랜딩 플러그를 형성 할 경우 제 1 및 제 2 질화막(180, 210)에 의해 쓰루 풋(Through-put)이 저하되는 것을 방지할 수 있으며, 활성영역(120)이 식각된 영역에 SEG막을 먼저 형성할 경우 랜딩 플러그의 저항을 감소시키고 전기적 특성을 더욱 향상시킬 수 있다. 이때, SEG막을 먼저 형성한 후 SEG막과 제 2 랜딩 플러그층과의 계면특성이 저하되는 것을 방지하기 위하여 세정 공정을 더 수행하며, 세정 공정은 300:1 BOE, 50:1 HF 및 이들의 혼합 용액중 선택된 어느 하나를 이용하여 수행하는 것이 바람직하며, 이 공정에서도 제 1 및 제 2 질화막(180, 210)에 의해서 층간절연막(190)이 유실되는 문제를 해결 할 수 있다.
상술한 바와 같이, 본 발명은 랜딩 플러그 형성 공정에서 랜딩 플러그 형성을 위한 층간절연막이 유실되고, 랜딩 플러그 영역이 되는 활성영역의 계면 특성이 저하되어 랜딩 플러그의 저항이 증가하고 전기적 특성이 증가하는 문제를 해결하기 위하여 층간절연막 형성 공전 이전에 반도체 기판 전면에 제 1 질화막을 형성하고, 랜딩 플러그 영역을 형성하기 위하여 층간절연막을 식각한 후 랜딩 플러그 영역을 확보하기 위하여 수행하는 세정 공정을 수행하기 전에 층간절연막의 측벽 및 게이트 표면에 제 2 질화막을 더 형성함으로써, 후속의 랜딩 플러그 형성 공정을 원활하게 수행할 수 있도록 한다.
이상 상술한 바와 같이, 본 발명은 랜딩 플러그 형성 공정에서 랜딩 플러그 형성을 위한 층간절연막 형성 공전 이전에 반도체 기판 전면에 제 1 질화막을 형성함으로써 층간절연막 하부의 유실을 방지하고 랜딩 플러그가 형성되는 활성영역 표 면의 계면 특성을 보호할 수 있다. 또한, 랜딩 플러그 영역을 확보하기 위하여 수행하는 세정 공정을 수행하기 전에 층간절연막의 측벽 및 게이트 표면에 제 2 질화막을 더 형성함으로써, 세정 공정에서 발생하는 층간절연막의 유실을 방지하고 후속의 랜딩 플러그층 형성 시 계면 특성 및 쓰루 풋(Through-put)을 향상시킬 수 있다. 따라서 본 발명은 랜딩 플러그의 형성 공정 마진을 향상시키고 랜딩 플러그의 전기적 저항을 감소시키며, 불량 발생을 감소시켜 반도체 소자의 신뢰성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (11)

  1. 반도체 기판 상에 게이트를 형성하는 단계;
    상기 게이트를 포함하는 구조물 전체 표면에 제 1 질화막을 형성하는 단계;
    상기 질화막 상부에 층간절연막을 형성하는 단계;
    랜딩 플러그 영역 상부의 층간절연막을 식각하는 단계;
    상기 반도체 기판에 세정 공정을 수행하여 랜딩 플러그 영역과 인접한 소자분리막 상부의 층간절연막을 소정 부분 식각 하는 단계;
    상기 구조물 전체 표면에 제 2 질화막을 형성하는 단계;
    상기 랜딩 플러그 영역의 반도체 기판을 노출시키는 단계; 및
    상기 노출된 반도체 기판과 접속되는 랜딩 플러그층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 세정 공정은 300:1 BOE, 50:1 HF 및 이들의 혼합 용액중 선택된 어느 하나를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 2 질화막은 30 ~ 200Å 의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 반도체 기판을 노출시키는 단계는
    상기 제 2 질화막을 포함하는 구조물 상부에 BO USG(Buffer Oxide Undopped Silicate Glass)막을 형성하는 단계; 및
    랜딩 플러그 영역 상부의 BO USG막, 제 2 질화막, 제 1 질화막 및 소정의 반도체 기판을 순차적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 4 항에 있어서,
    상기 식각 단계는 셀프 얼라인 콘택(Self Align Contact : 이하 SAC) 방법을 이용하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 4 항에 있어서,
    상기 식각 단계에서 소정의 반도체 기판이 식각 되는 깊이는 50 ~ 400Å인 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제 1 항에 있어서,
    상기 랜딩 플러그층은 폴리실리콘 및 SPE(Silicon Phase Epitaxy) 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 제 1 항에 있어서,
    상기 랜딩 플러그층을 형성하는 단계는
    상기 노출된 반도체 기판과 접속되는 제 1 랜딩 플러그층을 형성하는 단계;
    상기 반도체 기판 표면에 세정 공정을 수행하는 단계; 및
    상기 제 1 랜딩 플러그층과 접속되는 제 2 랜딩 플러그층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 제 8 항에 있어서,
    상기 제 1 랜딩 플러그층은 SEG(Silicon Epitaxy Growth)막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 제 8 항에 있어서,
    상기 세정 공정은 300:1 BOE, 50:1 HF 및 이들의 혼합 용액중 선택된 어느 하나를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 제 8 항에 있어서,
    상기 제 2 랜딩 플러그층은 폴리실리콘 및 SPE(Silicon Phase Epitaxy) 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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