KR20100074654A - 플래시 소자의 형성 방법 - Google Patents

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Abstract

본 발명은, 게이트 패턴들이 형성된 반도체 기판이 제공되는 단계, 게이트 패턴들을 포함한 반도체 기판들의 표면을 따라 식각 정지막을 형성하는 단계, 게이트 패턴들의 측벽에 형성되어 서로 마주보는 식각 정지막 간의 간격을 넓히기 위해 식각 공정을 실시하는 단계, 게이트 패턴들을 포함한 반도체 기판 상에 층간 절연막을 형성하는 단계를 포함하는 플래시 소자의 형성 방법으로 이루어진다.
콘택 플러그, 콘택 홀, 저항, 식각 정지막, 질화막

Description

플래시 소자의 형성 방법{Method of forming flash device}
본 발명은 플래시 소자의 형성 방법에 관한 것으로, 콘택 플러그의 전기적 특성을 향상시키기 위한 플래시 소자의 형성 방법에 관한 것이다.
플래시 소자는 상부구조와 하부구조를 전기적으로 연결하는 콘택 플러그(contact plug)들을 포함한다. 예를 들어, 상부 금속배선을 상부구조라 하고, 접합영역을 하부구조라 하면, 콘택 플러그는 상부구조와 하부구조 사이에 형성된 층간 절연막에 형성한다. 구체적으로 설명하면, 플래시 소자는 스트링(string)에 전압을 전달하는 셀렉트 트랜지스터(select transistor; ST)들을 포함하고, 구동 전압을 전달하는 고전압 또는 저전압 트랜지스터들을 포함한다. 이때, 콘택 플러그는 셀렉트 트랜지스터(ST)들의 사이에 형성되기도 한다. 특히, 콘택 플러그를 형성하기 위해서는 층간 절연막에 식각 공정을 실시하여 콘택 홀을 형성하는데, 이때 트랜지스터가 노출되는 현상을 방지하기 위하여 식각 정지막을 형성한다. 구체적으로 설명하면, 트랜지스터들을 포함한 반도체 기판의 표면을 따라 식각 정지막을 형성 한다.
한편, 플래시 소자의 집적도가 증가함에 따라 트랜지스터들의 폭 및 간격 또한 좁아지게 되고, 이로 인해 콘택 플러그가 형성될 폭 또한 감소하고 있다. 이는, 콘택 플러그의 부피 감소를 초래하기 때문에 콘택 플러그의 저항이 증가할 수 있다.
본 발명이 해결하고자 하는 과제는, 게이트 패턴의 표면을 따라 형성하는 식각 정지막의 두께를 낮춤으로써, 콘택 플러그가 형성될 게이트 패턴들 사이의 간격을 확보할 수 있다.
본 발명에 따른 플래시 소자의 형성 방법은, 게이트 패턴들이 형성된 반도체 기판이 제공된다. 게이트 패턴들을 포함한 반도체 기판들의 표면을 따라 식각 정지막을 형성한다. 게이트 패턴들의 측벽에 형성되어 서로 마주보는 식각 정지막 간의 간격을 넓히기 위해 식각 공정을 실시한다. 게이트 패턴들을 포함한 반도체 기판 상에 층간 절연막을 형성하는 단계를 포함하는 플래시 소자의 형성 방법으로 이루어진다.
층간 절연막을 형성하는 단계 이후에, 층간 절연막에 콘택 홀을 형성하기 위한 식각 공정을 실시하고, 콘택 홀의 내부에 도전물질을 채워 콘택 플러그를 형성하는 단계를 더 포함한다. 게이트 패턴들은 도전패턴 및 게이트 마스크 패턴을 적층하여 형성한다.
식각 정지막을 형성하는 단계 이전에, 게이트 패턴을 포함한 반도체 기판의 표면을 따라 버퍼막을 형성하고, 버퍼막이 형성된 게이트 패턴의 측벽에 스페이서를 형성하는 단계를 더 포함한다. 이때, 버퍼막 및 스페이서는 산화막으로 형성하 며, 식각 정지막은 스페이서와 식각 선택비가 서로 다른 물질로 형성한다. 스페이서는 5000Å 내지 10000Å의 두께로 형성한다.
식각 정지막은 질화막으로 형성할 수 있으며, 저압(low pressure; LP) 또는 플라즈마(plasma enhanced; PE) 방식의 질화막 형성방법으로 형성한다.
식각 정지막을 형성하는 단계에서, 식각 정지막은 300Å 내지 800Å의 두께로 형성한다.
식각 공정은, 게이트 패턴들의 측벽에 식각 정지막이 10Å 내지 100Å의 두께로 잔류하도록 실시한다.
식각 공정을 실시하는 단계에서, 게이트 패턴들의 상부에 형성된 식각 정지막은 모두 제거하거나, 일부 잔류시킨다. 이때, 일부 잔류되는 식각 정지막은 100Å보다 얇은 두께로 잔류시킨다.
본 발명은, 게이트 패턴의 표면을 따라 형성하는 식각 정지막의 두께를 낮춤으로써, 콘택 플러그가 형성될 게이트 패턴들 사이의 간격을 확보할 수 있다. 이로 인해, 콘택 홀을 형성하기 위한 식각 공정 시 게이트 패턴을 식각 공정으로부터 보호하면서 콘택 홀의 부피를 확보할 수 있으므로 콘택 플러그의 저항의 낮출 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1f는 본 발명에 따른 플래시 소자의 형성 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 게이트 패턴(GP)들 및 접합영역(100a)들이 형성된 반도체 기판(100)이 제공된다. 구체적으로 설명하면, 반도체 기판(100) 상에 게이트 절연막(102)이 형성되며, 게이트 절연막(102)의 상부에 게이트 패턴(GP)들이 형성된다. 예를 들면, 게이트 패턴(GP)은 도전패턴(104) 및 게이트 마스크 패턴(106)의 적층형 구조로 형성할 수 있다. 예를 들면, 도전패턴(104)은 제1 도전막, 유전체막, 제2 도전막 및 금속막의 적층구조로 형성할 수 있다. 제1 도전막 및 제2 도전막은 폴리실리콘막으로 형성할 수 있으며, 유전체막은 산화막, 질화막 및 산화막을 순차적으로 적층하여 형성할 수 있다. 이때, 게이트 패턴(GP)이 메모리 셀이 아닌 셀렉트 트랜지스터 또는 스위치용 트랜지스터인 경우, 유전체막의 일부에 홀을 형성하여 제1 도전막과 제2 도전막을 전기적으로 연결한다. 금속막은 텅스텐막으로 형성할 수 있다. 게이트 패턴(GP)들의 상부에는 게이트 마스크 패턴(106)이 형성된다. 게이트 패턴(GP)으로 소스 셀렉트 트랜지스터(SST) 및 고전압 트랜지스터(HVN)가 형성된 단면을 예를 들어 설명하도록 한다.
도 1b를 참조하면, 게이트 패턴(GP)의 표면 손상을 보상하기 위해 게이트 절연막(102) 게이트 패턴(GP)의 표면을 따라 버퍼막(108)을 형성한다. 버퍼막(108)은 산화막으로 형성할 수 있다. 후속 실시할 콘택 홀 형성 공정 시, 게이트 패턴(GP)의 도전패턴(104)을 보호하기 위해, 버퍼막(108)이 형성된 게이트 패턴(GP)의 측벽에 스페이서(110)를 형성한다. 스페이서(110)는 산화막으로 형성할 수 있으며, 바람직하게는 HDP(high density plasma)막 또는 PE-TEOS(plasma enhanced TEOS)막으로 형성한다. 이때, 스페이서(110)는 5000Å 내지 10000Å의 두께로 형성하는 것이 바람직하다.
이어서, 스페이서(110) 및 버퍼막(108)의 표면을 따라 식각 정지막(112)을 형성한다. 식각 정지막(112)은 버퍼막(108) 및 스페이서(110)와 식각 선택비가 서로 다른 물질로 형성하는 것이 바람직하다. 예를 들면, 식각 정지막(112)은 질화막으로 형성할 수 있다. 구체적으로, 식각 정지막(112)은 저압(low pressure; LP) 또는 플라즈마(plasma enhanced; PE) 방식의 질화막 형성방법으로 형성할 수 있다.
특히, 후속 게이트 패턴(GP)의 상부에 형성된 식각 정지막(112)은 제거하고 게이트 패턴(GP)의 측벽에는 식각 정지막(112)의 일부를 잔류시키기 위해, 식각 정지막(112)은 종래보다 두껍게 형성하는 것이 바람직하다. 예를 들면, 식각 정지막(112)은 300Å 내지 800Å의 두께로 형성할 수 있다.
도 1c를 참조하면, 후속 콘택 홀을 용이하기 형성하기 위하여 식각 정지막(도 1b의 112)에 식각 공정을 실시하여 스페이서용 식각 정지 패턴(112a)을 형성한다. 구체적으로, 게이트 패턴(GP)의 상부 및 게이트 패턴(GP)들의 사이에 형성된 식각 정지막(도 1b의 112)의 두께는 낮추고, 게이트 패턴(GP)의 측벽에는 식각 정지막(도 1b의 112)의 일부를 잔류시켜 식각 정지 패턴(112a)을 형성하기 위한 식각 공정을 실시한다. 이를 위해, 식각 공정은 전면식각 공정 또는 에치백(etch-back) 공정으로 실시하는 것이 바람직하다. 구체적으로, 식각 공정은 건식식각 공정으로 실시하며, 바람직하게는 등방성 건식식각 공정으로 실시한다. 건식식각 공정은 CF4, CHF3 및 O2 가스의 혼합가스를 사용하거나, CHF3, Ar 및 O2 가스의 혼합가스를 사용할 수 있다.
특히, 후속 형성할 콘택 플러그의 전기적 특성을 향상시키기 위해, 게이트 패턴(GP) 간의 간격을 충분히 확보하는 것이 바람직하다. 이를 위해, 식각 정지 패턴(112a)의 두께를 낮추는 것이 바람직하다. 예를 들면, 식각 정지 패턴(112a)은 10Å 내지 100Å의 두께가 되도록 하는 것이 바람직하다. 또한, 콘택 플러그가 형성될 영역의 게이트 패턴(GP) 및 버퍼막(108)의 상부에는 식각 정지막(도 1b의 112)이 모두 제거되거나 일부 잔류할 수 있는데, 일부 잔류할 경우 식각 공정의 특성상 식각 정지 패턴(112a)의 두께보다 낮은 두께로 잔류될 수 있다. 예를 들면, 100Å보다 얇은 두께로 잔류시키는 것이 바람직하다.
도 1d를 참조하면, 식각 정지 패턴(112a)이 형성된 게이트 패턴(GP) 및 노출된 버퍼막(102)의 상부에 층간 절연막(114)을 형성한다. 층간 절연막(114)은 산화막으로 형성할 수 있다.
도 1e를 참조하면, 층간 절연막(114)의 상부에 콘택 홀(contact hole)을 형 성하기 위한 하드 마스크 패턴(116)을 형성한다. 이어서, 하드 마스크 패턴(116)에 따라 식각 공정을 실시하여 층간 절연막(114)에 콘택 홀(CH)을 형성한다.
구체적으로 설명하면, 콘택 홀(CH)을 형성하기 위한 식각 공정은 건식식각 공정으로 실시하는 것이 바람직하다. 예를 들면, 건식식각 공정은 층간 절연막(114)과 반도체 기판(100)과의 식각 속도가 적어도 10:1 차이가 나는 조건으로 실시하는 것이 바람직하다. 건식식각 공정은 CxFy(x 및 y는 정수), Ar 및 O2 가스의 혼합가스를 사용하여 실시할 수 있다. 이때, CxFy 가스와 O2 가스는 1:1 내지 1:5의 비율로 혼합하는 것이 바람직하다.
콘택 홀(CH) 중에서, 소스 셀렉트 트랜지스터(SST)들의 사이에 형성되는 콘택 홀(CH)의 폭(W)은, 소스 셀렉트 트랜지스터(SST)의 측벽에 형성된 식각 정지 패턴(112a)의 두께를 낮춤으로써 넓게 확보할 수 있다. 이는, 후속 콘택 플러그 형성 시, 콘택 플러그의 부피를 증가시켜 줌으로써 콘택 플러그의 저항을 낮출 수 있다.
또한, 콘택 홀(CH)은 영역에 따라 접합영역(100a)이 드러나게 형성하거나, 고접압 트랜지스터(HVN)가 형성된 영역의 경우에는 도전패턴(104)이 드러나도록 형성하는 것이 바람직하다. 이 중, 게이트 패턴(GP)의 상부에 식각 정지 패턴(112a)이 없거나, 잔류하더라도 상기 공정에서(도 1c 참조) 그 두께가 얇아졌기 때문에 콘택 홀(CH)을 형성하는 공정을 용이하게 수행할 수 있다. 이로써, 고전압 트랜지스터(HVN) 영역과 같이, 게이트 패턴(GP) 중 도전패턴(104)을 노출시키는 콘택 홀(CH)을 용이하게 형성할 수 있다.
도 1f를 참조하면, 콘택 홀(CH)의 내부에 도전물질을 채워 콘택 플러그(118)를 형성한다. 예를 들면, 콘택 플러그(118)는 소스 셀렉트 트랜지스터(SST)들의 사이에 형성되거나, 저전압 NMOS(LVN)용 또는 저전압 PMOS(LVP)용 콘택 플러그로 형성될 수 있으며, 고전압 트랜지스터(HVN)의 도전패턴(104)과 전기적으로 연결될 수 있다.
이로써, 반도체 기판(100)에 형성된 접합영역(100a) 또는 게이트 패턴(GP)의 도전패턴(104)과 전기적으로 연결되는 콘택 플러그(118)를 형성할 수 있다. 특히, 게이트 패턴(GP) 사이의 간격을 확보함으로써 콘택 플러그의 저항을 낮출 수 있고, 게이트 패턴(GP)에 포함된 도전패턴(104)과 콘택 플러그가 접할 수 있도록 식각 공정을 용이하게 실시할 수 있다. 이에 따라, 콘택 플러그(118)를 접합영역(100a) 또는 도전패턴(104)과 전기적으로 단락되는 현상을 감소시킬 수 있으므로, 플래시 소자의 신뢰도를 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 본 발명에 따른 플래시 소자의 형성 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 100a : 접합영역
102 : 게이트 절연막 104 : 도전패턴
106 : 게이트 마스크 패턴 108 : 버퍼막
110 : 스페이서 112 : 식각 정지막
112a : 식각 정지 패턴 114 : 층간 절연막
116 : 하드 마스크 패턴 118 : 콘택 플러그
GP : 게이트 패턴 CH : 콘택 홀

Claims (13)

  1. 게이트 패턴들이 형성된 반도체 기판이 제공되는 단계;
    상기 게이트 패턴들을 포함한 상기 반도체 기판들의 표면을 따라 식각 정지막을 형성하는 단계;
    상기 게이트 패턴들의 측벽에 형성되어 서로 마주보는 상기 식각 정지막 간의 간격을 넓히기 위해 식각 공정을 실시하는 단계; 및
    상기 게이트 패턴들을 포함한 상기 반도체 기판 상에 층간 절연막을 형성하는 단계를 포함하는 플래시 소자의 형성 방법.
  2. 제 1 항에 있어서, 상기 층간 절연막을 형성하는 단계 이후에,
    상기 층간 절연막에 콘택 홀을 형성하기 위한 식각 공정을 실시하는 단계; 및
    상기 콘택 홀의 내부에 도전물질을 채워 콘택 플러그를 형성하는 단계를 더 포함하는 플래시 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 게이트 패턴들은 도전패턴 및 게이트 마스크 패턴을 적층하여 형성하는 플래시 소자의 형성 방법.
  4. 제 1 항에 있어서, 상기 식각 정지막을 형성하는 단계 이전에,
    상기 게이트 패턴을 포함한 상기 반도체 기판의 표면을 따라 버퍼막을 형성하는 단계; 및
    상기 버퍼막이 형성된 상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계를 더 포함하는 플래시 소자의 형성 방법.
  5. 제 4 항에 있어서,
    상기 버퍼막 및 상기 스페이서는 산화막으로 형성하는 플래시 소자의 형성 방법.
  6. 제 4 항에 있어서,
    상기 식각 정지막은 상기 스페이서와 식각 선택비가 서로 다른 물질로 형성하는 플래시 소자의 형성 방법.
  7. 제 4 항에 있어서,
    상기 스페이서는 5000Å 내지 10000Å의 두께로 형성하는 플래시 소자의 형성 방법.
  8. 제 1 항에 있어서,
    상기 식각 정지막은 질화막으로 형성하는 플래시 소자의 형성 방법.
  9. 제 1 항에 있어서,
    상기 식각 정지막은 저압(low pressure; LP) 또는 플라즈마(plasma enhanced; PE) 방식의 질화막 형성방법으로 형성하는 플래시 소자의 형성 방법.
  10. 제 1 항에 있어서,
    상기 식각 정지막을 형성하는 단계에서, 상기 식각 정지막은 300Å 내지 800Å의 두께로 형성하는 플래시 소자의 형성 방법.
  11. 제 1 항에 있어서,
    상기 식각 공정은, 상기 게이트 패턴들의 측벽에 상기 식각 정지막이 10Å 내지 100Å의 두께로 잔류하도록 실시하는 플래시 소자의 형성 방법.
  12. 제 1 항에 있어서, 상기 식각 공정을 실시하는 단계에서,
    상기 게이트 패턴들의 상부에 형성된 상기 식각 정지막은 모두 제거하거나, 일부 잔류시키는 플래시 소자의 형성 방법.
  13. 제 12 항에 있어서,
    일부 잔류되는 상기 식각 정지막은 100Å보다 얇은 두께로 잔류시키는 플래시 소자의 형성 방법.
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* Cited by examiner, † Cited by third party
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CN117690927A (zh) * 2024-02-04 2024-03-12 合肥晶合集成电路股份有限公司 半导体结构及其制备方法

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