KR20040007803A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 소자의 고집적화에 따른 자기정렬콘택(Self Aligned Contact) 공정에서의 콘택 면적을 확보하면서 수율 저하를 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판 상에 스페이서를 구비한 게이트 전극들을 형성하는 단계; 상기 반도체 기판 상에 상기 게이트 전극들을 덮도록 제1질화막을 형성하는 단계; 상기 결과물 상에 층간절연막과 제2질화막을 차례로 형성하는 단계; 상기 제2질화막 상에 마스크 패턴을 형성하는 단계; 상기 게이트 전극 상의 제1질화막이 노출될 때까지 상기 제2질화막과 층간절연막을 식각하여 콘택홀을 형성하는 단계; 상기 기판 결과물 상에 제3질화막을 형성하는 단계; 상기 제3질화막을 전면 식각하여 상기 식각된 제2질화막과 층간절연막의 측벽에 질화막 스페이서를 형성하는 단계; 상기 콘택홀 아래에 잔류된 층간절연막을 제거하는 단계; 및 상기 층간절연막 상의 제2질화막과 상기 층간절연막의 제거로 노출된 기판 상의 제1질화막 부분을 식각 제거하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는, 소자의 고집적화에 따른 자기정렬콘택(Self Aligned Contact) 공정에서의 콘택 면적을확보하면서 수율 저하를 방지하기 위한 방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라, 한정된 셀 면적, 또는, 칩 면적 내에 더 많은 패턴들을 집적시키기 위한 다양한 기술들이 제안되고 있다. 그런데, 반도체 소자의 고집적화는 패턴의 크기 감소는 물론, 콘택홀의 크기 감소도 함께 요구되기 때문에, 반도체 기판과 비트라인 및 반도체 기판과 캐패시터 사이를 연결하는 콘택홀의 형성에 어려움을 겪고 있다.
이에 따라, 최근에는 반도체 기판과 비트라인 및 반도체 기판과 캐패시턴간의 콘택 안정성을 확보하기 위한 여러 가지 방법들이 제안되고 있으며, 한 예로서, 자기 정렬 콘택(Self Aligned Contact : 이하, SAC) 기술이 제안되었다. 상기 SAC 기술은 게이트 전극의 형성과 비트라인의 형성 및 캐패시터의 형성을 각각 수행하는 통상적인 반도체 집적 기술과는 달리, 게이트 전극들을 형성한 상태에서, 수 개의 게이트 전극들을 모두 노출시키는 콘택홀을 형성하고, 그런다음, 게이트 전극들 사이에 플러그용 폴리를 매립시켜, 반도체 기판과 비트라인 및 반도체 기판과 캐패시터 사이의 콘택 안정성을 확보한다.
도 1a 내지 도 1c는 SAC 기술을 이용한 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 상기 반도체 기판(1) 상에 질화막 재질의 하드 마스크막 (3)을 이용한 식각 공정을 통해 게이트 전극들(5)을 형성한다. 그런다음, 상기 게이트 전극(5)의 양측벽에 스페이서(7)를 형성하고, 상기 게이트 전극(5)을 덮도록 반도체 기판(1) 상에 질화막(9)을 형성한다. 이어서, 상기 기판 결과물 상에 층간절연막(11)과 반사방지막(13)을 차례로 형성하고, 상기 반사방지막(13) 상에 마스크 패턴(15)을 형성한다.
도 1b를 참조하면, 상기 마스크 패턴을 이용하여 반사방지막(13)을 식각하고, 그런다음, 그 아래의 층간절연막(11)을 식각한다. 이어서, 상기 마스크 패턴을 제거한다.
도 1c를 참조하면, 기판(1)이 노출되도록 상기 층간절연막(11)의 식각으로 노출된 질화막 부분을 건식 식각하여 제거한다.
그러나, 상기한 SAC 기술을 이용한 종래 기술에 따른 반도체 소자의 제조방법에 따르면, 층간절연막의 식각은 질화막에 대한 선택비를 높게 하여 수행하게 되는데, 이 경우, 폴리머(polymer)가 다량으로 발생됨으로써 기판 콘택홀 측벽에 다량의 폴리머가 발생하여 이에 따라, 기판 콘택 면적의 확보에 어려움이 있다. 특히, 마스크 오정렬이 일어날 경우 상기한 문제가 심화되어 공정 마진이 감소하게 된다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 기판 콘택 면적을 확보할 수 있으면서 공정 마진을 확보할 수 있는 반도체 소자의 제조방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 자기 정렬 콘택 기술을 이용한 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
-도면의 주요 부분에 대한 부호의 설명-
21 : 반도체 기판 23 : 하드 마스크막
25 : 게이트 전극 27 : 스페이서
29 : 제1질화막 31 : 층간절연막
33 : 제2질화막 35 : 마스크 패턴
36 : 콘택홀 37 : 제3질화막
37a : 질화막 스페이서
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 스페이서를 구비한 게이트 전극들을 형성하는 단계; 상기 반도체 기판 상에 상기 게이트전극들을 덮도록 제1질화막을 형성하는 단계; 상기 결과물 상에 층간절연막과 제2질화막을 차례로 형성하는 단계; 상기 제2질화막 상에 마스크 패턴을 형성하는 단계; 상기 게이트 전극 상의 제1질화막이 노출될 때까지 상기 제2질화막과 층간절연막을 식각하여 콘택홀을 형성하는 단계; 상기 기판 결과물 상에 제3질화막을 형성하는 단계; 상기 제3질화막을 전면 식각하여 상기 식각된 제2질화막과 층간절연막의 측벽에 질화막 스페이서를 형성하는 단계; 상기 콘택홀 아래에 잔류된 층간절연막을 제거하는 단계; 및 상기 층간절연막 상의 제2질화막과 상기 층간절연막의 제거로 노출된 기판 상의 제1질화막 부분을 식각 제거하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 본 발명의 방법은 제2질화막을 500∼800Å 두께로 형성한다.
또한, 본 발명의 방법은 상기 제2질화막과 층간절연막의 식각을 CF4및 Ar 혼합 가스 와 C4F8및 O2혼합 가스를 사용한 건식 식각 공정으로 수행한다.
게다가, 본 발명의 방법은 상기 콘택홀 아래에 잔류된 층간절연막의 제거를 BOE 또는 HF 용액을 사용한 습식 식각 공정으로 수행한다.
본 발명에 따르면, 층간절연막의 식각을 2회로 나누어 수행하면서 상기 층간절연막의 측벽에 질화막 스페이서를 형성해 줌으로써 기판 상의 질화막 제거를 신뢰성있게 행할 수 있으며, 이에 따라, 기판 콘택 면적을 안정적으로 확보할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 반도체 기판(21) 상에 질화막 재질의 하드 마스크막(23)을 이용한 식각 공정을 통해 게이트 전극들(25)을 형성한다. 그런다음, 상기 게이트 전극(25)의 양측벽에 스페이서(27)를 형성하고, 이어서, 상기 스페이서(27)를 포함한 게이트 전극(25)을 덮도록 기판(21)의 전 영역 상에 제1질화막(29)을 형성한다.
그 다음, 상기 제1질화막 상에 표면 평탄화가 이루어진 층간절연막(31)을 형성하고, 상기 층간절연막(31) 상에 제2질화막(33)을 형성한다. 그런다음, 상기 제2질화막(33) 상에 콘택 형성 영역을 한정하는 마스크 패턴(35)을 형성한다. 여기서, 상기 제2질화막(33)은 바람직하게 500∼800Å 두께로 형성한다.
도 2b를 참조하면, 게이트 전극(25) 상의 제1질화막 부분이 노출될 때까지 마스크 패턴을 식각 장벽으로 이용하면서 CF4및 Ar 혼합 가스 와 C4F8및 O2혼합 가스를 사용하여 상기 제2질화막(33)과 층간절연막(31)을 건식 식각하고, 이를 통해, 콘택홀(36)을 형성한다. 이때, 상기 층간절연막(31)의 건식 식각시에는 질화막과의 식각 선택비를 높게 하여 수행한다.
그 다음, 식각 장벽으로 이용된 마스크 패턴(35)을 제거한 상태에서, 상기 콘택홀(36)의 표면 및 제2질화막(33) 상에 제3질화막(37)을 증착한다.
도 2c를 참조하면, 제3질화막을 블랭킷(Blanket) 식각하여 콘택홀(36)의 내벽에 질화막 스페이서(37)을 형성한다. 여기서, 상기 질화막 스페이서(37)는 콘택홀(36) 아래에 잔류된 층간절연막을 제거하기 위한 후속의 습식 식각 공정에서 상기 콘택홀(36)의 벽면, 즉, 층간절연막(31)의 손실(loss)이 유발되는 것을 방지하기 위해 형성시킨 것이다.
도 2d를 참조하면, 콘택홀(36) 아래에 잔류된 층간절연막(31)을 BOE 또는 HF 용액을 이용한 습식 식각 공정을 완전히 제거한다. 여기서, 상기 층간절연막의 식각을 습식 식각으로 수행하는 바, 건식 식각 공정으로 제거하는 종래의 방법과 비교해서 폴리머 발생이 없어서 층간절연막의 식각을 신뢰성있게 수행할 수 있다.
도 2e를 참조하면, 상기 층간절연막(31)의 습식 식각으로 인해 노출된 스페이서(27) 및 기판(21) 상의 제1질화막 부분과 층간절연막(31) 상의 제2질화막을 블랭킷(Blanket) 식각하여 제거한다.
이때, 전술한 바와 같이, 콘택홀(36) 아래의 층간절연막을 습식 식각을 통해 안정적으로 제거하였기 때문에 상기 기판 상의 제1질화막 식각도 안정적으로 수행할 수 있으며, 따라서, 기판 콘택 면적 및 공정 마진을 확보할 수 있다.
이상에서와 같이, 본 발명은 층간절연막을 2회로 나누어 식각하면서 최종적으로 습식 식각을 통해 층간절연막을 제거해 줌으로써 폴리머(Polymer)의 발생을 억제하여 후속에서 기판 상에 형성된 질화막의 제거를 용이하게 행할 수 있으며, 따라서, 기판 콘택 면적을 안정적으로 확보할 수 있다.
또한, 본 발명은 층간절연막의 1차 식각 후, 그 내벽에 질화막 스페이서를 형성해 줌으로써 층간절연막의 추가 손실(loss)도 방지할 수 있다.
결국, 본 발명은 기판 콘택 면적을 안정적으로 확보할 수 있음은 물론 공정 마진을 확보할 수 있는 바, 반도체 소자의 신뢰성 및 수율을 향상시킬 수 있다.
기타 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시 할 수 있다.
Claims (6)
- 반도체 기판 상에 스페이서를 구비한 게이트 전극들을 형성하는 단계;상기 반도체 기판 상에 상기 게이트 전극들을 덮도록 제1질화막을 형성하는 단계;상기 결과물 상에 층간절연막과 제2질화막을 차례로 형성하는 단계;상기 제2질화막 상에 마스크 패턴을 형성하는 단계;상기 게이트 전극 상의 제1질화막이 노출될 때까지 상기 제2질화막과 층간절연막을 식각하여 콘택홀을 형성하는 단계;상기 기판 결과물 상에 제3질화막을 형성하는 단계;상기 제3질화막을 전면 식각하여 상기 식각된 제2질화막과 층간절연막의 측벽에 질화막 스페이서를 형성하는 단계;상기 콘택홀 아래에 잔류된 층간절연막을 제거하는 단계; 및상기 층간절연막 상의 제2질화막과 상기 층간절연막의 제거로 노출된 기판 상의 제1질화막 부분을 식각 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제2질화막은 500∼800Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제2질화막과 층간절연막을 식각하는 단계는 건식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 건식 식각 공정은CF4및 Ar 혼합 가스 와 C4F8및 O2혼합 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 콘택홀 아래에 잔류된 층간절연막을 제거하는 단계는 습식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 습식 식각 공정은 BOE 또는 HF 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR100822600B1 (ko) * | 2007-05-07 | 2008-04-16 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
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|---|---|---|---|---|
| KR100822600B1 (ko) * | 2007-05-07 | 2008-04-16 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
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| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |