JP2007318068A - 半導体素子のコンタクト形成方法 - Google Patents

半導体素子のコンタクト形成方法 Download PDF

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Abstract

【課題】 半導体素子のコンタクト形成方法を提供する。
【解決手段】 第１ハードマスク膜を有する多数の導電ラインが形成されたシリコン基板を設け、導電ラインを覆うようにシリコン基板上に層間絶縁膜を形成し、導電ラインの第１ハードマスク膜が露出するように層間絶縁膜をＣＭＰ処理し、層間絶縁膜の一部の厚さを除去し、層間絶縁膜の一部の厚さが除去された基板結果物上に第２ハードマスク膜を形成し、導電ラインの第１ハードマスク膜が露出するように第２ハードマスク膜をＣＭＰ処理し、該第２ハードマスク膜のコンタクト形成領域に形成された部分をエッチングしてハードマスクパターンを形成し、ハードマスクパターンをエッチング障壁として利用して層間絶縁膜をエッチングして、基板のコンタクト形成領域をオープンさせ、コンタクト形成領域を埋め込むように導電膜を蒸着し、導電ラインの第１ハードマスク膜が露出するように導電膜と残留したハードマスクパターンとを除去する。
【選択図】 図９Ｅ

Description

本発明は、半導体素子の製造方法に関し、より詳しくは、コンタクト形成のためのＳＡＣ（Self Aligned Contact）工程での欠陥を改善させることができる半導体素子のコンタクト形成方法に関する。
半導体メモリ素子、即ち、ＤＲＡＭ素子はランディングプラグコンタクトとビットラインコンタクト及びストレージノードコンタクトとを通じてキャパシタ及びビットラインとの電気的動作がなされる。このようなコンタクト、即ち、コンタクトプラグは、通常、基板上にゲートラインまたはビットラインを形成した後に層間絶縁膜を形成し、その後、コンタクト形成領域の層間絶縁膜部分を選択的にエッチングし、次に、導電膜を蒸着した後、これをＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）処理するＳＡＣ（Self Aligned Contact）工程を通じて形成している。
ここで、前記導電膜に対するＣＭＰは層間絶縁膜上に蒸着された導電膜を除去すると共に、ゲートラインまたはビットラインのハードマスク窒化膜を一定量共に研磨して隣り合うコンタクト同士間の完全な分離がなされるようにしている。
具体的に、図１Ａ〜図１Ｆは、従来のランディングプラグコンタクト形成方法を示す工程別断面図であり、これを説明すると、次の通りである。
図１Ａを参照して、素子分離膜（図示せず）により活性領域が限定されたシリコン基板１を設ける。その後、前記シリコン基板１上にゲート絶縁膜２、ゲート導電膜３及びゲートハードマスク窒化膜４が積層された構造のゲートライン５を形成する。次に、イオン注入工程を通じてゲートライン５の両側の基板１の表面内に接合領域６を形成した後、接合領域６が形成された基板結果物の全面上に第１スペーサ窒化膜７と第１層間絶縁膜８とを順次に形成する。
図１Ｂを参照して、ゲートハードマスク窒化膜４が露出するように第１層間絶縁膜８と第１スペーサ窒化膜７とをＣＭＰ処理する。
図１Ｃを参照して、ＣＭＰ処理された第１層間絶縁膜８及び第１スペーサ窒化膜７と露出したゲートハードマスク窒化膜４との上にハードマスク用ポリシリコン膜を形成した後、これをパターニングして活性領域上に配置されたゲートライン部分及び接合領域６を露出させる第１ポリシリコンハードマスク９を形成する。
図２は図１Ｃに対応する平面図である。なお図１Ｃは、図２の切断面線１Ｃ−１Ｃ’からみた断面図である。図４に図示したように、第１ポリシリコンハードマスク９が活性領域上に配置されたゲートライン部分及び接合領域を露出させるように形成される。
図１Ｄを参照して、第１ポリシリコンハードマスク９から露出した第１層間絶縁膜部分をエッチングする。その後、結果物に対してバッファー用ＵＳＧ（Undoped Silicon Glass）酸化膜１０の蒸着及びエッチバック処理を行って、コンタクト形成領域、即ち、ゲートライン５及び接合領域６を同時に露出させるコンタクトホール１１を形成する。
図１Ｅを参照して、コンタクトホール１１を埋め込むように基板結果物上にプラグ用導電膜として第１ポリシリコン膜１２を蒸着する。
図１Ｆを参照して、ゲートハードマスク窒化膜４が露出するまで第１ポリシリコン膜とバッファー用ＵＳＧ酸化膜及び第１ポリシリコンハードマスクとをＣＭＰ処理し、この結果として、ゲートライン５間の接合領域上にランディングプラグコンタクト１２ａを形成する。
図３Ａ〜図３Ｅは、従来のストレージノードコンタクト形成方法を示す工程別断面図であり、これを説明すると、次の通りである。
図３Ａを参照して、ランディングプラグコンタクト１２ａが設けられ、これを覆うように第１層間絶縁膜８上に絶縁膜１３が形成され、前記絶縁膜１３上に多数のビットライン１７が形成された構造のシリコン基板１を設ける。前記ビットライン１７は、図示されたように、バリヤ膜１４と導電膜１５及びビットラインハードマスク窒化膜１６との積層膜からなる。前記ビットライン１７を含んだ絶縁膜１３上に第２スペーサ窒化膜１８と第２層間絶縁膜１９とを順次に形成する。
図３Ｂを参照して、ビットライン１７の上部に一定の厚さの第２層間絶縁膜１９を残すターゲットで前記第２層間絶縁膜１９をＣＭＰ処理する。その後、前記ＣＭＰ処理された第２層間絶縁膜１９上にハードマスク用ポリシリコン膜を蒸着した後、これをパターニングしてストレージノードコンタクトが形成される領域を限定する第２ポリシリコンハードマスク２０を形成する。
図４は図３Ｂに対応する平面図である。なお、図３Ｂは図４の切断面線３Ｂ−３Ｂ’からみた断面図である。図４に図示したように、第２ポリシリコンハードマスク２０はストレージノードコンタクトが形成される第２層間絶縁膜部分を露出させるように形成される。
図３Ｃを参照して、前記第２ポリシリコンハードマスク２０をエッチング障壁として利用して露出した第２層間絶縁膜１９の部分とその下の第２スペーサ窒化膜１８部分及び絶縁膜１３部分とをエッチングしてストレージノードコンタクトが形成される活性領域部分をオープンさせる。
図３Ｄを参照して、オープンされた領域を埋め込むように結果物上にプラグ用導電膜として第２ポリシリコン膜２１を蒸着する。
図３Ｅを参照して、ビットラインハードマスク窒化膜１６が露出するまで第２ポリシリコン膜と第２ポリシリコンハードマスクとをＣＭＰ処理し、これを通じて、ビットライン１７間にランディングプラグコンタクト１２ａと連結されるストレージノードコンタクト２１ａを形成する。
しかしながら、前述した従来のランディングプラグコンタクト及びストレージノードコンタクト形成方法は、第１及び第２層間絶縁膜のエッチングの際、不回避にオープン地域（open area）のゲートハードマスク窒化膜の損失が発生され、これによって、図５及び図７に示したように、オープン地域と非オープン地域（close area）との間のゲートライン及びビットラインハードマスク窒化膜の厚さ偏差が発生することになり、これはランディングプラグコンタクト及びストレージノードコンタクトの分離のための後続するプラグ用ポリシリコン膜のＣＭＰ処理の際、研磨量を大きくしなければならない原因となる。
さらに、このようなオープン地域と非オープン地域との間のゲートライン及びビットラインハードマスク窒化膜の厚さ偏差は、ウエハ内で変動（variation）を有しているので、ウエハ全体に対してコンタクトが分離を完全に確保するためには研磨量が更に大きくならなければならず、このようにＣＭＰ処理の研磨量が大きくなる場合、ウエハ内の不均一性が発生する可能性が高まるので、後続の処理の際に、整列マージンを減少させることになる等の問題をもたらすことになる。
図６は従来のランディングプラグコンタクトの分離のためのＣＭＰ後に発生するウエハ内のコンタクトの損失差を示す図であり、図８は従来のストレージノードコンタクトの分離のためのＣＭＰ処理後に発生するウエハ内のコンタクト損失差を示す図であり、示しているように、ウエハの中央及び縁間の損失程度が差がつくこと、即ち、中央に比べて縁でのコンタクト損失が大きく発生することが分かる。
本発明は、前記したような従来の問題点を解決するために案出したものであって、コンタクト形成の際、ハードマスク窒化膜の厚さ偏差を減らすことができる半導体素子のコンタクト形成方法を提供することをその目的とする。
また、本発明の他の目的は、ハードマスク窒化膜の厚さ偏差を減らすことによって、プラグ用導電膜の研磨量を減らすことができる半導体素子のコンタクト形成方法を提供することにある。
また、本発明の更に他の目的は、プラグ用導電膜の研磨量を減らすことによって、ウエハ内の均一度を向上させることができる半導体素子のコンタクト形成方法を提供することにある。
前記のような目的を達成するために、本発明は、第１ハードマスク膜を有する多数の導電ラインが形成されたシリコン基板を設けるステップと、前記導電ラインを覆うようにシリコン基板上に層間絶縁膜を形成するステップと、前記導電ラインの第１ハードマスク膜が露出するように層間絶縁膜をＣＭＰ処理するステップと、前記層間絶縁膜の一部の厚さを除去するステップと、前記層間絶縁膜の一部の厚さが除去された基板結果物上に第２ハードマスク膜を形成するステップと、前記導電ラインの第１ハードマスク膜が露出するように第２ハードマスク膜をＣＭＰ処理するステップと、前記ＣＭＰ処理された第２ハードマスク膜のコンタクト形成領域に形成された部分をエッチングしてハードマスクパターンを形成するステップと、前記ハードマスクパターンをエッチング障壁として利用して層間絶縁膜をエッチングして、基板のコンタクト形成領域をオープンさせるステップと、前記オープンされたコンタクト形成領域を埋め込むように導電膜を蒸着するステップと、前記導電ラインの第１ハードマスク膜が露出するように導電膜と残留したハードマスクパターンとを除去するステップと、を含む半導体素子のコンタクト形成方法を提供する。
ここで、本発明において、前記導電ラインはゲートラインまたはビットラインであることを特徴とする。
本発明において、前記オープンされたコンタクト形成領域はゲートライン間の接合領域であることを特徴とする。
本発明において、前記オープンされたコンタクト形成領域はビットライン間のランディングプラグコンタクト領域であることを特徴とする。
本発明において、前記層間絶縁膜はランディングプラグコンタクト形成の際、３００〜１０００Åを除去することを特徴とする。
本発明において、前記層間絶縁膜はストレージノードコンタクト形成の際、１００〜１０００Åを除去することを特徴とする。
本発明において、前記第１ハードマスク膜は窒化膜で形成し、前記層間絶縁膜は酸化膜で形成し、前記第２ハードマスク膜はポリシリコン膜で形成することを特徴とする。
本発明において、前記層間絶縁膜をＣＭＰ処理するステップは、前記第１ハードマスク膜と層間絶縁膜との研磨選択比が１：１０〜１：２００であるスラリを使用して遂行し、前記第１ハードマスク膜は窒化膜からなり、前記層間絶縁膜は酸化膜からなることを特徴とする。
本発明において、前記第２ハードマスク膜をＣＭＰ処理するステップは、前記第１ハードマスク膜と第２ハードマスク膜との研磨選択比が１:１０〜１:２００であるスラリを使用して遂行し、前記第１ハードマスク膜は窒化膜からなり、前記第２ハードマスク膜はポリシリコン膜からなることを特徴とする。
本発明において、前記オープンされた領域を埋め込む導電膜は、ランディングプラグコンタクト形成の場合には、ポリシリコン膜であることを特徴とする。
本発明において、前記オープンされた領域を埋め込む導電膜は、ストレージノードコンタクト形成の場合には、ポリシリコン膜またはタングステン膜であることを特徴とする。
本発明において、前記導電膜と残留したハードマスクパターンとを除去するステップは、エッチバック処理またはＣＭＰ処理で遂行することを特徴とする。
また、前記のような目的を達成するために、本発明は、第１ハードマスク膜を有する多数のゲートライン及び接合領域が形成されたシリコン基板を設けるステップと、前記ゲートラインを覆うようにシリコン基板上に層間絶縁膜を形成するステップと、前記ゲートラインの第２ハードマスク膜が露出するように層間絶縁膜をＣＭＰ処理するステップと、前記層間絶縁膜の一部の厚さを除去するステップと、前記層間絶縁膜の一部の厚さが除去された基板結果物上に第２ハードマスク膜を形成するステップと、前記ゲートラインの第１ハードマスク膜が露出するように第２ハードマスク膜をＣＭＰ処理するステップと、前記ＣＭＰ処理されたハードマスク膜のコンタクト形成領域に形成された部分をエッチングしてハードマスクパターンを形成するステップと、前記ハードマスクパターンをエッチング障壁として利用して層間絶縁膜をエッチングしてゲートライン間の接合領域をオープンさせるステップと、前記オープンされた領域を埋め込むようにゲートライン及び層間絶縁膜上に導電膜を蒸着するステップと、前記ゲートラインの第１ハードマスク膜が露出するように導電膜と残留したポリシリコンハードマスクとを除去するステップと、を含む半導体素子のコンタクト形成方法を提供する。
ここで、本発明において、前記層間絶縁膜は３００〜１０００Åを除去することを特徴とする。
本発明において、前記第１ハードマスク膜は窒化膜で形成し、前記層間絶縁膜は酸化膜で形成し、前記第２ハードマスク膜はポリシリコン膜で形成することを特徴とする。
本発明において、前記層間絶縁膜をＣＭＰ処理するステップは、前記第１ハードマスク膜と層間絶縁膜との研磨選択比が１：１０〜１：２００であるスラリを使用して遂行し、前記第１ハードマスク膜は窒化膜からなり、前記層間絶縁膜は酸化膜からなることを特徴とする。
本発明において、前記第２ハードマスク膜をＣＭＰ処理するステップは、前記第１ハードマスク膜と第２ハードマスク膜との研磨選択比が１：１０〜１：２００であるスラリを使用して遂行し、前記第１ハードマスク膜は窒化膜からなり、前記第２ハードマスク膜はポリシリコン膜からなることを特徴とする。
本発明において、前記オープンされた領域を埋め込む導電膜は、ポリシリコン膜であることを特徴とする。
本発明において、前記導電膜と残留したハードマスクパターンとを除去するステップは、エッチバック処理またはＣＭＰ処理で遂行することを特徴とする。
また、前記のような目的を達成するために、本発明は、第１ハードマスク膜を有するビットラインが形成されたシリコン基板を設けるステップと、前記ビットラインを覆うようにシリコン基板上に層間絶縁膜を形成するステップと、前記ビットラインの第１ハードマスク膜が露出するように層間絶縁膜をＣＭＰ処理するステップと、前記層間絶縁膜の一部の厚さを除去するステップと、前記層間絶縁膜の一部の厚さが除去された基板結果物上に第２ハードマスク膜を形成するステップと、前記ビットラインの第１ハードマスク膜が露出するように第２ハードマスク膜をＣＭＰ処理するステップと、前記ＣＭＰ処理された第２ハードマスク膜のコンタクト形成領域上に形成された部分をエッチングしてハードマスクパターンを形成するステップと、前記ハードマスクパターンをエッチング障壁として利用して層間絶縁膜をエッチングしてビットライン間の領域をオープンさせるステップと、前記オープン地域を埋め込むようにビットライン及び層間絶縁膜上に導電膜を蒸着するステップと、前記ビットラインの第１ハードマスク膜が露出するように導電膜と残留したハードマスクパターンとを除去するステップと、を含む半導体素子のコンタクト形成方法を提供する。
ここで、本発明において、前記層間絶縁膜は、１００〜１０００Åを除去することを特徴とする。
本発明において、前記第１ハードマスク膜は窒化膜で形成し、前記層間絶縁膜は酸化膜で形成し、前記第２ハードマスク膜はポリシリコン膜で形成することを特徴とする。
本発明において、前記層間絶縁膜をＣＭＰ処理するステップは、前記第１ハードマスク膜と層間絶縁膜との研磨選択比が１：１０〜１：２００であるスラリを使用して遂行し、前記第１ハードマスク膜は窒化膜からなり、前記層間絶縁膜は酸化膜からなることを特徴とする。
本発明において、前記第２ハードマスク膜をＣＭＰ処理するステップは、前記第１ハードマスク膜と第２ハードマスク膜との研磨選択比が１：１０〜１：２００であるスラリを使用して遂行し、前記第１ハードマスク膜は窒化膜からなり、前記第２ハードマスク膜はポリシリコン膜からなることを特徴とする。
本発明において、前記オープンされた領域を埋め込む導電膜は、ポリシリコン膜またはタングステン膜であることを特徴とする。
本発明において、前記導電膜と残留したハードマスクパターンとを除去するステップは、エッチバック処理またはＣＭＰ処理で遂行することを特徴とする。
本発明によれば、ランディングプラグコンタクト及びストレージノードコンタクトの形成の際、ポリシリコンハードマスクパターンをゲートライン及びビットラインの全体が露出するようにする形態に変更することによって、前記ゲートライン及びビットライン内でのハードマスク窒化膜の損失厚さ偏差を最小化させることができる。
したがって、本発明によれば、ハードマスク窒化膜の厚さ偏差を最小化させることにより、後続するプラグ用導電膜の研磨量を最小化させることができ、それによって、ウエハ内の均一度を向上させることができるので、素子特性及び信頼性を向上させることができる。
以下、添付された図面を参照しつつ本発明の実施形態を詳細に説明する。
まず、本発明の技術的原理を説明すると、本発明はランディングプラグコンタクト及びストレージノードコンタクトの形成の際、ポリシリコンハードマスクパターンを層間絶縁膜上のみに形成させてゲートライン及びビットラインの全体がオープンされるようにする。
この場合、後続する層間絶縁膜のエッチングの際に、ハードマスク窒化膜の損失が発生されてもゲートライン及びビットライン全体に亘って損失される程度を同一に持っていくことができるので、活性領域上に配置されたゲートライン部分及びビットライン部分のみを選択的に露出させることにより、損失程度に差がつくことになる従来技術に比べてハードマスク窒化膜の厚さの偏差を改善させることができる。
したがって、本発明によれば、ハードマスク窒化膜の厚さ偏差を最小化させることができるので、後続するプラグ用導電膜の研磨量も最小化させることができ、それによって、ウエハ内の均一度を向上させることができる。
詳しくは、以下では、本発明に係るランディングプラグコンタクト及びストレージノードコンタクトの形成方法を説明する。
図９Ａ〜図９Ｇは、本発明の一実施形態に係るランディングプラグコンタクト形成方法を示す工程別断面図であり、これを説明すると、次の通りである。ここで、図１Ａ〜図１Ｆと同一の部分には同一の参照符号を付す。
図９Ａを参照して、素子分離膜（図示せず）により活性領域が限定されたシリコン基板１を設ける。その後、前記シリコン基板１上にゲート絶縁膜２、ゲート導電膜３及びゲートハードマスク窒化膜４を順次に形成した後、これらをパターニングして多数の導電ライン、即ち、ゲートライン５を形成する。
次に、イオン注入工程を通じてゲートライン５の両側の基板１の表面内に接合領域６を形成した後、接合領域６が形成された基板結果物の全面上に第１スペーサ窒化膜７を形成し、その後、前記第１スペーサ窒化膜７上に酸化膜材質の第１層間絶縁膜８を形成する。
図９Ｂを参照して、窒化膜に対して高選択比を有する、即ち、窒化膜と酸化膜との研磨選択比が１：１０〜１：２００である高選択比スラリ（High Selectivity Slurry）を使用すると共に、ゲートハードマスク窒化膜４を研磨停止膜として利用して第１層間絶縁膜８をＣＭＰ処理する。
図９Ｃを参照して、第１層間絶縁膜８のＣＭＰ処理が遂行された基板結果物に対してウェットエッチングまたはドライエッチング処理を実施してゲートハードマスク窒化膜４の上段部の全体を露出させるように前記第１層間絶縁膜８の一定量、例えば、１００〜１０００Å、好ましくは３００〜１０００Å程度を除去する。その後、このような基板結果物上に、後続する第１層間絶縁膜８のエッチングの際にエッチング障壁として利用するためのハードマスク用第１ポリシリコン膜９を蒸着する。
図９Ｄを参照して、窒化膜に対して高選択比を有する、即ち、窒化膜とポリシリコン膜との研磨選択比が１：１０〜１：２００である高選択比スラリを使用してゲートハードマスク窒化膜４が露出する時まで前記ハードマスク用第１ポリシリコン膜をＣＭＰ処理し、これを通じて、ゲートライン５間の第１層間絶縁膜８上にハードマスク用第１ポリシリコン膜９を残留させる。
図９Ｅを参照して、前記ハードマスク用第１ポリシリコン膜に対するＣＭＰ処理が遂行された基板結果物上に公知の処理によりランディングプラグコンタクト形成領域を露出させるマスクパターン（図示せず）を形成する。この際、前記マスクパターンは、好ましくは、ラインタイプで形成する。次に、前記マスクパターンをエッチングマスクとして利用してハードマスク用第１ポリシリコン膜をエッチングして第１ポリシリコンハードマスクパターン９ａを形成する。その後、マスクパターンを除去した後、前記第１ポリシリコンハードマスクパターン９ａをエッチング障壁として利用して第１層間絶縁膜８をエッチングし、次に、バッファー用ＵＳＧ酸化膜（図示せず）の蒸着及びエッチバック処理を通じてランディングプラグコンタクト形成領域のゲートライン５及び接合領域６を同時に露出させるコンタクトホール１１を形成する。
図１０は、図９Ｅに対応する平面図である。なお、図９Ｅは図１０の切断面線Ａ−Ａ’からみた断面図である。図１０に示すように、本発明の第１ポリシリコンハードマスクパターン９ａは、ゲートハードマスク窒化膜上には形成されず、オープンされない第１層間絶縁膜上のみに形成されるので、ゲートライン５は全体が露出する。また、前記第１ポリシリコンハードマスクパターン９ａは一定量が除去された第１層間絶縁膜部分に形成されるので、その表面がゲートハードマスク窒化膜４を含んだゲートライン５の表面と同一な高さを有することになる。
したがって、本発明によれば、ランディングプラグコンタクト形成のためのエッチングの際にエッチング障壁として利用される第１ポリシリコンハードマスクパターン９ａをゲートライン５の全体を露出させるように形成したので、前記エッチングの際、ゲートハードマスク窒化膜４の損失がゲートライン５の全体に対して同程度発生するようにすることができ、それによって、ゲートライン５内でのハードマスク窒化膜４の厚さ偏差を最小化させることができる。
図９Ｆを参照して、コンタクトホールを埋め込むように基板結果物上にプラグ用導電膜として第１ポリシリコン膜１２を蒸着する。
図９Ｇを参照して、ゲートハードマスク窒化膜４が露出するように前記第１ポリシリコン膜と残留した第１ポリシリコンハードマスクパターンとを除去し、この結果、ゲートライン５間の接合領域６上にランディングプラグコンタクト１２ａを形成する。この際、前記第１ポリシリコン膜と残留した第１ポリシリコンハードマスクパターンとの除去は、好ましくは、ＣＭＰ処理で遂行し、前記ＣＭＰの代わりにエッチバック処理を用いることも可能である。
本発明によれば、ゲートライン５内でのハードマスク窒化膜４の厚さ偏差を最小化させたので、前記ポリシリコン膜のＣＭＰ時の研磨量を最小化させることができる。したがって、本発明によれば、ゲートハードマスク窒化膜４の残留厚さを安定的に確保することによって、プラグ用導電膜の研磨量を最小化させることができ、それによって、ウエハ内の均一度を向上させることができる。
図１１Ａ〜図１１Ｆは、本発明の他の実施形態に係るストレージノードコンタクト形成方法を示す工程別断面図であり、これを説明すると、次の通りである。
図１１Ａを参照して、ランディングプラグコンタクト１２ａを含んだ第１層間絶縁膜８が形成されたシリコン基板１上に絶縁膜１３を形成した後、前記絶縁膜１３をエッチングしてビットラインコンタクト領域のランディングプラグコンタクトが露出するように、ビットラインコンタクトホール（図示せず）を形成する。その後、前記ビットラインコンタクトホールを含んだ絶縁膜１３上にバリヤ膜１４と導電膜１５及びビットラインハードマスク窒化膜１６の積層膜とからなる多数の導電ライン、即ち、ビットライン１７を形成する。次に、前記ビットライン１７を含んだ絶縁膜１３上に第２スペーサ窒化膜１８を形成した後、前記第２スペーサ窒化膜１８上に酸化膜材質の第２層間絶縁膜１９を形成する。
図１１Ｂを参照して、ビットラインハードマスク窒化膜１６が露出するように前記第２層間絶縁膜１９をＣＭＰ処理する。この際、前記第２層間絶縁膜１９のＣＭＰ処理は窒化膜と酸化膜との研磨選択比が１：１０〜１：２００である高選択比スラリを使用すると共に、 ビットラインハードマスク窒化膜１６を研磨停止膜として利用して遂行する。
図１１Ｃを参照して、第２層間絶縁膜１９のＣＭＰ処理が遂行された基板結果物に対し、ウェットエッチングまたはドライエッチング処理を実施し、これを通じて、前記第２層間絶縁膜１９の一定量、例えば、１００〜１０００Å程度を除去する。この際、前記第２層間絶縁膜１９は、ビットラインハードマスク窒化膜１６の上段部の全体を露出させるように一定量が除去される。
図１１Ｄを参照して、ビットライン１７を含んで一定量が除去された第２層間絶縁膜１９上に、後続する第２層間絶縁膜１９のエッチングの際にエッチング障壁として利用するためのハードマスク用第２ポリシリコン膜を蒸着する。その後、窒化膜とポリシリコン膜との研磨選択比が１：１０〜１：２００である高選択比スラリを使用してビットラインハードマスク窒化膜１６が露出するように前記ハードマスク用第２ポリシリコン膜をＣＭＰ処理し、これを通じて、ビットライン１７間の第２層間絶縁膜１９上にハードマスク用第２ポリシリコン膜２２を残留させる。
図１１Ｅを参照すれば、公知の処理によって、ハードマスク用第２ポリシリコン膜を含んだ結果物上にストレージノードコンタクト形成領域を露出させるマスクパターン（図示せず）を形成した後、このようなマスクパターンを利用して露出したハードマスク用第２ポリシリコン膜を選択的にエッチングして第２ポリシリコンハードマスクパターン２２ａを形成する。この際、前記マスクパターンはラインタイプで形成する。その後、前記マスクパターンを除去した状態で、前記第２ポリシリコンハードマスクパターン２２ａをエッチング障壁として利用して第２層間絶縁膜１９及び絶縁膜１３をエッチングしてストレージノードコンタクト形成領域のビットライン１７間のランディングプラグコンタクト１２ａをオープンさせる。
図１２は、図１１Ｅに対応する平面図である。なお、図１１Ｅは図１２の切断面線Ｂ−Ｂ’からみた断面図である。図１２に示すように、本発明の第２ポリシリコンハードマスクパターン２２ａはビットラインハードマスク窒化膜１６上には形成されず、オープンされない第２層間絶縁膜部分上のみに形成されるので、ビットライン１７の全体が露出する。したがって、本発明はビットライン１７の全体を露出させたので、ストレージノードコンタクト形成のためのエッチングの際、ビットラインハードマスク窒化膜１６の損失がビットライン１７の全体に対して同程度発生することになる。本発明によれば、ビットライン１７内でのハードマスク窒化膜１６の厚さ偏差を最小化させることができる。
図１１Ｆを参照して、オープンされた領域を埋め込むように結果物上にプラグ用導電膜としてポリシリコン膜、またはタングステン膜などの伝導性物質膜を蒸着する。その後、ビットラインハードマスク窒化膜１６が露出するように、プラグ用導電膜とその下の残留した第２ポリシリコンハードマスクパターンとをＣＭＰ処理して除去し、これを通じて、ビットライン１７間にランディングプラグコンタクト１２ａと連結されるストレージノードコンタクト２１ａを形成する。この際、前記ＣＭＰ処理の代わりにエッチバック処理を用いることも可能である。
本発明によれば、ビットライン内でのハードマスク窒化膜の厚さ偏差を最小化させたので、前記プラグ用導電膜の研磨量を最小化させることができる。したがって、本発明によれば、ビットラインハードマスク窒化膜の残留の厚さを安定的に確保することができるので、プラグ用導電膜の研磨量を最小化させることができ、それで、ウエハ内の均一度を向上させることができる。
以上、ここでは、本発明を特定の実施形態に関連して図示及び説明したが、本発明がそれに限るのではなくて、以下の特許請求範囲は本発明の精神と分野から外れない限度内で本発明が多様に改造及び変形できるということを当業界で通常の知識を有する者であれば容易に分かる。
従来のランディングプラグコンタクト形成方法を示す工程別断面図である。 従来のランディングプラグコンタクト形成方法を示す工程別断面図である。 従来のランディングプラグコンタクト形成方法を示す工程別断面図である。 従来のランディングプラグコンタクト形成方法を示す工程別断面図である。 従来のランディングプラグコンタクト形成方法を示す工程別断面図である。 従来のランディングプラグコンタクト形成方法を示す工程別断面図である。 図１Ｃに対応する平面図である。 従来のストレージノードコンタクト形成方法を示す工程別断面図である。 従来のストレージノードコンタクト形成方法を示す工程別断面図である。 従来のストレージノードコンタクト形成方法を示す工程別断面図である。 従来のストレージノードコンタクト形成方法を示す工程別断面図である。 従来のストレージノードコンタクト形成方法を示す工程別断面図である。 図３Ｂに対応する平面図である。 従来のランディングプラグコンタクト形成方法での層間絶縁膜エッチング後、オープン地域と非オープン地域間のゲートハードマスク用窒化膜の厚さの差を示す図である。 従来のランディングプラグコンタクトの分離のためのＣＭＰ後に発生するウエハ内のコンタクト損失差を示す図である。 従来のストレージノードコンタクト形成方法でのオープン地域と非オープン地域間のビットラインハードマスク用窒化膜の厚さ差を示す図である。 従来のストレージノードコンタクト分離のためのＣＭＰ後に発生するウエハ内のコンタクト損失差を示す図である。 本発明の一実施形態に係るランディングプラグコンタクト形成方法を示す工程別断面図である。 本発明の一実施形態に係るランディングプラグコンタクト形成方法を示す工程別断面図である。 本発明の一実施形態に係るランディングプラグコンタクト形成方法を示す工程別断面図である。 本発明の一実施形態に係るランディングプラグコンタクト形成方法を示す工程別断面図である。 本発明の一実施形態に係るランディングプラグコンタクト形成方法を示す工程別断面図である。 本発明の一実施形態に係るランディングプラグコンタクト形成方法を示す工程別断面図である。 本発明の一実施形態に係るランディングプラグコンタクト形成方法を示す工程別断面図である。 図９Ｅに対応する平面図である。 本発明の他の実施形態に係るストレージノードコンタクト形成方法を示す工程別断面図である。 本発明の他の実施形態に係るストレージノードコンタクト形成方法を示す工程別断面図である。 本発明の他の実施形態に係るストレージノードコンタクト形成方法を示す工程別断面図である。 本発明の他の実施形態に係るストレージノードコンタクト形成方法を示す工程別断面図である。 本発明の他の実施形態に係るストレージノードコンタクト形成方法を示す工程別断面図である。 本発明の他の実施形態に係るストレージノードコンタクト形成方法を示す工程別断面図である。 図１１Ｅに対応する平面図である。
符号の説明
１ シリコン基板
２ ゲート絶縁膜
３ ゲート導電膜
４ ゲートハードマスク窒化膜
５ ゲートライン
６ 接合領域
７ 第１スペーサ窒化膜
８ 第１層間絶縁膜
９ ハードマスク用第１ポリシリコン膜
９ａ 第１ポリシリコンハードマスクパターン
１１ コンタクトホール
１２ プラグ用ポリシリコン膜
１２ａ ランディングプラグコンタクト
１３ 絶縁膜
１４ バリヤ膜
１５ 導電膜
１６ ビットラインハードマスク窒化膜
１７ ビットライン
１８ 第２スペーサ窒化膜
１９ 第２層間絶縁膜
２１ａ ストレージノードコンタクト
２２ ハードマスク用第２ポリシリコン膜
２２ａ 第２ポリシリコンハードマスクパターン

Claims (34)

  1. 第１ハードマスク膜を有する多数の導電ラインが形成されたシリコン基板を設けるステップと、
    前記導電ラインを覆うようにシリコン基板上に層間絶縁膜を形成するステップと、
    前記導電ラインの第１ハードマスク膜が露出するように層間絶縁膜をＣＭＰ（Chemical Mechanical Polishing）処理するステップと、
    前記層間絶縁膜の一部の厚さを除去するステップと、
    前記層間絶縁膜の一部の厚さが除去された基板結果物上に第２ハードマスク膜を形成するステップと、
    前記導電ラインの第１ハードマスク膜が露出するように第２ハードマスク膜をＣＭＰ処理するステップと、
    前記ＣＭＰ処理された第２ハードマスク膜のコンタクト形成領域に形成された部分をエッチングしてハードマスクパターンを形成するステップと、
    前記ハードマスクパターンをエッチング障壁として利用して層間絶縁膜をエッチングして、基板のコンタクト形成領域をオープンさせるステップと、
    前記オープンされたコンタクト形成領域を埋め込むように導電膜を蒸着するステップと、
    前記導電ラインの第１ハードマスク膜が露出するように導電膜と残留したハードマスクパターンとを除去するステップと、
    を含むことを特徴とする半導体素子のコンタクト形成方法。
  2. 前記導電ラインはゲートラインまたはビットラインであることを特徴とする請求項１に記載の半導体素子のコンタクト形成方法。
  3. 前記オープンされたコンタクト形成領域はゲートライン間の接合領域であることを特徴とする請求項１に記載の半導体素子のコンタクト形成方法。
  4. 前記オープンされたコンタクト形成領域はビットライン間のランディングプラグコンタクト領域であることを特徴とする請求項１に記載の半導体素子のコンタクト形成方法。
  5. 前記層間絶縁膜の一部の厚さを除去するステップは、前記第１ハードマスク膜の上段部側面のみ露出するように遂行することを特徴とする請求項１に記載の半導体素子のコンタクト形成方法。
  6. 前記層間絶縁膜は１００〜１０００Åを除去することを特徴とする請求項１に記載の半導体素子のコンタクト形成方法。
  7. 前記第１ハードマスク膜は窒化膜で形成し、前記層間絶縁膜は酸化膜で形成し、前記第２ハードマスク膜はポリシリコン膜で形成することを特徴とする請求項１に記載の半導体素子のコンタクト形成方法。
  8. 前記層間絶縁膜をＣＭＰ処理するステップは、前記第１ハードマスク膜と層間絶縁膜との研磨選択比が１：１０〜１：２００であるスラリを使用して遂行することを特徴とする請求項１に記載の半導体素子のコンタクト形成方法。
  9. 前記第１ハードマスク膜は窒化膜からなり、前記層間絶縁膜は酸化膜からなることを特徴とする請求項８に記載の半導体素子のコンタクト形成方法。
  10. 前記第２ハードマスク膜をＣＭＰ処理するステップは、前記第１ハードマスク膜と第２ハードマスク膜との研磨選択比が１:１０〜１:２００であるスラリを使用して遂行することを特徴とする請求項１に記載の半導体素子のコンタクト形成方法。
  11. 前記第１ハードマスク膜は窒化膜からなり、前記第２ハードマスク膜はポリシリコン膜からなることを特徴とする請求項１０に記載の半導体素子のコンタクト形成方法。
  12. 前記オープンされた領域を埋め込む導電膜は、ランディングプラグコンタクト形成の場合にはポリシリコン膜であることを特徴とする請求項１に記載の半導体素子のコンタクト形成方法。
  13. 前記オープンされた領域を埋め込む導電膜は、ストレージノードコンタクト形成の場合には、ポリシリコン膜またはタングステン膜であることを特徴とする請求項１に記載の半導体素子のコンタクト形成方法。
  14. 前記導電膜と残留したハードマスクパターンとを除去するステップは、エッチバック処理またはＣＭＰ処理で遂行することを特徴とする請求項１に記載の半導体素子のコンタクト形成方法。
  15. 第１ハードマスク膜を有する多数のゲートライン及び接合領域が形成されたシリコン基板を設けるステップと、
    前記ゲートラインを覆うようにシリコン基板上に層間絶縁膜を形成するステップと、
    前記ゲートラインの第２ハードマスク膜が露出するように層間絶縁膜をＣＭＰ処理するステップと、
    前記層間絶縁膜の一部の厚さを除去するステップと、
    前記層間絶縁膜の一部の厚さが除去された基板結果物上に第２ハードマスク膜を形成するステップと、
    前記ゲートラインの第１ハードマスク膜が露出するように第２ハードマスク膜をＣＭＰ処理するステップと、
    前記ＣＭＰ処理されたハードマスク膜のコンタクト形成領域に形成された部分をエッチングしてハードマスクパターンを形成するステップと、
    前記ハードマスクパターンをエッチング障壁として利用して層間絶縁膜をエッチングしてゲートライン間の接合領域をオープンさせるステップと、
    前記オープンされた領域を埋め込むようにゲートライン及び層間絶縁膜上に導電膜を蒸着するステップと、
    前記ゲートラインの第１ハードマスク膜が露出するように導電膜と残留したポリシリコンハードマスクとを除去するステップと、
    を含むことを特徴とする半導体素子のコンタクト形成方法。
  16. 前記層間絶縁膜の一部の厚さを除去するステップは、前記第１ハードマスク膜の上段部側面のみ露出するように遂行することを特徴とする請求項１５に記載の半導体素子のコンタクト形成方法。
  17. 前記層間絶縁膜は、３００〜１０００Åを除去することを特徴とする請求項１５に記載の半導体素子のコンタクト形成方法。
  18. 前記第１ハードマスク膜は窒化膜で形成し、前記層間絶縁膜は酸化膜で形成し、前記第２ハードマスク膜はポリシリコン膜で形成することを特徴とする請求項１５に記載の半導体素子のコンタクト形成方法。
  19. 前記層間絶縁膜をＣＭＰ処理するステップは、前記第１ハードマスク膜と層間絶縁膜との研磨選択比が１：１０〜１：２００であるスラリを使用して遂行することを特徴とする請求項１５に記載の半導体素子のコンタクト形成方法。
  20. 前記第１ハードマスク膜は窒化膜からなり、前記層間絶縁膜は酸化膜からなることを特徴とする請求項１９に記載の半導体素子のコンタクト形成方法。
  21. 前記第２ハードマスク膜をＣＭＰ処理するステップは、前記第１ハードマスク膜と第２ハードマスク膜との研磨選択比が１：１０〜１：２００であるスラリを使用して遂行することを特徴とする請求項１５に記載の半導体素子のコンタクト形成方法。
  22. 前記第１ハードマスク膜は窒化膜からなり、前記第２ハードマスク膜はポリシリコン膜からなることを特徴とする請求項２１に記載の半導体素子のコンタクト形成方法。
  23. 前記オープンされた領域を埋め込む導電膜は、ポリシリコン膜であることを特徴とする請求項１５に記載の半導体素子のコンタクト形成方法。
  24. 前記導電膜と残留したハードマスクパターンとを除去するステップは、エッチバック処理またはＣＭＰ処理で遂行することを特徴とする請求項１５に記載の半導体素子のコンタクト形成方法。
  25. 第１ハードマスク膜を有するビットラインが形成されたシリコン基板を設けるステップと、
    前記ビットラインを覆うようにシリコン基板上に層間絶縁膜を形成するステップと、
    前記ビットラインの第１ハードマスク膜が露出するように層間絶縁膜をＣＭＰ処理するステップと、
    前記層間絶縁膜の一部の厚さを除去するステップと、
    前記層間絶縁膜の一部の厚さが除去された基板結果物上に第２ハードマスク膜を形成するステップと、
    前記ビットラインの第１ハードマスク膜が露出するように第２ハードマスク膜をＣＭＰ処理するステップと、
    前記ＣＭＰ処理された第２ハードマスク膜のコンタクト形成領域に形成された部分をエッチングしてハードマスクパターンを形成するステップと、
    前記ハードマスクパターンをエッチング障壁として利用して層間絶縁膜をエッチングしてビットライン間の領域をオープンさせるステップと、
    前記オープン地域を埋め込むようにビットライン及び層間絶縁膜上に導電膜を蒸着するステップと、
    前記ビットラインの第１ハードマスク膜が露出するように導電膜と残留したハードマスクパターンとを除去するステップと、
    を含むことを特徴とする半導体素子のコンタクト形成方法。
  26. 前記層間絶縁膜の一部の厚さを除去するステップは、前記第１ハードマスク膜の上段部側面のみ露出するように遂行することを特徴とする請求項２５に記載の半導体素子のコンタクト形成方法。
  27. 前記層間絶縁膜は、１００〜１０００Åを除去することを特徴とする請求項２５に記載の半導体素子のコンタクト形成方法。
  28. 前記第１ハードマスク膜は窒化膜で形成し、前記層間絶縁膜は酸化膜で形成し、前記第２ハードマスク膜はポリシリコン膜で形成することを特徴とする請求項２５に記載の半導体素子のコンタクト形成方法。
  29. 前記層間絶縁膜をＣＭＰ処理するステップは、前記第１ハードマスク膜と層間絶縁膜との研磨選択比が１：１０〜１：２００であるスラリを使用して遂行することを特徴とする請求項２５に記載の半導体素子のコンタクト形成方法。
  30. 前記第１ハードマスク膜は窒化膜からなり、前記層間絶縁膜は酸化膜からなることを特徴とする請求項２９に記載の半導体素子のコンタクト形成方法。
  31. 前記第２ハードマスク膜をＣＭＰ処理するステップは、前記第１ハードマスク膜と第２ハードマスク膜との研磨選択比が１：１０〜１：２００であるスラリを使用して遂行することを特徴とする請求項２５に記載の半導体素子のコンタクト形成方法。
  32. 前記第１ハードマスク膜は窒化膜からなり、前記第２ハードマスク膜はポリシリコン膜からなることを特徴とする請求項３１に記載の半導体素子のコンタクト形成方法。
  33. 前記オープンされた領域を埋め込む導電膜は、ポリシリコン膜またはタングステン膜であることを特徴とする請求項２５に記載の半導体素子のコンタクト形成方法。
  34. 前記導電膜と残留したハードマスクパターンとを除去するステップは、エッチバック処理またはＣＭＰ処理で遂行することを特徴とする請求項２５に記載の半導体素子のコンタクト形成方法。
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