KR20060068905A - 플래쉬 메모리소자의 제조방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리소자의 제조방법에 관한 것으로, 본 발명의 사상은 소스 영역이 구비되고, 소자분리막의 형성으로 인해 활성영역과 비활성영역이 구분 정의된, 반도체 기판 상부에 제1 폴리 실리콘막을 형성한 후 상기 제1 폴리 실리콘막을 패터닝하여, 상기 소자 분리막이 노출되도록 하고, 상기 소스 영역의 반도체 기판을 노출하면서 동시에 상기 플로팅 게이트 전극 패턴을 형성하는 단계, 상기 결과물 전면에 유전막을 형성한 후 상기 유전막의 소정 영역을 패터닝하여, 상기 소스 영역의 반도체 기판 상부에 형성된 상기 유전막과 상기 소스 영역과 인접한 상기 플로팅 게이트 전극 패턴 상부에 형성된 소정 폭의 상기 유전막이 제거되도록 하는 단계 및 상기 결과물 전면에 제2 폴리 실리콘막을 형성하고, 상기 제2 폴리 실리콘막 및 상기 플로팅 게이트 전극 패턴을 패터닝하여, 플로팅 게이트 전극, 상기 플로팅 게이트 전극 상부에 적층된 콘트롤 게이트 전극 및 상기 소스 영역의 반도체 기판 에 소스 콘택용 게이트라인을 형성하는 단계를 포함한다.
소스 콘택 플러그

Description

플래쉬 메모리소자의 제조방법{Method of manufacturing in flash memory device}
도 1a 내지 도 3a는 본 발명에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 레이아웃도이고,
도 1b 내지 도 3b는 상기 도 1a 내지 도 3a의 B-B' 에서의 절단면을 도시한 단면도들이고,
도 1c 내지 도 3c는 도 1a 내지 도 3a에서 C-C'에서의 절단면을 도시한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 12: 소자분리막
14: 제1 폴리 실리콘막 16: 유전막
18: 제2 폴리 실리콘막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 플래쉬 메모리 소자의 제조방법에 관한 것이다.
일반적으로 플래쉬 메모리 소자의 제조방법에 있어서, 반도체 기판 내부에 형성된 소스 영역과 접촉하는 셀 스트링의 소스 콘택 플러그를을 형성하는 공정을 수행한다.
상기 소스콘택은, 반도체 기판 상에 플로팅 게이트 전극 및 콘트롤 게이트 전극을 적층 형성하고 그 상부 전면에 층간 절연막을 형성한 후, 상기 층간 절연막을 패터닝하여 상기 반도체 기판의 소스 영역을 노출하는 콘택홀을 형성하고, 상기 콘택홀 내부에만 도전막이 형성되도록 하여, 형성된다.
이때, 상기 소스 콘택 플러그가 형성된 반도체 기판의 표면을 노출하기 위한 콘택홀의 형성 공정시 수 Å 높이의 층간 절연막을 패터닝하게 되는 데, 점차적으로 소자의 감소되는 사이즈에 의해 이 공정은 다소 어려워지는 문제점이 있다.
따라서 반도체 기판 내부에 형성된 소스 영역을 노출하기에 용이한 공정이 요구되고 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 반도체 기판 내부에 형성된 소스 영역을 노출하기에 용이한 공정을 가지는 플래쉬 메모리소자의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 소스 영역이 구비되고, 소자분리막의 형성으로 인해 활성영역과 비활성영역이 구분 정의된, 반도체 기판 상부에 제1 폴리 실리콘막을 형성한 후 상기 제1 폴리 실리콘막을 패터닝하여, 상기 소자 분리막이 노출되도록 하고, 상기 소스 영역의 반도체 기판을 노출하면서 동시에 상기 플로팅 게이트 전극 패턴을 형성하는 단계, 상기 결과물 전면에 유전막을 형성한 후 상기 유전막의 소정 영역을 패터닝하여, 상기 소스 영역의 반도체 기판 상부에 형성된 상기 유전막과 상기 소스 영역과 인접한 상기 플로팅 게이트 전극 패턴 상부에 형성된 소정 폭의 상기 유전막이 제거되도록 하는 단계 및 상기 결과물 전면에 제2 폴리 실리콘막을 형성하고, 상기 제2 폴리 실리콘막 및 상기 플로팅 게이트 전극 패턴을 패터닝하여, 플로팅 게이트 전극, 상기 플로팅 게이트 전극 상부에 적층된 콘트롤 게이트 전극 및 상기 소스 영역의 반도체 기판 에 소스 콘택용 게이트라인을 형성하는 단계를 포함한다.
상기 플로팅 게이트 전극, 콘트롤 게이트 전극 및 소스 콘택용 게이트라인을 형성한 후, 상기 결과물 전면에 층간 절연막을 형성하고, 상기 소스 콘택용 게이트라인과 접촉하는 콘택 플러그를 형성하는 단계를 더 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1a 내지 도 3a는 본 발명에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 레이아웃도이고, 도 1b 내지 도 3b는 상기 도 1a 내지 도 3a에서 B-B' 에서의 절단면을 도시한 단면도들이고, 도 1c 내지 도 3c는 도 1a 내지 도 3a에서 C-C'에서의 절단면을 도시한 단면도들이다.
도 1a, 도 1b 및 도 1c를 참조하면, 반도체기판(10) 전면 상부에 게이트 산화막(미도시), 플로팅 게이트전극용 제1 폴리 실리콘막(미도시) 및 패드 질화막(미도시)을 순차적으로 형성한다.
상기 결과물의 소정영역에 소자분리막 형성용 포토레지스트 패턴(미도시)을 형성한 후 이를 식각마스크로 식각공정을 수행하여 트렌치(미도시)를 형성한다. 이 트렌치(미도시) 내부에 갭필(gap fill)특성이 우수한 HDP(HighDensity plasma)산화막과 같은 산화막이 채워지도록 증착한 후 화학적 기계적 연마(chemical mechanical polishing: CMP)공정 등의 평탄화 공정을 수행하여 소자 분리막(12)의 형성을 완료한다. 이어, 상기 형성된 패드 질화막(미도시)을 제거한다.
이어서, 상기 소자 분리막(12)으로 인해 정의된 비활성영역(도 1a 및 도 1b의 B)과 활성영역(도 1a 및 도 1b의 A)을 구비한 반도체 기판(10) 상부 전면에 플로팅게이트전극용 제2 폴리 실리콘막(미도시) 및 플로팅 게이트전극 형성용 포토레지스트 패턴을 형성한다. 이어서 상기 포토레지스트 패턴을 식각마스크로 제2 폴리 실리콘막을 순차적으로 식각하여, 패터닝된 제2 폴리 실리콘막을 형성함으로써, 플로팅 게이트전극패턴(14)을 형성한다.
상기 제2 폴리 실리콘막의 패터닝 공정은 플로팅 게이트 전극 패턴의 형성 뿐만 아니라, 소자분리막이 노출되도록 하는 포토레지스트 패턴을 형성하고, 이후 공정을 통해 상기 소스 영역의 반도체 기판이 노출되도록 하는 포토레지스트 패턴을 형성하도록 하여, 상기 포토레지스트 패턴들로 상기 제2 폴리 실리콘막에 식각공정을 수행하여, 도 1a에 도시된 바와 같이 소자분리막이 노출되도록 하고(도 1a의 B), 소스 콘택 플러그가 형성될 영역 즉, 소스 영역의 반도체 기판이 노출되도록 한다(도 1a의 13).
도 2a, 도 2b 및 도 2c를 참조하면, 상기 소자 분리막 및 소스 콘택 플러그가 형성될 영역이 노출된 결과물 전면 상부에 유전막(16)을 형성한다. 상기 유전막은 ONO(oxide- nitride- oxide)막으로 상기 플로팅 게이트 전극과 이후 형성될 콘트롤 게이트 전극과 절연하기 위해 형성된다.
상기 유전막(16)이 형성된 결과물 상에 소정 영역이 노출되도록 하는 포토레지스트 패턴(미도시)을 형성하고 이를 식각마스크로 상기 소정영역의 유전막에 식각공정을 수행하여, 도 2a 및 도 2c 에 도시된 바와 같이 소스 영역의 반도체 기판 상부와 상기 소스 영역과 인접한 상기 플로팅 게이트 전극 패턴 상부에 형성된 소정 폭(15)의 유전막이 제거되도록 한다.
도 3a, 도 3b 및 도 3c를 참조하면, 상기 소정 영역이 제거된 유전막 상부에 콘트롤 게이트 전극용 제3 폴리 실리콘막을 형성하고, 이 제3 폴리 실리콘막 및 상기 플로팅게이트전극패턴(14)을 패터닝하여 플로팅 게이트 전극 및 콘트롤 게이트 전극(18)을 형성한다.
상기 제3 폴리 실리콘막이 상기 소스 영역이 노출된 반도체 기판 상부에도 형성되어 상기 플로팅 게이트 전극 및 콘트롤 게이트 전극 형성을 위한 패터닝 공정시 상기 제3 폴리 실리콘막 또한 패터닝되어 소스 콘택용 게이트라인(G)이 형성된다. 상기 게이트 라인의 형성은 기존의 소스 콘택 플러그를 대신하여 형성됨으로써 게이트 형성공정에서의 패턴 밀도를 높여 게이트 전극의 CD 균일성을 개선시키게 된다.
도면에는 도시되지 않았지만, 상기 게이트라인 및 콘트롤 게이트 전극이 형성된 결과물 상에 층간 절연막을 형성하고, 상기 층간 절연막을 패터닝하여, 상기 게이트라인을 노출하는 비아홀을 형성하고, 상기 비아홀 내부에만 도전막이 형성되도록 함으로써, 상기 게이트 라인과 접촉되도록 하면서, 상기 형성된 게이트 라인과 접촉하는 콘택 플러그를 형성할 수 있다.
따라서 종래 기술에서와 같이 소스 영역을 노출하기 위해 반도체 기판과 접한 소스 콘택 플러그를 형성하고, 상기 소스 콘택 플러그와 접촉하기 위한 금속배선을 형성하는 단계들이 구비되는데 반해, 본 발명에서는 소스 영역과 접한 게이트 라인을 형성하고, 상기 게이트 라인과 접촉하기 위해 종래의 반도체 기판과 접한 소스 콘택플러그보다 짧은 소스 콘택 플러그가 형성되므로, 공정이 용이해지는 특성이 있다.
또한, 상기 게이트 라인의 형성은 기존의 소스 콘택 플러그를 대신하여 형성됨으로써 게이트 형성공정에서의 패턴 밀도를 높여 게이트 전극의 CD 균일성을 개선시키게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 소스 영역과 접한 게이트 라인을 형성하고, 상기 게이트 라인과 접촉하기 위해 상기 반도체 기판과 접한 소스 콘택보다 짧은 소스 콘택이 형성되므로, 공정이 용이해지는 효과가 있다.
또한, 상기 게이트 라인의 형성은 기존의 소스 콘택 플러그를 대신하여 형성됨으로써 게이트 형성공정에서의 패턴 밀도를 높여 게이트 전극의 CD 균일성을 개선시키게 되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (2)

  1. 소스 영역이 구비되고, 소자분리막의 형성으로 인해 활성영역과 비활성영역이 구분 정의된, 반도체 기판 상부에 제1 폴리 실리콘막을 형성한 후 상기 제1 폴리 실리콘막을 패터닝하여, 상기 소자 분리막이 노출되도록 하고, 상기 소스 영역의 반도체 기판을 노출하면서 동시에 상기 플로팅 게이트 전극 패턴을 형성하는 단계;
    상기 결과물 전면에 유전막을 형성한 후 상기 유전막의 소정 영역을 패터닝하여, 상기 소스 영역의 반도체 기판 상부에 형성된 상기 유전막과 상기 소스 영역과 인접한 상기 플로팅 게이트 전극 패턴 상부에 형성된 소정 폭의 상기 유전막이 제거되도록 하는 단계; 및
    상기 결과물 전면에 제2 폴리 실리콘막을 형성하고, 상기 제2 폴리 실리콘막 및 상기 플로팅 게이트 전극 패턴을 패터닝하여, 플로팅 게이트 전극, 상기 플로팅 게이트 전극 상부에 적층된 콘트롤 게이트 전극 및 상기 소스 영역의 반도체 기판 에 소스 콘택용 게이트라인을 형성하는 단계를 포함하는 플래쉬 메모리소자의 제조방법.
  2. 제1 항에 있어서, 상기 플로팅 게이트 전극, 콘트롤 게이트 전극 및 소스 콘택용 게이트라인을 형성한 후,
    상기 결과물 전면에 층간 절연막을 형성하고, 상기 소스 콘택용 게이트라인과 접촉하는 콘택 플러그를 형성하는 단계를 더 포함하는 플래쉬 메모리소자의 제조방법.
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