JP2002110819A - 自己整列されたコンタクト形成方法及びこれを利用した半導体素子の製造方法 - Google Patents
自己整列されたコンタクト形成方法及びこれを利用した半導体素子の製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L28/40—Capacitors
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H10B12/485—Bit line contacts
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Abstract
(57)【要約】
【課題】 自己整列されたコンタクト形成方法とこれを
利用した半導体素子の製造方法を提供する。 【解決手段】 半導体基板上にストライプ状のゲートス
タック及びゲートスペーサを形成し、このゲートスタッ
クと交差されて第１層間絶縁膜により絶縁されるストラ
イプ状のビットラインスタック及びビットラインスペー
サを形成する。そしてビットラインスペーサ間に第２層
間絶縁膜を形成し、その上にフォトレジスト膜パターン
を形成する。このフォトレジスト膜パターンはゲートス
ペーサ間の導電膜パッドと連結する導電性プラグ用コン
タクトホールを形成するためであり、ゲートスタックと
並んだストライプ状に形成するのであるが、導電膜パッ
ド上の第２層間絶縁膜と導電膜パッド上の第２層間絶縁
膜間のビットラインスタックを露出させるように形成す
ることにより、無限な整列マージンを確保して後続エッ
チング工程での露出面積を広げられる。
利用した半導体素子の製造方法を提供する。 【解決手段】 半導体基板上にストライプ状のゲートス
タック及びゲートスペーサを形成し、このゲートスタッ
クと交差されて第１層間絶縁膜により絶縁されるストラ
イプ状のビットラインスタック及びビットラインスペー
サを形成する。そしてビットラインスペーサ間に第２層
間絶縁膜を形成し、その上にフォトレジスト膜パターン
を形成する。このフォトレジスト膜パターンはゲートス
ペーサ間の導電膜パッドと連結する導電性プラグ用コン
タクトホールを形成するためであり、ゲートスタックと
並んだストライプ状に形成するのであるが、導電膜パッ
ド上の第２層間絶縁膜と導電膜パッド上の第２層間絶縁
膜間のビットラインスタックを露出させるように形成す
ることにより、無限な整列マージンを確保して後続エッ
チング工程での露出面積を広げられる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係り、より詳細には自己整列されたコンタクト形成
方法及びこれを利用した半導体素子の製造方法に関す
る。
法に係り、より詳細には自己整列されたコンタクト形成
方法及びこれを利用した半導体素子の製造方法に関す
る。
【０００２】
【従来の技術】最近、半導体素子が微細化されてライン
幅とラインとの間隔がますます縮まり、これによりリソ
グラフィ工程での解像度もまた顕著に増加している。し
かし、アライン技術の向上は解像度の増加の勢いについ
て行けず、従って半導体素子を製造するにあたり、ミス
アライン発生を最小化することが重要なカギとして叫ば
れている。
幅とラインとの間隔がますます縮まり、これによりリソ
グラフィ工程での解像度もまた顕著に増加している。し
かし、アライン技術の向上は解像度の増加の勢いについ
て行けず、従って半導体素子を製造するにあたり、ミス
アライン発生を最小化することが重要なカギとして叫ば
れている。
【０００３】特に、ＤＲＡＭのようにキャパシタを含む
半導体メモリ素子の場合、キャパシタの有効面積を広め
るためにビットラインを形成した後でキャパシタを形成
するのであるが、この場合にビットライン形成以後にト
ランジスターのソース／ドレーン領域とキャパシタの下
部電極を電気的に連結するためのＢＣ（ＢｕｒｉｅｄＣ
ｏｎｔａｃｔ）パッドを形成する必要がある。このＢＣ
パッドを形成するためには狭くて深いコンタクトホール
を形成せねばならない。ところで、このように高いアス
ペクト比を持つコンタクトホールを形成するために行わ
れるリソグラフィ工程を行うにあたり、充分なアライン
マージンを確保するのが容易ではなく、特に０．２０
(ｍ以下のデザインルールではアラインマージンをほと
んど確保できない実情にある。
半導体メモリ素子の場合、キャパシタの有効面積を広め
るためにビットラインを形成した後でキャパシタを形成
するのであるが、この場合にビットライン形成以後にト
ランジスターのソース／ドレーン領域とキャパシタの下
部電極を電気的に連結するためのＢＣ（ＢｕｒｉｅｄＣ
ｏｎｔａｃｔ）パッドを形成する必要がある。このＢＣ
パッドを形成するためには狭くて深いコンタクトホール
を形成せねばならない。ところで、このように高いアス
ペクト比を持つコンタクトホールを形成するために行わ
れるリソグラフィ工程を行うにあたり、充分なアライン
マージンを確保するのが容易ではなく、特に０．２０
(ｍ以下のデザインルールではアラインマージンをほと
んど確保できない実情にある。
【０００４】従って、最近では下部導電膜を絶縁膜で覆
った後でこの下部導電膜及び絶縁膜を整列マスクでエッ
チング工程を行い、コンタクトホールを形成する自己整
列されたコンタクトホール形成方法が主に使われる。こ
れを図面を参照して説明すれば次の通りである。
った後でこの下部導電膜及び絶縁膜を整列マスクでエッ
チング工程を行い、コンタクトホールを形成する自己整
列されたコンタクトホール形成方法が主に使われる。こ
れを図面を参照して説明すれば次の通りである。
【０００５】図１は従来の自己整列されたコンタクト形
成方法によるエッチング工程を行うためにエッチングマ
スクとしてのフォトレジスト膜パターンを形成したこと
を示すレイアウト図である。そして図２ないし図５は従
来の自己整列されたコンタクト形成方法を説明するため
に、図１の線Ｉ−Ｉ’により図示した断面図である。
成方法によるエッチング工程を行うためにエッチングマ
スクとしてのフォトレジスト膜パターンを形成したこと
を示すレイアウト図である。そして図２ないし図５は従
来の自己整列されたコンタクト形成方法を説明するため
に、図１の線Ｉ−Ｉ’により図示した断面図である。
【０００６】図１にて、参照符号「１００」は活性領域
と非活性領域とを限定するためのアクティブマスクウイ
ンドを示し、参照符号「１１０」はゲートスタックパタ
ーンを形成するためのゲートマスクウインドを示し、そ
して参照符号「１２０」はビットラインパターンを形成
するためのビットラインマスクウインドを示す。また参
照符号「１３０」は自己整列されたコンタクトホール形
成のためのエッチングマスクとしてのフォトレジスト膜
パターンを示す。
と非活性領域とを限定するためのアクティブマスクウイ
ンドを示し、参照符号「１１０」はゲートスタックパタ
ーンを形成するためのゲートマスクウインドを示し、そ
して参照符号「１２０」はビットラインパターンを形成
するためのビットラインマスクウインドを示す。また参
照符号「１３０」は自己整列されたコンタクトホール形
成のためのエッチングマスクとしてのフォトレジスト膜
パターンを示す。
【０００７】まず図２を参照すれば、アクティブマスク
ウインド（図１の１００）を利用して半導体基板２００
に活性領域２０５を限定するアイソレーション領域２１
０をトレンチ状に形成する。前記活性領域２０５上には
導電膜パッド２２０を形成し、この導電膜パッド２２０
が完全に覆われるように第１層間絶縁膜２３０を形成す
る。次にビットラインマスクウインド（図１の１２０）
を利用して前記第１層間絶縁膜２３０上にビットライン
スタック２４０を形成する。前記ビットラインスタック
２４０は障壁金属膜２４１、ビットライン導電膜２４２
及びビットラインキャップ層２４３を順次に積層するこ
とにより形成できる。次いでビットラインスタック２４
０の側壁にビットラインスペーサ２５０を形成する。
ウインド（図１の１００）を利用して半導体基板２００
に活性領域２０５を限定するアイソレーション領域２１
０をトレンチ状に形成する。前記活性領域２０５上には
導電膜パッド２２０を形成し、この導電膜パッド２２０
が完全に覆われるように第１層間絶縁膜２３０を形成す
る。次にビットラインマスクウインド（図１の１２０）
を利用して前記第１層間絶縁膜２３０上にビットライン
スタック２４０を形成する。前記ビットラインスタック
２４０は障壁金属膜２４１、ビットライン導電膜２４２
及びビットラインキャップ層２４３を順次に積層するこ
とにより形成できる。次いでビットラインスタック２４
０の側壁にビットラインスペーサ２５０を形成する。
【０００８】次に、図３を参照すれば、前記ビットライ
ンスタック２４０及びビットラインスペーサ２５０が完
全に覆われるように第２層間絶縁膜２６０を形成する。
次いで、平坦化工程を行ってビットラインスタック２５
０上に一定厚さの第２層間絶縁膜２６０が残るように第
２層間絶縁膜２６０を平坦化する。
ンスタック２４０及びビットラインスペーサ２５０が完
全に覆われるように第２層間絶縁膜２６０を形成する。
次いで、平坦化工程を行ってビットラインスタック２５
０上に一定厚さの第２層間絶縁膜２６０が残るように第
２層間絶縁膜２６０を平坦化する。
【０００９】次に、図４を参照すれば、前記第２層間絶
縁膜２６０上にフォトレジスト膜パターン１３０を形成
する。このフォトレジスト膜パターン１３０は、図１に
よく示されたように、ビットラインスタック２４０間の
第２層間絶縁膜２６０だけを露出させ、残り部分での第
２層間絶縁膜２６０を覆うように形成される。前記フォ
トレジスト膜パターン１３０を形成した後には、このフ
ォトレジスト膜パターン１３０をエッチングマスクで第
２層間絶縁膜２６０及び第１層間絶縁膜２３０に対する
エッチング工程を行う。すると、図５に図示されたよう
に、導電膜パッド２２０の上部表面を露出させるコンタ
クトホール２７０が形成され、このコンタクトホール２
７０内に導電膜を充填することにより導電性プラグ（図
示せず）を形成できる。
縁膜２６０上にフォトレジスト膜パターン１３０を形成
する。このフォトレジスト膜パターン１３０は、図１に
よく示されたように、ビットラインスタック２４０間の
第２層間絶縁膜２６０だけを露出させ、残り部分での第
２層間絶縁膜２６０を覆うように形成される。前記フォ
トレジスト膜パターン１３０を形成した後には、このフ
ォトレジスト膜パターン１３０をエッチングマスクで第
２層間絶縁膜２６０及び第１層間絶縁膜２３０に対する
エッチング工程を行う。すると、図５に図示されたよう
に、導電膜パッド２２０の上部表面を露出させるコンタ
クトホール２７０が形成され、このコンタクトホール２
７０内に導電膜を充填することにより導電性プラグ（図
示せず）を形成できる。
【００１０】ところで、素子の集積度が増加するにつ
れ、前記コンタクトホール２７０を形成させるためのエ
ッチング工程を行う時にポリマの蓄積によりエッチング
が停止する現象が生じる。このようなエッチング停止現
象を防止するためにはエッチング工程中に生じるポリマ
量を減らせばいいのであるが、この場合にはシリコン窒
化膜に形成されるビットラインスペーサ２５０に対する
選択比が低くなり、多少のミスアラインが生じてもビッ
トラインスペーサ２５０が共にエッチングされる。特に
ビットラインスペーサ２５０が過度にエッチングされれ
ば、図５のＡ部分のようにビットライン導電膜２４２が
露出される場合が生じ、その結果後続工程でコンタクト
ホールを充填する導電性プラグとビットライン導電膜２
４２とが直接接触し、キャパシタの下部電極とビットラ
インとがショートする問題が生じる。
れ、前記コンタクトホール２７０を形成させるためのエ
ッチング工程を行う時にポリマの蓄積によりエッチング
が停止する現象が生じる。このようなエッチング停止現
象を防止するためにはエッチング工程中に生じるポリマ
量を減らせばいいのであるが、この場合にはシリコン窒
化膜に形成されるビットラインスペーサ２５０に対する
選択比が低くなり、多少のミスアラインが生じてもビッ
トラインスペーサ２５０が共にエッチングされる。特に
ビットラインスペーサ２５０が過度にエッチングされれ
ば、図５のＡ部分のようにビットライン導電膜２４２が
露出される場合が生じ、その結果後続工程でコンタクト
ホールを充填する導電性プラグとビットライン導電膜２
４２とが直接接触し、キャパシタの下部電極とビットラ
インとがショートする問題が生じる。
【００１１】
【発明が解決しようとする課題】本発明が達成しようと
する技術的課題は充分なアラインマージンを確保して隣
接した導電膜間にショートが発生しないようにする自己
整列されたコンタクトを形成する方法を提供するところ
にある。
する技術的課題は充分なアラインマージンを確保して隣
接した導電膜間にショートが発生しないようにする自己
整列されたコンタクトを形成する方法を提供するところ
にある。
【００１２】本発明が達成しようとする他の技術的課題
は、前記自己整列されたコンタクト形成方法を利用して
半導体素子を製造する方法を提供するところにある。
は、前記自己整列されたコンタクト形成方法を利用して
半導体素子を製造する方法を提供するところにある。
【００１３】
【課題を解決するための手段】前記技術的課題を達成す
るために、本発明による自己整列されたコンタクト形成
方法は、半導体基板上にストライプ状のゲートスタック
を形成する段階と、前記ゲートスタックの側面にゲート
スペーサを形成する段階と、前記ゲートスペーサ間に埋
没コンタクトパッドとしての導電膜パッドを形成する段
階と、前記導電膜パッド及びゲートスタック上に第１層
間絶縁膜を形成する段階と、前記第１層間絶縁膜上にて
前記ゲートスタックと交差されるストライプ状のビット
ラインスタックを形成する段階と、前記ビットラインス
タック側面にビットラインスペーサを形成する段階と、
前記ビットラインスタック表面が露出されるように前記
第１層間絶縁膜上に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜上にて前記ゲートスタックと並んで
形成されるフォトレジスト膜パターンは、前記導電膜パ
ッド上の第２層間絶縁膜と前記導電膜パッド上の第２層
間絶縁膜間のビットラインスタックを露出させるように
形成する段階と、前記フォトレジスト膜パターン、前記
ビットラインスタック及び前記ビットラインスペーサ
を、エッチングマスクにより前記第２層間絶縁膜及び第
１層間絶縁膜をエッチングして前記導電膜パッドを露出
させるコンタクトホールを形成する段階、及び前記コン
タクトホール内に導電性物質を充填して前記導電膜パッ
ドとコンタクトされる導電性プラグを形成する段階を含
むことを特徴とする。
るために、本発明による自己整列されたコンタクト形成
方法は、半導体基板上にストライプ状のゲートスタック
を形成する段階と、前記ゲートスタックの側面にゲート
スペーサを形成する段階と、前記ゲートスペーサ間に埋
没コンタクトパッドとしての導電膜パッドを形成する段
階と、前記導電膜パッド及びゲートスタック上に第１層
間絶縁膜を形成する段階と、前記第１層間絶縁膜上にて
前記ゲートスタックと交差されるストライプ状のビット
ラインスタックを形成する段階と、前記ビットラインス
タック側面にビットラインスペーサを形成する段階と、
前記ビットラインスタック表面が露出されるように前記
第１層間絶縁膜上に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜上にて前記ゲートスタックと並んで
形成されるフォトレジスト膜パターンは、前記導電膜パ
ッド上の第２層間絶縁膜と前記導電膜パッド上の第２層
間絶縁膜間のビットラインスタックを露出させるように
形成する段階と、前記フォトレジスト膜パターン、前記
ビットラインスタック及び前記ビットラインスペーサ
を、エッチングマスクにより前記第２層間絶縁膜及び第
１層間絶縁膜をエッチングして前記導電膜パッドを露出
させるコンタクトホールを形成する段階、及び前記コン
タクトホール内に導電性物質を充填して前記導電膜パッ
ドとコンタクトされる導電性プラグを形成する段階を含
むことを特徴とする。
【００１４】前記ゲートスタックは、前記半導体基板上
にゲート絶縁膜、ゲート導電膜及びゲートキャップ層が
順次に積層されることが望ましく、前記ビットラインス
タックは、前記第１層間絶縁膜上に障壁金属膜、ビット
ライン導電膜及びビットラインキャップ層が順次に積層
されることが望ましい。
にゲート絶縁膜、ゲート導電膜及びゲートキャップ層が
順次に積層されることが望ましく、前記ビットラインス
タックは、前記第１層間絶縁膜上に障壁金属膜、ビット
ライン導電膜及びビットラインキャップ層が順次に積層
されることが望ましい。
【００１５】前記第２層間絶縁膜を形成する段階は、前
記第１層間絶縁膜及び前記ビットラインスタックを覆っ
た第２層間絶縁膜を形成する段階、及び前記ビットライ
ンスタックの上部表面が露出されるように前記第２層間
絶縁膜を完全平坦化させる段階を含むことが望ましい。
この場合、前記平坦化は化学機械的ポリッシング法を使
用して行える。
記第１層間絶縁膜及び前記ビットラインスタックを覆っ
た第２層間絶縁膜を形成する段階、及び前記ビットライ
ンスタックの上部表面が露出されるように前記第２層間
絶縁膜を完全平坦化させる段階を含むことが望ましい。
この場合、前記平坦化は化学機械的ポリッシング法を使
用して行える。
【００１６】前記導電性プラグを形成する段階は、前記
コンタクトホールを充填して前記ビットラインスタック
を覆う導電性物質を形成する段階、及び平坦化工程を行
って前記ビットラインスタック表面を露出させる段階を
含むことが望ましい。この場合、前記平坦化工程はエッ
チバックまたは化学機械的ポリッシング法を使用して行
える。
コンタクトホールを充填して前記ビットラインスタック
を覆う導電性物質を形成する段階、及び平坦化工程を行
って前記ビットラインスタック表面を露出させる段階を
含むことが望ましい。この場合、前記平坦化工程はエッ
チバックまたは化学機械的ポリッシング法を使用して行
える。
【００１７】前記他の技術的課題を達成するために、本
発明による半導体素子の製造方法は、半導体基板上にス
トライプ状のゲートスタックを形成する段階と、前記ゲ
ートスタックの側面にゲートスペーサを形成する段階
と、前記ゲートスペーサ間に埋没コンタクトパッドとし
ての導電膜パッドを形成する段階と、前記導電膜パッド
及びゲートスタック上に第１層間絶縁膜を形成する段階
と、前記第１層間絶縁膜上にて前記ゲートスタックと交
差されるストライプ状のビットラインスタックを形成す
る段階と、前記ビットラインスタック側面にビットライ
ンスペーサを形成する段階と、前記ビットラインスタッ
ク表面が露出されるように前記第１層間絶縁膜上に第２
層間絶縁膜を形成する段階と、前記第２層間絶縁膜上に
て前記ゲートスタックと並んで形成される第１フォトレ
ジスト膜パターンは、前記導電膜パッド上の第２層間絶
縁膜と前記導電膜パッド上の第２層間絶縁膜間のビット
ラインスタックを露出させるように形成する段階と、前
記第１フォトレジスト膜パターン、前記ビットラインス
タック及び前記ビットラインスペーサを、エッチングマ
スクにより前記第２層間絶縁膜及び第１層間絶縁膜をエ
ッチングして前記導電膜パッドを露出させる第１コンタ
クトホールを形成する段階と、前記第１コンタクトホー
ル内に導電性物質を充填して前記導電膜パッドとコンタ
クトされる導電性プラグを形成する段階と、前記導電性
プラグ及びビットラインスタック及び第２層間絶縁膜上
に第３層間絶縁膜、エッチング防止膜、酸化膜及びハー
ドマスク膜を順次に形成する段階と、前記ハードマスク
膜上に第２フォトレジスト膜パターンを形成する段階
と、前記第２フォトレジスト膜パターンをエッチングマ
スクで前記エッチング防止膜が露出されるように前記ハ
ードマスク膜及び酸化膜をエッチングする段階と、前記
第２フォトレジスト膜パターンを除去する段階、及び前
記ハードマスク膜をエッチングマスクでエッチング防止
膜及び第３層間絶縁膜の露出部分を順次に除去して前記
導電性プラグを露出させるキャパシタ下部電極用第２コ
ンタクトホールを形成する段階を含むことを特徴とす
る。
発明による半導体素子の製造方法は、半導体基板上にス
トライプ状のゲートスタックを形成する段階と、前記ゲ
ートスタックの側面にゲートスペーサを形成する段階
と、前記ゲートスペーサ間に埋没コンタクトパッドとし
ての導電膜パッドを形成する段階と、前記導電膜パッド
及びゲートスタック上に第１層間絶縁膜を形成する段階
と、前記第１層間絶縁膜上にて前記ゲートスタックと交
差されるストライプ状のビットラインスタックを形成す
る段階と、前記ビットラインスタック側面にビットライ
ンスペーサを形成する段階と、前記ビットラインスタッ
ク表面が露出されるように前記第１層間絶縁膜上に第２
層間絶縁膜を形成する段階と、前記第２層間絶縁膜上に
て前記ゲートスタックと並んで形成される第１フォトレ
ジスト膜パターンは、前記導電膜パッド上の第２層間絶
縁膜と前記導電膜パッド上の第２層間絶縁膜間のビット
ラインスタックを露出させるように形成する段階と、前
記第１フォトレジスト膜パターン、前記ビットラインス
タック及び前記ビットラインスペーサを、エッチングマ
スクにより前記第２層間絶縁膜及び第１層間絶縁膜をエ
ッチングして前記導電膜パッドを露出させる第１コンタ
クトホールを形成する段階と、前記第１コンタクトホー
ル内に導電性物質を充填して前記導電膜パッドとコンタ
クトされる導電性プラグを形成する段階と、前記導電性
プラグ及びビットラインスタック及び第２層間絶縁膜上
に第３層間絶縁膜、エッチング防止膜、酸化膜及びハー
ドマスク膜を順次に形成する段階と、前記ハードマスク
膜上に第２フォトレジスト膜パターンを形成する段階
と、前記第２フォトレジスト膜パターンをエッチングマ
スクで前記エッチング防止膜が露出されるように前記ハ
ードマスク膜及び酸化膜をエッチングする段階と、前記
第２フォトレジスト膜パターンを除去する段階、及び前
記ハードマスク膜をエッチングマスクでエッチング防止
膜及び第３層間絶縁膜の露出部分を順次に除去して前記
導電性プラグを露出させるキャパシタ下部電極用第２コ
ンタクトホールを形成する段階を含むことを特徴とす
る。
【００１８】前記ゲートスタックは、前記半導体基板上
にゲート絶縁膜、ゲート導電膜及びゲートキャップ層が
順次に積層されることが望ましく、前記ビットラインス
タックは、前記第１層間絶縁膜上に障壁金属膜、ビット
ライン導電膜及びビットラインキャップ層が順次に積層
されることが望ましい。
にゲート絶縁膜、ゲート導電膜及びゲートキャップ層が
順次に積層されることが望ましく、前記ビットラインス
タックは、前記第１層間絶縁膜上に障壁金属膜、ビット
ライン導電膜及びビットラインキャップ層が順次に積層
されることが望ましい。
【００１９】前記第２層間絶縁膜を形成する段階は、前
記第１層間絶縁膜及び前記ビットラインスタックを覆っ
た第２層間絶縁膜を形成する段階、及び前記ビットライ
ンスタックの上部表面が露出されるように前記第２層間
絶縁膜を完全平坦化させる段階を含むことが望ましい。
この場合、前記平坦化は化学機械的ポリッシング法を使
用して行える。
記第１層間絶縁膜及び前記ビットラインスタックを覆っ
た第２層間絶縁膜を形成する段階、及び前記ビットライ
ンスタックの上部表面が露出されるように前記第２層間
絶縁膜を完全平坦化させる段階を含むことが望ましい。
この場合、前記平坦化は化学機械的ポリッシング法を使
用して行える。
【００２０】前記導電性プラグを形成する段階は、前記
コンタクトホールを充填して前記ビットラインスタック
を覆う導電性物質を形成する段階、及び平坦化工程を行
って前記ビットラインスタック表面を露出させる段階を
含むことが望ましい。この場合、前記平坦化工程はエッ
チバックまたは化学機械的ポリッシング法を使用して行
える。
コンタクトホールを充填して前記ビットラインスタック
を覆う導電性物質を形成する段階、及び平坦化工程を行
って前記ビットラインスタック表面を露出させる段階を
含むことが望ましい。この場合、前記平坦化工程はエッ
チバックまたは化学機械的ポリッシング法を使用して行
える。
【００２１】本発明において、前記第２コンタクトホー
ル内に導電性物質を充填することにより前記導電性プラ
グとコンタクトされるキャパシタ下部電極を形成する段
階をさらに含むことが望ましい。
ル内に導電性物質を充填することにより前記導電性プラ
グとコンタクトされるキャパシタ下部電極を形成する段
階をさらに含むことが望ましい。
【００２２】さらに、前記エッチング阻止膜は前記酸化
膜とのエッチング選択比を持つ物質を使用して形成する
ことが望ましく、この場合、前記エッチング阻止膜はシ
リコン窒化膜であることが望ましい。そして前記第３層
間絶縁膜は前記エッチング阻止膜とのエッチング選択比
を持つ物質を使用して形成することが望ましい。
膜とのエッチング選択比を持つ物質を使用して形成する
ことが望ましく、この場合、前記エッチング阻止膜はシ
リコン窒化膜であることが望ましい。そして前記第３層
間絶縁膜は前記エッチング阻止膜とのエッチング選択比
を持つ物質を使用して形成することが望ましい。
【００２３】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施の形態を詳細に説明する。しかし、本発明の実施
の形態はさまざまな他の形に変形でき、本発明の範囲が
次に説明する実施の形態により限定されると解釈されて
はならない。本発明の実施の形態は当業界で平均的な知
識を持った者に本発明をより完全に説明するために提供
されるものである。従って、図面での要素の形などはよ
り明確な説明を強調するために誇張されたのであり、図
面上で同じ符号で表示された要素は同じ要素を意味す
る。さらに、ある層が他の層または半導体基板の「上」
にあるよう記載される場合に、前記ある層は前記他の層
または半導体基板に直接接触して存在することもあり、
またはその間に第３の層が介在することもある。
の実施の形態を詳細に説明する。しかし、本発明の実施
の形態はさまざまな他の形に変形でき、本発明の範囲が
次に説明する実施の形態により限定されると解釈されて
はならない。本発明の実施の形態は当業界で平均的な知
識を持った者に本発明をより完全に説明するために提供
されるものである。従って、図面での要素の形などはよ
り明確な説明を強調するために誇張されたのであり、図
面上で同じ符号で表示された要素は同じ要素を意味す
る。さらに、ある層が他の層または半導体基板の「上」
にあるよう記載される場合に、前記ある層は前記他の層
または半導体基板に直接接触して存在することもあり、
またはその間に第３の層が介在することもある。
【００２４】図６は本発明による自己整列されたコンタ
クト形成方法により形成されたＢＣパッド及びＤＣ（Ｄ
ｉｒｅｃｔ Ｃｏｎｔａｃｔ）パッドを示したレイアウ
ト図であり、図７は本発明による自己整列されたコンタ
クト形成方法によるエッチング工程を行うためにエッチ
ングマスクとしてのフォトレジスト膜パターンを形成し
たことを示すレイアウト図である。そして、図８ないし
図１４は本発明の第１の実施の形態による自己整列され
たコンタクト形成方法を説明するために図６及び図７の
線ＩＩ−ＩＩ’に沿って図示した断面図であり、図９な
いし図１５は本発明の第１の実施の形態による自己整列
されたコンタクト形成方法を説明するために図６及び図
７の線ＩＩＩ−ＩＩＩ’に沿って図示した断面図であ
る。
クト形成方法により形成されたＢＣパッド及びＤＣ（Ｄ
ｉｒｅｃｔ Ｃｏｎｔａｃｔ）パッドを示したレイアウ
ト図であり、図７は本発明による自己整列されたコンタ
クト形成方法によるエッチング工程を行うためにエッチ
ングマスクとしてのフォトレジスト膜パターンを形成し
たことを示すレイアウト図である。そして、図８ないし
図１４は本発明の第１の実施の形態による自己整列され
たコンタクト形成方法を説明するために図６及び図７の
線ＩＩ−ＩＩ’に沿って図示した断面図であり、図９な
いし図１５は本発明の第１の実施の形態による自己整列
されたコンタクト形成方法を説明するために図６及び図
７の線ＩＩＩ−ＩＩＩ’に沿って図示した断面図であ
る。
【００２５】図６及び図７にて参照符号「６００」は活
性領域と非活性領域とを限定するためのアクティブマス
クウインドを示し、参照符号「６１０」はゲートスタッ
クパターンを形成するためのゲートマスクウインドを示
し、そして参照符号「６２０」はビットラインパターン
を形成するためのビットラインマスクウインドを示す。
また参照符号「６３０」は自己整列されたコンタクトホ
ール形成のためのエッチングマスクとしてのフォトレジ
スト膜パターンを示す。
性領域と非活性領域とを限定するためのアクティブマス
クウインドを示し、参照符号「６１０」はゲートスタッ
クパターンを形成するためのゲートマスクウインドを示
し、そして参照符号「６２０」はビットラインパターン
を形成するためのビットラインマスクウインドを示す。
また参照符号「６３０」は自己整列されたコンタクトホ
ール形成のためのエッチングマスクとしてのフォトレジ
スト膜パターンを示す。
【００２６】まず図６と図８及び図９を参照すれば、ア
クティブマスク（図６及び図７の６００）を利用して半
導体基板７００に活性領域７０５を限定するアイソレー
ション領域７１０を形成する。前記アイソレーション領
域７１０はトレンチ状に形成するのであるが、通常の他
の形態、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔ
ｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）を利用して形成すること
もできる。次に、ゲートマスク（図６及び図７の６１
０）を利用して前記活性領域７０５上にゲートスタック
６１０を形成する。このゲートスタック６１０はゲート
絶縁膜６１１、ゲート導電膜６１２及びゲートキャップ
層６１３を順次に積層した後でパターニングすることに
より形成できる。場合によりゲート抵抗を減少させるた
めに、ゲート導電膜６１２とゲートキャップ層６１３間
に金属シリサイドを形成することもできる。次にゲート
スタック６１０の側面を覆ったゲートスペーサ６１５を
形成する。前記ゲートスペーサ６１５とゲートキャップ
層６１３とは、絶縁膜で使われるシリコン酸化膜との選
択比を持つシリコン窒化膜を使用して形成する。
クティブマスク（図６及び図７の６００）を利用して半
導体基板７００に活性領域７０５を限定するアイソレー
ション領域７１０を形成する。前記アイソレーション領
域７１０はトレンチ状に形成するのであるが、通常の他
の形態、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔ
ｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）を利用して形成すること
もできる。次に、ゲートマスク（図６及び図７の６１
０）を利用して前記活性領域７０５上にゲートスタック
６１０を形成する。このゲートスタック６１０はゲート
絶縁膜６１１、ゲート導電膜６１２及びゲートキャップ
層６１３を順次に積層した後でパターニングすることに
より形成できる。場合によりゲート抵抗を減少させるた
めに、ゲート導電膜６１２とゲートキャップ層６１３間
に金属シリサイドを形成することもできる。次にゲート
スタック６１０の側面を覆ったゲートスペーサ６１５を
形成する。前記ゲートスペーサ６１５とゲートキャップ
層６１３とは、絶縁膜で使われるシリコン酸化膜との選
択比を持つシリコン窒化膜を使用して形成する。
【００２７】前記ゲートスペーサ６１５を形成した後に
は、通常のリソグラフィ法を利用した露光及び現象を行
い、フォトレジスト膜パターン（図示せず）を形成す
る。次いで、前記フォトレジスト膜パターンをエッチン
グマスクで前記ゲートスペーサ６１５間の絶縁膜（図示
せず）に対するエッチング工程を行い、ゲートスペーサ
６１５間の半導体基板７００の一部表面を露出させるコ
ンタクトホールを形成する。そしてこのコンタクトホー
ルに導電性物質、例えばポリシリコン膜を充填してエッ
チバックまたは化学機械的平坦化工程を行うことにより
ゲートスタック６１０により相互分離された導電膜パッ
ド７２０を形成する。この導電膜パッド７２０はＢＣパ
ッドまたはＤＣパッドとして使われる。
は、通常のリソグラフィ法を利用した露光及び現象を行
い、フォトレジスト膜パターン（図示せず）を形成す
る。次いで、前記フォトレジスト膜パターンをエッチン
グマスクで前記ゲートスペーサ６１５間の絶縁膜（図示
せず）に対するエッチング工程を行い、ゲートスペーサ
６１５間の半導体基板７００の一部表面を露出させるコ
ンタクトホールを形成する。そしてこのコンタクトホー
ルに導電性物質、例えばポリシリコン膜を充填してエッ
チバックまたは化学機械的平坦化工程を行うことにより
ゲートスタック６１０により相互分離された導電膜パッ
ド７２０を形成する。この導電膜パッド７２０はＢＣパ
ッドまたはＤＣパッドとして使われる。
【００２８】前記導電膜パッド７２０を形成した後に
は、その導電膜パッド７２０が完全に覆われるように第
１層間絶縁膜７３０を形成する。次いで、ビットライン
マスクウインド（図７の６２０）を利用し、前記第１層
間絶縁膜７３０上にビットラインスタック７４０を形成
する。このビットラインスタック７４０は障壁金属膜７
４１、ビットライン導電膜７４２及びビットラインキャ
ップ層７４３を順次に積層することにより形成できる。
次に、通常のスペーサ形成方法を使用してビットライン
スタック７４０の側壁にビットラインスペーサ７５０を
形成する。
は、その導電膜パッド７２０が完全に覆われるように第
１層間絶縁膜７３０を形成する。次いで、ビットライン
マスクウインド（図７の６２０）を利用し、前記第１層
間絶縁膜７３０上にビットラインスタック７４０を形成
する。このビットラインスタック７４０は障壁金属膜７
４１、ビットライン導電膜７４２及びビットラインキャ
ップ層７４３を順次に積層することにより形成できる。
次に、通常のスペーサ形成方法を使用してビットライン
スタック７４０の側壁にビットラインスペーサ７５０を
形成する。
【００２９】次に図１０及び図１１を参照すれば、第１
層間絶縁膜７３０の露出表面、ビットラインスタック７
４０及びビットラインスペーサ７５０が完全に覆われる
ように第２層間絶縁膜７６０を形成する。次に、エッチ
バックを利用したエッチング工程または化学機械的ポリ
ッシングを利用した平坦化工程を行い、第２層間絶縁膜
７６０を平坦化する。化学機械的ポリッシングを利用し
た平坦化工程を行う場合、ビットラインキャップ層７４
３の上部表面が露出されるように完全平坦化を行う。こ
のように完全平坦化を行う理由は後続工程での第２層間
絶縁膜７６０の厚さ変化を最小化するためである。
層間絶縁膜７３０の露出表面、ビットラインスタック７
４０及びビットラインスペーサ７５０が完全に覆われる
ように第２層間絶縁膜７６０を形成する。次に、エッチ
バックを利用したエッチング工程または化学機械的ポリ
ッシングを利用した平坦化工程を行い、第２層間絶縁膜
７６０を平坦化する。化学機械的ポリッシングを利用し
た平坦化工程を行う場合、ビットラインキャップ層７４
３の上部表面が露出されるように完全平坦化を行う。こ
のように完全平坦化を行う理由は後続工程での第２層間
絶縁膜７６０の厚さ変化を最小化するためである。
【００３０】次いで、第２層間絶縁膜７６０及びビット
ラインキャップ層７４３の表面上にフォトレジスト膜を
形成する。そしてこのフォトレジスト膜をパターニング
してフォトレジスト膜パターン６３０を形成する。この
フォトレジスト膜パターン６３０は、図７によく示され
ているように、ストライプ状に形成されたゲートスタッ
ク６１０と一部重複しつつ並んでストライプ状に形成さ
れる。すなわち、前記フォトレジスト膜パターン６３０
はゲートスタック６１０の片方側面上の絶縁膜とＤＣパ
ッドとして作用する導電膜パッド７２０上の絶縁膜を覆
う一方、ＢＣパッドとして作用する導電膜パッド７２０
上の絶縁膜とビットラインスタック７４０を露出させ
る。従って、図７の線ＩＩ−ＩＩ’に沿って切断した断
面図の図１０ではフォトレジスト膜パターン６３０が現
れないのであるが、図７の線ＩＩＩ−ＩＩＩ’に沿って
切断した断面図の図１１ではフォトレジスト膜パターン
６３０が形成されていると示される。このようにフォト
レジスト膜パターン６３０をストライプ状に形成するこ
とによりフォトレジスト膜パターン６３０形成のための
リソグラフィ工程での充分な整列マージンを容易に確保
することができる。
ラインキャップ層７４３の表面上にフォトレジスト膜を
形成する。そしてこのフォトレジスト膜をパターニング
してフォトレジスト膜パターン６３０を形成する。この
フォトレジスト膜パターン６３０は、図７によく示され
ているように、ストライプ状に形成されたゲートスタッ
ク６１０と一部重複しつつ並んでストライプ状に形成さ
れる。すなわち、前記フォトレジスト膜パターン６３０
はゲートスタック６１０の片方側面上の絶縁膜とＤＣパ
ッドとして作用する導電膜パッド７２０上の絶縁膜を覆
う一方、ＢＣパッドとして作用する導電膜パッド７２０
上の絶縁膜とビットラインスタック７４０を露出させ
る。従って、図７の線ＩＩ−ＩＩ’に沿って切断した断
面図の図１０ではフォトレジスト膜パターン６３０が現
れないのであるが、図７の線ＩＩＩ−ＩＩＩ’に沿って
切断した断面図の図１１ではフォトレジスト膜パターン
６３０が形成されていると示される。このようにフォト
レジスト膜パターン６３０をストライプ状に形成するこ
とによりフォトレジスト膜パターン６３０形成のための
リソグラフィ工程での充分な整列マージンを容易に確保
することができる。
【００３１】次に図１２及び図１３を参照すれば、前記
フォトレジスト膜パターン６３０をエッチングマスクと
して第２層間絶縁膜７６０及び第１層間絶縁膜７３０を
順次にエッチングする。このエッチング過程にてすでに
露出された状態のビットラインスタック７４０とエッチ
ングされつつ露出されるビットラインスペーサ７５０も
フォトレジスト膜パターン６３０のようにエッチングマ
スクとして作用する。前記エッチング工程にてエッチン
グマスクとして使われるフォトレジスト膜パターン６３
０がゲートスタック６１０と並びつつビットラインスタ
ック７４０とは交差するストライプ状に形成されるの
で、従来のコンタクト状の場合より広い露出面積を確保
することができ、これによりポリマによるエッチング停
止現象が抑制される。従って、使われるエッチングガス
としてビットラインキャップ層７４３あるいはビットラ
インスペーサ７５０に対してより高い選択比を持つガス
を使用でき、これによりエッチングが終了した後にビッ
トラインキャップ層７４３あるいはビットラインスペー
サ７５０がエッチングされ、ビットライン導電膜７４２
が露出される現象が抑制される。前記エッチングがなさ
れればＢＣパッドとして作用する導電膜パッド７２０の
上部表面を露出させるコンタクトホール７７０が形成さ
れる。
フォトレジスト膜パターン６３０をエッチングマスクと
して第２層間絶縁膜７６０及び第１層間絶縁膜７３０を
順次にエッチングする。このエッチング過程にてすでに
露出された状態のビットラインスタック７４０とエッチ
ングされつつ露出されるビットラインスペーサ７５０も
フォトレジスト膜パターン６３０のようにエッチングマ
スクとして作用する。前記エッチング工程にてエッチン
グマスクとして使われるフォトレジスト膜パターン６３
０がゲートスタック６１０と並びつつビットラインスタ
ック７４０とは交差するストライプ状に形成されるの
で、従来のコンタクト状の場合より広い露出面積を確保
することができ、これによりポリマによるエッチング停
止現象が抑制される。従って、使われるエッチングガス
としてビットラインキャップ層７４３あるいはビットラ
インスペーサ７５０に対してより高い選択比を持つガス
を使用でき、これによりエッチングが終了した後にビッ
トラインキャップ層７４３あるいはビットラインスペー
サ７５０がエッチングされ、ビットライン導電膜７４２
が露出される現象が抑制される。前記エッチングがなさ
れればＢＣパッドとして作用する導電膜パッド７２０の
上部表面を露出させるコンタクトホール７７０が形成さ
れる。
【００３２】次に図１４及び図１５を参照すれば、前記
コンタクトホール７７０内にポリシリコン膜を使用して
導電性プラグ７８０を形成する。このために図１２及び
図１３の結果物全面にポリシリコン膜を形成する。そし
てエッチバック工程を行ってビットラインスタック７４
０のビットラインキャップ層７４３表面を露出させる。
すなわち、ビットラインスタック７４０により相互分離
された導電性プラグ７８０を形成する。場合により、エ
ッチバック工程の代りに化学機械的平坦化工程を使用す
ることもできる。
コンタクトホール７７０内にポリシリコン膜を使用して
導電性プラグ７８０を形成する。このために図１２及び
図１３の結果物全面にポリシリコン膜を形成する。そし
てエッチバック工程を行ってビットラインスタック７４
０のビットラインキャップ層７４３表面を露出させる。
すなわち、ビットラインスタック７４０により相互分離
された導電性プラグ７８０を形成する。場合により、エ
ッチバック工程の代りに化学機械的平坦化工程を使用す
ることもできる。
【００３３】図１７ないし図２０は本発明の望ましい実
施例による自己整列されたコンタクト形成方法を利用し
た半導体素子の製造方法を説明するために、図７の線Ｉ
Ｉ−ＩＩ’に沿って図示した断面図である。そして、図
１７ないし図２１は本発明の望ましい実施例による自己
整列されたコンタクト形成方法を利用した半導体素子の
製造方法を説明するために図７の線ＩＩＩ−ＩＩＩ’に
沿って図示した断面図である。
施例による自己整列されたコンタクト形成方法を利用し
た半導体素子の製造方法を説明するために、図７の線Ｉ
Ｉ−ＩＩ’に沿って図示した断面図である。そして、図
１７ないし図２１は本発明の望ましい実施例による自己
整列されたコンタクト形成方法を利用した半導体素子の
製造方法を説明するために図７の線ＩＩＩ−ＩＩＩ’に
沿って図示した断面図である。
【００３４】まず、図１６及び図１７を参照すれば、図
８ないし図１４と図９ないし図１５を参照して説明した
ように、自己整列されたコンタクトである導電膜パッド
７２０及び導電性プラグ７８０を形成する。次にビット
ラインスタック７４０、第２層間絶縁膜７６０及び導電
性プラグ７８０の表面上に第３層間絶縁膜７９０を形成
する。この第３層間絶縁膜７９０はシリコン酸化膜を使
用して形成できる。次いで、第３層間絶縁膜７９０上に
エッチング阻止膜８００を形成する。このエッチング阻
止膜８００はビットラインスペーサ７５０と同じように
シリコン窒化膜を使用して形成できる。シリコン窒化膜
とシリコン酸化膜はエッチング選択比が存在するので、
後続工程のエッチング阻止膜８００除去工程時に第３層
間絶縁膜７９０によりビットラインスペーサ７５０が保
護される。前記エッチング阻止膜８００を形成した次に
は、その上に第４層間絶縁膜８１０を形成する。この第
４層間絶縁膜８１０は前記エッチング阻止膜８００とエ
ッチング選択比とを持つ物質より形成する。例えば、前
記エッチング阻止膜８００がシリコン窒化膜で形成され
た場合、前記第４層間絶縁膜８１０はシリコン酸化膜で
形成する。次に前記第４層間絶縁膜８１０上にハードマ
スク膜８２０と反射防止膜８３０とを順次に形成する。
そして、反射防止膜８３０上にフォトレジスト膜パター
ン８４０を形成する。
８ないし図１４と図９ないし図１５を参照して説明した
ように、自己整列されたコンタクトである導電膜パッド
７２０及び導電性プラグ７８０を形成する。次にビット
ラインスタック７４０、第２層間絶縁膜７６０及び導電
性プラグ７８０の表面上に第３層間絶縁膜７９０を形成
する。この第３層間絶縁膜７９０はシリコン酸化膜を使
用して形成できる。次いで、第３層間絶縁膜７９０上に
エッチング阻止膜８００を形成する。このエッチング阻
止膜８００はビットラインスペーサ７５０と同じように
シリコン窒化膜を使用して形成できる。シリコン窒化膜
とシリコン酸化膜はエッチング選択比が存在するので、
後続工程のエッチング阻止膜８００除去工程時に第３層
間絶縁膜７９０によりビットラインスペーサ７５０が保
護される。前記エッチング阻止膜８００を形成した次に
は、その上に第４層間絶縁膜８１０を形成する。この第
４層間絶縁膜８１０は前記エッチング阻止膜８００とエ
ッチング選択比とを持つ物質より形成する。例えば、前
記エッチング阻止膜８００がシリコン窒化膜で形成され
た場合、前記第４層間絶縁膜８１０はシリコン酸化膜で
形成する。次に前記第４層間絶縁膜８１０上にハードマ
スク膜８２０と反射防止膜８３０とを順次に形成する。
そして、反射防止膜８３０上にフォトレジスト膜パター
ン８４０を形成する。
【００３５】次に、図１８及び図１９を参照すれば、前
記フォトレジスト膜パターン（図１６及び図１７の８４
０）をエッチングマスクとして、エッチング阻止膜８０
０の一部表面が露出される時まで反射防止膜８３０、ハ
ードマスク膜８２０及び第４層間絶縁膜８１０を順次に
エッチングする。先に説明したように、エッチング阻止
膜８００と第４層間絶縁膜８１０とは高いエッチング選
択比を持つ物質より形成されているので、エッチング阻
止膜８００の表面が露出されることにより前記エッチン
グは終了する。エッチングがなされた後には前記フォト
レジスト膜パターン８４０を除去する。
記フォトレジスト膜パターン（図１６及び図１７の８４
０）をエッチングマスクとして、エッチング阻止膜８０
０の一部表面が露出される時まで反射防止膜８３０、ハ
ードマスク膜８２０及び第４層間絶縁膜８１０を順次に
エッチングする。先に説明したように、エッチング阻止
膜８００と第４層間絶縁膜８１０とは高いエッチング選
択比を持つ物質より形成されているので、エッチング阻
止膜８００の表面が露出されることにより前記エッチン
グは終了する。エッチングがなされた後には前記フォト
レジスト膜パターン８４０を除去する。
【００３６】次に、図２０及び図２１を参照すれば、露
出状態のエッチング防止膜（図１８及び図１９の８０
０）と反射防止膜（図１８及び図１９の８３０）を除去
し、第３層間絶縁膜７９０の一部表面及びハードマスク
膜８２０の一部表面をそれぞれ露出させる。次に、前記
ハードマスク膜８２０をエッチングマスクとして第３層
間絶縁膜７９０の露出面を除去するためのエッチング工
程を行い、導電性プラグ７８０表面を露出させるコンタ
クトホール８４０を完成させる。
出状態のエッチング防止膜（図１８及び図１９の８０
０）と反射防止膜（図１８及び図１９の８３０）を除去
し、第３層間絶縁膜７９０の一部表面及びハードマスク
膜８２０の一部表面をそれぞれ露出させる。次に、前記
ハードマスク膜８２０をエッチングマスクとして第３層
間絶縁膜７９０の露出面を除去するためのエッチング工
程を行い、導電性プラグ７８０表面を露出させるコンタ
クトホール８４０を完成させる。
【００３７】次に、このコンタクトホール８４０内に導
電性膜質を充填することにより導電膜パッド７２０及び
導電性プラグ７８０を通じ、活性領域７０５と連結する
キャパシタ下部電極を形成できる。
電性膜質を充填することにより導電膜パッド７２０及び
導電性プラグ７８０を通じ、活性領域７０５と連結する
キャパシタ下部電極を形成できる。
【００３８】
【発明の効果】以上の説明のように、本発明による自己
整列されたコンタクト形成方法及びこれを利用した半導
体素子の製造方法によれば次のようなメリットがある。
整列されたコンタクト形成方法及びこれを利用した半導
体素子の製造方法によれば次のようなメリットがある。
【００３９】第一に、導電性プラグ形成のためのコンタ
クトホール形成時にエッチングマスクとして使われるフ
ォトレジスト膜パターンがゲートスタックと並びつつビ
ットラインスタックとは交差するストライプ状に形成さ
れるので、ビットラインとのミスアラインマージンをほ
とんど無限に維持できる。さらに、従来のコンタクト状
の場合より広い露出面積を確保することができ、これに
よりポリマによるエッチング停止現象を抑制させること
ができる。従って、使われるエッチングガスとしてビッ
トラインキャップ層あるいはビットラインスペーサに対
してより高い選択比を持つガスを使用でき、その結果エ
ッチングが終了した後にビットラインキャップ層あるい
はビットラインスペーサがエッチングされてビットライ
ン導電膜が露出される現象が抑制される。
クトホール形成時にエッチングマスクとして使われるフ
ォトレジスト膜パターンがゲートスタックと並びつつビ
ットラインスタックとは交差するストライプ状に形成さ
れるので、ビットラインとのミスアラインマージンをほ
とんど無限に維持できる。さらに、従来のコンタクト状
の場合より広い露出面積を確保することができ、これに
よりポリマによるエッチング停止現象を抑制させること
ができる。従って、使われるエッチングガスとしてビッ
トラインキャップ層あるいはビットラインスペーサに対
してより高い選択比を持つガスを使用でき、その結果エ
ッチングが終了した後にビットラインキャップ層あるい
はビットラインスペーサがエッチングされてビットライ
ン導電膜が露出される現象が抑制される。
【００４０】第二に、第２層間絶縁膜に対して完全平坦
化を行ってビットラインスタックの表面を露出させるこ
とにより、後続工程での第２層間絶縁膜の厚さ変化を最
小化させることができる。
化を行ってビットラインスタックの表面を露出させるこ
とにより、後続工程での第２層間絶縁膜の厚さ変化を最
小化させることができる。
【００４１】第三に、導電性プラグ形成用導電膜を形成
した後に相互分離された導電性プラグを形成するために
平坦化工程を行う場合、化学機械的平坦化工程の代りに
相対的に経済的で工程が簡単なエッチバック工程を使用
しても相互分離された導電性プラグを形成できる。
した後に相互分離された導電性プラグを形成するために
平坦化工程を行う場合、化学機械的平坦化工程の代りに
相対的に経済的で工程が簡単なエッチバック工程を使用
しても相互分離された導電性プラグを形成できる。
【００４２】そして第四に、導電性プラグを形成した後
に一定厚さの絶縁膜を追加的に形成することによりキャ
パシタ下部電極形成のためのコンタクトホールを容易に
形成できる。
に一定厚さの絶縁膜を追加的に形成することによりキャ
パシタ下部電極形成のためのコンタクトホールを容易に
形成できる。
【図１】従来の自己整列されたコンタクト形成方法によ
るエッチング工程を行うためにエッチングマスクとして
のフォトレジスト膜パターンを形成したことを示すレイ
アウト図である。
るエッチング工程を行うためにエッチングマスクとして
のフォトレジスト膜パターンを形成したことを示すレイ
アウト図である。
【図２】従来の自己整列されたコンタクト形成方法を説
明するために図１の線Ｉ−Ｉ’に沿って図示した断面図
である。
明するために図１の線Ｉ−Ｉ’に沿って図示した断面図
である。
【図３】従来の自己整列されたコンタクト形成方法を説
明するために図１の線Ｉ−Ｉ’に沿って図示した断面図
である。
明するために図１の線Ｉ−Ｉ’に沿って図示した断面図
である。
【図４】従来の自己整列されたコンタクト形成方法を説
明するために図１の線Ｉ−Ｉ’に沿って図示した断面図
である。
明するために図１の線Ｉ−Ｉ’に沿って図示した断面図
である。
【図５】従来の自己整列されたコンタクト形成方法を説
明するために図１の線Ｉ−Ｉ’に沿って図示した断面図
である。
明するために図１の線Ｉ−Ｉ’に沿って図示した断面図
である。
【図６】本発明による自己整列されたコンタクト形成方
法により形成されたＢＣパッド及びＤＣパッドを示した
レイアウト図である。
法により形成されたＢＣパッド及びＤＣパッドを示した
レイアウト図である。
【図７】本発明による自己整列されたコンタクト形成方
法によるエッチング工程を行うためにエッチングマスク
としてのフォトレジスト膜パターンを形成したことを示
すレイアウト図である。
法によるエッチング工程を行うためにエッチングマスク
としてのフォトレジスト膜パターンを形成したことを示
すレイアウト図である。
【図８】本発明の望ましい実施例による自己整列された
コンタクト形成方法を説明するために図６及び図７の線
ＩＩ−ＩＩ’に沿って図示した断面図である。
コンタクト形成方法を説明するために図６及び図７の線
ＩＩ−ＩＩ’に沿って図示した断面図である。
【図９】本発明の望ましい実施例による自己整列された
コンタクト形成方法を説明するために図６及び図７の線
ＩＩＩ−ＩＩＩ’に沿って図示した断面図である。
コンタクト形成方法を説明するために図６及び図７の線
ＩＩＩ−ＩＩＩ’に沿って図示した断面図である。
【図１０】本発明の望ましい実施例による自己整列され
たコンタクト形成方法を説明するために図６及び図７の
線ＩＩ−ＩＩ’に沿って図示した断面図である。
たコンタクト形成方法を説明するために図６及び図７の
線ＩＩ−ＩＩ’に沿って図示した断面図である。
【図１１】本発明の望ましい実施例による自己整列され
たコンタクト形成方法を説明するために図６及び図７の
線ＩＩＩ−ＩＩＩ’に沿って図示した断面図である。
たコンタクト形成方法を説明するために図６及び図７の
線ＩＩＩ−ＩＩＩ’に沿って図示した断面図である。
【図１２】本発明の望ましい実施例による自己整列され
たコンタクト形成方法を説明するために図６及び図７の
線ＩＩ−ＩＩ’に沿って図示した断面図である。
たコンタクト形成方法を説明するために図６及び図７の
線ＩＩ−ＩＩ’に沿って図示した断面図である。
【図１３】本発明の望ましい実施例による自己整列され
たコンタクト形成方法を説明するために図６及び図７の
線ＩＩＩ−ＩＩＩ’に沿って図示した断面図である。
たコンタクト形成方法を説明するために図６及び図７の
線ＩＩＩ−ＩＩＩ’に沿って図示した断面図である。
【図１４】本発明の望ましい実施例による自己整列され
たコンタクト形成方法を説明するために図６及び図７の
線ＩＩ−ＩＩ’に沿って図示した断面図である。
たコンタクト形成方法を説明するために図６及び図７の
線ＩＩ−ＩＩ’に沿って図示した断面図である。
【図１５】本発明の望ましい実施例による自己整列され
たコンタクト形成方法を説明するために図６及び図７の
線ＩＩＩ−ＩＩＩ’に沿って図示した断面図である。
たコンタクト形成方法を説明するために図６及び図７の
線ＩＩＩ−ＩＩＩ’に沿って図示した断面図である。
【図１６】本発明の望ましい実施例による自己整列され
たコンタクト形成方法を利用した半導体素子の製造方法
を説明するために図７の線ＩＩ−ＩＩ’に沿って図示し
た断面図である。
たコンタクト形成方法を利用した半導体素子の製造方法
を説明するために図７の線ＩＩ−ＩＩ’に沿って図示し
た断面図である。
【図１７】本発明の望ましい実施例による自己整列され
たコンタクト形成方法を利用した半導体素子の製造方法
を説明するために図７の線ＩＩＩ−ＩＩＩ’に沿って図
示した断面図である。
たコンタクト形成方法を利用した半導体素子の製造方法
を説明するために図７の線ＩＩＩ−ＩＩＩ’に沿って図
示した断面図である。
【図１８】本発明の望ましい実施例による自己整列され
たコンタクト形成方法を利用した半導体素子の製造方法
を説明するために図７の線ＩＩ−ＩＩ’に沿って図示し
た断面図である。
たコンタクト形成方法を利用した半導体素子の製造方法
を説明するために図７の線ＩＩ−ＩＩ’に沿って図示し
た断面図である。
【図１９】本発明の望ましい実施例による自己整列され
たコンタクト形成方法を利用した半導体素子の製造方法
を説明するために図７の線ＩＩＩ−ＩＩＩ’に沿って図
示した断面図である。
たコンタクト形成方法を利用した半導体素子の製造方法
を説明するために図７の線ＩＩＩ−ＩＩＩ’に沿って図
示した断面図である。
【図２０】本発明の望ましい実施例による自己整列され
たコンタクト形成方法を利用した半導体素子の製造方法
を説明するために図７の線ＩＩ−ＩＩ’に沿って図示し
た断面図である。
たコンタクト形成方法を利用した半導体素子の製造方法
を説明するために図７の線ＩＩ−ＩＩ’に沿って図示し
た断面図である。
【図２１】本発明の望ましい実施例による自己整列され
たコンタクト形成方法を利用した半導体素子の製造方法
を説明するために図７の線ＩＩＩ−ＩＩＩ’に沿って図
示した断面図である。
たコンタクト形成方法を利用した半導体素子の製造方法
を説明するために図７の線ＩＩＩ−ＩＩＩ’に沿って図
示した断面図である。
６００…アクティブマスクウインド ６１０…ゲートマスクウインド ７２０…導電膜パッド
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 (72)発明者 閔 庚 珍 大韓民国ソウル特別市城東区錦湖洞３街 1331番地 斗山アパート115棟709号 (72)発明者 安 太 赫 大韓民国京畿道龍仁市器興邑新葛里14番地 三益アパート102棟802号 Ｆターム(参考） 4M104 AA01 BB01 BB40 CC01 DD04 DD06 DD65 DD71 DD72 DD75 EE09 EE17 FF26 GG16 GG19 HH12 HH14 5F033 HH04 JJ04 KK01 KK04 LL04 NN31 NN37 QQ04 QQ08 QQ09 QQ11 QQ25 QQ28 QQ31 QQ37 QQ48 RR06 TT08 VV10 VV16 XX01 XX03 5F083 AD31 AD48 AD49 JA35 KA05 MA03 MA06 MA17 MA19 PR06 PR07 PR10 PR29 PR39 PR40
Claims (18)
- 【請求項１】 半導体基板上にストライプ状のゲートス
タックを形成する段階と、 前記ゲートスタックの側面にゲートスペーサを形成する
段階と、 前記ゲートスペーサ間に埋没コンタクトパッドとしての
導電膜パッドを形成する段階と、 前記導電膜パッド及びゲートスタック上に第１層間絶縁
膜を形成する段階と、 前記第１層間絶縁膜上にて前記ゲートスタックと交差さ
れるストライプ状のビットラインスタックを形成する段
階と、 前記ビットラインスタック側面にビットラインスペーサ
を形成する段階と、 前記ビットラインスタック表面が露出されるように前記
第１層間絶縁膜上に第２層間絶縁膜を形成する段階と、 前記第２層間絶縁膜上にて前記ゲートスタックと並んで
形成されるフォトレジスト膜パターンは、前記導電膜パ
ッド上の第２層間絶縁膜と前記導電膜パッド上の第２層
間絶縁膜間のビットラインスタックを露出させるように
形成する段階と、 前記フォトレジスト膜パターン、前記ビットラインスタ
ック及び前記ビットラインスペーサを、エッチングマス
クにより前記第２層間絶縁膜及び第１層間絶縁膜をエッ
チングして前記導電膜パッドを露出させるコンタクトホ
ールを形成する段階と、 前記コンタクトホール内に導電性物質を充填して前記導
電膜パッドとコンタクトされる導電性プラグを形成する
段階とを含むことを特徴とする自己整列されたコンタク
ト形成方法。 - 【請求項２】 前記ゲートスタックは、 前記半導体基板上にゲート絶縁膜、ゲート導電膜及びゲ
ートキャップ層が順次に積層されてなることを特徴とす
る請求項１に記載の自己整列されたコンタクト形成方
法。 - 【請求項３】 前記ビットラインスタックは、 前記第１層間絶縁膜上に障壁金属膜、ビットライン導電
膜及びビットラインキャップ層が順次に積層されてなる
ことを特徴とする請求項１に記載の自己整列されたコン
タクト形成方法。 - 【請求項４】 前記第２層間絶縁膜を形成する段階は、 前記第１層間絶縁膜及び前記ビットラインスタックを覆
った第２層間絶縁膜を形成する段階と、 前記ビットラインスタックの上部表面が露出されるよう
に前記第２層間絶縁膜を完全平坦化させる段階とを含む
ことを特徴とする請求項１に記載の自己整列されたコン
タクト形成方法。 - 【請求項５】 前記平坦化は化学機械的ポリッシング法
を使用して行うことを特徴とする請求項４に記載の自己
整列されたコンタクト形成方法。 - 【請求項６】 前記導電性プラグを形成する段階は、 前記コンタクトホールを充填して前記ビットラインスタ
ックを覆う導電性物質を形成する段階と、 平坦化工程を行って前記ビットラインスタック表面を露
出させる段階とを含むことを特徴とする請求項１に記載
の自己整列されたコンタクト形成方法。 - 【請求項７】 前記平坦化工程はエッチバックまたは化
学機械的ポリッシング法を使用して行うことを特徴とす
る請求項６に記載の自己整列されたコンタクト形成方
法。 - 【請求項８】 半導体基板上にストライプ状のゲートス
タックを形成する段階と、 前記ゲートスタックの側面にゲートスペーサを形成する
段階と、 前記ゲートスペーサ間に埋没コンタクトパッドとしての
導電膜パッドを形成する段階と、 前記導電膜パッド及びゲートスタック上に第１層間絶縁
膜を形成する段階と、 前記第１層間絶縁膜上にて前記ゲートスタックと交差さ
れるストライプ状のビットラインスタックを形成する段
階と、 前記ビットラインスタック側面にビットラインスペーサ
を形成する段階と、 前記ビットラインスタック表面が露出されるように前記
第１層間絶縁膜上に第２層間絶縁膜を形成する段階と、 前記第２層間絶縁膜上にて前記ゲートスタックと並んで
形成される第１フォトレジスト膜パターンは、前記導電
膜パッド上の第２層間絶縁膜と前記導電膜パッド上の第
２層間絶縁膜間のビットラインスタックを露出させるよ
うに形成する段階と、 前記第１フォトレジスト膜パターン、前記ビットライン
スタック及び前記ビットラインスペーサを、エッチング
マスクにより前記第２層間絶縁膜及び第１層間絶縁膜を
エッチングして前記導電膜パッドを露出させる第１コン
タクトホールを形成する段階と、 前記第１コンタクトホール内に導電性物質を充填して前
記導電膜パッドとコンタクトされる導電性プラグを形成
する段階と、 前記導電性プラグ及びビットラインスタック及び第２層
間絶縁膜上に第３層間絶縁膜、エッチング防止膜、酸化
膜及びハードマスク膜を順次に形成する段階と、 前記ハードマスク膜上に第２フォトレジスト膜パターン
を形成する段階と、 前記第２フォトレジスト膜パターンをエッチングマスク
で前記エッチング防止膜が露出されるように前記ハード
マスク膜及び酸化膜をエッチングする段階と、 前記第２フォトレジスト膜パターンを除去する段階と、 前記ハードマスク膜をエッチングマスクでエッチング防
止膜及び第３層間絶縁膜の露出部分を順次に除去して前
記導電性プラグを露出させるキャパシタ下部電極用第２
コンタクトホールを形成する段階とを含むことを特徴と
する半導体素子の製造方法。 - 【請求項９】 前記第２コンタクトホール内に導電性物
質を充填することにより前記導電性プラグとコンタクト
されるキャパシタ下部電極を形成する段階をさらに含む
ことを特徴とする請求項８に記載の半導体素子の製造方
法。 - 【請求項１０】 前記ゲートスタックは、 前記半導体基板上にゲート絶縁膜、ゲート導電膜及びゲ
ートキャップ層が順次に積層されてなることを特徴とす
る請求項８に記載の半導体素子の製造方法。 - 【請求項１１】 前記ビットラインスタックは、 前記第１層間絶縁膜上に障壁金属膜、ビットライン導電
膜及びビットラインキャップ層が順次に積層されてなる
ことを特徴とする請求項８に記載の半導体素子の製造方
法。 - 【請求項１２】 前記第２層間絶縁膜を形成する段階
は、 前記第１層間絶縁膜及び前記ビットラインスタックを覆
った第２層間絶縁膜を形成する段階と、 前記ビットラインスタックの上部表面が露出されるよう
に前記第２層間絶縁膜を完全平坦化させる段階とを含む
ことを特徴とする請求項８に記載の半導体素子の製造方
法。 - 【請求項１３】 前記平坦化は化学機械的ポリッシング
法を使用して行うことを特徴とする請求項１２に記載の
半導体素子の製造方法。 - 【請求項１４】 前記導電性プラグを形成する段階は、 前記コンタクトホールを充填して前記ビットラインスタ
ックを覆う導電性物質を形成する段階と、 平坦化工程を行って前記ビットラインスタック表面を露
出させる段階とを含むことを特徴とする請求項８に記載
の半導体素子の製造方法。 - 【請求項１５】 前記平坦化工程はエッチバックまたは
化学機械的ポリッシング法を使用して行うことを特徴と
する請求項１４に記載の半導体素子の製造方法。 - 【請求項１６】 前記エッチング阻止膜は前記酸化膜と
のエッチング選択比を持つ物質を使用して形成すること
を特徴とする請求項８に記載の半導体素子の製造方法。 - 【請求項１７】 前記エッチング阻止膜はシリコン窒化
膜であることを特徴とする請求項１６に記載の半導体素
子の製造方法。 - 【請求項１８】 前記第３層間絶縁膜は前記エッチング
阻止膜とのエッチング選択比を持つ物質を使用して形成
することを特徴とする請求項８に記載の半導体素子の製
造方法。
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|---|---|---|---|
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| KR2000-55483 | 2000-09-21 |
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| Publication Number | Publication Date |
|---|---|
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ID=19689742
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001124454A Pending JP2002110819A (ja) | 2000-09-21 | 2001-04-23 | 自己整列されたコンタクト形成方法及びこれを利用した半導体素子の製造方法 |
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|---|---|
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| JP (1) | JP2002110819A (ja) |
| KR (1) | KR100355236B1 (ja) |
| DE (1) | DE10122976A1 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6703314B2 (en) | 2001-12-14 | 2004-03-09 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
| JP2004080009A (ja) * | 2002-06-21 | 2004-03-11 | Samsung Electronics Co Ltd | 半導体メモリ素子及びその製造方法 |
| US6878637B2 (en) | 2001-12-14 | 2005-04-12 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device capable of improving process margin of self align contact |
| JP2007318068A (ja) * | 2006-05-24 | 2007-12-06 | Hynix Semiconductor Inc | 半導体素子のコンタクト形成方法 |
| CN100375241C (zh) * | 2004-06-30 | 2008-03-12 | 海力士半导体有限公司 | 半导体存储器装置的栅结构 |
| JP2008198991A (ja) * | 2007-02-15 | 2008-08-28 | Hynix Semiconductor Inc | 半導体素子のコンタクトホール形成方法 |
| KR20210152920A (ko) * | 2020-06-08 | 2021-12-16 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 자기 정렬 콘택 구조체 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448855B1 (ko) * | 2002-07-18 | 2004-09-18 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR100505656B1 (ko) * | 2002-12-10 | 2005-08-04 | 삼성전자주식회사 | 스토리지 전극과의 접촉 면적을 보다 확보하기 위해서비트 라인 방향으로 확장된 콘택체를 포함하는 반도체소자 제조 방법 |
| DE10259634B4 (de) * | 2002-12-18 | 2008-02-21 | Qimonda Ag | Verfahren zur Herstellung von Kontakten auf einem Wafer |
| KR100493048B1 (ko) * | 2003-02-13 | 2005-06-02 | 삼성전자주식회사 | 다층의 하드 마스크를 이용하여 배선 및 연결 콘택 구조를형성하는 방법 |
| KR100548996B1 (ko) * | 2003-07-14 | 2006-02-02 | 삼성전자주식회사 | 바 형태의 스토리지 노드 콘택 플러그들을 갖는 디램 셀들및 그 제조방법 |
| KR100594279B1 (ko) * | 2004-06-07 | 2006-06-30 | 삼성전자주식회사 | 반도체메모리소자의 자기정렬컨택 형성방법 및 이를이용한 반도체메모리소자의 제조방법 |
| KR100577542B1 (ko) * | 2005-03-11 | 2006-05-10 | 삼성전자주식회사 | 매몰콘택 플러그를 갖는 반도체소자의 제조방법 |
| CN102637629B (zh) * | 2011-02-14 | 2013-11-20 | 旺宏电子股份有限公司 | 用于具叠层接触层的ic装置的减少数量的掩模组合及方法 |
| CN103887217B (zh) * | 2014-03-27 | 2017-01-18 | 华映视讯（吴江）有限公司 | 形成膜层图案的方法 |
| KR102186928B1 (ko) | 2014-07-18 | 2020-12-04 | 삼성전자주식회사 | 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법 |
| CN109524405B (zh) * | 2017-09-20 | 2020-10-09 | 华邦电子股份有限公司 | 半导体元件的制造方法 |
| TWI737359B (zh) * | 2020-06-19 | 2021-08-21 | 華邦電子股份有限公司 | 動態隨機存取記憶體及其製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100276387B1 (ko) * | 1998-01-08 | 2000-12-15 | 윤종용 | 반도체 장치의 자기정렬 콘택 형성 방법 |
| KR100263905B1 (ko) | 1998-05-18 | 2000-09-01 | 윤종용 | 식각 장벽막 패턴을 이용한 콘택홀의 제조방법 |
| JP2000040691A (ja) | 1998-07-21 | 2000-02-08 | Oki Electric Ind Co Ltd | 半導体装置製造方法 |
| KR100268431B1 (ko) | 1998-08-06 | 2000-10-16 | 윤종용 | 자기 정렬 콘택 및 그의 제조 방법 |
| US6136643A (en) | 1999-02-11 | 2000-10-24 | Vanguard International Semiconductor Company | Method for fabricating capacitor-over-bit-line dynamic random access memory (DRAM) using self-aligned contact etching technology |
-
2000
- 2000-09-21 KR KR1020000055483A patent/KR100355236B1/ko active IP Right Grant
-
2001
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6703314B2 (en) | 2001-12-14 | 2004-03-09 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
| US6878637B2 (en) | 2001-12-14 | 2005-04-12 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device capable of improving process margin of self align contact |
| JP2004080009A (ja) * | 2002-06-21 | 2004-03-11 | Samsung Electronics Co Ltd | 半導体メモリ素子及びその製造方法 |
| CN100375241C (zh) * | 2004-06-30 | 2008-03-12 | 海力士半导体有限公司 | 半导体存储器装置的栅结构 |
| JP2007318068A (ja) * | 2006-05-24 | 2007-12-06 | Hynix Semiconductor Inc | 半導体素子のコンタクト形成方法 |
| JP2008198991A (ja) * | 2007-02-15 | 2008-08-28 | Hynix Semiconductor Inc | 半導体素子のコンタクトホール形成方法 |
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