KR20210152920A - 자기 정렬 콘택 구조체 - Google Patents

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KR20210152920A
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리전 위
린위 후앙
치아하오 창
청치 추앙
위밍 린
치하오 왕
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Abstract

반도체 디바이스 및 그 형성 방법이 제공된다. 하나의 실시형태에서, 반도체 디바이스는, 제1 스페이서 피쳐와 제2 스페이서 피쳐 사이에 끼워지며 그들과 접촉하는 게이트 구조체, 게이트 구조체의 상부 표면 위로 연장되는 제1 스페이서 피쳐의 상부 표면 및 제2 스페이서 피쳐의 상부 표면, 제1 스페이서 피쳐 및 제2 스페이서 피쳐 위의 게이트 자기 정렬 콘택(SAC) 유전체 피쳐, 게이트 SAC 유전체 피쳐 위의 콘택 에칭 정지 층(CESL), CESL 위의 유전체 층, 유전체 층, CESL, 게이트 SAC 유전체 피쳐를 통해, 그리고 게이트 구조체와 접촉하도록 제1 스페이서 피쳐와 제2 스페이서 피쳐 사이에서 연장되는 게이트 콘택 피쳐, 및 제1 스페이서 피쳐와 게이트 콘택 피쳐 사이에 배치되는 라이너를 포함한다.

Description

자기 정렬 콘택 구조체{SELF-ALIGNED CONTACT STRUCTURES}
전자기기 산업은 더 많은 수의 점점 더 복잡하고 정교해지는 기능을 동시에 지원할 수 있는 더 작고 더 빠른 전자 디바이스에 대한 점점 증가하는 수요를 경험하여 왔다. 따라서, 반도체 산업에서는 저비용, 고성능, 저전력 집적 회로(integrated circuit; IC)를 제조하는 추세가 계속되고 있다. 지금까지, 이들 목표는 반도체 IC 치수(예를 들면, 최소 피쳐 사이즈)를 축소시키고 그에 의해 생산 효율성을 향상시키고 관련 비용을 낮추는 것에 의해 대부분 달성되었다. 그러나, 그러한 축소는 또한 반도체 제조 프로세스에 증가된 복잡성을 도입하였다. 따라서, 반도체 IC 및 디바이스에서의 지속적인 발전의 실현은 반도체 제조 프로세스 및 기술에서 유사한 발전을 필요로 한다.
최근, 게이트 채널 커플링을 증가시키는 것에 의해 게이트 제어를 향상시키고, OFF 상태 전류를 감소시키고, 그리고 단채널 효과(short-channel effect; SCE)를 감소시키기 위한 노력에서, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET) 및 게이트 올 어라운드(Gate-All-Around; GAA) 트랜지스터와 같은 다중 게이트 디바이스가 도입되었다. 다중 게이트 디바이스의 3 차원 구조체는, 게이트 제어를 유지하고 SCE를 완화하면서, 그들이 공격적으로 축소되는 것을 허용한다. 그러나, 다중 게이트 디바이스의 도입에도 불구하고, IC 치수의 공격적인 축소는 조밀한 간격의 게이트 구조체 및 소스/드레인 콘택으로 나타났다. 이들 조밀하게 패킹된 게이트 구조체 및 소스/드레인 콘택에 대한 게이트 콘택 및 소스/드레인 콘택 비아의 형성은, 오정렬이 전기적 단락, 누설 또는 증가된 기생 커패시턴스를 야기할 수도 있기 때문에 높은 오버레이 정밀도에 대한 요구를 제시한다. 따라서, 현존하는 기술은 모든 면에서 완전히 만족스럽지 않다는 것을 알게 되었다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1은, 본 개시의 하나 이상의 양태에 따른, 반도체 디바이스에서 게이트 콘택을 형성하는 방법의 플로우차트이다.
도 2 내지 도 13, 도 14a, 도 14b, 도 15a, 도 15b, 도 15c, 및 도 15d는, 본 개시의 하나 이상의 양태에 따른, 도 1의 방법에 따른 제조의 다양한 단계에서의 워크피스(workpiece)의 단편적인 단면도이다.
도 16은, 본 개시의 하나 이상의 양태에 따른, 반도체 디바이스에서 게이트 콘택을 형성하는 방법의 플로우차트이다.
도 17 내지 도 31, 도 32a, 도 32b, 도 33a, 도 33b, 도 33c, 및 도 33d는, 본 개시의 하나 이상의 양태에 따른, 도 16의 방법에 따른 제조의 다양한 단계에서의 워크피스의 단편적인 단면도이다.
하기의 개시는, 제공되는 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
여전히 또한, 수 또는 수의 범위가 "약", "대략" , 및 등등과 함께 설명되는 경우, 그 용어는, 설명되는 수의 +/- 10 % 이내 또는 기술 분야의 숙련된 자에 의해 이해되는 바와 같은 다른 값과 같은, 설명되는 수를 포함하는 합리적인 범위 내에 있는 수를 포괄하도록 의도된다. 예를 들면, 용어 "약 5 nm"는 4.5 nm에서부터 5.5 nm까지의 치수 범위를 포괄한다.
본 출원은 반도체 디바이스 구조체 및 그 형성 방법에 관한 것이다. 특히, 본 출원은 자기 정렬 콘택 구조체(self-aligned contact structure) 및 방법에 관련된다. 본 개시의 방법은, 자기 정렬 콘택 유전체 피쳐의 형성 이전에, 게이트 구조체 및 게이트 스페이서 위에 라이너(liner)를 성막하는 것을 포함한다. 라이너의 재료는, 게이트 구조체에 대한 게이트 콘택 개구를 형성할 때 라이너가 게이트 스페이서에 대한 손상을 방지하도록 또는 감소시키도록 자기 정렬 콘택 유전체 피쳐와는 상이한 에칭 선택도를 가지도록 선택된다. 게이트 스페이서에 대한 손상을 방지하거나 또는 감소시키는 것에 의해, 게이트 스페이서의 손실에 기인하는 증가된 기생 커패시턴스, 전기적 단락, 또는 누설은 감소될 수도 있거나 또는 방지될 수도 있다.
이제, 본 개시의 다양한 양태가 도면을 참조하여 더 상세하게 설명될 것이다. 구체적으로, 도 1은 워크피스(200)로부터 반도체 디바이스를 제조하기 위한 방법(100)을 예시하는데, 그 단편의 단면도가 도 2 내지 도 13, 도 14a, 도 14b 및 도 15a 내지 도 15d에서 예시되어 있다. 도 16은 워크피스(200)로부터 반도체 디바이스를 제조하기 위한 방법(300)을 예시하는데, 그 단편의 단면도가 도 17 내지 도 31, 도 32a, 도 32b 및 도 33a 내지 도 33d에서 예시되어 있다. 방법(100 및 300)의 각각은 예에 불과하며 본 개시를 그 안에서 명시적으로 예시되는 것으로 제한하도록 의도되는 것은 아니다. 방법(100) 또는 방법(300) 이전에, 동안에, 그리고 이후에 추가적인 단계가 제공될 수 있으며, 설명되는 몇몇 단계는 방법의 추가적인 실시형태를 위해 대체, 제거, 또는 이리저리 이동될 수 있다. 간략화의 이유 때문에 모든 단계가 본원에서 자세하게 설명되는 것은 아니다. 본 개시의 도면에서 명시적으로 도시되는 것 외에, 워크피스(200)는 추가적인 트랜지스터, 바이폴라 접합 트랜지스터, 저항기, 커패시터, 다이오드, 퓨즈, 등등을 포함할 수도 있지만, 그러나 본 개시의 발명적 개념의 더 나은 이해를 위해 단순화된다. 본 개시 전체에 걸쳐, 유사한 참조 번호는, 달리 제외되거나 또는 설명되지 않는 한, 유사한 피쳐를 나타낸다. 반도체 디바이스가 워크피스로부터 제조될 것이기 때문에, 워크피스(200)는 적절한 맥락에서 반도체 디바이스(200)로 지칭될 수도 있다.
도 1 및 도 2를 참조하면, 방법(100)은 워크피스(200)가 수용되는 블록(102)을 포함한다. 도 2에서 도시되는 바와 같이, 워크피스(200)는 제1 유전체 층(240)에 배치되는 게이트 구조체(220) 및 게이트 구조체(220)와 제1 유전체 층(240) 사이에서 배치되는 스페이서(210)를 포함한다. 몇몇 실시형태에서, 게이트 구조체(220)의 각각은, 기판(202) 위에 활성 영역(204)을 포함하는 FinFET 또는 GAA 트랜지스터에 대한 게이트 구조체일 수도 있다. 이들 실시형태에서, 활성 영역(204)은 FinFET의 반도체 핀 또는 GAA 트랜지스터의 나노구조체의 스택의 최상부 나노구조체(즉, 나노와이어, 나노시트, 또는 채널 부재)일 수도 있다.
기판(202)은 실리콘 기판과 같은 반도체 기판일 수도 있다. 기판(202)은 반도체 기판 상에 형성되는 전도성 또는 절연성 층을 비롯한 다양한 층을 포함할 수도 있다. 기판(202)은 본 기술 분야에서 공지되는 바와 같이 설계 요건에 따라 다양한 도핑 구성을 포함할 수도 있다. 기판(202)은 또한 게르마늄, 실리콘 탄화물(silicon carbide; SiC), 실리콘 게르마늄(silicon germanium; SiGe), 또는 다이아몬드와 같은 다른 반도체를 포함할 수도 있다. 대안적으로, 기판(202)은 화합물 반도체 및/또는 합금 반도체를 포함할 수도 있다. 또한, 몇몇 실시형태에서, 기판(202)은 에피택셜 층(에피 층)을 포함할 수도 있고, 기판(202)은 성능 향상을 위해 변형될 수도 있으며, 기판(202)은 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 구조체를 포함할 수도 있고, 및/또는 기판(202)은 다른 적절한 향상 피쳐를 가질 수도 있다. 예시의 편의를 위해, 기판(202)은 도 3 내지 도 13, 도 14a, 도 14b, 도 15a, 도 15b, 도 17 내지 도 31, 도 32a, 도 32b, 도 33a, 및 도 33b에서 생략된다.
활성 영역(204)은 실리콘 또는 다른 원소 반도체, 예컨대 게르마늄; 실리콘 탄화물, 갈륨 비화물(gallium arsenide), 갈륨 인화물(gallium phosphide), 인듐 인화물(indium phosphide), 인듐 비화물(indium arsenide), 및/또는 인듐 안티몬화물(indium antimonide)을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수도 있다. 도 2에서 도시되는 바와 같이, 활성 영역(204)은 X 방향을 따라 길이 방향으로 연장된다. 활성 영역(204)은 포토리소그래피 및 에칭 프로세스를 포함하는 적절한 프로세스를 사용하여 제조될 수도 있다. 포토리소그래피 프로세스는 기판(202) 위에 포토레지스트 층을 형성하는 것, 포토레지스트 층을 패턴에 노출시키는 것, 노광 이후 베이킹 프로세스(post-exposure bake process)를 수행하는 것, 및 포토레지스트 층을 포함하는 마스킹 엘리먼트를 형성하기 위해 포토레지스트 층을 현상하는 것을 포함할 수도 있다. 몇몇 실시형태에서, 마스킹 엘리먼트를 형성하기 위해 포토레지스트 층을 패턴화하는 것은 전자 빔(e 빔) 리소그래피 프로세스를 사용하여 수행될 수도 있다. 그 다음, 마스킹 엘리먼트는, 에칭 프로세스가 기판(202)에 리세스를 형성하고, 그에 의해, 활성 영역(204)을 형성하는 동안, 기판(202)의 영역을 보호하기 위해 사용될 수도 있다. 리세스는 건식 에칭(dry etch)(예를 들면, 화학적 산화물 제거), 습식 에칭(wet etch), 및/또는 다른 적절한 프로세스를 사용하여 에칭될 수도 있다. 기판(202) 상에 활성 영역(204)을 형성하기 위한 방법의 많은 다른 실시형태가 또한 사용될 수도 있다. 활성 영역(204)이 GAA 트랜지스터의 나노구조체인 실시형태에서, 제1 반도체 층 및 제2 반도체 층은, 먼저, 층 스택을 형성하기 위해 기판(202) 상에 교대로 그리고 에피택셜하게 성장된다. 제1 반도체 층 및 제2 반도체 층은 상이한 조성을 갖는다. 예를 들면, 제1 반도체 층은 실리콘을 포함할 수도 있고, 제2 반도체 층은 실리콘 및 게르마늄을 포함할 수도 있다. 그 다음, 제1 반도체 나노구조체 및 제2 반도체 나노구조체를 갖는 반도체 층 스택이 패턴화되어 나노구조체의 핀 형상의 스택을 형성한다. 그 다음, 핀 형상의 스택의 채널 영역에 있는 제2 반도체 층은 제1 반도체 층을 현수된 나노구조체로 해방하도록 선택적으로 제거된다.
게이트 구조체(220)는 활성 영역(204)의 채널 영역(203) 위에 형성된다. 도 2에서 예시되는 바와 같이, 게이트 구조체(220)는, 게이트 구조체(220)가 연장되는 X 방향에 수직인 Y 방향을 따라 길이 방향으로 연장된다. 도 2에서 도시되지 않지만, 게이트 구조체(220)의 각각은 계면 층, 게이트 유전체 층, 하나 이상의 일 함수 층, 및 금속 충전 층을 포함한다. 활성 영역(204)은 또한 채널 영역(203)에 인접한 소스/드레인 영역(205)을 포함한다. 몇몇 실시형태에서, 계면 층은 유전체 재료 예컨대 실리콘 산화물(silicon oxide) 층 또는 실리콘 산질화물(silicon oxynitride)을 포함할 수도 있다. 게이트 유전체 층은, HfO2, TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이들의 조합, 또는 다른 적절한 재료를 포함할 수도 있는 고유전율(high-k)(약 3.9보다 더 큰 유전 상수) 유전체 재료로 형성된다. 하나 이상의 일 함수 층은 n 타입 일 함수 층과 p 타입 일 함수 층을 포함할 수도 있다. 예시적인 n 타입 일 함수 층은 알루미늄, 티타늄 알루미나이드(titanium aluminide), 티타늄 알루미늄 탄화물(titanium aluminum carbide), 탄탈룸 실리콘 탄화물(tantalum silicon carbide), 탄탈룸 실리콘 알루미늄(tantalum silicon aluminum), 탄탈룸 실리콘 탄화물(tantalum silicon carbide), 탄탈룸 실리사이드(tantalum silicide), 또는 하프늄 탄화물(hafnium carbide)로 형성될 수도 있다. 예시적인 p 타입 일 함수 층은 티타늄 질화물(titanium nitride), 티타늄 실리콘 질화물(titanium silicon nitride), 탄탈룸 질화물(tantalum nitride), 텅스텐 탄질화물(tungsten carbonitride), 또는 몰리브덴(molybdenum)으로 형성될 수도 있다. 금속 충전 층은 텅스텐, 루테늄, 코발트 또는 구리와 같은 금속으로 형성될 수도 있다. 게이트 유전체 층이 고유전율 유전체 재료로 형성되고 게이트 구조체(220)에서의 금속의 사용 때문에, 게이트 구조체(220)는 고유전율 금속 게이트 구조체(220) 또는 금속 게이트 구조체(220)로도 또한 지칭될 수도 있다.
활성 영역(204)의 각각은, 에피택셜 소스/드레인 피쳐(도 2에서 명시적으로 도시되지 않음)가 활성 영역(204) 내에, 상에, 근처에 및/또는 주변에 형성되는 소스/드레인 영역(205)을 또한 포함한다. 도 2에서 도시되는 바와 같이, 채널 영역(203)의 각각은 두 개의 인접한 소스/드레인 영역(205) 사이에 끼워진다. 소스/드레인 피쳐는 소스/드레인 영역(205)에서 활성 영역(204) 위에 에피택셜하게 성장될 수도 있다. 채널 영역(203)의 각각은 게이트 구조체(220) 아래에 있다. 디바이스 타입 및 설계 요건에 따라, 에피택셜 소스/드레인 피쳐는 n 타입 도펀트 또는 p 타입 도펀트로 도핑될 수도 있다.
제1 유전체 층(240)은 층간 유전체(ILD) 층일 수도 있다. 제1 유전체 층(240)은 실리콘이 다양하고 적절한 형태로 존재하는 실리콘 산화물 또는 실리콘 산화물 함유 재료일 수도 있다. 한 예로서, ILD 층은 실리콘 산화물 또는 k 값(유전 상수)이 약 3.9인 실리콘 산화물의 것보다 더 작은 저유전율 유전체 재료를 포함한다. 몇몇 실시형태에서, 저유전율 유전체 재료는, 다공성 유기 실리케이트 박막 예컨대 SiOCH, 테트라에틸오르쏘실리케이트(tetraethylorthosilicate; TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG)와 같은 도핑된 실리콘 산화물, 용융 실리카 유리(fused silica glass; FSG), 포스포실리케이트 유리(phosphosilicate glass; PSG), 플루오르 도핑된 실리콘 이산화물(fluorine-doped silicon dioxide), 탄소 도핑된 실리콘 이산화물, 다공성 실리콘 이산화물, 다공성 탄소 도핑된 실리콘 이산화물, 실리콘 탄소 질화물(silicon carbon nitride)(SiCN), 실리콘 산탄화물(silicon oxycarbide)(SiOCN), 스핀 온 실리콘 기반의 폴리머 유전체, 또는 이들의 조합을 포함한다.
몇몇 실시형태에서, 스페이서(210)는 단일의 층 또는 다중 층일 수도 있다. 스페이서(210)에 대한 예시적인 재료는 실리콘 산화물, 하프늄 실리사이드(hafnium silicide), 실리콘 산탄화물(silicon oxycarbide), 알루미늄 산화물(aluminum oxide), 지르코늄 실리사이드(zirconium silicide), 알루미늄 산질화물(aluminum oxynitride), 지르코늄 산화물(zirconium oxide), 하프늄 산화물(hafnium oxide), 티타늄 산화물(titanium oxide), 지르코늄 알루미늄 산화물(zirconium aluminum oxide), 아연 산화물(zinc oxide), 탄탈룸 산화물(tantalum oxide), 란타늄 산화물(lanthanum oxide), 이트륨 산화물(yittrium oxide), 탄탈룸 탄질화물(tantalum carbonitride), 실리콘 질화물(silicon nitride), 실리콘 산탄질화물(silicon oxycarbonitride), 실리콘, 지르코늄 질화물(zirconium nitride) 또는 실리콘 탄질화물(silicon carbonitride)을 포함한다. 스페이서(210)에 대한 재료는, 스페이서(210) 및 제1 유전체 층(240)이 상이한 에칭 선택도를 가지도록 선택된다. 즉, 재료의 선택은 스페이서(210) 또는 제1 유전체 층(240)의 각각이 다른 것에 실질적으로 손상을 주지 않으면서 선택적으로 에칭되는 것을 허용한다. 하나의 예에서, 스페이서(210)는 실리콘 산탄질화물로 형성된다. 스페이서(210)는 X 방향을 따라 약 1 nm와 약 15 nm 사이의 두께를 포함한다.
도 1 및 도 3을 참조하면, 방법(100)은, 게이트 구조체(220) 및 스페이서(210)가 선택적으로 에칭되어 제1 콘택 리세스(212)를 형성하도록 선택적으로 에칭되는 블록(104)을 포함한다. 몇몇 실시형태에서, 블록(104)은 제1 유전체 층(240)을 실질적으로 에칭하지 않으면서 게이트 구조체(220) 및 스페이서(210)를 선택적으로 에칭하는 에칭 프로세스를 포함한다. 블록(104)에서의 에칭 프로세스는 건식 에칭, 습식 건식, 이들의 조합, 또는 다른 적절한 에칭 프로세스를 포함할 수도 있다. 도 3에서 예시되는 몇몇 구현예에서, 블록(104)에서의 에칭 프로세스는, Z 방향을 따라 활성 영역(204)의 상부 표면으로부터 측정되는, 게이트 구조체(220)의 상부 표면이 스페이서(210)의 상부 표면보다 더 낮도록, 스페이서(210)를 에칭하는 것보다 더 큰 레이트에서 게이트 구조체(220)를 에칭하는 적어도 하나의 컴포넌트를 포함한다. 달리 말하면, 제1 콘택 리세스(212)는 스페이서(210)의 두 개의 스페이서 피쳐 사이에서(예컨대, 제1 스페이서 피쳐(210-1)와 제2 스페이서 피쳐(210-2) 사이에서, 제3 스페이서 피쳐(210-3)와 제4 스페이서 피쳐(210-4) 사이에서, 그리고 제5 스페이서 피쳐(210-5)와 제6 스페이서 피쳐(210-6) 사이에서) 공간을 직접적으로 포함한다. 제1 콘택 리세스(212)는 제1 유전체 층(240)의 측벽, 스페이서(210)의 상부 표면, 스페이서(210)의 측벽 및 게이트 구조체(220)의 상부 표면을 노출시킨다. 참조의 편의를 위해, 금속 충전 층 및 하나 이상의 일 함수 층은 일괄적으로 게이트 구조체(220)의 게이트 전극으로 지칭될 수도 있다. 블록(104)에서의 동작은 게이트 구조체(220)의 게이트 전극뿐만 아니라 스페이서(210)를 선택적으로 에칭하고, 한편 제1 유전체 층(240)은 실질적으로 에칭되지 않는다.
도 1 및 도 4를 참조하면, 방법(100)은 라이너(230)가 워크피스(200) 위에 성막되는 블록(106)을 포함한다. 몇몇 실시형태에서, 라이너(230)는, 제1 콘택 리세스(212)에서 노출되는 표면을 따라 그리고 그 위에 등각적으로 성막되는 것을 비롯하여, 워크피스(200) 위에 등각적으로 성막된다. 도 4에서 도시되는 바와 같이, 그러한 노출된 표면은 제1 유전체 층(240)의 측벽, 스페이서(210)의 상부 표면, 스페이서(210)의 측벽 및 게이트 구조체(220)의 상부 표면을 포함한다. 이들 실시형태에서, 라이너(230)는 원자 층 증착(atomic layer deposition; ALD) 또는 적절한 증착 프로세스를 사용하여 성막될 수도 있다. 라이너(230)는, 실리콘 산화물, 하프늄 실리사이드, 실리콘 산탄화물, 알루미늄 산화물, 지르코늄 실리사이드, 알루미늄 산질화물, 지르코늄 산화물, 하프늄 산화물, 하프늄 지르코늄 산화물(hafnium zirconium oxide), 티타늄 산화물, 지르코늄 알루미늄 산화물, 아연 산화물, 탄탈룸 산화물, 란타늄 산화물, 이트륨 산화물, 탄탈룸 탄질화물, 실리콘 질화물, 실리콘 산탄질화물, 실리콘, 지르코늄 질화물, 또는 실리콘 탄질화물로 형성될 수도 있다. 하나의 실시형태에서, 라이너(230)는 하프늄 지르코늄 산화물로 형성된다. 하기에서 더 설명될 바와 같이, 라이너(230)는 제1 자기 정렬 콘택(self-aligned contact; SAC) 유전체 재료(250)(도 5에서 도시됨)의 에칭 동안 스페이서(210)가 손상되는 것을 방지하도록 기능한다. 라이너(230)는 약 1 nm와 약 10 nm 사이의 두께를 가질 수도 있다. 한편, 라이너(230)의 두께가 1 nm 미만인 경우, 라이너(230)는 스페이서(210)에게 충분한 보호를 제공하지 못할 수도 있다. 다른 한편, 라이너(230)의 두께가 10 nm보다 더 큰 경우, 절연성 라이너(230)는 전도성 게이트 콘택의 볼륨을 대체할 것이고, 그 결과 증가된 저항으로 나타날 것이다.
도 1 및 도 4를 여전히 참조하면, 방법(100)은 제1 SAC 유전체 재료(250)가 라이너(230) 위에 성막되는 블록(108)을 포함한다. 몇몇 실시형태에서, 제1 SAC 유전체 재료(250)는, 양호한 홀 충전 성능(hole-filling capability)을 갖는 증착 기술을 사용하여 라이너(230) 위에 성막될 수도 있다. 예를 들면, 제1 SAC 유전체 재료(250)는 고밀도 플라즈마 CVD(high-density-plasma CVD; HDPCVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD), 원자 층 증착(ALD), 또는 적절한 증착 프로세스를 사용하여 성막될 수도 있다. 제1 SAC 유전체 재료(250)는, 실리콘 산화물, 하프늄 실리사이드, 실리콘 산탄화물, 알루미늄 산화물, 지르코늄 실리사이드, 알루미늄 산질화물, 지르코늄 산화물, 하프늄 산화물, 티타늄 산화물, 지르코늄 알루미늄 산화물, 아연 산화물, 탄탈룸 산화물, 란타늄 산화물, 이트륨 산화물, 탄탈룸 탄질화물, 실리콘 질화물, 실리콘 산탄질화물, 실리콘, 지르코늄 질화물, 또는 실리콘 탄질화물로 형성될 수도 있다. 하나의 실시형태에서, 제1 SAC 유전체 재료(250)는 지르코늄 산화물로 형성된다. 몇몇 실시형태에서, 제1 SAC 유전체 재료(250)는 캐핑 층(capping layer)(250)으로 지칭될 수도 있다. 제1 SAC 유전체 재료(250) 및 라이너(230)는, 라이너(230)를 실질적으로 에칭하지 않으면서 제1 SAC 유전체 재료(250)가 선택적으로 에칭될 수도 있도록 상이한 조성을 갖는다.
블록(108)은 후속하는 프로세스를 위해 평평한 상부 표면을 워크피스(200)에 제공하기 위한 평탄화 프로세스를 포함할 수도 있다. 도 5에서 도시되는 바와 같이, 평탄화 프로세스는 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스일 수도 있다. 몇몇 실시형태에서, 평탄화 프로세스 이후, 제1 SAC 유전체 재료(250)는 저부 부분(bottom portion)(250B) 및 저부 부분(250B) 위의 상부 부분(250T)을 포함할 수도 있다. 저부 부분(250B)은 게이트 구조체(220)의 상부 표면과 상부 부분(250T)의 저부 표면 사이에서 (Z 방향을 따라) 수직으로; 그리고 스페이서 피쳐 사이에서(예컨대, 제1 스페이서 피쳐(210-1)와 제2 스페이서 피쳐(210-2) 사이에서, 제3 스페이서 피쳐(210-3)와 제4 스페이서 피쳐(210-4) 사이에서, 그리고 제5 스페이서 피쳐(210-5)와 제6 스페이서 피쳐(210-6) 사이에서) (X 방향을 따라) 수평으로 정의된다. 상부 부분(250T)은, 저부 부분(250B) 위에 배치되는 제1 SAC 유전체 재료(250)의 부분으로서 정의된다. 도 5에서 도시되는 바와 같이, 상부 부분(250T)은, 존재한다면, 스페이서 피쳐 위에(예컨대, 제1 스페이서 피쳐(210-1) 및 제2 스페이서 피쳐(210-2) 위에, 제3 스페이서 피쳐(210-3) 및 제4 스페이서 피쳐(210-4) 위에, 그리고 제5 스페이서 피쳐(210-5) 및 제6 스페이서 피쳐(210-6) 위에) 또한 배치된다. 몇몇 구현예에서, 제1 SAC 유전체 재료(250)의 저부 부분(250B) 및 상부 부분(250T)은 상이한 조성을 갖는다. 그들 구현예에서, 저부 부분(250B)은 라이너(230)의 것과 유사한 에칭 선택도를 가지고, 한편, 상부 부분(250T)은 라이너(230)의 것과는 상이한 에칭 선택도를 갖는다. 에칭 프로세스를 사용하여 게이트 콘택 개구(하기의 블록(120)에서 설명됨)를 형성할 때, 상부 부분(250T)과 라이너(230) 사이의 상이한 에칭 선택도는 라이너(230)를 실질적으로 에칭하지 않으면서 상부 부분(250T)을 통한 선택적 에칭을 허용한다. 에칭 프로세스가 계속됨에 따라, 저부 부분(250B)과 라이너(230) 사이의 유사한 에칭 선택도는, 저부 부분(250B) 및 저부 부분(250B) 주위의 라이너(230)의 동시적 제거를 허용한다. 이 배열은 적어도 두 가지 이점을 갖는다. 먼저, 그것은 라이너(230)가 고유전율 유전체 재료로 형성될 때 구현될 수도 있고, 제1 콘택 리세스(212)에서의 그러한 고유전율 라이너(230)의 존재는 기생 커패시턴스를 증가시킬 수도 있다. 둘째, 그것은 전기 절연성 라이너(230)를 제거하고 게이트 콘택을 형성하는 전도성 재료에 대한 공간을 더 많이 만들 수도 있다. 하나의 실시형태에서, 저부 부분(250B)은 하프늄 산화물로 형성되고 상부 부분(250T)은 지르코늄 산화물로 형성된다. 몇몇 다른 실시형태에서, 저부 부분(250B) 및 상부 부분(250T)은 동일한 조성을 갖는다. 몇몇 예에서, 상부 부분(250T)은 Z 방향을 따라 약 0 nm와 약 50 nm 사이의 두께를 갖는다. 의심을 피하기 위해, 상부 부분(250T)이 0 nm의 두께를 가질 때, 상부 부분(250T)은 존재하지 않는다. 상부 부분(250T)이 50 nm보다 더 큰 두께를 가질 때, 그것은 (하기에서 도 14a 및 도 14b와 연계하여 설명될) 게이트 콘택 개구의 종횡비를 수율이 손상될 수도 있는 지점까지 부당하게 증가시킬 수도 있다.
도 1, 도 6, 도 7, 도 8, 및 도 9를 참조하면, 방법(100)은 스페이서(210)에 인접한 소스/드레인 콘택(260)이 형성되는 블록(110)을 포함한다. 블록(110)에서의 동작은 도 6에서 도시되는 패턴화된 제1 하드 마스크 층(252)의 형성, 도 7에서 도시되는 소스/드레인 콘택 개구(258)의 형성, 도 8에서 도시되는 소스/드레인 콘택 개구(258)에서의 소스/드레인 콘택(260)의 형성, 및 도 9에서 도시되는 평탄화를 포함한다. 이제 도 6에 대한 참조가 먼저 이루어진다. 제1 하드 마스크 층(252)은, 먼저, CVD 또는 적절한 방법에 의해 워크피스(200) 위에 형성된다. 제1 하드 마스크 층(252)은 실리콘 산화물, 실리콘 질화물, 또는 다른 적절한 유전체 재료로 형성될 수도 있다. 제1 하드 마스크 층(252)은 단일의 층 또는 다중 층일 수도 있다. 예를 들면, 제1 하드 마스크 층(252)은 실리콘 산화물 층 및 실리콘 산화물 층 위에 배치되는 실리콘 질화물 층을 포함할 수도 있다. 후속하여, 포토레지스트 층(254)이 스핀 온 코팅 또는 적절한 방법을 사용하여 제1 하드 마스크 층(252) 위에 성막된다. 포토레지스트 층(254)은 단일의 층 또는 다중 층일 수도 있다. 예를 들면, 포토레지스트 층(254)은 세 개의 층을 갖는 3 층일 수도 있다. 포토레지스트 층(254)은 패턴화된 포토레지스트 층(254)을 형성하기 위해 포토리소그래피 프로세스를 사용하여 패턴화된다. 그 다음, 패턴화된 제1 하드 마스크 층(252)을 형성하기 위해, 제1 하드 마스크 층(252)은 패턴화된 포토레지스트 층(254)을 에칭 마스크로서 사용하여 에칭된다. 패턴화된 제1 하드 마스크 층(252)은 적어도 하나의 소스/드레인 영역(205)에 걸쳐있는 개구(256)를 포함한다.
이제, 도 7을 참조하면, 워크피스(200)는, 그 다음, 에칭 마스크로서 패턴화된 제1 하드 마스크 층(252)을 사용하여 에칭된다. 도 7에서 도시되는 바와 같이, 워크피스(200)는 소스/드레인 영역(205) 위에 소스/드레인 콘택 개구(258)를 형성하기 위해, 개구(256)에서 노출되는 제1 유전체 층(240)을 선택적으로 제거하는 에칭 프로세스를 사용하여 에칭된다. 소스/드레인 콘택 개구(258)는 활성 영역(204) 내의, 상의, 또는 위의 소스/드레인 피쳐의 상부 표면을 노출시킨다. 소스/드레인 콘택(260)의 형성은 도 8 및 도 9에서 대표적으로 예시되어 있다. 소스/드레인 콘택(260)을 소스/드레인 영역(205)에 전기적으로 커플링시키기 위해, 실리사이드 층(도 8 및 도 9에서 도시되지 않음)이 소스/드레인 영역(205)의 소스/드레인 피쳐 상에서 형성될 수도 있다. 예를 들면, 니켈, 코발트 및 티타늄과 같은 실리사이드 프리커서가 소스/드레인 영역(205)의 소스/드레인 피쳐 위에 성막된다. 그 다음, 워크피스(200)는 어닐링되어 소스/드레인 피쳐 내의 실리콘과 실리사이드 프리커서 사이에서 실리사이드화(silicidation) 반응을 일으킨다. 실리사이드화 반응은 니켈 실리사이드, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 실리사이드 피쳐로 나타난다. 실리사이드 피쳐는 소스/드레인 영역(205)의 소스/드레인 피쳐와 소스/드레인 콘택(260) 사이의 접촉 저항을 감소시킬 수도 있다. 그 이후, 텅스텐, 루테늄, 코발트, 구리, 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 몰리브덴, 또는 니켈과 같은 소스/드레인 콘택(260)에 대한 전도성 재료가, 소스/드레인 콘택 개구(258) 내에 성막되는 것을 비롯하여, 워크피스(200) 위에 성막될 수도 있다. 이제, 도 9를 참조하면, 워크피스(200)는, 그 다음, 평면의 상부 표면을 제공하기 위해 CMP와 같은 적절한 평탄화 기술을 사용하여 평탄화된다.
도 1 및 도 10을 참조하면, 방법(100)은 소스/드레인 콘택(260)이 제2 콘택 리세스(262)를 형성하기 위해 선택적으로 풀 백되는(pulled back) 블록(112)을 포함한다. 몇몇 실시형태에서, 소스/드레인 콘택(260)은 하기의 블록(114)에서 성막될 제2 SAC 유전체 재료(270)에 대한 공간을 만들기 위해 선택적으로 풀 백된다. 몇몇 구현예에서, 블록(112)에서의 풀 백 프로세스(pull-back process)는, 그것이 제1 유전체 층(240), 라이너(230), 스페이서(210), 및 제1 SAC 유전체 재료(250)를 실질적으로 에칭하지 않으면서 소스/드레인 콘택(260)을 선택적으로 에칭하도록 선택된다. 도 10에서 도시되는 바와 같이, 제2 콘택 리세스(262)의 각각은 소스/드레인 콘택(260)의 상부 표면, 스페이서(210)의 측벽, 및 라이너(230)의 측벽에 의해 정의된다. 달리 말하면, 제2 콘택 리세스(262)의 하위 부분(lower portion)은 두 개의 스페이서 피쳐 사이에서(예컨대, 제1 스페이서 피쳐(210-1)와 제2 스페이서 피쳐(210-2) 사이에서, 제3 스페이서 피쳐(210-3)와 제4 스페이서 피쳐(210-4) 사이에서, 그리고 제5 스페이서 피쳐(210-5)와 제6 스페이서 피쳐(210-6) 사이에서) 정의되고 제2 콘택 리세스(262)의 상위 부분(upper portion)은 라이너(230)의 두 개의 세그먼트 사이에서 배치된다. 블록(112)에서의 동작 이후, 풀 백된 소스/드레인 콘택(260)은 약 1 nm와 약 50 nm 사이의 두께를 가질 수도 있다.
도 1 및 도 11을 참조하면, 방법(100)은 제2 SAC 유전체 재료(270)가 제2 콘택 리세스(262) 내에 성막되는 블록(114)을 포함한다. 몇몇 실시형태에서, 제2 SAC 유전체 재료(270)는 양호한 홀 충전 성능을 갖는 증착 기술을 사용하여 라이너(230) 위에 성막될 수도 있다. 예를 들면, 제2 SAC 유전체 재료(270)는 HDPCVD, PECVD, ALD, 또는 적절한 증착 프로세스를 사용하여 성막될 수도 있다. 제2 SAC 유전체 재료(270)는, 실리콘 산화물, 하프늄 실리사이드, 실리콘 산탄화물, 알루미늄 산화물, 지르코늄 실리사이드, 알루미늄 산질화물, 지르코늄 산화물, 하프늄 산화물, 티타늄 산화물, 지르코늄 알루미늄 산화물, 아연 산화물, 탄탈룸 산화물, 란타늄 산화물, 이트륨 산화물, 탄탈룸 탄질화물, 실리콘 질화물, 실리콘 산탄질화물, 실리콘, 지르코늄 질화물, 또는 실리콘 탄질화물로 형성될 수도 있다. 제2 SAC 유전체 재료(270)는, 제1 SAC 유전체 재료(250)와는 상이한 에칭 선택도를 가지도록 선택된다. 제2 SAC 유전체 재료(270)의 성막 이후, 워크피스(200)는 CMP와 같은 적절한 평탄화 기술에 의해 평탄화되어 평평한 상부 표면을 제공한다.
도 1 및 도 12를 참조하면, 방법(100)은 콘택 에칭 정지 층(contact etch stop layer; CESL)(280)이 워크피스(200) 위에 성막되는 블록(116)을 포함한다. CESL(280)은, 실리콘 산화물, 하프늄 실리사이드, 실리콘 산탄화물, 알루미늄 산화물, 지르코늄 실리사이드, 알루미늄 산질화물, 지르코늄 산화물, 하프늄 산화물, 티타늄 산화물, 지르코늄 알루미늄 산화물, 아연 산화물, 탄탈룸 산화물, 란타늄 산화물, 이트륨 산화물, 탄탈룸 탄질화물, 실리콘 질화물, 실리콘 산탄질화물, 실리콘, 지르코늄 질화물, 또는 실리콘 탄질화물로 형성될 수도 있다. 몇몇 구현예에서, CESL(280)은 CVD, ALD, 또는 적절한 증착 방법을 사용하여 성막될 수도 있다. 하나의 실시형태에서, CESL(280)은 실리콘 질화물로 형성되고 약 1 nm와 약 30 nm 사이의 두께를 갖는다.
도 1 및 도 12를 참조하면, 방법(100)은 제2 유전체 층(282)이 CESL(280) 위에 성막되는 블록(118)을 포함한다. 몇몇 실시형태에서, 제2 유전체 층(282)의 조성 및 증착 방법은 제1 유전체 층(240)의 것들과 실질적으로 동일할 수도 있다. 제2 유전체 층(282)의 형성 및 재료에 관한 세부 사항은 간결성을 위해 생략된다.
도 1, 도 13, 도 14a를 참조하면, 방법(100)은 게이트 구조체(220)를 노출시키기 위해 게이트 콘택 개구(286)가 형성되는 블록(120)을 포함한다. 게이트 콘택 개구(286)를 형성하기 위해, 포토리소그래피 프로세스 및 에칭 프로세스의 조합이 사용될 수도 있다. 도 13에서 예시되는 몇몇 실시형태에서, 포토레지스트 층(284)이 제2 유전체 층(282) 위에 먼저 성막된다. 포토레지스트 층(284)은 포토레지스트 층(254)과 실질적으로 유사할 수도 있다. 따라서 포토레지스트 층(284)의 상세한 설명은 간결성을 위해 생략된다. 도 13에서 도시되는 바와 같이, 포토레지스트 층(284)은 포토리소그래피 프로세스를 사용하여 패턴화된다. 그 다음, 도 14a에 대한 참조가 이루어진다. 패턴화된 포토레지스트 층(284)은, 게이트 구조체(220)의 상부 표면을 노출시키기 위해, 제2 유전체 층(282), CESL(280), 제1 SAC 유전체 재료(250), 및 라이너(230)를 통해 게이트 콘택 개구(286)를 형성하기 위한 에칭 마스크로서 사용된다.
도 14a에서 표현되는 몇몇 경우에서, 게이트 콘택 개구(286)는 게이트 구조체(220)와 항상 완전히 정렬되지는 않을 수도 있다. 예를 들면, 도 14a의 제1 게이트 콘택 개구(286-1)는 실질적으로 기저의 게이트 구조체(220)와 정렬되고, 한편, 도 14a의 제2 게이트 콘택 개구(286-2)는 기저의 게이트 구조체(220)와 중첩되지만 그러나 오정렬된다. 제2 게이트 콘택 개구(286-2)와 비교하여, 스페이서 피쳐(210-1 및 210-2)가 에칭되지 않기 때문에, 제1 게이트 콘택 개구(286-1)가 바람직하다. 제2 게이트 콘택 개구(286-2)에서의 오정렬은 제3 스페이서 피쳐(210-3)를 향한 불균일한 에칭을 야기한다. 라이너(230)의 재료가 제1 SAC 유전체 재료(250)와는 상이한 에칭 선택도를 가지도록 선택되기 때문에, 본 개시의 라이너(230)는 스페이서 피쳐(210-3)가 에칭되는 것을 방지한다. 도 14a에서 도시되는 바와 같이, 라이너(230)의 적어도 일부는 게이트 콘택 개구(286)에서 노출된다. 게이트 구조체(220) 중 일부는 그 위에 형성되는 게이트 콘택 개구를 포함하지 않을 수도 있다. 예를 들면, 기저의 게이트 구조체(220)에 커플링되도록 스페이서 피쳐(210-5 및 210-6) 사이에서 어떠한 게이트 콘택 개구도 형성되지 않는다. 그들 경우에, 제1 SAC 유전체 재료(250) 및 라이너(230)는 본래대로 유지된다.
도 1 및 도 14b를 참조하면, 방법(100)은 게이트 콘택 개구(286) 내의 라이너(230)가 트리밍되는 블록(122)을 옵션 사항으로(optionally) 포함할 수도 있다. 몇몇 실시형태에서, 게이트 콘택 개구(286) 내의 라이너(230)의 일부는 게이트 콘택 증착을 위한 공간을 증가시키기 위해 제거될 수도 있다. 도 14b에서 도시되는 바와 같이, 블록(122)에서의 동작은 라이너(230)의 일부뿐만 아니라 게이트 콘택 개구(286) 내의 제1 SAC 유전체 재료(250)의 일부도 또한 제거한다. 도 14b에서 표현되는 몇몇 구현예에서, 스페이서(210)의 측벽은 게이트 콘택 개구(286')에서 노출되게 될 수도 있다. 도 14a의 게이트 트렌치(286)와 비교하여, 도 14b에서의 게이트 트렌치(286')는 라이너(230)의 부분의 제거에 기인하여 스페이서 피쳐 사이에서 X 방향을 따라 더 넓다. 블록(122)에서의 동작은 여러 가지 이점을 갖는다. 예를 들면, 라이너(230)의 일부의 제거는 블록(124)에서 게이트 콘택(290)에 대한 더 많은 공간을 만들 수도 있다. 다른 예를 들면, 라이너(230)가 고유전율 유전체 재료로 형성될 수도 있기 때문에, 고유전율 라이너(230)의 제거는 기생 커패시턴스를 감소시키는 데 도움이 된다. 도 14a에서 표현되는 몇몇 실시형태에서, 게이트 콘택 개구(286-2)는 게이트 구조체(220)와 완벽하게 정렬되지 않을 수도 있고 스페이서(210) 위에 부분적으로 배치될 수도 있다. 이들 실시형태에서, 게이트 콘택 개구(286-2)는 Z 방향과 관련하여 비대칭이다. 유사하게, 도 14b에서 도시되는 바와 같이, 게이트 콘택 개구(286'-2)는 스페이서(210) 위에 배치될 수도 있고 Z 방향과 관련하여 비대칭이다.
도 1 및 도 15a 내지 도 15d를 참조하면, 방법(100)은 게이트 콘택 개구 내에 게이트 콘택이 형성되는 블록(124)을 포함한다. 본원에서 사용될 때, 도 15a 및 도 15c에서 예시되는 게이트 콘택(290)은 도 14a에서 도시되는 게이트 개구(286) 내에 형성되는 게이트 콘택의 타입을 가리키고; 도 15b 및 도 15d에서 예시되는 게이트 콘택(290')은 도 14b에서 도시되는 게이트 개구(286')에 형성되는 게이트 콘택의 타입을 가리킨다. 몇몇 실시형태에서, 텅스텐, 루테늄, 코발트, 구리, 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 몰리브덴, 또는 니켈과 같은 전도성 재료가, 도 14a의 게이트 콘택 개구(286) 또는 도 14b의 286' 내에 성막되는 것을 비롯하여, 워크피스(200) 위에 성막될 수도 있다. 워크피스(200)는, 그 다음, 평탄화되어 도 15a 및 도 15c의 게이트 콘택(290) 및 도 15b 및 도 15d의 게이트 콘택(290')을 형성한다. 도 15a 및 도 15b에서 예시되는 몇몇 실시형태에서, 게이트 콘택은 게이트 구조체(220)에 각각 커플링되도록 형성된다. 즉, 게이트 콘택(290-1, 290-2, 290'-1, 및 290'-2)의 각각은, 단일의 게이트 구조체(220)와 접촉하도록, 제2 유전체 층(282), CESL(280), 제1 SAC 유전체 재료(250), 및 라이너(230)를 통해 연장된다. 게이트 콘택(290-2 및 290'-2)이 비대칭 게이트 콘택 개구(286-2 및 286'-2)로 형성되기 때문에, 그들도 역시 Z 축을 따라 비대칭이다. 도 15c 및 도 15d에서 예시되는 몇몇 다른 실시형태에서, 두 개의 이웃하는 게이트 구조체(220)는 도 15c의 제1 공통 게이트 콘택(290-3) 또는 도 15d의 제2 공통 게이트 콘택(290'-3)과 같은 공통 게이트 콘택을 통해 단락된다. 제1 공통 게이트 콘택(290-3)은 두 개의 인터커넥트된 이웃하는 게이트 콘택 개구(286)에서 형성되고, 두 개의 이웃하는 게이트 콘택 개구(286)(도 14a에서 도시됨) 사이에서 제2 SAC 유전체 재료(270) 위에 걸치며 그와 접촉하는 브리지 부분을 포함한다. 제2 공통 게이트 콘택(290'-3)은 두 개의 인터커넥트된 이웃하는 게이트 콘택 개구(286')에서 형성되고 두 개의 이웃하는 게이트 콘택 개구(286')(도 14b에서 도시됨) 사이에서 제2 SAC 유전체 재료(270) 위에 걸치며 그와 접촉하는 브리지 부분을 포함한다.
게이트 콘택(290)이 두 개의 스페이서 피쳐 사이의(예컨대, 스페이서 피쳐(210-1 및 210-2) 사이의, 스페이서 피쳐(210-3 및 도 210-4) 사이의, 그리고 스페이서 피쳐(210-5 및 210-6) 사이의) 간격(S)과 실질적으로 동일한 균일한 폭(W)을 갖는 것으로 묘사되지만, 본 개시는, 스페이서 피쳐 사이의 간격(S)보다 더 작은 또는 더 큰 폭(W)을 갖는 게이트 콘택을 충분히 고려한다는 것을 유의한다. 또한, 본 개시는 스페이서 피쳐 위에서 더 큰 폭을 그리고 스페이서 피쳐 사이에서 더 작은 폭을 갖는 게이트 콘택을 충분히 고려한다. 즉, 본 개시는 스페이서 피쳐 사이에서부터 스페이서 피쳐 위로 전이할 때 불균일한 폭을 갖는 게이트 콘택을 고려한다. 도 15a 및 도 15b에서 도시되는 몇몇 실시형태에서, 게이트 콘택(290-1 및 290'-2)은 아래의 게이트 구조체(220)에 정사각형으로 조우하고 라이너(230)는 게이트 콘택(290-1 및 290'-1)과 스페이서 피쳐(210-1 및 210-2) 사이에서 연장되지 않는다.
도 1을 참조하면, 방법(100)은 추가적인 프로세스가 수행되는 블록(126)을 포함한다. 그러한 추가적인 프로세스는, 워크피스(200)에서 제조되는 디바이스를 인터커넥트하기 위한 추가적인 구조체를 형성하기 위한 프로세스를 포함할 수도 있다. 예를 들면, 그러한 추가적인 프로세스는 워크피스(200) 위에서의 ILD 층의 성막, 게이트 콘택 비아의 형성, 소스/드레인 콘택 비아의 형성, 금속 라인의 형성, 및 전력 레일의 형성을 포함할 수도 있다.
도 16의 방법(300)은 도 1의 방법(100)의 대안적인 실시형태를 나타낸다. 방법(100)과 비교하여, 방법(300)은, 라이너(230)의 높은 유전 상수에 의해 도입되는 기생 커패시턴스를 감소시키기 위해, 게이트 콘택 개구에서 라이너(230)를 감소시키는 또는 심지어 제거하는 동작을 포함한다.
도 16 및 도 17을 참조하면, 방법(300)은 워크피스(200)가 수신되는 블록(302)을 포함한다. 도 17에서 도시되는 바와 같이, 워크피스(200)는, 제1 유전체 층(240)에서 채널 영역(203) 위에 배치되는 게이트 구조체(220) 및 게이트 구조체(220)와 제1 유전체 층(240) 사이에서 배치되는 스페이서(210)를 포함한다. 몇몇 실시형태에서, 게이트 구조체(220)의 각각은, 기판(202) 위에 활성 영역(204)을 포함하는 FinFET 또는 GAA 트랜지스터에 대한 게이트 구조체일 수도 있다. 이들 실시형태에서, 활성 영역(204)은 FinFET의 반도체 핀 또는 GAA 트랜지스터의 나노구조체의 스택의 최상부 나노구조체(즉, 나노와이어, 나노시트, 또는 채널 부재)일 수도 있다. 기판(202), 활성 영역(204), 게이트 구조체(220), 제1 유전체 층(240), 및 스페이서(210)의 설명은 방법(100)의 설명과 연계하여 상기에서 제공되었으며 여기서는 반복되지 않을 것이다. 예시의 편의를 위해, 기판(202)은 도 18 내지 도 31, 도 32a, 도 32b, 도 33a, 및 도 33b에서 생략된다.
도 16 및 도 18을 참조하면, 방법(300)은 게이트 구조체(220) 및 스페이서(210)가 제1 콘택 리세스(212)를 형성하도록 선택적으로 에칭되는 블록(304)을 포함한다. 몇몇 실시형태에서, 블록(104)은 제1 유전체 층(240)을 실질적으로 에칭하지 않으면서 게이트 구조체(220) 및 스페이서(210)를 선택적으로 에칭하는 에칭 프로세스를 포함한다. 블록(304)에서의 에칭 프로세스는 건식 에칭, 습식 건식, 이들의 조합, 또는 다른 적절한 에칭 프로세스를 포함할 수도 있다. 도 18에서 예시되는 몇몇 구현예에서, 블록(104)에서의 에칭 프로세스는, Z 방향을 따라 활성 영역(204)의 상부 표면으로부터 측정되는, 게이트 구조체(220)의 상부 표면이 스페이서(210)의 상부 표면보다 더 낮도록, 스페이서(210)를 에칭하는 것보다 더 큰 레이트에서 게이트 구조체(220)를 에칭하는 적어도 하나의 컴포넌트를 포함한다. 달리 말하면, 제1 콘택 리세스(212)는, 바로, 스페이서(210)의 두 개의 스페이서 피쳐(예컨대, 스페이서 피쳐(210-1 및 210-2), 스페이서 피쳐(210-3 및 210-4), 및 스페이서 피쳐(210-5 및 2106)) 사이의 공간을 포함한다. 제1 콘택 리세스(212)는 제1 유전체 층(240)의 측벽, 스페이서(210)의 상부 표면, 스페이서(210)의 측벽 및 게이트 구조체(220)의 상부 표면을 노출시킨다. 참조의 편의를 위해, 금속 충전 층 및 하나 이상의 일 함수 층은 일괄적으로 게이트 구조체(220)의 게이트 전극으로 지칭될 수도 있다. 블록(304)에서의 동작은 게이트 구조체(220)의 게이트 전극뿐만 아니라 스페이서(210)를 선택적으로 에칭하고, 한편 제1 유전체 층(240)은 실질적으로 에칭되지 않는다.
도 16 및 도 19를 참조하면, 방법(300)은 라이너(230)가 워크피스(200) 위에 성막되는 블록(306)을 포함한다. 몇몇 실시형태에서, 라이너(230)는, 제1 콘택 리세스(212)에서 노출되는 표면을 따라 그리고 그 위에 등각적으로 성막되는 것을 비롯하여, 워크피스(200) 위에 등각적으로 성막된다. 도 19에서 도시되는 바와 같이, 그러한 노출된 표면은 제1 유전체 층(240)의 측벽, 스페이서(210)의 상부 표면, 스페이서(210)의 측벽 및 게이트 구조체(220)의 상부 표면을 포함한다. 이들 실시형태에서, 라이너(230)는 원자 층 증착(ALD) 또는 적절한 증착 프로세스를 사용하여 약 1 nm와 약 10 nm 사이의 두께까지 성막될 수도 있다. 라이너(230)는, 실리콘 산화물, 하프늄 실리사이드, 실리콘 산탄화물, 알루미늄 산화물, 지르코늄 실리사이드, 알루미늄 산질화물, 지르코늄 산화물, 하프늄 산화물, 하프늄 지르코늄 산화물, 티타늄 산화물, 지르코늄 알루미늄 산화물, 아연 산화물, 탄탈룸 산화물, 란타늄 산화물, 이트륨 산화물, 탄탈룸 탄질화물, 실리콘 질화물, 실리콘 산탄질화물, 실리콘, 지르코늄 질화물, 또는 실리콘 탄질화물로 형성될 수도 있다. 하나의 실시형태에서, 라이너(230)는 하프늄 지르코늄 산화물로 형성된다. 하기에서 더 설명될 바와 같이, 라이너(230)는 제1 자기 정렬 콘택(SAC) 유전체 재료(250)(도 23에서 도시됨)의 에칭 동안 스페이서(210)가 손상되는 것을 방지하도록 기능한다.
도 16 및 도 19를 여전히 참조하면, 방법(300)은 제2 하드 마스크 층(251)이 라이너(230) 위에 성막되는 블록(308)을 포함한다. 몇몇 실시형태에서, 제2 하드 마스크 층(251)은 양호한 홀 충전 성능을 갖는 증착 기술을 사용하여 라이너(230) 위에 성막될 수도 있다. 예를 들면, 제2 하드 마스크 층(251)은 고밀도 플라즈마 CVD(HDPCVD), 플라즈마 강화 CVD(PECVD), 원자 층 증착(ALD), 또는 적절한 증착 프로세스를 사용하여 성막될 수도 있다. 제2 하드 마스크 층(251)은 실리콘 산화물, 실리콘 산탄화물, 실리콘 질화물, 실리콘 산탄질화물, 실리콘 또는 실리콘 탄질화물로 형성될 수도 있다. 하나의 실시형태에서, 제2 하드 마스크 층(251)은 실리콘 산화물로 형성된다.
도 16 및 도 20을 참조하면, 방법(300)은 제2 하드 마스크 층(251)이 에칭백되는 블록(310)을 포함한다. 도 20에서 도시되는 바와 같이, 제2 하드 마스크 층(251)의 재료는, 라이너(230)를 손상시키지 않으면서 제2 하드 마스크 층(251)이 에칭백될 수도 있도록 라이너(230)의 것과는 상이한 에칭 선택 비를 가지도록 선택된다. 몇몇 실시형태에서, 블록(310)에서의 에칭백 동작은, 제2 하드 마스크 층(251)의 일부(251')가 스페이서 피쳐 사이에서만(예컨대, 스페이서 피쳐(210-1 및 210-2), 스페이서 피쳐(210-3 및 210-4), 및 스페이서 피쳐(210-5 및 210-6) 사이에서만) 남아 있을 때까지 지속된다. 즉, 스페이서(210) 위에 있는 제2 하드 마스크 층(251)의 부분은 블록(310)에서 완전히 제거되어, 라이너(230)의 상부 부분을 노출된 상태로 남겨 둔다.
나머지 부분(예컨대, 251')의 상부 표면이 스페이서 피쳐(예컨대 210-1, 210-2, 210-3, 210-4, 210-5, 또는 210-6)의 상부 표면과 실질적으로 동일 평면에 있는 것으로 도 20에서 예시되지만, 본 개시는 스페이서 피쳐의 상부 표면 위 또는 아래에서 상부 표면을 갖는 나머지 부분(251')을 충분히 고려한다는 것을 유의한다. 나머지 부분(251')이 스페이서 피쳐의 상부 표면 상의 라이너(230)를 피복하는 경우, 라이너(230)의 수평 부분은 남아 있을 수도 있는데, 이것은 기생 커패시턴스를 증가시키는 데 실질적으로 기여하지 않는다. 나머지 부분(251')의 상부 표면이 스페이서 피쳐의 상부 표면 아래에 있는 경우, 나머지 라이너(230)는 스페이서 피쳐에 대한 적절한 보호를 여전히 제공할 수도 있다.
도 16 및 도 21을 참조하면, 방법(300)은 라이너(230)의 노출된 부분 및 제2 하드 마스크 층(251)이 제거되는 블록(312)을 포함한다. 블록(312)에서의 동작은, 블록(310)의 결론에서 노출되는 라이너(230)를 에칭하기 위한 제1 에칭 프로세스 및 제2 하드 마스크 층(251)의 나머지 부분(251')을 제거하기 위한 제2 에칭 프로세스를 포함할 수도 있다. 제1 에칭 프로세스에서, 제2 하드 마스크 층(251)의 나머지 부분(251')은 스페이서(210)의 측벽 및 게이트 구조체(220)의 상부 표면 상에 배치되는 라이너(230)의 부분을 보호하기 위한 에칭 마스크로서 기능한다. 라이너(230)의 노출된 부분이 제거된 이후, 제2 하드 마스크 층(251)의 나머지 부분(251')은 제거된다. 상기에서 설명되는 바와 같이, 에칭 선택도에서의 차이는 나머지 라이너(230')를 손상시키지 않으면서 나머지 부분(251')이 선택적으로 제거되는 것을 허용한다.
도 16 및 도 22를 여전히 참조하면, 방법(300)은 제1 자기 정렬 콘택(SAC) 유전체 재료(250)가 나머지 라이너(230') 위에 성막되는 블록(314)을 포함한다. 몇몇 실시형태에서, 제1 SAC 유전체 재료(250)는, 양호한 홀 충전 성능을 갖는 증착 기술을 사용하여 나머지 라이너(230') 위에 성막될 수도 있다. 예를 들면, 제1 SAC 유전체 재료(250)는 고밀도 플라즈마 CVD(HDPCVD), 플라즈마 강화 CVD(PECVD), 원자 층 증착(ALD), 또는 적절한 증착 프로세스를 사용하여 성막될 수도 있다. 제1 SAC 유전체 재료(250)는, 실리콘 산화물, 하프늄 실리사이드, 실리콘 산탄화물, 알루미늄 산화물, 지르코늄 실리사이드, 알루미늄 산질화물, 지르코늄 산화물, 하프늄 산화물, 티타늄 산화물, 지르코늄 알루미늄 산화물, 아연 산화물, 탄탈룸 산화물, 란타늄 산화물, 이트륨 산화물, 탄탈룸 탄질화물, 실리콘 질화물, 실리콘 산탄질화물, 실리콘, 지르코늄 질화물, 또는 실리콘 탄질화물로 형성될 수도 있다. 하나의 실시형태에서, 제1 SAC 유전체 재료(250)는 지르코늄 산화물로 형성된다. 블록(108)과 유사하게, 블록(314)은 후속하는 프로세스를 위해 평평한 상부 표면을 워크피스(200)에 제공하기 위한 평탄화 프로세스를 포함할 수도 있다. 평탄화 프로세스는 화학적 기계적 연마(CMP) 프로세스일 수도 있다.
도 16, 도 24, 도 25, 도 26, 및 도 27을 참조하면, 방법(300)은 스페이서(210)에 인접한 소스/드레인 콘택(260)이 형성되는 블록(316)을 포함한다. 블록(316)에서의 동작은 도 24에서 도시되는 패턴화된 제1 하드 마스크 층(252)의 형성, 도 25에서 도시되는 소스/드레인 콘택 개구(258)의 형성, 도 26에서 도시되는 소스/드레인 콘택 개구(258)에서의 소스/드레인 콘택(260)의 형성, 및 도 27에서 도시되는 평탄화를 포함한다. 이제 도 24에 대한 참조가 먼저 이루어진다. 제1 하드 마스크 층(252)은, 먼저, CVD 또는 적절한 방법에 의해 워크피스(200) 위에 형성된다. 제1 하드 마스크 층(252)은 실리콘 산화물, 실리콘 질화물, 또는 다른 적절한 유전체 재료로 형성될 수도 있다. 제1 하드 마스크 층(252)은 단일의 층 또는 다중 층일 수도 있다. 예를 들면, 제1 하드 마스크 층(252)은 실리콘 산화물 층 및 실리콘 산화물 층 위에 배치되는 실리콘 질화물 층을 포함할 수도 있다. 후속하여, 포토레지스트 층(254)이 스핀 온 코팅 또는 적절한 방법을 사용하여 제1 하드 마스크 층(252) 위에 성막된다. 포토레지스트 층(254)은 단일의 층 또는 다중 층일 수도 있다. 예를 들면, 포토레지스트 층(254)은 세 개의 층을 갖는 3 층일 수도 있다. 포토레지스트 층(254)은 패턴화된 포토레지스트 층(254)을 형성하기 위해 포토리소그래피 프로세스를 사용하여 패턴화된다. 그 다음, 패턴화된 제1 하드 마스크 층(252)을 형성하기 위해, 제1 하드 마스크 층(252)은 패턴화된 포토레지스트 층(254)을 에칭 마스크로서 사용하여 에칭된다. 패턴화된 제1 하드 마스크 층(252)은 적어도 하나의 소스/드레인 영역(205)에 걸쳐있는 개구(256)를 포함한다.
이제, 도 25를 참조하면, 워크피스(200)는, 그 다음, 에칭 마스크로서 패턴화된 제1 하드 마스크 층(252)을 사용하여 에칭된다. 도 25에서 도시되는 바와 같이, 워크피스(200)는 소스/드레인 영역(205) 위에 소스/드레인 콘택 개구(258)를 형성하기 위해, 개구(256)에서 노출되는 제1 유전체 층(240)을 선택적으로 제거하는 에칭 프로세스를 사용하여 에칭된다. 소스/드레인 콘택 개구(258)는 활성 영역(204) 내의, 상의, 또는 위의 소스/드레인 피쳐의 상부 표면을 노출시킨다. 소스/드레인 콘택(260)의 형성은 도 26 및 도 27에서 대표적으로 예시되어 있다. 소스/드레인 콘택(260)을 소스/드레인 영역(205)에 전기적으로 커플링시키기 위해, 실리사이드 층(도 26 및 도 27에서 도시되지 않음)이 소스/드레인 영역(205)의 소스/드레인 피쳐 상에서 형성될 수도 있다. 예를 들면, 니켈, 코발트 및 티타늄과 같은 실리사이드 프리커서가 소스/드레인 영역(205)의 소스/드레인 피쳐 위에 성막된다. 그 다음, 워크피스(200)는 어닐링되어 소스/드레인 피쳐 내의 실리콘과 실리사이드 프리커서 사이에서 실리사이드화 반응을 일으킨다. 실리사이드화 반응은 니켈 실리사이드, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 실리사이드 피쳐로 나타난다. 실리사이드 피쳐는 소스/드레인 영역(205)의 소스/드레인 피쳐와 소스/드레인 콘택(260) 사이의 접촉 저항을 감소시킬 수도 있다. 그 이후, 텅스텐, 루테늄, 코발트, 구리, 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 몰리브덴, 또는 니켈과 같은 소스/드레인 콘택(260)에 대한 전도성 재료가, 소스/드레인 콘택 개구(258) 내에 성막되는 것을 비롯하여, 워크피스(200) 위에 성막될 수도 있다. 이제, 도 27를 참조하면, 워크피스(200)는, 그 다음, 평면의 상부 표면을 제공하기 위해 CMP와 같은 적절한 평탄화 기술을 사용하여 평탄화된다.
도 16 및 도 28을 참조하면, 방법(300)은 소스/드레인 콘택(260)이 제2 콘택 리세스(262)를 형성하기 위해 선택적으로 풀 백되는 블록(318)을 포함한다. 몇몇 실시형태에서, 소스/드레인 콘택(260)은 하기의 블록(320)에서 성막될 제2 SAC 유전체 재료(270)에 대한 공간을 만들기 위해 선택적으로 풀 백된다. 몇몇 구현예에서, 블록(318)에서의 풀 백 프로세스는, 그것이 제1 유전체 층(240), 라이너(230), 스페이서(210), 및 제1 SAC 유전체 재료(250)를 실질적으로 에칭하지 않으면서 소스/드레인 콘택(260)을 선택적으로 에칭하도록 선택된다. 도 28에서 도시되는 바와 같이, 제2 콘택 리세스(262)의 각각은 소스/드레인 콘택(260)의 상부 표면, 스페이서(210)의 측벽, 및 라이너(230)의 측벽에 의해 정의된다. 달리 말하면, 제2 콘택 리세스(262)의 하위 부분은 두 개의 스페이서 피쳐 사이에서(예컨대, 스페이서 피쳐(210-2와 210-3) 사이에서 또는 스페이서 피쳐(210-4와 210-5) 사이에서) 정의되고 제2 콘택 리세스(262)의 상위 부분은 라이너(230)의 두 개의 세그먼트 사이에서 배치된다. 블록(318)에서의 동작 이후, 풀 백된 소스/드레인 콘택(260)은 약 1 nm와 약 50 nm 사이의 두께를 가질 수도 있다.
도 16 및 도 29를 참조하면, 방법(300)은 제2 SAC 유전체 재료(270)가 제2 콘택 리세스(262)에 성막되는 블록(320)을 포함한다. 몇몇 실시형태에서, 제2 SAC 유전체 재료(270)는 양호한 홀 충전 성능을 갖는 증착 기술을 사용하여 라이너(230) 위에 성막될 수도 있다. 예를 들면, 제2 SAC 유전체 재료(270)는 HDPCVD, PECVD, ALD, 또는 적절한 증착 프로세스를 사용하여 성막될 수도 있다. 제2 SAC 유전체 재료(270)는, 실리콘 산화물, 하프늄 실리사이드, 실리콘 산탄화물, 알루미늄 산화물, 지르코늄 실리사이드, 알루미늄 산질화물, 지르코늄 산화물, 하프늄 산화물, 티타늄 산화물, 지르코늄 알루미늄 산화물, 아연 산화물, 탄탈룸 산화물, 란타늄 산화물, 이트륨 산화물, 탄탈룸 탄질화물, 실리콘 질화물, 실리콘 산탄질화물, 실리콘, 지르코늄 질화물, 또는 실리콘 탄질화물로 형성될 수도 있다. 제2 SAC 유전체 재료(270)는, 제1 SAC 유전체 재료(250)와는 상이한 에칭 선택도를 가지도록 선택된다. 제2 SAC 유전체 재료(270)의 증착 이후, 워크피스(200)는 CMP와 같은 적절한 평탄화 기술에 의해 평탄화되어 평평한 상부 표면을 제공한다.
도 16 및 도 30을 참조하면, 방법(300)은 콘택 에칭 정지 층(CESL)(280)이 워크피스(200) 위에 성막되는 블록(322)을 포함한다. CESL(280)은, 실리콘 산화물, 하프늄 실리사이드, 실리콘 산탄화물, 알루미늄 산화물, 지르코늄 실리사이드, 알루미늄 산질화물, 지르코늄 산화물, 하프늄 산화물, 티타늄 산화물, 지르코늄 알루미늄 산화물, 아연 산화물, 탄탈룸 산화물, 란타늄 산화물, 이트륨 산화물, 탄탈룸 탄질화물, 실리콘 질화물, 실리콘 산탄질화물, 실리콘, 지르코늄 질화물, 또는 실리콘 탄질화물로 형성될 수도 있다. 몇몇 구현예에서, CESL(280)은 CVD, ALD, 또는 적절한 증착 방법을 사용하여 성막될 수도 있다. 하나의 실시형태에서, CESL(280)은 실리콘 질화물로 형성되고 약 1 nm와 약 30 nm 사이의 두께를 갖는다.
여전히 도 16 및 도 30을 참조하면, 방법(300)은 제2 유전체 층(282)이 CESL(280) 위에 성막되는 블록(324)을 포함한다. 몇몇 실시형태에서, 제2 유전체 층(282)의 조성 및 증착 방법은 제1 유전체 층(240)의 것들과 실질적으로 동일할 수도 있다. 제2 유전체 층(282)의 형성 및 재료에 관한 세부 사항은 간결성을 위해 생략된다.
도 1, 도 31, 도 32a를 참조하면, 방법(300)은 게이트 구조체(220)를 노출시키기 위해 게이트 콘택 개구(286)가 형성되는 블록(326)을 포함한다. 게이트 콘택 개구(286)를 형성하기 위해, 포토리소그래피 프로세스 및 에칭 프로세스의 조합이 사용될 수도 있다. 도 31에서 예시되는 몇몇 실시형태에서, 포토레지스트 층(284)이 제2 유전체 층(282) 위에 먼저 성막된다. 포토레지스트 층(284)은 포토레지스트 층(254)과 실질적으로 유사할 수도 있다. 따라서 포토레지스트 층(284)의 상세한 설명은 간결성을 위해 생략된다. 도 31에서 도시되는 바와 같이, 포토레지스트 층(284)은 포토리소그래피 프로세스를 사용하여 패턴화된다. 그 다음, 도 32a에 대한 참조가 이루어진다. 패턴화된 포토레지스트 층(284)은, 게이트 구조체(220)의 상부 표면을 노출시키기 위해, 제2 유전체 층(282), CESL(280), 제1 SAC 유전체 재료(250), 및 라이너(230)를 통해 게이트 콘택 개구(286)를 형성하기 위한 에칭 마스크로서 사용된다.
도 32a에서 표현되는 몇몇 경우에서, 게이트 콘택 개구(286)는 게이트 구조체(220)와 항상 완전히 정렬되지는 않을 수도 있다. 예를 들면, 도 32a의 제1 게이트 콘택 개구(286-1)는 실질적으로 기저의 게이트 구조체(220)와 정렬되고, 한편, 도 32a의 제2 게이트 콘택 개구(286-2)는 기저의 게이트 구조체(220)와 중첩되지만 그러나 오정렬된다. 제2 게이트 콘택 개구(286-2)와 비교하여, 스페이서 피쳐(210-1 및 210-2)가 에칭되지 않기 때문에, 제1 게이트 콘택 개구(286-1)가 바람직하다. 제2 게이트 콘택 개구(286-2)에서의 오정렬은 제3 스페이서 피쳐(210-3)를 향한 불균일한 에칭을 야기한다. 라이너(230)의 재료가 제1 SAC 유전체 재료(250)와는 상이한 에칭 선택도를 가지도록 선택되기 때문에, 본 개시의 라이너(230)는 스페이서 피쳐(210-3)가 에칭되는 것을 방지한다. 몇몇 경우에, 게이트 콘택 개구(286-2)에서 노출되는 라이너(230)의 부분은 게이트 스페이서 피쳐(210-3)의 것보다 더 낮은 높이를 가지도록 에칭될 수도 있고, 한편 라이너(230)의 다른 부분 및 게이트 스페이서 피쳐(210-4)는 실질적으로 동일한 높이를 공유한다. 도 32a에서 도시되는 바와 같이, 라이너(230)의 적어도 일부는 게이트 콘택 개구(286)에서 노출된다. 게이트 구조체(220) 중 일부는 그 위에 형성되는 게이트 콘택 개구를 포함하지 않을 수도 있다. 예를 들면, 기저의 게이트 구조체(220)에 커플링되도록 스페이서 피쳐(210-5 및 210-6) 사이에서 어떠한 게이트 콘택 개구도 형성되지 않는다. 그들 경우에, 제1 SAC 유전체 재료(250) 및 라이너(230)는 본래대로 유지된다.
도 16 및 도 32b를 참조하면, 방법(300)은 게이트 콘택 개구(286) 내의 나머지 라이너(230')가 트리밍되는 블록(328)을 옵션 사항으로 포함할 수도 있다. 몇몇 실시형태에서, 게이트 콘택 개구(286) 내의 나머지 라이너(230')의 일부는 게이트 콘택 증착을 위한 공간을 증가시키기 위해 제거될 수도 있다. 도 32b에서 도시되는 바와 같이, 블록(328)에서의 동작은 라이너(230')의 일부뿐만 아니라 게이트 콘택 개구(286) 내의 제1 SAC 유전체 재료(250)의 일부도 또한 제거한다. 도 32b에서 표현되는 몇몇 구현예에서, 스페이서(210)의 측벽은 게이트 콘택 개구(286')에서 노출되게 될 수도 있다. 도 32a의 게이트 트렌치(286)와 비교하여, 도 32b에서의 게이트 트렌치(286')는 라이너(230)의 부분의 제거에 기인하여 스페이서 피쳐 사이에서 X 방향을 따라 더 넓다. 블록(122)에서의 동작은 여러 가지 이점을 갖는다. 예를 들면, 라이너(230)의 일부의 제거는 블록(330)에서 게이트 콘택(290)에 대한 더 많은 공간을 만들 수도 있다. 다른 예를 들면, 라이너(230)가 고유전율 유전체 재료로 형성될 수도 있기 때문에, 고유전율 라이너(230)의 제거는 기생 커패시턴스를 감소시키는 데 도움이 된다. 도 32a에서 표현되는 몇몇 실시형태에서, 게이트 콘택 개구(286-2)는 게이트 구조체(220)와 완벽하게 정렬되지 않을 수도 있고 스페이서(210) 위에 부분적으로 배치될 수도 있다. 이들 실시형태에서, 게이트 콘택 개구(286-2)는 Z 방향을 따라 게이트 콘택 개구(286-2)의 중심 라인과 관련하여 비대칭이다. 유사하게, 도 32b에서 도시되는 바와 같이, 게이트 콘택 개구(286'-2)는 스페이서(210) 위에 배치될 수도 있고 Z 방향을 따라 게이트 콘택 개구(286-2)의 중심 라인과 관련하여 비대칭이다.
도 16 및 도 33a 내지 도 33d를 참조하면, 방법(300)은 게이트 콘택 개구(286)(286')에 게이트 콘택(290)(290')이 형성되는 블록(330)을 포함한다. 본원에서 사용될 때, 도 33a 및 도 33c에서 예시되는 게이트 콘택(290)은 도 32a에서 도시되는 게이트 개구(286) 내에 형성되는 게이트 콘택의 타입을 가리키고; 도 33b 및 도 33d에서 예시되는 게이트 콘택(290')은 도 32b에서 도시되는 게이트 개구(286')에 형성되는 게이트 콘택의 타입을 가리킨다. 몇몇 실시형태에서, 텅스텐, 루테늄, 코발트, 구리, 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 몰리브덴, 또는 니켈과 같은 전도성 재료가, 도 32a의 게이트 콘택 개구(286) 또는 도 32b의 286' 내에 성막되는 것을 비롯하여, 워크피스(200) 위에 성막될 수도 있다. 워크피스(200)는, 그 다음, 평탄화되어 도 33a 및 도 33c의 게이트 콘택(290) 및 도 33b 및 도 33d의 게이트 콘택(290')을 형성한다. 도 33a 및 도 33b에서 예시되는 몇몇 실시형태에서, 게이트 콘택은 게이트 구조체(220)에 각각 커플링되도록 형성된다. 즉, 게이트 콘택(290-1, 290-2, 290'-1, 및 290'-2)의 각각은, 단일의 게이트 구조체(220)와 접촉하도록, 제2 유전체 층(282), CESL(280), 제1 SAC 유전체 재료(250), 및 라이너(230)를 통해 연장된다. 게이트 콘택(290-2 및 290'-2)이 비대칭 게이트 콘택 개구(286-2 및 286'-2)로 형성되기 때문에, 그들도 역시 Z 방향을 따라 그들의 중심 라인과 관련하여 비대칭이다. 도 33c 및 도 33d에서 예시되는 몇몇 다른 실시형태에서, 두 개의 이웃하는 게이트 구조체(220)는 도 33c의 제1 공통 게이트 콘택(290-3) 또는 도 33d의 제2 공통 게이트 콘택(290'-3)과 같은 공통 게이트 콘택을 통해 단락된다. 제1 공통 게이트 콘택(290-3)은 두 개의 인터커넥트된 이웃하는 게이트 콘택 개구(286)에서 형성되고, 두 개의 이웃하는 게이트 콘택 개구(286)(도 32a에서 도시됨) 사이에서 제2 SAC 유전체 재료(270) 위에 걸치며 그와 접촉하는 브리지 부분을 포함한다. 제2 공통 게이트 콘택(290'-3)은 두 개의 인터커넥트된 이웃하는 게이트 콘택 개구(286')에서 형성되고 두 개의 이웃하는 게이트 콘택 개구(286')(도 32b에서 도시됨) 사이에서 제2 SAC 유전체 재료(270) 위에 걸치며 그와 접촉하는 브리지 부분을 포함한다.
게이트 콘택(290)은 두 개의 스페이서 피쳐 사이의(예컨대, 제1 스페이서 피쳐(210-1)와 제2 스페이서 피쳐(210-2) 사이의, 제3 스페이서 피쳐(210-3)와 제4 스페이서 피쳐(210-4) 사이의, 그리고 제5 스페이서 피쳐(210-5)와 제6 스페이서 피쳐(210-6) 사이의) 간격(S)과 실질적으로 동일한 균일한 폭(W)을 갖는 것으로 묘사되지만, 본 개시는 스페이서 피쳐 사이의 간격(S)보다 더 작은 또는 더 큰 폭(W)을 갖는 게이트 콘택을 충분히 고려한다는 것을 유의한다. 또한, 본 개시는 스페이서 피쳐 위에서 더 큰 폭을 그리고 스페이서 피쳐 사이에서 더 작은 폭을 갖는 게이트 콘택을 충분히 고려한다. 즉, 본 개시는 스페이서 피쳐 사이에서부터 스페이서 피쳐 위로 전이할 때 불균일한 폭을 갖는 게이트 콘택을 고려한다. 도 33a 및 도 33b에서 도시되는 몇몇 실시형태에서, 게이트 콘택(290-1 및 290'-2)은 아래의 게이트 구조체(220)에 정사각형으로 조우하고 라이너(230)는 게이트 콘택(290-1 및 290'-1)과 스페이서 피쳐(210-1 및 210-2) 사이에서 연장되지 않는다.
도 16을 참조하면, 방법(300)은 또 다른 프로세스가 수행되는 블록(332)을 포함한다. 그러한 추가적인 프로세스는, 워크피스(200)에서 제조되는 디바이스를 인터커넥트하기 위한 추가적인 구조체를 형성하기 위한 프로세스를 포함할 수도 있다. 예를 들면, 그러한 추가적인 프로세스는 워크피스(200) 위에서의 ILD 층의 증착, 게이트 콘택 비아의 형성, 소스/드레인 콘택 비아의 형성, 금속 라인의 형성, 및 전력 레일의 형성을 포함할 수도 있다.
따라서, 본원에서 설명되는 다양한 실시형태는 현존하는 기술에 비해 여러 가지 이점을 제공한다. 모든 이점이 본원에서 반드시 논의된 것은 아니며, 모든 실시형태에 대해 어떠한 특별한 이점도 요구되지 않으며, 다른 실시형태가 상이한 이점을 제공할 수도 있다는 것이 이해될 것이다. 예를 들면, 본원에서 논의되는 실시형태는 게이트 구조체 위에서의 자기 정렬 콘택(SAC) 유전체 층의 성막 이전에 라이너를 형성하는 것을 포함한다. SAC 유전체 층이 선택적으로 에칭될 수도 있도록 SAC 유전체 층 및 라이너의 재료가 선택되기 때문에, 라이너는 SAC 유전체 층을 통한 게이트 콘택 개구의 형성 동안 게이트 스페이서의 무결성이 손상되는 것을 방지하도록 기능한다. 본 개시의 라이너의 구현은, 단락, 누설 또는 증가된 기생 커패시턴스로 이어질 수도 있는 유해한 게이트 스페이서 손실을 방지한다. 본 개시의 방법 실시형태는 또한, 게이트 콘택 저항 및 기생 커패시턴스에 대한 설계 요건을 충족시키기 위해 게이트 콘택 개구에서 라이너의 높이 및 양을 조정하는 프로세스 단계를 포함한다. 추가적인 실시형태 및 이점은 본 개시를 보유한 기술 분야의 숙련된 자에게 명백할 것이다.
따라서, 본 개시의 실시형태 중 하나는 반도체 디바이스를 제공한다. 반도체 디바이스는, 제1 스페이서 피쳐와 제2 스페이서 피쳐 사이에 끼워지며 그들과 접촉하는 게이트 구조체, 게이트 구조체의 상부 표면 위로 연장되는 제1 스페이서 피쳐의 상부 표면 및 제2 스페이서 피쳐의 상부 표면, 제1 스페이서 피쳐 및 제2 스페이서 피쳐 위의 게이트 자기 정렬 콘택(SAC) 유전체 피쳐, 게이트 SAC 유전체 피쳐 위의 콘택 에칭 정지 층(CESL), CESL 위의 유전체 층, 유전체 층, CESL, 게이트 SAC 유전체 피쳐를 통해, 그리고 게이트 구조체와 접촉하도록 제1 스페이서 피쳐와 제2 스페이서 피쳐 사이에서 연장되는 게이트 콘택 피쳐, 및 제1 스페이서 피쳐와 게이트 콘택 피쳐 사이에서 배치되는 라이너를 포함한다.
몇몇 실시형태에서, 라이너의 조성은 게이트 SAC 유전체 피쳐의 조성과는 상이하다. 몇몇 구현예에서, 라이너는 제1 스페이서 피쳐에 인접한 제1 부분 및 제2 스페이서 피쳐에 인접한 제2 부분을 포함하고, 제1 부분은 제1 스페이서 피쳐와 게이트 콘택 피쳐 사이에서 배치되고 제2 부분은 게이트 SAC 유전체 피쳐의 일부에 의해 게이트 콘택 피쳐로부터 떨어져 이격된다. 몇몇 구현예에서, 라이너는 제1 스페이서 피쳐에 인접한 제1 부분 및 제2 스페이서 피쳐에 인접한 제2 부분을 포함하고, 게이트 구조체로부터의 제1 부분의 높이는 게이트 구조체로부터의 제2 부분의 높이와는 상이하다. 몇몇 예에서, 라이너는 실리콘 산화물, 하프늄 실리사이드, 실리콘 산탄화물, 알루미늄 산화물, 지르코늄 실리사이드, 알루미늄 산질화물, 지르코늄 산화물, 하프늄 산화물, 하프늄 지르코늄 산화물, 티타늄 산화물, 지르코늄 알루미늄 산화물, 아연 산화물, 탄탈룸 산화물, 란타늄 산화물, 이트륨 산화물, 탄탈룸 탄질화물, 실리콘 질화물, 실리콘 산탄질화물, 실리콘, 지르코늄 질화물, 또는 실리콘 탄질화물을 포함한다. 몇몇 구현예에서, 반도체 디바이스는 제2 스페이서 피쳐에 인접한 소스/드레인(source/drain; S/D) 콘택, 및 S/D 콘택 상에 배치되는 S/D 자기 정렬 콘택(SAC) 유전체 피쳐를 더 포함할 수도 있다. 라이너의 일부는 게이트 SAC 유전체 피쳐와 S/D SAC 유전체 피쳐 사이에서 배치된다. 몇몇 예에서, 라이너의 일부는 제1 스페이서 피쳐의 상부 표면 및 제2 스페이서 피쳐의 상부 표면 중 적어도 하나 위에 배치된다.
실시형태 중 다른 것에서, 반도체 디바이스가 제공된다. 반도체 디바이스는, 제1 스페이서 피쳐와 제2 스페이서 피쳐 사이에 끼워지며 그들과 접촉하는 제1 게이트 구조체, 제1 게이트 구조체의 상부 표면 위로 연장되는 제1 스페이서 피쳐의 상부 표면 및 제2 스페이서 피쳐의 상부 표면, 제3 스페이서 피쳐와 제4 스페이서 피쳐 사이에 끼워지며 그들과 접촉하는 제2 게이트 구조체, 제2 게이트 구조체의 상부 표면 위로 연장되는 제3 스페이서 피쳐의 상부 표면 및 제4 스페이서 피쳐의 상부 표면, 제1 스페이서 피쳐 및 제2 스페이서 피쳐 위의 제1 게이트 자기 정렬 콘택(SAC) 유전체 피쳐, 제3 스페이서 피쳐, 제2 게이트 구조체, 및 제4 스페이서 피쳐 위의 제2 게이트 SAC 유전체 피쳐, 제1 게이트 SAC 유전체 피쳐 및 제2 게이트 SAC 유전체 피쳐 위의 유전체 층, 유전체 층 및 제1 게이트 SAC 유전체 피쳐를 통해, 그리고 제1 게이트 구조체와 접촉하도록 제1 스페이서 피쳐와 제2 스페이서 피쳐 사이에서 연장되는 게이트 콘택 피쳐, 및 제1 스페이서 피쳐와 제1 게이트 SAC 유전체 피쳐 사이에서 배치되며 제3 스페이서 피쳐와 제4 스페이서 피쳐 사이에서 배치되는 라이너를 포함한다.
몇몇 실시형태에서, 게이트 콘택 피쳐는 제1 스페이서 피쳐 및 제2 스페이서 피쳐와 접촉하고 라이너는 게이트 콘택 피쳐와 제2 스페이서 피쳐 사이에서 연장되지 않는다. 몇몇 구현예에서, 제2 게이트 SAC 유전체 피쳐는 제3 스페이서 피쳐와 제4 스페이서 피쳐 사이에서 연장된다. 몇몇 구현예에서, 라이너는 제2 게이트 SAC 유전체 피쳐와 제2 게이트 구조체 사이에서 배치된다. 몇몇 예에서, 게이트 콘택 피쳐는 게이트 콘택 피쳐의 중심 라인과 관련하여 비대칭이다. 몇몇 구현예에서, 반도체 디바이스는 제1 게이트 SAC 유전체 피쳐와 유전체 층 사이에서, 뿐만 아니라 제2 게이트 SAC 유전체 피쳐와 유전체 층 사이에서 배치되는 콘택 에칭 정지 층(CESL)을 더 포함할 수도 있다. 몇몇 실시형태에서, 라이너는 CESL과 접촉한다.
실시형태 중 또 다른 것에서, 방법이 제공된다. 방법은, 제1 유전체 층에 배치되는 게이트 구조체, 게이트 구조체의 제1 측벽과 제1 유전체 층 사이에서 배치되는 제1 스페이서 피쳐, 및 게이트 구조체의 제2 측벽과 제1 유전체 층 사이에서 배치되는 제2 스페이서 피쳐를 포함하는 워크피스를 수용하는 것을 포함한다. 방법은, 게이트 구조체, 제1 스페이서 피쳐 및 제2 스페이서 피쳐를 선택적으로 에칭하여 콘택 리세스를 형성하는 것, 워크피스 위에 라이너를 성막하는 것, 워크피스 위에 캐핑 층을 성막하는 것, 라이너의 일부를 제거하는 것, 제1 유전체 층, 라이너, 및 캐핑 층 위에 콘택 에칭 정지 층(CESL)을 성막하는 것, 제2 유전체 층을 성막하는 것, 게이트 구조체를 노출시키도록 제2 유전체 층, CESL, 캐핑 층, 및 라이너를 통해 게이트 콘택 개구를 형성하는 것, 및 게이트 콘택 개구에 게이트 콘택을 성막하는 것을 더 포함한다. 캐핑 층의 조성은 라이너의 조성과는 상이하다.
몇몇 실시형태에서, 방법은, 게이트 콘택 개구의 형성 이후, 게이트 콘택 개구에서 제1 스페이서 피쳐 및 제2 스페이서 피쳐를 노출시키도록 라이너를 리세싱하는 단계를 더 포함할 수도 있다. 몇몇 구현예에서, 방법은, 라이너의 성막 이후, 라이너 위에 하드 마스크 재료를 성막하는 것, 하드 마스크 재료의 일부가 제1 스페이서 피쳐와 제2 스페이서 피쳐 사이에서 남아 있도록 하드 마스크 재료를 선택적으로 에칭백하는 것, 및 제1 유전체 층과 접촉하는 라이너의 일부, 제1 스페이서 피쳐의 상부 표면, 및 제2 스페이서 피쳐의 상부 표면을 선택적으로 제거하는 것을 더 포함할 수도 있다.
몇몇 실시형태에서, 라이너는 약 1 nm와 약 10 nm 사이의 두께를 포함한다. 몇몇 구현예에서, 라이너의 일부를 제거하는 것은, 라이너의 상부 표면이 제1 스페이서 피쳐의 상부 표면과 실질적으로 동일 평면에 있도록 제1 스페이서 피쳐의 상부 표면 위의 라이너의 일부를 제거하는 것을 포함한다. 몇몇 예에서, 라이너는 실리콘 산화물, 하프늄 실리사이드, 실리콘 산탄화물, 알루미늄 산화물, 지르코늄 실리사이드, 알루미늄 산질화물, 지르코늄 산화물, 하프늄 산화물, 하프늄 지르코늄 산화물, 티타늄 산화물, 지르코늄 알루미늄 산화물, 아연 산화물, 탄탈룸 산화물, 란타늄 산화물, 이트륨 산화물, 탄탈룸 탄질화물, 실리콘 질화물, 실리콘 산탄질화물, 실리콘, 지르코늄 질화물, 또는 실리콘 탄질화물을 포함한다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 실행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을 인식해야 한다.
실시예들
실시예 1. 반도체 디바이스로서,
제1 스페이서 피쳐와 제2 스페이서 피쳐 사이에 끼워져서 이들과 접촉하는 게이트 구조체 - 상기 제1 스페이서 피쳐의 상부 표면과 상기 제2 스페이서 피쳐의 상부 표면은 상기 게이트 구조체의 상부 표면 위로 연장됨 -;
상기 제1 스페이서 피쳐 및 상기 제2 스페이서 피쳐 위의 게이트 자기 정렬 콘택(self-aligned contact; SAC) 유전체 피쳐;
상기 게이트 SAC 유전체 피쳐 위의 콘택 에칭 정지 층(contact etch stop layer; CESL);
상기 CESL 위의 유전체 층;
상기 유전체 층, 상기 CESL, 상기 게이트 SAC 유전체 피쳐를 관통하여 연장되고, 상기 게이트 구조체와 접촉하도록 상기 제1 스페이서 피쳐와 상기 제2 스페이서 피쳐 사이에서 연장된 게이트 콘택 피쳐; 및
상기 제1 스페이서 피쳐와 상기 게이트 콘택 피쳐 사이에 배치된 라이너(liner)
를 포함하는, 반도체 디바이스.
실시예 2. 실시예 1에 있어서,
상기 라이너의 조성은 상기 게이트 SAC 유전체 피쳐의 조성과는 상이한 것인, 반도체 디바이스.
실시예 3. 실시예 1에 있어서,
상기 라이너는 상기 제1 스페이서 피쳐에 인접한 제1 부분 및 상기 제2 스페이서 피쳐에 인접한 제2 부분을 포함하되,
상기 제1 부분은 상기 제1 스페이서 피쳐와 상기 게이트 콘택 피쳐 사이에 배치되고, 상기 제2 부분은 상기 게이트 SAC 유전체 피쳐의 일부에 의해 상기 게이트 콘택 피쳐로부터 이격된 것인, 반도체 디바이스.
실시예 4. 실시예 1에 있어서,
상기 라이너는 상기 제1 스페이서 피쳐에 인접한 제1 부분 및 상기 제2 스페이서 피쳐에 인접한 제2 부분을 포함하되,
상기 게이트 구조체로부터의 상기 제1 부분의 높이는 상기 게이트 구조체로부터의 상기 제2 부분의 높이와는 상이한 것인, 반도체 디바이스.
실시예 5. 실시예 1에 있어서,
상기 라이너는, 실리콘 산화물(silicon oxide), 하프늄 실리사이드(hafnium silicide), 실리콘 산탄화물(silicon oxycarbide), 알루미늄 산화물(aluminum oxide), 지르코늄 실리사이드(zirconium silicide), 알루미늄 산질화물(aluminum oxynitride), 지르코늄 산화물(zirconium oxide), 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 티타늄 산화물(titanium oxide), 지르코늄 알루미늄 산화물(zirconium aluminum oxide), 아연 산화물(zinc oxide), 탄탈룸 산화물(tantalum oxide), 란타늄 산화물(lanthanum oxide), 이트륨 산화물(yittrium oxide), 탄탈룸 탄질화물(tantalum carbonitride), 실리콘 질화물(silicon nitride), 실리콘 산탄질화물(silicon oxycarbonitride), 실리콘, 지르코늄 질화물(zirconium nitride), 또는 실리콘 탄질화물(silicon carbonitride)을 포함하는, 반도체 디바이스.
실시예 6. 상기 제2 스페이서 피쳐에 인접한 소스/드레인(source/drain; S/D) 콘택; 및
상기 S/D 콘택 상에 배치된 S/D 자기 정렬 콘택(SAC) 유전체 피쳐
를 더 포함하되,
상기 라이너의 일부는 상기 게이트 SAC 유전체 피쳐와 상기 S/D SAC 유전체 피쳐 사이에 배치된 것인, 반도체 디바이스.
실시예 7. 실시예 1에 있어서,
상기 라이너의 일부는 상기 제1 스페이서 피쳐의 상부 표면과 상기 제2 스페이서 피쳐의 상부 표면 중 적어도 하나 위에 배치된 것인, 반도체 디바이스.
실시예 8. 반도체 디바이스로서,
제1 스페이서 피쳐와 제2 스페이서 피쳐 사이에 끼워져서 이들과 접촉하는 제1 게이트 구조체 - 상기 제1 스페이서 피쳐의 상부 표면과 상기 제2 스페이서 피쳐의 상부 표면은 상기 제1 게이트 구조체의 상부 표면 위로 연장됨 -;
제3 스페이서 피쳐와 제4 스페이서 피쳐 사이에 끼워져서 이들과 접촉하는 제2 게이트 구조체 - 상기 제3 스페이서 피쳐의 상부 표면과 상기 제4 스페이서 피쳐의 상부 표면은 상기 제2 게이트 구조체의 상부 표면 위로 연장됨 -;
상기 제1 스페이서 피쳐 및 상기 제2 스페이서 피쳐 위의 제1 게이트 자기 정렬 콘택(SAC) 유전체 피쳐;
상기 제3 스페이서 피쳐, 상기 제2 게이트 구조체, 및 상기 제4 스페이서 피쳐 위의 제2 게이트 SAC 유전체 피쳐;
상기 제1 게이트 SAC 유전체 피쳐 및 상기 제2 게이트 SAC 유전체 피쳐 위의 유전체 층;
상기 유전체 층 및 상기 제1 게이트 SAC 유전체 피쳐를 관통하여 연장되고, 상기 제1 게이트 구조체와 접촉하도록 상기 제1 스페이서 피쳐와 상기 제2 스페이서 피쳐 사이에서 연장된 게이트 콘택 피쳐; 및
상기 제1 스페이서 피쳐와 상기 제1 게이트 SAC 유전체 피쳐 사이에 배치되며, 상기 제3 스페이서 피쳐와 상기 제4 스페이서 피쳐 사이에 배치된 라이너
를 포함하는, 반도체 디바이스.
실시예 9. 실시예 8에 있어서,
상기 게이트 콘택 피쳐는 상기 제1 스페이서 피쳐 및 상기 제2 스페이서 피쳐와 접촉하되,
상기 라이너는 상기 게이트 콘택 피쳐와 상기 제2 스페이서 피쳐 사이에서 연장되지 않는 것인, 반도체 디바이스.
실시예 10. 실시예 8에 있어서,
상기 제2 게이트 SAC 유전체 피쳐는 상기 제3 스페이서 피쳐와 상기 제4 스페이서 피쳐 사이에서 연장된 것인, 반도체 디바이스.
실시예 11. 실시예 8에 있어서,
상기 라이너는 상기 제2 게이트 SAC 유전체 피쳐와 상기 제2 게이트 구조체 사이에서 배치되는, 반도체 디바이스.
실시예 12. 실시예 8에 있어서,
상기 게이트 콘택 피쳐는 상기 게이트 콘택 피쳐의 중심 라인과 관련하여 비대칭인, 반도체 디바이스.
실시예 13. 실시예 8에 있어서,
상기 제1 게이트 SAC 유전체 피쳐와 상기 유전체 층 사이에서, 뿐만 아니라 상기 제2 게이트 SAC 유전체 피쳐와 상기 유전체 층 사이에서 배치되는 콘택 에칭 정지 층(CESL)을 더 포함하는, 반도체 디바이스.
실시예 14. 실시예 13에 있어서,
상기 라이너는 상기 CESL과 접촉하는, 반도체 디바이스.
실시예 15. 방법으로서,
워크피스를 수용하는 단계 - 상기 워크피스는:
제1 유전체 층에 배치되는 게이트 구조체;
상기 게이트 구조체의 제1 측벽과 상기 제1 유전체 층 사이에서 배치되는 제1 스페이서 피쳐;
상기 게이트 구조체의 제2 측벽과 상기 제1 유전체 층 사이에서 배치되는 제2 스페이서 피쳐를 포함함 - ;
상기 게이트 구조체, 상기 제1 스페이서 피쳐 및 상기 제2 스페이서 피쳐를 선택적으로 에칭하여 콘택 리세스를 형성하는 단계;
상기 워크피스 위에 라이너를 성막하는 단계;
상기 워크피스 위에 캐핑 층(capping layer)을 성막하는 단계;
상기 라이너의 일부를 제거하는 단계;
상기 제1 유전체 층, 상기 라이너, 및 상기 캐핑 층 위에 콘택 에칭 정지 층(CESL)을 성막하는 단계;
제2 유전체 층을 성막하는 단계;
상기 게이트 구조체를 노출시키도록 상기 제2 유전체 층, 상기 CESL, 상기 캐핑 층, 및 상기 라이너를 통해 게이트 콘택 개구를 형성하는 단계; 및
상기 게이트 콘택 개구에 게이트 콘택을 성막하는 단계를 포함하되,
상기 캐핑 층의 조성은 상기 라이너의 조성과는 상이한, 방법.
실시예 16. 실시예 15에 있어서,
상기 게이트 콘택 개구의 형성 이후, 상기 게이트 콘택 개구에서 상기 제1 스페이서 피쳐 및 상기 제2 스페이서 피쳐를 노출시키도록 상기 라이너를 리세스하는(recessing) 단계를 더 포함하는, 방법.
실시예 17. 실시예 15에 있어서,
상기 라이너의 성막 이후, 상기 라이너 위에 하드 마스크 재료를 성막하는 단계;
상기 하드 마스크 재료의 일부가 상기 제1 스페이서 피쳐와 상기 제2 스페이서 피쳐 사이에서 남아 있도록 상기 하드 마스크 재료를 선택적으로 에칭백하는 단계; 및
상기 제1 유전체 층과 접촉하는 상기 라이너의 일부, 상기 제1 스페이서 피쳐의 상부 표면, 및 상기 제2 스페이서 피쳐의 상부 표면을 선택적으로 제거하는 단계를 더 포함하는, 방법.
실시예 18. 실시예 15에 있어서,
상기 라이너는 약 1 nm와 약 10 nm 사이의 두께를 포함하는, 방법.
실시예 19. 실시예 15에 있어서,
상기 라이너의 상기 일부를 제거하는 단계는:
상기 라이너의 상부 표면이 상기 제1 스페이서 피쳐의 상기 상부 표면과 실질적으로 동일 평면에 있도록 상기 제1 스페이서 피쳐의 상부 표면 위의 상기 라이너의 상기 일부를 제거하는 단계를 포함하는, 방법.
실시예 20. 실시예 15에 있어서,
상기 라이너는, 실리콘 산화물, 하프늄 실리사이드, 실리콘 산탄화물, 알루미늄 산화물, 지르코늄 실리사이드, 알루미늄 산질화물, 지르코늄 산화물, 하프늄 산화물, 하프늄 지르코늄 산화물, 티타늄 산화물, 지르코늄 알루미늄 산화물, 아연 산화물, 탄탈룸 산화물, 란타늄 산화물, 이트륨 산화물, 탄탈룸 탄질화물, 실리콘 질화물, 실리콘 산탄질화물, 실리콘, 지르코늄 질화물, 또는 실리콘 탄질화물을 포함하는, 방법.

Claims (10)

  1. 반도체 디바이스로서,
    제1 스페이서 피쳐와 제2 스페이서 피쳐 사이에 끼워져서 이들과 접촉하는 게이트 구조체 - 상기 제1 스페이서 피쳐의 상부 표면과 상기 제2 스페이서 피쳐의 상부 표면은 상기 게이트 구조체의 상부 표면 위로 연장됨 -;
    상기 제1 스페이서 피쳐 및 상기 제2 스페이서 피쳐 위의 게이트 자기 정렬 콘택(self-aligned contact; SAC) 유전체 피쳐;
    상기 게이트 SAC 유전체 피쳐 위의 콘택 에칭 정지 층(contact etch stop layer; CESL);
    상기 CESL 위의 유전체 층;
    상기 유전체 층, 상기 CESL, 상기 게이트 SAC 유전체 피쳐를 관통하여 연장되고, 상기 게이트 구조체와 접촉하도록 상기 제1 스페이서 피쳐와 상기 제2 스페이서 피쳐 사이에서 연장된 게이트 콘택 피쳐; 및
    상기 제1 스페이서 피쳐와 상기 게이트 콘택 피쳐 사이에 배치된 라이너(liner)
    를 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 라이너의 조성은 상기 게이트 SAC 유전체 피쳐의 조성과는 상이한 것인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 라이너는 상기 제1 스페이서 피쳐에 인접한 제1 부분 및 상기 제2 스페이서 피쳐에 인접한 제2 부분을 포함하되,
    상기 제1 부분은 상기 제1 스페이서 피쳐와 상기 게이트 콘택 피쳐 사이에 배치되고, 상기 제2 부분은 상기 게이트 SAC 유전체 피쳐의 일부에 의해 상기 게이트 콘택 피쳐로부터 이격된 것인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 라이너는 상기 제1 스페이서 피쳐에 인접한 제1 부분 및 상기 제2 스페이서 피쳐에 인접한 제2 부분을 포함하되,
    상기 게이트 구조체로부터의 상기 제1 부분의 높이는 상기 게이트 구조체로부터의 상기 제2 부분의 높이와는 상이한 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제2 스페이서 피쳐에 인접한 소스/드레인(source/drain; S/D) 콘택; 및
    상기 S/D 콘택 상에 배치된 S/D 자기 정렬 콘택(SAC) 유전체 피쳐
    를 더 포함하되,
    상기 라이너의 일부는 상기 게이트 SAC 유전체 피쳐와 상기 S/D SAC 유전체 피쳐 사이에 배치된 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 라이너의 일부는 상기 제1 스페이서 피쳐의 상부 표면과 상기 제2 스페이서 피쳐의 상부 표면 중 적어도 하나 위에 배치된 것인, 반도체 디바이스.
  7. 반도체 디바이스로서,
    제1 스페이서 피쳐와 제2 스페이서 피쳐 사이에 끼워져서 이들과 접촉하는 제1 게이트 구조체 - 상기 제1 스페이서 피쳐의 상부 표면과 상기 제2 스페이서 피쳐의 상부 표면은 상기 제1 게이트 구조체의 상부 표면 위로 연장됨 -;
    제3 스페이서 피쳐와 제4 스페이서 피쳐 사이에 끼워져서 이들과 접촉하는 제2 게이트 구조체 - 상기 제3 스페이서 피쳐의 상부 표면과 상기 제4 스페이서 피쳐의 상부 표면은 상기 제2 게이트 구조체의 상부 표면 위로 연장됨 -;
    상기 제1 스페이서 피쳐 및 상기 제2 스페이서 피쳐 위의 제1 게이트 자기 정렬 콘택(SAC) 유전체 피쳐;
    상기 제3 스페이서 피쳐, 상기 제2 게이트 구조체, 및 상기 제4 스페이서 피쳐 위의 제2 게이트 SAC 유전체 피쳐;
    상기 제1 게이트 SAC 유전체 피쳐 및 상기 제2 게이트 SAC 유전체 피쳐 위의 유전체 층;
    상기 유전체 층 및 상기 제1 게이트 SAC 유전체 피쳐를 관통하여 연장되고, 상기 제1 게이트 구조체와 접촉하도록 상기 제1 스페이서 피쳐와 상기 제2 스페이서 피쳐 사이에서 연장된 게이트 콘택 피쳐; 및
    상기 제1 스페이서 피쳐와 상기 제1 게이트 SAC 유전체 피쳐 사이에 배치되며, 상기 제3 스페이서 피쳐와 상기 제4 스페이서 피쳐 사이에 배치된 라이너
    를 포함하는, 반도체 디바이스.
  8. 제7항에 있어서,
    상기 게이트 콘택 피쳐는 상기 제1 스페이서 피쳐 및 상기 제2 스페이서 피쳐와 접촉하되,
    상기 라이너는 상기 게이트 콘택 피쳐와 상기 제2 스페이서 피쳐 사이에서 연장되지 않는 것인, 반도체 디바이스.
  9. 제7항에 있어서,
    상기 제2 게이트 SAC 유전체 피쳐는 상기 제3 스페이서 피쳐와 상기 제4 스페이서 피쳐 사이에서 연장된 것인, 반도체 디바이스.
  10. 방법으로서,
    워크피스를 수용하는 단계 - 상기 워크피스는:
    제1 유전체 층 내에 배치된 게이트 구조체;
    상기 게이트 구조체의 제1 측벽과 상기 제1 유전체 층 사이에 배치된 제1 스페이서 피쳐;
    상기 게이트 구조체의 제2 측벽과 상기 제1 유전체 층 사이에 배치된 제2 스페이서 피쳐
    를 포함함 - ;
    상기 게이트 구조체, 상기 제1 스페이서 피쳐 및 상기 제2 스페이서 피쳐를 선택적으로 에칭하여 콘택 리세스를 형성하는 단계;
    상기 워크피스 위에 라이너를 성막하는 단계;
    상기 워크피스 위에 캐핑 층(capping layer)을 성막하는 단계;
    상기 라이너의 일부를 제거하는 단계;
    상기 제1 유전체 층, 상기 라이너, 및 상기 캐핑 층 위에 콘택 에칭 정지 층(CESL)을 성막하는 단계;
    제2 유전체 층을 성막하는 단계;
    상기 게이트 구조체를 노출시키도록 상기 제2 유전체 층, 상기 CESL, 상기 캐핑 층, 및 상기 라이너를 관통하여 게이트 콘택 개구를 형성하는 단계; 및
    상기 게이트 콘택 개구 내에 게이트 콘택을 성막하는 단계
    를 포함하되,
    상기 캐핑 층의 조성은 상기 라이너의 조성과는 상이한 것인, 방법.
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Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110819A (ja) * 2000-09-21 2002-04-12 Samsung Electronics Co Ltd 自己整列されたコンタクト形成方法及びこれを利用した半導体素子の製造方法
JP2008166682A (ja) * 2006-12-28 2008-07-17 Hynix Semiconductor Inc 半導体素子のコンタクトプラグ形成方法
KR20130140231A (ko) * 2009-12-30 2013-12-23 인텔 코포레이션 자가 정렬된 콘택
US20140154877A1 (en) * 2012-11-30 2014-06-05 Globalfoundries Inc. Methods for fabricating integrated circuits having low resistance metal gate structures
US20160133623A1 (en) * 2014-11-07 2016-05-12 Globalfoundries Inc. Methods of forming a combined gate and source/drain contact structure and the resulting device
US20180145073A1 (en) * 2016-11-23 2018-05-24 Globalfoundries Inc. Metal layer routing level for vertical fet sram and logic cell scaling
KR20180118031A (ko) * 2017-04-20 2018-10-30 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 감소된 부식을 동반하는 접속 플러그를 형성하는 방법
US20180350675A1 (en) * 2016-11-29 2018-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Cleaning Wafer After CMP
US20190006236A1 (en) * 2016-11-29 2019-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Self-Aligned Spacers and Method Forming Same
KR20190024534A (ko) * 2017-08-30 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스용 자기 정렬형 구조체
US20200105577A1 (en) * 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR20200061238A (ko) * 2018-11-23 2020-06-02 삼성전자주식회사 집적회로 장치

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7811887B2 (en) * 2006-11-02 2010-10-12 Saifun Semiconductors Ltd. Forming silicon trench isolation (STI) in semiconductor devices self-aligned to diffusion
US9029260B2 (en) 2011-06-16 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gap filling method for dual damascene process
US8779592B2 (en) 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections
US9349812B2 (en) * 2013-05-27 2016-05-24 United Microelectronics Corp. Semiconductor device with self-aligned contact and method of manufacturing the same
US9613856B1 (en) 2015-09-18 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming metal interconnection
US9972529B2 (en) 2015-09-28 2018-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming metal interconnection
US9768061B1 (en) 2016-05-31 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k dielectric interconnect systems
US10083961B2 (en) * 2016-09-07 2018-09-25 International Business Machines Corporation Gate cut with integrated etch stop layer
US10522359B2 (en) * 2016-11-29 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming
US10490641B2 (en) 2017-04-28 2019-11-26 Globalfoundries Inc. Methods of forming a gate contact structure for a transistor
US10170322B1 (en) 2017-11-16 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Atomic layer deposition based process for contact barrier layer
US20190326416A1 (en) * 2018-04-18 2019-10-24 Globalfoundries Inc. Material combinations for polish stops and gate caps
US10790148B2 (en) 2018-05-23 2020-09-29 Globalfoundries Inc. Method to increase effective gate height
US10522644B1 (en) 2018-06-21 2019-12-31 Globalfoundries Inc. Different upper and lower spacers for contact
US10950732B2 (en) * 2018-09-21 2021-03-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
US11107925B2 (en) * 2018-09-28 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming contact features in field-effect transistors
US10943990B2 (en) * 2018-10-25 2021-03-09 International Business Machines Corporation Gate contact over active enabled by alternative spacer scheme and claw-shaped cap
US11443982B2 (en) * 2018-11-08 2022-09-13 International Business Machines Corporation Formation of trench silicide source or drain contacts without gate damage
US10679894B2 (en) * 2018-11-09 2020-06-09 Globalfoundries Inc. Airgap spacers formed in conjunction with a late gate cut

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110819A (ja) * 2000-09-21 2002-04-12 Samsung Electronics Co Ltd 自己整列されたコンタクト形成方法及びこれを利用した半導体素子の製造方法
JP2008166682A (ja) * 2006-12-28 2008-07-17 Hynix Semiconductor Inc 半導体素子のコンタクトプラグ形成方法
KR20130140231A (ko) * 2009-12-30 2013-12-23 인텔 코포레이션 자가 정렬된 콘택
US20140154877A1 (en) * 2012-11-30 2014-06-05 Globalfoundries Inc. Methods for fabricating integrated circuits having low resistance metal gate structures
US20160133623A1 (en) * 2014-11-07 2016-05-12 Globalfoundries Inc. Methods of forming a combined gate and source/drain contact structure and the resulting device
US20180145073A1 (en) * 2016-11-23 2018-05-24 Globalfoundries Inc. Metal layer routing level for vertical fet sram and logic cell scaling
US20180350675A1 (en) * 2016-11-29 2018-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Cleaning Wafer After CMP
US20190006236A1 (en) * 2016-11-29 2019-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Self-Aligned Spacers and Method Forming Same
KR20180118031A (ko) * 2017-04-20 2018-10-30 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 감소된 부식을 동반하는 접속 플러그를 형성하는 방법
KR20190024534A (ko) * 2017-08-30 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스용 자기 정렬형 구조체
US20200105577A1 (en) * 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR20200061238A (ko) * 2018-11-23 2020-06-02 삼성전자주식회사 집적회로 장치

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